JP4322838B2 - 表示装置 - Google Patents

Description

本発明は、液晶等の光変調層を備えた表示装置、特に液晶表示装置に関するものである。

（アクティブマトリクス型液晶表示装置の駆動回路の構成）
図１３は、アクティブマトリクス型液晶表示装置の駆動回路１００の構成図を示すものである。

符号１０２は、液晶表示パネルであり、例えばマトリクス状に配置される複数の画素電極を有した第１電極基板と、この画素電極に対向する対向電極を備えた第２電極基板と、これら第１電極基板と第２電極基板との間に配向膜を介して配置される光変調層としての液晶とよりなる。

符号１０４は、信号線ドライバー回路であり、液晶表示パネル１０２の画素電極に薄膜トランジスタ（以下、ＴＦＴと略称する。）等のスイッチ素子を介して電気的に接続された信号線に画像信号を出力する。

符号１０８は、液晶パネル１０２の画素電極に電気的に接続されるスイッチ素子を制御する走査線に走査信号を出力するための走査線ドライバー回路である。

符号１１０は、制御回路であり、信号線ドライバー回路１０４へ画像データＤａｔａ、水平クロック信号ＣＫ１及びスタート信号ST等を出力するとともに、走査線ドライバー回路１０８に垂直クロック信号ＣＫ２等を出力する。

（制御回路の構成）
この制御回路１１０の詳細を図９に基づいて説明する。

制御回路１１０は、水平クロック信号生成回路部１０９、信号生成回路部１１２及び遅延時間調整回路部１１３とよりなる。

水平クロック信号生成回路部１０９は、パソコン等の外部からの基準クロック信号ＣＫに基づいて、水平クロック信号ＣＫ１及び調整用クロック信号ＳＣＫを生成する。

遅延時間調整回路部１１３は、外部から例えば赤（Ｒ），緑（Ｇ）及び青（Ｂ）（以下、ＲＧＢと略称する。）の画像データＤａｔａが入力した場合に、水平クロック生成回路部１０９が水平クロック信号ＣＫ１等を生成するまでの時間分を遅延させて、画像データＤａｔａと水平クロック信号ＣＫ１のタイミング、すなわち、位相が合うように調整する。回路構成としては、ＲＧＢのそれぞれの画像データＤａｔａの信号ラインにラッチ１１４が直列に多段階に接続され、このラッチ１１４の働きによって画像データＤａｔａが遅延する。この遅延する時間は、水平クロック信号生成回路１０９から各段階のラッチ１１４にそれぞれ調整用クロック信号ＳＣＫが出力され、この信号により遅延時間が調整される。

信号生成回路部１１２は、前記パソコン等の外部からの同期信号ＥＮ及び基準クロック信号ＣＫに基づいて、垂直クロック信号ＣＫ２、水平スタート信号ＳＴ等を生成する。

また、信号生成回路部１１２は、生成される垂直クロック信号ＣＫ２、水平スタート信号ＳＴ等を、遅延時間調整回路部１１３と同様に、水平クロック生成回路部１０９が水平クロック信号ＣＫ１を生成するまでの時間分を調整用クロック信号ＳＣＫに基づいて遅延させて水平クロック信号ＣＫ１とのタイミング、すなわち、位相が合うように調整される。

（駆動回路の動作状態）
上記構成の駆動回路１００の動作状態を説明する。

制御回路１１０に、ＲＧＢの画像データＤａｔａ、同期信号ＥＮ及び基準クロック信号ＣＫが入力される。水平クロック信号生成回路部１０９及び信号生成回路部１１２において、水平クロック信号ＣＫ１、垂直クロック信号ＣＫ２及び水平スタート信号ＳＴ等を生成すると共に、遅延時間調整回路１１３の各ラッチ１１４に調整用クロック信号ＳＣＫを出力して、ＲＧＢの画像データＤａｔａと水平クロック信号ＣＫ１の位相を調整する。

信号線ドライバー回路１０４においては、入力される水平クロック信号ＣＫ１、水平スタート信号ＳＴ、画像データＤａｔａ及びロード信号ＬＤに基づいて液晶パネル１０２の各信号線に出力する画像信号を生成する。

走査線ドライバー回路１０８においては、垂直クロック信号ＣＫ２に基づいて液晶パネル１０２の走査線に送る走査信号を生成し出力する。

図１５に、水平クロック信号ＣＫ１、水平スタート信号ＳＴ、画像データＤａｔａ、ロード信号ＬＤ及び垂直クロック信号ＣＫ２のタイミングチャートを示す。

上記駆動回路１００においては、次のような問題がある。

（１） 外部から入力される基準クロック信号ＣＫが、水平クロック信号生成回路部１０９の位相反転回路などの回路素子を通過している間に、基準クロック信号ＣＫのデューティー比が崩れることがある。このデューティー比が崩れると、信号線ドライバ回路１０４に出力される水平クロック信号ＣＫ１のデューティー比も当然に崩れてしまう。特に、図１４の制御回路１１０のように最終段の調整用クロック信号SＣＫnを出力した後に、位相反転回路１５０を配した場合においては、図１５のタイミングチャートに示すように、水平クロック信号ＣＫ１の立ち下がりのタイミングを利用してＲＧＢの画像信号Ｄａｔａをサンプリングすることとなる。このときに、デューティー比がずれていると、サンプリングのタイミングがずれてしまい、セットアップ期間が不十分となる、あるいは異なる画像信号Ｄａｔａをサンプリングすることとなる。

（２）制御回路１１０において、水平クロック信号生成回路部１０９から遅延時間調整回路部１１３の各ラッチ１１４及び信号生成回路部１１２のそれぞれに調整用クロック信号ＳＣＫを出力しているが、ラッチ１１４は、ＲＧＢ用のそれぞれ等を並列して構成したものであるため、調整用クロック信号ＳＣＫはこれらラッチ１１４に並列に信号が送られることになる。そのため、これらラッチ１１４の容量等により調整用クロック信号ＳＣＫの波形に歪みが発生して位相がずれた状態になり、ＲＧＢの画像データＤａｔａ、水平クロック信号ＣＫ１及び水平スタート信号ＳＴやロード信号ＬＤ等の位相とがずれるという問題がある。

（３）水平クロック信号ＣＫ１等の信号やＲＧＢの画像データＤａｔａが信号線ドライバー回路１０４に入力する際に、その配線経路や信号線ドライバー回路１０４の内部回路の影響により水平クロック信号ＣＫ１等の信号やＲＧＢの画像データＤａｔａの波形が歪み、互いの位相がずれるという問題がある。

すなわち、（１）〜（３）の問題により、図１５のタイムチャートにおいて、各種信号の位相が互いにずれることとなる。特に、水平クロック信号ＣＫ１と画像データＤａｔａとは、垂直クロック信号ＣＫ２や水平スタート信号ＳＴとは異なり、その周期が狭いため、互いの位相がずれ易く、高精細な表示画像を実現するべく、その動作を高速化すればするほど、この問題が顕著になってくる。

そこで、本発明は、高精細化を実現するべく動作速度を高速化しても、正確な画像データのサンプリングが実現でき、これにより良好な表示画像が実現される表示装置を提供するものである。

請求項１に記載される発明は、複数本の信号線に電気的に接続される複数の表示画素を備えた表示パネルと、入力される基準クロック信号から第１クロック信号及び調整用クロック信号を生成するクロック信号生成手段と、入力される画像データの位相と第１クロック信号の位相との関係を前記調整用クロック信号に基づいて調整する位相調整手段とを含む制御回路と、少なくとも画像データと第１クロック信号とに基づいて信号線に画像信号を供給する信号線ドライバー回路とを備えた表示装置において、クロック信号生成手段と位相調整手段とは調整用クロック信号用ＰＬＬ回路を介して互いに接続され、前記位相調整手段は、前記調整用クロック信号に基づいて制御される複数の遅延回路が多段に直列接続されて成り、前記各遅延回路は前記調整用クロック信号の入力側に前記調整用クロック信号用ＰＬＬ回路が配置されることを特徴としている。

本発明によれば、高精細化を実現するべく動作速度を高速化しても、正確な画像データのサンプリングが実現でき、これにより良好な表示画像が実現される表示装置が提供される。

［第１の実施例］
以下、本発明のアクティブマトリクス型液晶表示装置の駆動回路の第１の実施例を図１から図１０に基づいて説明する。なお、アクティブマトリクス型液晶表示装置の全体の構成は、図１３と略同一である。

（制御回路の構成）
図１は、本実施例の駆動回路における制御回路１０の回路図であり、集積回路素子として半導体チップ内に一体的に構成されている。

制御回路１０は、水平クロック信号ＣＫ１及び調整用クロック信号ＳＣＫを生成する水平クロック信号生成回路部９と、水平スタート信号ＳＴ、垂直クロック信号ＣＫ２及びロード信号ＬＤ等の信号を生成し一定時間遅延させる信号生成回路部１１と、例えば８ビットのディジタル信号で入力されるＲＧＢの画像データＤａｔａのそれぞれを一定時間遅延させる遅延時間調整回路部１４とを含む。

図７に、水平クロック信号ＣＫ１、水平スタート信号ＳＴ、画像データＤａｔａ、ロード信号ＬＤ及び垂直クロック信号ＣＫ２のタイミングチャートを示す。

水平クロック信号生成回路部９は、入力される基準クロック信号ＣＫの位相を１８０゜反転させるインバータ回路等より成る位相反転回路５０と、この位相反転回路５０の出力端子に、遅延時間調整回路部１４を構成する各ラッチ１８Ｒ−１，１８Ｒ−２，……，１８Ｒ−ｎ、ラッチ１８Ｇ−１，１８Ｇ−２，……，１８Ｇ−ｎ、ラッチ１８Ｂ−１，１８Ｂ−２，……，１８Ｂ−ｎ及び信号生成回路部１１のラッチ（遅延時間調整回路部１４と略同一構成であり、ここでは図示しない）へ調整用クロック信号ＳＣＫを出力するために互いに並列接続されたバッファ５２−１，５２−２，………，５２−ｎが接続されて構成される。遅延時間調整回路部１４を構成する最終段のラッチ１８Ｒ−ｎ，１８Ｇ−ｎ，１８Ｂ−ｎ及び制御信号生成回路部１１の最終段のラッチを制御するバッファ５２−ｎの出力はＰＬＬ回路５４に接続され、このＰＬＬ回路５４の出力は２つに分岐され、一方は遅延時間調整回路部１４を構成する最終段のラッチ１８Ｒ−ｎ，１８Ｇ−ｎ，１８Ｂ−ｎ及び制御信号生成回路部１１の最終段のラッチに接続され、他方はインバータ回路等より成る位相反転回路５６へと導かれる。そして、この位相反転回路５６からの出力が水平クロック信号ＣＫ１として制御回路１０から出力される。

遅延時間調整回路部１４は、ＲＧＢの画像データＤａｔａ毎に、複数のラッチ１８が直列に接続され、それぞれ最後にアンプ２０を介して出力されるように構成される。ラッチ１８は、例えば赤（Ｒ）の画像データＤａｔａの場合には、ラッチ１８Ｒ−１，１８Ｒ−２，……，１８Ｒ−ｎが直列に接続され、緑（Ｇ）の画像データＤａｔａ及び青（Ｂ）の画像データＤａｔａも同様にラッチ１８Ｇ−１，１８Ｇ−２，……，１８Ｇ−ｎ、ラッチ１８Ｂ−１，１８Ｂ−２，……，１８Ｂ−ｎが直列に接続されている。

水平クロック信号生成回路部９のバッファ５２−１から出力された第１調整用クロック信号ＳＣＫ−１は、ＲＧＢの各画像データＤａｔａの初段、即ちラッチ１８Ｒ−１とラッチ１８Ｇ−１とラッチ１８Ｂ−１にそれぞれ並列に出力される。そして、各ラッチ１８は、この第１調整用クロック信号ＳＣＫ−１によって作動する。

以下、同様に最終段を除く各段階のラッチ１８においても、調整用クロック信号ＳＣＫが入力され、これにりＲＧＢの各画像データＤａｔａのそれぞれは所定時間遅延される。

更に、最終段のラッチ１８Ｒ−ｎとラッチ１８Ｇ−ｎとラッチ１８Ｂ−ｎには、上述したようにＰＬＬ回路５４から出力された第ｎ調整用クロック信号ＳＣＫ−ｎが入力され、ＲＧＢの各画像データＤａｔａのそれぞれは水平クロック信号ＣＫ１と同期されるように所定時間遅延される。

ＲＧＢの各画像データＤａｔａと同様に、制御信号生成回路部１１にて生成される水平スタート信号ＳＴ、垂直クロック信号ＣＫ２及びロード信号ＬＤ等の制御信号も各調整用クロック信号ＳＣＫに基づいて、水平クロック信号ＣＫ１と同期されるように所定時間遅延される。

ここで、ＰＬＬ回路とは、位相ロックループ回路（ＰＬＬ，Phase locked loop ）をいい、発振出力が、入力信号の周波数、位相と常に一致させ、また、そのデューティー比を５０％にするように両信号を比較監視し、両者間の誤差を常に実質的に０にさせるように発振器を制御する回路をいう。

ここで、デューティー比（DUTY RATIO）は、次のように定義される。図８に示すように、パルス信号の波形において、時刻ｔ０，ｔ１，ｔ２を、振幅Ａの１／２のゼロクロス点とすると、Ｔ０＝ｔ１−ｔ０であり、この波形の周期Ｔ＝ｔ２−ｔ０となる。そして、デューティー比＝Ｔ０／Ｔとなる。

以上の制御回路１０であると、ＰＬＬ回路部５４からの出力に基づいて水平クロック信号ＣＫ１が生成されると共に、遅延時間調整回路部１４を構成する最終段のラッチ１８Ｒ−ｎ，１８Ｇ−ｎ，１８Ｂ−ｎ並びに信号生成回路部１１は制御されるため、制御回路１０から出力される水平クロック信号ＣＫ１と各画像信号Ｄａｔａ、更には水平スタート信号ＳＴ、垂直クロック信号ＣＫ２及びロード信号ＬＤ等の信号とも位相は略一致する。

しかも、ＰＬＬ回路５４からの出力は、そのデューティー比が略５０％となるため、図７のタイミングチャートに示すように、信号線ドライバー回路２４において、水平クロック信号ＣＫ１の立ち下がりのタイミングを利用してＲＧＢの画像信号Ｄａｔａをサンプリングする場合であっても、サンプリングのタイミングが大きくずれることがなく、高速動作に対しても確実な画像信号Ｄａｔａのサンプリングが可能となる。

更に、入力される基準クロック信号ＣＫのデューティー比が５０％から大幅にずれていても、上述した構成によればそのデューティー比が補償される。

（信号線ドライバー回路の構成）
図４は、本実施例の駆動回路における信号線ドライバー回路２４の回路図であって、複数の信号線ドライバー回路２４が電気的に接続されて配置されている。各信号線ドライバー回路２４は、例えば図４に示すように、半導体チップに一体的に内蔵されるシフトレジスター部２６、第１ラッチ部２８、第２ラッチ部３０及び複数のドライバー回路部３２を含む。シフトレジスター部２６には、制御回路１０からの水平スタート信号ＳＴと水平クロック信号ＣＫ１が入力され、第１ラッチ部２８には、ＲＧＢの画像データＤａｔａが入力される。また、第２ラッチ部３０にも、制御回路１０からのロード信号ＬＤが入力される。そしてこれらの信号により、ドライバー回路部３２から信号線に供給される画像信号が生成される。

水平スタート信号ＳＴやＲＧＢの画像データＤａｔａは、シフトレジスター部２６及び第１ラッチ部２８に直接入力されるが、水平クロック信号ＣＫ１は、ＰＬＬ回路３４を経てシフトレジスター部２６に入力される。このＰＬＬ回路３４を経ることにより、水平クロック信号ＣＫ１の波形の歪みやデューティ比の崩れが補正され、ＲＧＢの画像データＤａｔａとの位相がずれることなく正確に合致して入力される。

以上の構成であると、表示動作を高速化させ、水平クロック信号ＣＫ１の周期や画像データＤａｔａの周期を狭くしても、配線の時定数の影響による水平クロック信号ＣＫ１の劣化やデューティー比の崩れは防止され、これにより常に両者が一致するようになり、液晶駆動において高速な同期を図ることができ、より大型の液晶表示装置を提供することができる。

また、この実施例では、それぞれの信号線ドライバー回路２４は集積回路素子として半導体チップ内に一体的に構成され、それぞれの信号線ドライバー回路２４に共通したＰＬＬ回路３４を別部品として配置したが、図５に示す如く各信号線ドライバー回路２４が同一半導体チップ内にＰＬＬ回路３４を内蔵するものであってもかまわない。

また、水平クロック信号ＣＫ１の他に、図６に示す如くＲＧＢの画像データＤａｔａ、スタート信号ＳＴやロード信号ＬＤ等の信号に対してもＰＬＬ回路３４を介在させてもかまわない。

（ＰＬＬ回路の構成）
ところで、ＰＬＬ回路には、アナログ型ＰＬＬ回路とデジタル型ＰＬＬ回路があり、本実施例にはどちらのＰＬＬ回路を使用してもよいが、デジタル型ＰＬＬ回路では、入力周波数と出力周波数の位相比較結果をデジタル化し、数秒間の位相差データＤａｔａを平均化し、極めて低周波の位相変動のみを検出して制御することにより、非常に大きな時定数を実現することができ、これにより、ジッターのカットオフ周波数を低くすることができる。また、デューティー比を５０％に制御しやすい。

図９は、アナログ型ＰＬＬ回路４０の例であり、位相比較部４２とアナログ型フィルタ４４とＶＣＸＯ（電圧制御発信器）４６を直列に接続するとともに、この出力を位相比較部４２に帰還させている。この場合に、ＶＣＸＯの制度が上がれば、それに伴なってデューティー比を５０％に制御しやすい。

図１０は、デジタル型ＰＬＬ回路４８の例である。これはは、ＤＩＶ（分周器）５０と位相比較部５２、Ｄ／Ａコンバータ５４、デジタル型フィルタ５６、Ａ／Ｄコンバータ５８、ＶＣＸＯ（電圧制御発信器）６０を直列に接続するとともに、この出力をＤＩＶ６２を介して位相比較部５２に帰還させている。また、デジタル型フィルタ５６によってＤＩＶ６２をプリセットさせる。

（変更例）
図１の制御回路１０においては、ＰＬＬ回路５４を最終段のバッファ５２−ｎに接続したが、これに代えて、図２の如く位相反転回路５６の出力側に設けてもよい。

また、図３の如くＰＬＬ回路を入力側の位相反転回路５０の入力側に設けると、外部からの基準クロック信号ＣＫのデューティー比がずれていても、波形が整形されるため、制御回路１０の制御が行いやすい。特に、このような構成であると、ＰＬＬ回路によりデューティー比が補償された基準クロック信号ＣＫに基づいて制御信号生成回路部１１により、スタート信号ＳＴやロード信号ＬＤ等の制御信号が生成されることとなるため、各種信号の位相が略一致し、これにより高速動作に対しても良好な表示画像が実現される。

上記実施例では、デューティー比を５０％にするためにＰＬＬ回路を、用いたが、これに代えてゼロクロスディテクター等を用いてもよい。

［第２の実施例］
以下、本発明の第２の実施例の制御回路１０を図１１に基づいて説明する。この実施例においても、制御回路１０は集積回路素子として半導体チップ内に一体的に構成されている。

制御回路１０は、パソコン等の外部からの基準クロック信号ＣＫ及び同期信号ENに基づいて、水平クロック信号ＣＫ１、水平スタート信号ＳＴ、垂直クロック信号ＣＫ２及び調整用クロック信号ＳＣＫを生成する信号生成回路部１２と、ＲＧＢの画像データＤａｔａを一定時間遅延させる遅延時間調整回路部１４とを含む。ここでは、第１の実施例における水平クロック信号生成回路部９と、水平スタート信号ＳＴ、垂直クロック信号ＣＫ２及びロード信号ＬＤ等の信号を生成する信号生成回路部１１とを合わせて制御信号生成回路部１２と称する。

この制御信号生成回路１２は、遅延時間調整回路１４を制御するための基準信号となる調整用クロック信号ＳＣＫを出力するが、遅延時間調整回路１４に直接出力するのでなく、それぞれＰＬＬ回路１６を介して出力する。

遅延時間調整回路１４は、ＲＧＢの画像データＤａｔａ毎に、複数のラッチ１８が直列に接続され、最後にアンプ２０を介して出力される。ラッチ１８は、例えば赤（Ｒ）の画像データＤａｔａの場合には、ラッチ１８Ｒ−１，１８Ｒ−２，……，１８Ｒ−ｎが直列に接続され、緑（Ｇ）の画像データＤａｔａ及び青（Ｂ）の画像データＤａｔａも同様にラッチ１８Ｇ−１，１８Ｇ−２，……，１８Ｇ−ｎ、ラッチ１８Ｂ−１，１８Ｂ−２，……，１８Ｂ−ｎが直列に接続されている。

また、制御信号生成回路１２から出力された第１調整用クロック信号SＣＫ-1 は、ＰＬＬ回路１６−１を経て補正され、第１調整用クロック信号ＳＣＫ´−１となりラッチ１８Ｒ−１とラッチ１８Ｇ−１とラッチ１８Ｂ−１、更に制御信号生成回路部１２に並列に出力される。そして、各ラッチ１８は、この補正された第１調整用クロック信号ＳＣＫ´−１によって作動する。すなわち、ＰＬＬ回路１６−１が設けられているため、ラッチ１８−１を並列に３段階接続していてもその影響を受けず第１調整用クロック信号ＳＣＫ´−１の位相がずれない。そのため、正確にＲＧＢの画像データＤａｔａと第１調整用クロック信号ＳＣＫ−１との位相を合わせることができる。

また、ラッチ１８Ｒ−２，１８Ｇ−２，１８Ｂ−２においても、第２調整用クロック信号ＳＣＫ−２が、ＰＬＬ回路１６−２を介して入力されるため、正確に両者の位相を合わせることができる。以下、同様に各段階のラッチ１８においても、調整用クロック信号ＳＣＫは、ＰＬＬ回路１６によってその補正がされ正確に位相を合わせることができる。

なお、この制御回路１０に使用されるＰＬＬ回路１６及び制御回路１０に繋がる信号線ドライバー回路２４は、第１の実施例に説明したものを使用する。

本発明の第１の実施例を示す液晶駆動装置の制御回路の回路図である。 図１における制御回路部の変形例を示す回路図である。 図１における制御回路部の他の変形例を示す回路図である。 本発明の第１の実施例を示す液晶駆動装置の信号線ドライバー回路の回路図である。 図４における信号線ドライバー回路の変形例を示す回路図である。 図４における信号線ドライバー回路の他の変形例を示す回路図である。 第１の実施例の各信号のタイムチャートである。 本発明におけるデューティー比を説明するための図である。 アナログ型ＰＬＬ回路の回路図である。 デジタル型ＰＬＬ回路の回路図である。 本発明の第２の実施例を示す液晶駆動装置の制御回路の回路図である。 第２の実施例の各信号のタイムチャートである。 従来の液晶表示装置の駆動回路の回路図である。 同じく制御回路の回路図である。 従来の各信号のタイムチャートである。

符号の説明

９ 水平クロック信号生成回路部
１０ 制御回路
１２ 制御信号生成回路部
１４ 遅延時間調整回路部
１６ ＰＬＬ回路
１８ ラッチ
２０ アンプ
２４ 信号線ドライバー回路
２６ シフトレジスター
２８ 第１ラッチ
３０ 第２ラッチ
３２ ドライバー回路部
３４ ＰＬＬ回路
５４ ＰＬＬ回路

Claims (1)

1. 複数本の信号線に電気的に接続される複数の表示画素を備えた表示パネルと、 入力される基準クロック信号から第１クロック信号及び調整用クロック信号を生成するクロック信号生成手段と、入力される画像データの位相と前記第１クロック信号の位相との関係を前記調整用クロック信号に基づいて調整する位相調整手段とを含む制御回路と、
   少なくとも前記画像データと前記第１クロック信号とに基づいて前記信号線に画像信号を供給する信号線ドライバー回路と、
   を備えた表示装置において、
   前記クロック信号生成手段と前記位相調整手段とは調整用クロック信号用ＰＬＬ回路を介して互いに接続され、
   前記位相調整手段は、前記調整用クロック信号に基づいて制御される複数の遅延回路が多段に直列接続されて成り、前記各遅延回路は前記調整用クロック信号の入力側に前記調整用クロック信号用ＰＬＬ回路が配置される
   ことを特徴とする表示装置。

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