JP4341882B2

JP4341882B2 - 定電圧回路

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Publication number: JP4341882B2
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Authority: JP
Inventors: 玲吉川
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Current assignee: Ricoh Co Ltd
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Filing date: 2002-09-20
Publication date: 2009-10-14
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Description

【０００１】
【発明の属する技術分野】
本発明は、定電圧回路に係り、特に、定常的な消費電流を抑制した定電圧回路に関するものである。
【０００２】
【従来の技術】
各種半導体回路では、安定した電圧を生成する定電圧回路が必要とされる。
【０００３】
図４は、従来の定電圧回路の構成を示す回路図である。
【０００４】
図４に示す定電圧回路は、差動増幅回路１ｂ、Ｐ型の出力トランジスタＱ６、抵抗Ｒからなり、さらに差動増幅回路１ｂは入力手段を構成するＮ型のトランジスタＱ３、トランジスタＱ４、その負荷部分を構成するＰ型のトランジスタＱ１、トランジスタＱ２、差動増幅回路１ｂでの電流源となるＮ型のトランジスタＱ５から構成される。
【０００５】
トランジスタＱ３、トランジスタＱ４のゲートは夫々反転入力端子、非反転入力端子となり、各ソースはトランジスタＱ５のドレインに、ドレインは夫々トランジスタＱ１、トランジスタＱ２のドレインに接続されると共に、トランジスタＱ１、トランジスタＱ３の接続点は差動増幅回路１ｂの出力端子を形成する。
【０００６】
また、トランジスタＱ１、トランジスタＱ２はソースを電源へ、ゲートを共通接続してトランジスタＱ２のドレインへ接続されて能動負荷を形成し、トランジスタＱ５は定電流源としてトランジスタＱ３、トランジスタＱ４のソース−グランド間に接続され、ゲートには外部からバイアス電圧が入力される。
【０００７】
一方、出力トランジスタＱ６のゲートは差動増幅回路１ｂの出力端子に、ソースは電源へ、ドレインは出力端子として抵抗負荷Ｒを介してグランドに接地されると共に差動増幅回路１ｂの非反転入力端子へ接続される。
【０００８】
以上のような構成で差動増幅回路１ｂの反転入力端子へ外部より基準電圧が入力されると、出力電圧が非反転入力端子に帰還され、基準電圧との誤差増幅により、トランジスタＱ６のゲート電圧を上下して、出力電圧が基準電圧と等しい値に制御される。
【０００９】
図５は、従来の定電圧発生回路の構成を示す回路図である。
【００１０】
本図５の定電圧発生回路は、特許公報１に記載のものである。尚、図４の定電圧回路と同機能の素子は同じ記号を付与している。これによるとチップの選択時にはＮチャネルトランジスタＮ２をオンして定電流源を増すと同時にＰチャネルトランジスタＰ４をオフさせて位相補償容量を切り離して過渡応答性を確保し、チップの非選択時にはＮ２をオフして消費電流を小さくすると同時にＰ４をオンして回路の安定性を確保している。
【００１１】
図６は、従来の差動増幅器の構成を示す回路図である。
【００１２】
本図６の差動増幅器路は、特許公報２に記載のものである。この差動増幅器によると、第１の差動増幅回路６００と並列に第２の差動増幅回路系５００を設け、第１の差動増幅回路６００に入力電圧差が生じた際に、その出力と定常状態の出力レベルを第２の差動増幅回路５００で比較し、第２の差動増幅回路５００の出力でもって第１の差動増幅回路６００の駆動電流を増化させている。
【００１３】
このことにより、高速セットリングを実現するために定常的な消費電流が増加することを防いでいる。
【００１４】
【特許文献１】
特開平１１−０４１０４１号公報
【００１５】
【特許文献２】
特開平１１−１３６０４４号公報
【００１６】
【発明が解決しようとする課題】
解決しようとする問題点は、以下のとおりである。
【００１７】
図４で示した定電圧回路では、差動増幅回路のトランジスタＱ５に対し、外部よりある一定のバイアス電圧がゲートに与えられ定電流源として差動増幅回路を駆動するが、この駆動電流が、増幅回路の応答速度を左右し、電源立ち上げ時の起動時間や過渡応答性を維持するためには、適度に大きな値を選択する必要があった。このため、出力電圧が想定電圧に達した後も定常的に差動増幅回路に電流が流れ続けることになり、消費電流の大きさが問題となっていた。
【００１８】
また、図５に示した定電圧発生回路では、全体の消費電流の低減が要求されるチップ非選択時と、速やかなセットリングが要求されるチップ選択時とで、駆動電流と位相補償容量の接続状態を切り替える技術が提案されているが、その切替には外部からの入力を必要としている。
【００１９】
また、図６に示した例では、差動増幅器において、入力状態により駆動電流が自動的に切り替わる様に構成されているが、差動増幅回路が余分に必要なだけでなく構成が複雑で多くの電流パスを内包している。
【００２０】
本発明の目的は、これら従来技術の課題を解決し、比較的簡単な構成でもって、定電圧回路の差動増幅回路に流す電流量を、電源投入時など出力電圧が基準電圧と大きく異なる状態の時には増加させ、出力電圧が想定電圧に近い状態では絞る様に自動制御して、応答性能を確保しながら全体での消費電流が少ない定電圧回路を提供することである。また、従来の定電圧回路では困難な、出力がオーバーシュートを起こした際の出力電圧の迅速な収束性を図ることである。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、本発明の定電圧回路は、出力電圧Ｖｏｕｔの帰還成分と基準電圧Ｖｒｅｆを差動増幅器１に入力し、差動増幅器１の出力信号に応じて出力手段（ＰＭＯＳトランジスタＱ６）を制御することにより定電圧を発生する定電圧回路であって、出力電圧Ｖｏｕｔの帰還成分と基準電圧Ｖｒｅｆとの差を検出する検出手段（ＰＭＯＳトランジスタＱ７，Ｑ８，Ｑ１２、ＮＭＯＳトランジスタＱ９，Ｑ１０，Ｑ１３）と、検出手段の検出値に応じて差動増幅器１を駆動する電流を自動制御する駆動制御手段（ＮＭＯＳトランジスタＱ５，Ｑ１１）とを有することを特徴とする。検出手段は、ＰＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ１３により、出力電圧Ｖｏｕｔのオーバーシュートを収束する。また、検出手段は、ソースを帰還配線もしくは帰還配線と同電位に制御されたノード点に接続し、ゲートを基準電圧に接続したＭＯＳトランジスタ（ＮＯＳトランジスタＱ９、ＰＯＳトランジスタＱ１２）からなる。また、検出手段は、出力電圧Ｖｏｕｔの帰還成分が基準電圧Ｖｒｅｆより低下するとオンして低下量に比例した電流を流す第１の検出用トランジスタ回路（ＮＭＯＳトランジスタＱ９，Ｑ１０、ＰＭＯＳトランジスタＱ７，Ｑ８）と、出力電圧Ｖｏｕｔの帰還成分が基準電圧Ｖｒｅｆより上昇するとオンして上昇量に比例した電流を流す第２の検出用トランジスタ回路（ＰＭＯＳトランジスタＱ１２、ＮＭＯＳトランジスタＱ１３）からなり、駆動制御手段は、第１の検出用トランジスタ回路（ＮＭＯＳトランジスタＱ９，Ｑ１０、ＰＭＯＳトランジスタＱ７，Ｑ８）からの電流量に比例して差動増幅器１を駆動する電流を制御し出力電圧Ｖｏｕｔを高くする第１の駆動用トランジスタ回路（ＮＭＯＳトランジスタＱ５）と、第２の検出用トランジスタ回路（ＰＭＯＳトランジスタＱ１２、ＮＭＯＳトランジスタＱ１３）からの電流量に比例して差動増幅器１を駆動する電流を制御し出力電圧Ｖｏｕｔを低くする第２の駆動用トランジスタ回路（ＮＭＯＳトランジスタＱ１１）からなる。例えば、第１の検出用トランジスタ回路は、ソースを帰還配線もしくは帰還配線と同電位に制御されたノード点に接続し、ゲートを基準電圧に接続したＮＭＯＳトランジスタＱ９と、ソースを電源に、ドレインおよびゲートを上記ＮＭＯＳトランジスタＱ９のドレインに接続したＰＭＯＳトランジスタＱ７と、ソースを電源に、ゲートをＰＭＯＳトランジスタＱ７のドレインおよびＮＭＯＳトランジスタＱ９のドレインに接続したＰＭＯＳトランジスタＱ８と、ドレインとゲートをＰＭＯＳトランジスタＱ８のドレインに、ソースをグラウンドに接続したＮＭＯＳトランジスタＱ１０からなり、第２の検出用トランジスタ回路は、ソースを帰還配線に接続し、ゲートを基準電圧に接続したＰＭＯＳトランジスタＱ１２と、ソースをグラウンドに、ドレインおよびゲートをＰＭＯＳトランジスタＱ１２のドレインに接続したＮＭＯＳトランジスタＱ１３からなり、第１の駆動用トランジスタ回路は、ソースをグラウンドに、ゲートをＮＭＯＳトランジスタＱ１０のゲートに接続し、ドレインを、各々差動増幅回路１の反転入力端子と非反転入力端子をゲートで構成するＮＭＯＳトランジスタＱ３，Ｑ４のソースに接続したＮＭＯＳトランジスタＱ５からなり、第２の駆動用トランジスタ回路は、ソースをグラウンドに、ゲートをＮＭＯＳトランジスタＱ１３のゲートに接続し、ドレインを、ＮＭＯＳトランジスタＱ３，Ｑ４のソースに接続したＮＭＯＳトランジスタＱ１１からなる。尚、ＮＭＯＳトランジスタＱ１０，Ｑ１３の代わりにそれぞれ抵抗を設けた構成としても良い。また、帰還配線と同電位に制御されたノード点を得る手段として、ＭＯＳトランジスタ（ＮＭＯＳトランジスタＱ１４）によるソースフォロア回路を用いる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を、図面により詳細に説明する。
【００２３】
図１は、本発明に係わる定電圧回路の第１の構成例を示すブロック図であり、図２は、図１の定電圧回路における電源投入時の出力電圧の立ちあがり特性と駆動電流を示す説明図である。
【００２４】
本例の定電圧回路は、図４に示す従来の定電圧回路に対して、特に、その差動増幅回路に関して改良を行ったものである。
【００２５】
すなわち、本例の定電圧回路も、差動増幅回路１、Ｐ型の出力トランジスタＱ６、抵抗Ｒからなり、さらに差動増幅回路１は入力手段を構成するＮ型のトランジスタＱ３、トランジスタＱ４、その負荷部分を構成するＰ型のトランジスタＱ１、トランジスタＱ２、差動増幅回路１での電流源となるＮ型のトランジスタＱ５を有する構成となっている。
【００２６】
そして、トランジスタＱ３、トランジスタＱ４のゲートは夫々反転入力端子、非反転入力端子となり、各ソースはトランジスタＱ５のドレインに、ドレインは夫々トランジスタＱ１、トランジスタＱ２のドレインに接続されると共に、トランジスタＱ１、トランジスタＱ３の接続点は差動増幅回路１の出力端子を形成する。
【００２７】
また、トランジスタＱ１、トランジスタＱ２はソースを電源へ、ゲートを共通接続してトランジスタＱ２のドレインへ接続されて能動負荷を形成し、トランジスタＱ５は、定電流源としてトランジスタＱ３、トランジスタＱ４のソース−グランド間に接続されている。しかし、トランジスタＱ５のゲートには、従来技術のような外部からのバイアス電圧は入力されない構成となっている。
【００２８】
また、出力トランジスタＱ６のゲートは差動増幅回路１の出力端子に、ソースは電源へ、ドレインは出力端子として抵抗負荷Ｒを介してグランドに接地されると共に差動増幅回路１の非反転入力端子へ接続される。
【００２９】
以上の従来技術の構成では、差動増幅回路１の反転入力端子へ外部より基準電圧が入力されると、出力電圧が非反転入力端子に帰還され、基準電圧との誤差増幅により、トランジスタＱ６のゲート電圧を上下して、出力電圧が基準電圧と等しい値に制御される。
【００３０】
ここまでの構成の従来の定電圧回路では、その差動増幅回路において、電流を流していないと立ち上がるまでに時間を要するので、電流を常時流すようにしており、低消費電力化することができない。
【００３１】
これに対して、本例の定電圧回路においては、さらに、トランジスタＱ７〜Ｑ１３を設け、トランジスタＱ９，Ｑ１２により出力電圧Ｖｏｕｔを監視し、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆと異なる場合に、差動増幅回路１内のトランジスタＱ１１またはトランジスタＱ５に電流を流す構成となっている。
【００３２】
このような比較的に簡素な構成でも、本例では、定電圧回路内で電流を流す時期か否かを判定して必要なときに電流を流すことができ、低消費電力化を図ることができる。
【００３３】
より詳細には、、本例の定電圧回路においては、まず、電源Ｖｄｄ−出力端子Ｖｏｕｔ間に、Ｎ型のトランジスタ望ましくはディプレッションタイプのトランジスタＱ９、及び抵抗望ましくはダイオード結線されたＰ型のトランジスタＱ７が直列に接続され、各ドレイン及びトランジスタＱ７のゲートは共通接続され、さらに、トランジスタＱ７とカレントミラーを構成する様に結線されたＰ型のトランジスタＱ８のゲートに接続されている。
【００３４】
このトランジスタＱ８のドレインは、抵抗望ましくはダイオード結線されたＮ型のトランジスタＱ１０のドレインに接続され、さらに、差動増幅回路１のトランジスタＱ３、トランジスタＱ４のソース−グランド間に接続されたＮ型のトランジスタＱ５のゲートに接続されている。
【００３５】
一方、出力端子Ｖｏｕｔ−グランドＶｓｓ間にはＰ型のトランジスタＱ１２、及び抵抗望ましくはダイオード結線されたＮ型のトランジスタＱ１３が直列に接続され、各ドレイン及びトランジスタＱ１３のゲートは共通接続され、さらに、トランジスタＱ５と並列に設けられたＮ型のトランジスタＱ１１のゲートに接続されている。
【００３６】
以上の構成において、本例の定電圧回路では、例えば、電源投入時や負荷接続時に出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより低下すると、トランジスタＱ９が強くオンしてトランジスタＱ７，Ｑ８に電流が流れ、その電流量に比例した駆動電流がトランジスタＱ５によって差動増幅回路１に与えられる。
【００３７】
一方、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより上昇した場合は、トランジスタＱ１２が強くオンしてトランジスタＱ１３に電流が流れ、その電流量に比例した駆動電流がトランジスタＱ１１によって与えられる。
【００３８】
尚、この時、出力電圧が予め定められた電圧より過度に乖離した場合、乖離した出力電圧を制御できる。すなわち、過渡的に出力がオーバーシュートを起こした場合にも、トランジスタＱ１２、トランジスタＱ１３を通して出力配線の余分な電荷を放電し、効果的に出力電圧のオーバーシュートを収束させることが可能である。
【００３９】
また、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆに等しい状態では、トランジスタＱ９、トランジスタＱ１２がカットオフ状態になるため、差動増幅回路１での駆動電流が絞られて系全体での無効電流を低減させる。
【００４０】
尚、トランジスタＱ９のＶｔｈと組み合わせる負荷抵抗Ｒの値から、トランジスタＱ５により与えられる駆動電流が定常状態で安定に動作する程度に、また、この状態で位相余裕が確保出来る様に、補償容量Ｃ、素子の設計値を決定する。
【００４１】
図２においては、本例の定電圧回路と図４で示す従来の定電圧回路のそれぞにおける電源投入時の出力電圧の立ちあがり特性と駆動電流を示しており、本例の定電圧回路では、図２の○印付きの線で示すように、電源投入時のオーバーシュートの発生レベル、及び、収束性が大幅に改善されているのと同時に、駆動電流が自動制御されながら定常状態に移行してからの電流量が低く抑えられている。
【００４２】
図３は、本発明に係わる定電圧回路の第２の構成例を示すブロック図である。
【００４３】
図３における本例の定電圧回路は、図１における定電圧回路に、さらに、Ｎ型のトランジスタＱ１４によるソースフォロア回路を設け、このソースフォロア回路により、帰還配線と同電位に制御されたノード点を得る構成としている。
【００４４】
この構成によると、ソースフォロアの追加による電流パスが増えるが、図１における定電圧回路と同様の効果を得ながら、基準電圧の「（抵抗Ｒ１＋抵抗Ｒ２）／抵抗Ｒ２」で決定される出力電圧を得ることができ、出力電圧Ｖｏｕｔを基準電圧Ｖｒｅｆの抵抗比で決定することが可能である。
【００４５】
以上、図１〜図３を用いて説明したように、本例の定電圧回路では、出力電圧Ｖｏｕｔの帰還成分と基準電圧Ｖｒｅｆを差動増幅器１に入力し、差動増幅器１の出力信号に応じて出力手段（ＰＭＯＳトランジスタＱ６）を制御することにより定電圧を発生する定電圧回路であって、出力電圧Ｖｏｕｔの帰還成分と基準電圧Ｖｒｅｆとの差を検出する検出手段（ＰＭＯＳトランジスタＱ７，Ｑ８，Ｑ１２、ＮＭＯＳトランジスタＱ９，Ｑ１０，Ｑ１３）と、検出手段の検出値に応じて差動増幅器１を駆動する電流を自動制御する駆動制御手段（ＮＭＯＳトランジスタＱ５，Ｑ１１）とを設けた構成としている。
【００４６】
これにより、電源投入時の起動時間や過渡応答特性を犠牲にせず定常的な消費電流を低減できる。
【００４７】
検出手段は、ＰＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ１３により、出力電圧Ｖｏｕｔのオーバーシュートを収束するので、従来の定電圧回路では困難であった出力のオーバーシュートに対する収束性を非常に簡単な構成で実現可能である。
【００４８】
また、検出手段は、ソースを帰還配線もしくは帰還配線と同電位に制御されたノード点に接続し、ゲートを基準電圧に接続したＭＯＳトランジスタＮＯＳ（トランジスタＱ９、ＰＯＳトランジスタＱ１２）により構成する。これにより、出力電圧Ｖｏｕｔの帰還成分と基準電圧Ｖｒｅｆとの差の検出手段を非常に簡単な構成で実現可能である。
【００４９】
また、検出手段は、出力電圧Ｖｏｕｔの帰還成分が基準電圧Ｖｒｅｆより低下するとオンして低下量に比例した電流を流す第１の検出用トランジスタ回路（ＮＭＯＳトランジスタＱ９，Ｑ１０、ＰＭＯＳトランジスタＱ７，Ｑ８）と、出力電圧Ｖｏｕｔの帰還成分が基準電圧Ｖｒｅｆより上昇するとオンして上昇量に比例した電流を流す第２の検出用トランジスタ回路（ＰＭＯＳトランジスタＱ１２、ＮＭＯＳトランジスタＱ１３）により構成し、駆動制御手段は、第１の検出用トランジスタ回路（ＮＭＯＳトランジスタＱ９，Ｑ１０、ＰＭＯＳトランジスタＱ７，Ｑ８）からの電流量に比例して差動増幅器１を駆動する電流を制御し出力電圧Ｖｏｕｔを高くする第１の駆動用トランジスタ回路（ＮＭＯＳトランジスタＱ５）と、第２の検出用トランジスタ回路（ＰＭＯＳトランジスタＱ１２、ＮＭＯＳトランジスタＱ１３）からの電流量に比例して差動増幅器１を駆動する電流を制御し出力電圧Ｖｏｕｔを低くする第２の駆動用トランジスタ回路（ＮＭＯＳトランジスタＱ１１）により構成する。
【００５０】
すなわち、第１の検出用トランジスタ回路は、ソースを帰還配線もしくは帰還配線と同電位に制御されたノード点に接続し、ゲートを基準電圧に接続したＮＭＯＳトランジスタＱ９と、ソースを電源に、ドレインおよびゲートを上記ＮＭＯＳトランジスタＱ９のドレインに接続したＰＭＯＳトランジスタＱ７と、ソースを電源に、ゲートをＰＭＯＳトランジスタＱ７のドレインおよびＮＭＯＳトランジスタＱ９のドレインに接続したＰＭＯＳトランジスタＱ８と、ドレインとゲートをＰＭＯＳトランジスタＱ８のドレインに、ソースをグラウンドに接続したＮＭＯＳトランジスタＱ１０からなり、第２の検出用トランジスタ回路は、ソースを帰還配線に接続し、ゲートを基準電圧に接続したＰＭＯＳトランジスタＱ１２と、ソースをグラウンドに、ドレインおよびゲートをＰＭＯＳトランジスタＱ１２のドレインに接続したＮＭＯＳトランジスタＱ１３からなり、第１の駆動用トランジスタ回路は、ソースをグラウンドに、ゲートをＮＭＯＳトランジスタＱ１０のゲートに接続し、ドレインを、各々差動増幅回路１の反転入力端子と非反転入力端子をゲートで構成するＮＭＯＳトランジスタＱ３，Ｑ４のソースに接続したＮＭＯＳトランジスタＱ５からなり、第２の駆動用トランジスタ回路は、ソースをグラウンドに、ゲートをＮＭＯＳトランジスタＱ１３のゲートに接続し、ドレインを、ＮＭＯＳトランジスタＱ３，Ｑ４のソースに接続したＮＭＯＳトランジスタＱ１１からなる。
【００５１】
尚、帰還配線と同電位に制御されたノード点を得る手段として、ＭＯＳトランジスタ（ＮＭＯＳトランジスタＱ１４）によるソースフォロア回路を用いる。これにより、出力電圧Ｖｏｕｔの帰還成分と基準電圧Ｖｒｅｆとの差の検出手段を非常に簡単な構成で実現可能な上に、出力電圧Ｖｏｕｔを基準電圧Ｖｒｅｆの抵抗比で決定することが可能である。
【００５２】
尚、本発明は、図１〜図３を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本例では、差動増幅器１，１ａのＮＭＯＳトランジスタＱ５，Ｑ１１の駆動電流を制御する手段として、ＮＭＯＳトランジスタＱ１０，Ｑ１３を用いた構成を示しているが、これらのＮＭＯＳトランジスタＱ１０，Ｑ１３のそれぞれの代わりに抵抗を用いる構成としても良い。
【００５３】
このように、抵抗を併用することにより、比較的簡単な構成とすることができる。しかし、ＮＭＯＳトランジスタＱ１０，Ｑ１３を用いた構成では、特性変動の少ない駆動電流の制御を実現することが可能である。
【００５４】
また、本例では、これらのＮＭＯＳトランジスタＱ１０，Ｑ１３およびＰＭＯＳトランジスタＱ７，Ｑ８を検出手段を構成するものとして説明しているが、これらは、差動増幅器１，１ａのＮＭＯＳトランジスタＱ５，Ｑ１１の駆動電流を制御する手段の構成要素としても良い。
【００５５】
【発明の効果】
以上、説明したように、本発明によれば、定電圧回路において、電源投入時の起動時間や過渡応答特性を犠牲にせず定常的な消費電流を低減できる。また、従来の定電圧回路では困難であった出力のオーバーシュートに対する収束性を非常に簡単な構成で実現することが可能である。また、出力電圧の帰還成分と基準電圧との差の検出手段を非常に簡単な構成で実現することが可能であると共に、この検出手段の検出結果に基づき差動増幅回路の駆動電流を制御する手段を比較的簡単な構成で実現することが可能である。また、特性変動の少ない駆動電流の制御手段を実現することも可能である。
【００５６】
このように、比較的簡単な構成でもって、定電圧回路の差動増幅回路に流す電流量を、電源投入時など出力電圧が基準電圧と大きく異なる状態の時には増加させ、出力電圧が想定電圧に近い状態では絞る様に自動制御して、応答性能を確保しながら全体での消費電流が少ない定電圧回路を実現することが可能である。
【図面の簡単な説明】
【図１】本発明に係わる定電圧回路の第１の構成例を示すブロック図である。
【図２】図１の定電圧回路における電源投入時の出力電圧の立ちあがり特性と駆動電流を示す説明図である。
【図３】本発明に係わる定電圧回路の第２の構成例を示すブロック図である。
【図４】従来の定電圧回路の構成を示す回路図である。
【図５】従来の定電圧発生回路の構成を示す回路図である。
【図６】従来の差動増幅器の構成を示す回路図である。
【符号の説明】
１，１ａ，１ｂ：差動増幅回路、Ｃ：容量（コンデンサ）、Ｑ１，Ｑ２，Ｑ６〜Ｑ８，Ｑ１２：ＰＭＯＳトランジスタ、Ｑ３〜Ｑ５，Ｑ９〜Ｑ１１，Ｑ１３，Ｑ１４：ＮＭＯＳトランジスタ、Ｒ，Ｒ１〜Ｒ３：抵抗、Ｖｄｄ：電源、Ｖｏｕｔ：出力電圧、Ｖｒｅｆ：基準電圧、５００，６００：差動増幅回路。

Claims

出力電圧の帰還成分と基準電圧を差動増幅器に入力し、該差動増幅器の出力信号に応じて出力手段を制御することにより定電圧を発生する定電圧回路であって、
上記出力電圧の帰還成分と上記基準電圧との差を検出する検出手段と、
該検出手段の検出値に応じて上記差動増幅器を駆動する電流を自動制御する駆動制御手段とを有し、
上記検出手段は、上記出力電圧のオーバーシュートを収束する機能を有することを特徴とする定電圧発生回路。
請求項１に記載の定電圧回路であって、上記検出手段は、ソースを帰還配線もしくは該帰還配線と同電位に制御されたノード点に接続し、ゲートを基準電圧に接続したＭＯＳトランジスタからなることを特徴とする定電圧回路。
請求項１、もしくは、請求項２のいずれかに記載の定電圧回路であって、
上記検出手段は、上記出力電圧の帰還成分が上記基準電圧より低下するとオンして低下量に比例した電流を流す第１の検出用トランジスタ回路と、上記出力電圧の帰還成分が上記基準電圧より上昇するとオンして上昇量に比例した電流を流す第２の検出用トランジスタ回路からなり、
上記駆動制御手段は、上記第１の検出用トランジスタ回路からの電流量に比例して上記差動増幅器を駆動する電流を制御し上記出力電圧を高くする第１の駆動用トランジスタ回路と、上記第２の検出用トランジスタ回路からの電流量に比例して上記差動増幅器を駆動する電流を制御し上記出力電圧を低くする第２の駆動用トランジスタ回路からなることを特徴とする定電圧回路。
請求項３に記載の定電圧回路であって、
上記第１の検出用トランジスタ回路は、
ソースを帰還配線もしくは該帰還配線と同電位に制御されたノード点に接続し、ゲートを基準電圧に接続したＮＭＯＳトランジスタＱ９と、ソースを電源に、ドレインおよびゲートを上記ＮＭＯＳトランジスタＱ９のドレインに接続したＰＭＯＳトランジスタＱ７と、ソースを電源に、ゲートを上記ＰＭＯＳトランジスタＱ７のドレインおよび上記ＮＭＯＳトランジスタＱ９のドレインに接続したＰＭＯＳトランジスタＱ８と、ドレインとゲートを上記ＰＭＯＳトランジスタＱ８のドレインに、ソースをグラウンドに接続したＮＭＯＳトランジスタＱ１０からなり、
上記第２の検出用トランジスタ回路は、
ソースを上記帰還配線に接続し、ゲートを基準電圧に接続したＰＭＯＳトランジスタＱ１２と、ソースをグラウンドに、ドレインおよびゲートを上記ＰＭＯＳトランジスタＱ１２のドレインに接続したＮＭＯＳトランジスタＱ１３からなり、上記第１の駆動用トランジスタ回路は、
ソースをグラウンドに、ゲートを上記ＮＭＯＳトランジスタＱ１０のゲートに接続し、ドレインを、各々上記差動増幅回路の反転入力端子と非反転入力端子をゲートとするＮＭＯＳトランジスタＱ３，Ｑ４のソースに接続したＮＭＯＳトランジスタＱ５からなり、
上記第２の駆動用トランジスタ回路は、
ソースをグラウンドに、ゲートを上記ＮＭＯＳトランジスタＱ１３のゲートに接続し、ドレインを、上記ＮＭＯＳトランジスタＱ３，Ｑ４のソースに接続したＮＭＯＳトランジスタＱ１１からなる
ことを特徴とする定電圧回路。
請求項４に記載の定電圧回路であって、上記ＮＭＯＳトランジスタＱ１０および上記ＮＭＯＳトランジスタＱ１３の各々の代わりに抵抗を設けたことを特徴とする定電圧回路。
請求項２，４，５のいずれかに記載の定電圧回路であって、上記帰還配線と同電位に制御されたノード点を得る手段として、ＭＯＳトランジスタによるソースフォロア回路を用いたことを特徴とする定電圧回路。