JP4344871B2

JP4344871B2 - Active pixel sensor with remarkable integration mode

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Publication number: JP4344871B2
Application number: JP35847198A
Authority: JP
Inventors: エリック・ワイ・チョウ; キット・エム・チャム; ジェーン・エム・ジェイ・リン
Original assignee: マイクロンテクノロジー，インク．
Priority date: 1997-12-03
Filing date: 1998-12-02
Publication date: 2009-10-14
Anticipated expiration: 2018-12-02
Also published as: GB2332049A; GB2332049B; DE19832791A1; DE19832791B4; US5952686A; GB9825855D0; JPH11261895A

Description

【０００１】
【発明の技術分野】
本発明は、一般に、能動ピクセル・センサに関するものである。とりわけ、本発明は、顕著な積分モードで動作するトランジスタを含む能動ピクセル・センサに関するものである。
【０００２】
【背景】
電子カメラは、一般に、光イメージを１組の電子信号に変換する。電子信号は、カメラが受光する光の強度を表すことが可能である。電子カメラには、一般に、カメラが受光する光の強度を検出するイメージ・センサ・アレイが含まれている。イメージ・センサは、一般に、センサが受光する光の強度に比例した振幅を備える電子信号を発生する。電子信号にサンプリング及びデジタル化を施すことによって、イメージ処理を可能にすることができる。
【０００３】
イメージ・センサと信号処理モジュールの集積化は、それによって、イメージング・システムの小型化及び強化が可能になるので、重要である。イメージ・センサとアナログ及びデジタル信号処理モジュールを集積化することによって、電子カメラ・システムをコンパクトで、低コストで、電力消費量の少ないものにすることが可能になる。しかし、集積度は、イメージ・センサの小型化によって左右される。
【０００４】
歴史的に、イメージ・センサは、電荷結合素子（ＣＣＤ）が支配的であった。ＣＣＤは、比較的小さく、高充填率をもたらすことが可能である。しかし、ＣＣＤは、デジタル及びアナログ・モジュールとの集積化が極めて困難である。さらに、ＣＣＤは、多量の電力を消費し、イメージ・スミアリングの問題を被る可能性がある。
【０００５】
ＣＣＤセンサの代替案が、能動ピクセル・センサである。しかし、先行技術による能動ピクセル・センサ構造のそれぞれには、特定のセンサ構造の望ましさに制限を加える特徴が含まれている。
【０００６】
図１には、４つのトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、フローティング・ダイオードＦＤ、及び、ＭＯＳコンデンサＣＭ１を必要とする、先行技術による能動ピクセル・センサ構造が示されている。多数の回路素子のため、この能動ピクセル・センサ構造は、かなりの量の集積回路領域を必要とする。この構造のＲＳＴラインによって、フローティング・ダイオードＦＤに放電させることが可能である。ＰＧ接続には、ポリシリコン・ワイヤが含まれている。ＭＯＳコンデンサＣＭ１は、ＰＧ接続の電圧電位を調整することによって、ＰＧ接続下において生じるチャネル領域の空乏のために形成される。ＴＸ接続を駆動して、固定電圧電位にすることによって、ＭＯＳコンデンサＣＭ１のポテンシャル障壁が得られる。ＭＯＳコンデンサＣＭ１を形成する空乏領域は、ＰＧ接続にバイアスをかけて、高電圧電位（Ｖｄｄ）にすることによって発生する。ＭＯＳコンデンサＣＭ１は、電子を励起する光にさらすと、電子を蓄積する。ある期間にわたる積分が済むと、ＭＯＳコンデンサＣＭ１が存在しなくなるので、ＭＯＳコンデンサに蓄積された電子は、フローティング・ダイオードＦＤに転送される。能動ピクセル・センサが受光した光の強度に比例する信号電圧が、フローティング・ダイオードＦＤに蓄積される。ＳＥＬ接続によって、フローティング・ダイオードの信号電圧をサンプリングすることが可能になる。前述のように、この能動ピクセル・センサに関連したかなりの数の電気コンポーネントが、大量の集積回路領域を必要とするので、センサの充填率が制限を受ける。
【０００７】
図２には、３つのトランジスタＱ５、Ｑ６、Ｑ７、及び、フォトダイオードＰＤ１を必要とする先行技術による能動ピクセル・センサが示されている。フォトダイオードＰＤ１は、フォトダイオードＰＤ１が受光する光の強度に比例した速度で電荷を集める。フォトダイオードＰＤ１が電子を集めるにつれて、ノードＦＤに結合されたコンデンサが電荷を蓄積する。図２に示す能動ピクセル・センサ構造に含まれるトランジスタは、図１に示す能動ピクセル・センサ構造よりも少ない。従って、図２に示す能動ピクセル・センサ構造は、図１に示す能動ピクセル・センサ構造よりも小さい。しかし、これらのピクセル・センサ・アレイの小型化は、ピクセル・センサの充填率によって制限される。各ピクセル・センサにおけるトランジスタ数は、さらに減少させなければならない。
【０００８】
図３には、先行技術の単一ＮＰＮバイポーラ・トランジスタによる能動ピクセル・センサが示されている。能動ピクセル・センサ内に単一トランジスタだけしか含まないというサイズの利点が、能動ピクセル・センサを実施するためのサイズ要件によって帳消しになる。すなわち、Ｐ形ドープ基板を用いて、能動ピクセル・センサを実施する場合、単一トランジスタは、Ｎ形ウェルを必要とするＮＰＮバイポーラ・トランジスタである。一般に、ＣＭＯＳ製作プロセスを用いて実施する場合、Ｎ形ウェルは大きくなる。さらに、ＮＰＮバイポーラ・トランジスタのベース・ノードは、本質的にフローティングされている。従って、ベース・ノードにおける能動ピクセル・センサのリセットは、あまり容易ではない。結果として、この能動ピクセル・センサは、イメージの残像に悩まされる可能性がある。
【０００９】
図４には、２つのトランジスタＱ９、Ｑ１０、及び、フォトダイオードＰＤ２を必要とする、先行技術による受動ピクセル・センサが示されている。フォト・ダイオードＰＤ２には、接合コンデンサＣＤが含まれている。受動ピクセルの出力は、バス・コンデンサＣＢＵＳを含むビット線に接続されている。能動ピクセル・センサの選択時には、トランジスタＱ１０がオンになる。接合コンデンサＣＤのキャパシタンスは、バスＣＢＵＳのキャパシタンスと並列をなすように有効に接続される。ピクセル・センサの充填率は高い。しかし、Ｓ／Ｎ比は、ピクセル・センサ・アレイ内のピクセル・センサ数の増加に応じて一定の率で高めることはできない。フォトダイオードのコンデンサに蓄積された電荷によって生じる電圧電位は、バスのコンデンサと共有される。能動ピクセル・センサが選択されると、フォトダイオードのコンデンサの電荷がバスのコンデンサと共有されるので、フォトダイオードのコンデンサに集められる電圧電荷は、大幅に減少する。バスのキャパシタンスは、能動ピクセル・センサ・アレイのサイズが大きくなるにつれて増大する。従って、能動ピクセル・センサが、大形の能動ピクセル・センサ・アレイ内に含まれる場合、能動ピクセル・センサ・アレイによって発生する信号のＳ／Ｎ比は、大幅に減少する。
【００１０】
本発明の目的は、物理的に小さく、高充填率をもたらす能動ピクセル・センサを提供することにある。本発明のもう１つの目的は、低ノイズ読み出し信号、電子シャッタリング、及び、ブルーミング防止をもたらす能動ピクセル・センサを提供することにある。本発明のさらにもう１つの目的は、イメージ処理回路要素と集積化し、低コストのＣＭＯＳプロセスで製作することが可能な能動ピクセル・センサを提供することにある。
【００１１】
【発明の概要】
本発明によれば、低コストＣＭＯＳ製作プロセスに適合可能な能動ピクセル・センサが得られる。この能動ピクセル・センサは、物理的に小さく、高充填率が得られる。この能動ピクセル・センサによれば、低ノイズ読み出し信号、ブルーミング防止、及び、電子シャッタリングが得られる。さらに、この能動ピクセル・センサは、アナログ及びデジタル処理回路要素と集積化することが可能である。
【００１２】
本発明の第１の実施態様には、能動ピクセル・センサが含まれている。能動ピクセル・センサには、制御端子と、電源電圧に接続された入力端子と、データバスに接続された出力端子とを有する増幅／比較トランジスタが含まれている。増幅／比較トランジスタの制御端子に供給される入力電圧がしきい値電圧を超えると、増幅／比較トランジスタは、増幅／比較トランジスタの入力端子を増幅／比較トランジスタの出力端子に結合する。フォトダイオードは、フォトダイオードの受光する光の強度によって決まる電圧レベルを有する信号電圧を、フォトダイオードの出力端子に生成する。フォトダイオードの出力端子は、増幅／比較トランジスタの制御端子に結合される。リセット・トランジスタは、リセット・ラインに接続された制御端子と、リセット電圧に接続された入力端子と、フォトダイオードの出力端子に接続された出力端子とを有し、リセット・ラインがアクティブである場合、リセット電圧をフォトダイオードの出力端子に結合し、フォトダイオードを放電させる。結合コンデンサは、増幅／比較トランジスタの制御端子に接続された第１の端子と、選択ラインに接続されているが増幅／比較トランジスタには接続されていない第２の端子とを有している。結合コンデンサが、選択ラインを増幅／比較トランジスタの制御端子に結合する。選択ラインは、増幅／比較トランジスタへの入力電圧がしきい値電圧を超えるようにすることにより、信号電圧が増幅／比較トランジスタの出力端子に結合されるようにする。
しきい値電圧は、増幅／比較トランジスタの出力端子に結合された信号電圧のダイナミック・レンジを増すように調整される。増幅／比較トランジスタのバック・ゲートは、回路アースに接続されたＰ形基板に接続される。
【００１３】
本発明のもう１つの実施態様は、第１の実施態様と似ているが、Ｎ形ＭＯＳＦＥＴである増幅／比較トランジスタと、Ｎ形ＭＯＳＦＥＴであるリセット・トランジスタが含まれている。さらに、増幅／比較トランジスタのバック・ゲートが、プリセット可能な電圧に接続されたＰウェルに接続される。
【００１４】
本発明のもう１つの実施態様は、第１の実施態様にと似ているが、Ｐ形ＭＯＳＦＥＴである増幅／比較トランジスタと、Ｎ形ＭＯＳＦＥＴであるリセット・トランジスタが含まれている。さらに、増幅／比較トランジスタのバック・ゲートは、しきい値電圧を調整する可変電圧に接続される。
【００１５】
本発明のもう１つの実施態様は、第１の実施態様にと似ているが、Ｐ形ＭＯＳＦＥＴである増幅／比較トランジスタと、Ｐ形ＭＯＳＦＥＴであるリセット・トランジスタが含まれている。さらに、増幅／比較トランジスタのバック・ゲートは、しきい値電圧を調整する可変電圧に接続される。
【００１６】
本発明の他の態様及び利点については、添付の図面に関連して記述される下記の詳細な説明から明らかになるであろう。
【００１７】
【好適な実施例の詳細な説明】
例証を目的として図面に示されるように、本発明は、顕著な積分モードによる能動ピクセル・センサにおいて実施される。この能動ピクセル・センサによれば、小さいピクセル・サイズと高い充填率が得られる。この能動ピクセル・センサによれば、低ノイズ読み出し信号、ブルーミング防止、及び、電子シャッタリングが可能になる。さらに、この能動ピクセル・センサは、低コストの製作プロセスを利用して、アナログ及びデジタル処理回路要素と集積化することが可能である。
【００１８】
図５は、本発明の第１の実施態様の略回路図である。この実施態様は、Ｎ形ＭＯＳＦＥＴリセット・トランジスタＭ１、Ｎ形ＭＯＳＦＥＴ増幅／比較トランジスタＭ２、結合コンデンサＣ１、及び、フォトダイオードＤ１を含む、能動ピクセル・センサである。増幅／比較トランジスタＭ２には、基板の不純物濃度が高いチャネル・インプラントが含まれている。チャネル・インプラントによって、増幅／比較トランジスタＭ２のしきい値電圧が典型的なＮ形ＭＯＳＦＥＴトランジスタよりも高くなる。増幅／比較トランジスタＭ２の入力（ゲート）は、フォトダイオードＤ１の陰極に接続されている。接続ノードは、図５において信号ノードＮ１として表示されている。ＭＯＳＦＥＴトランジスタにおけるチャネル・インプラントの形成は、トランジスタ製作技術において周知のところである。
【００１９】
図５の略回路図には、いくつかの制御を受ける入力と、単一の出力が含まれている。被制御入力には、Ｖｄｄ、Ｖｒｅｓｅｔ、ＧＮＤ、ＳＥＬ、及び、ＲＳＴが含まれている。Ｖｄｄは、一般に、能動ピクセル・センサに関連したデジタル及びアナログ信号処理回路要素にも電力を供給する電源である。ＧＮＤは回路アースである。Ｖｒｅｓｅｔは、能動ピクセル・センサのリセット時に、フォトダイオードＤ１にかかる信号ノードＮ１のバイアスを決定する基準電圧である。Ｖｒｅｓｅｔは、電源電圧Ｖｄｄに接続することも可能である。しかし、この結果、能動ピクセル・センサが必要とするリセット時間量が長くなる。ＳＥＬ入力は、能動ピクセル・センサが受光する光の強度を検知するため、能動ピクセル・センサを選択する際に活動状態になる。ＳＥＬ入力は、フォトダイオードＤ１両端間の電圧電位を出力ＣＯＬに結合するために、能動ピクセル・センサの回路要素にバイアスをかけるパルス化入力である。ＲＳＴ入力は、信号ノードＮ１にバイアスをかけ、フォトダイオードＤ１に放電させることによって、能動ピクセル・センサをリセットする。
【００２０】
パルス化ＳＥＬ入力及び結合コンデンサＣ１は、Ｎ形アイランド拡散層に重ねてポリシリコン層を形成することによって物理的に実現することが可能である。Ｎ形アイランド拡散層に重なるポリシリコン層の形成は、半導体製作技術において周知のところである。
【００２１】
図６には、図５に示す実施態様の実施例が示されている。この実施態様には、Ｐ形ドープ基板２０が含まれている。Ｐ形ドープ基板２０には、いくつかのＮ形ドープ拡散領域２２、２４、２６、２８が含まれている。この実施態様には、さらに、ゲート酸化物領域２９、３０、３１、ポリシリコン層３３、金属層３２、フォトレジスト金属層３５、及び、フィールド酸化物領域３４も含まれている。
【００２２】
リセット・トランジスタＭ１は、Ｎ形ドープ拡散領域２２、ゲート酸化物領域２９、Ｐ形ドープ基板２０、及び、Ｎ形ドープ拡散領域２４によって形成されている。増幅／比較トランジスタＭ２は、Ｎ形ドープ拡散領域２６、ゲート酸化物領域３１、Ｐ形ドープ基板２０、及び、Ｎ形ドープ拡散領域２８によって形成されている。増幅／比較トランジスタＭ２には、さらに、チャネル・インプラント３７が含まれている。フォトダイオードＤ１が、Ｐ形ドープ基板２０及びＮ形ドープ拡散領域２４によって形成されている。結合コンデンサは、ゲート酸化物領域３０及びポリシリコン層３３によって形成されている。
【００２３】
図７は、本発明の能動ピクセル・センサが受光する光の強度を検出する際の、図５の概略図に示す信号のタイミング図である。光の強度検出は、４つの主たる事象またはステップに分割することが可能である。
【００２４】
第１の事象７１には、能動ピクセル・センサのリセット・ライン（ＲＳＴ）の低リセット電圧８１から高リセット電圧８３への変化が含まれている。リセット・ライン（ＲＳＴ）が高リセット電圧になると、リセット・トランジスタＭ１がオンになって、電流を導通する。リセット・トランジスタＭ１が電流を導通すると、信号ノードＮ１が、Ｖｒｅｓｅｔ入力の電圧電位まで引き上げられる。Ｖｒｅｓｅｔ入力の電圧電位は、調整が可能である。しかし、一般に、Ｖｒｅｓｅｔは、高リセット電圧８３からリセット・トランジスタＭ１のしきい値電圧を引いた値より低い電圧電位に設定して、整定時間を短縮し、ノイズを低減するのが望ましい。例えば、高リセット電圧８３が５ボルトで、リセット・トランジスタＭ１のしきい値が、０．７ボルトの場合、Ｖｒｅｓｅｔ電圧の電圧電位は、４．３ボルト未満が望ましい。
【００２５】
第２の事象７３には、ＳＥＬ入力の電圧電位の高選択電圧８５から低選択電圧８７への変化が含まれる。ＲＳＴ入力は、ＳＥＬ入力が低選択電圧８７にとどまる持続時間にわたって、低リセット電圧８１である。ＳＥＬ入力が、結合コンデンサＣ１を介して信号ノードＮ１に結合される。結合コンデンサＣ１両端間における電圧の急速な変化によって、結合コンデンサＣ１から電荷が引き離される。信号ノードＮ１の電圧電位は、高選択電圧８５と低選択電圧８７の差に（Ｃ１／（Ｃ１＋Ｃｊｕｎｃｔｉｏｎ））をかけた量だけ変化する。ここで、ＣｊｕｎｃｔｉｏｎはフォトダイオードＤ１の接合キャパシタンスである。信号ノードＮ１の急速な電圧電位の変化が済むと、フォトダイオードが受光することにより、信号ノードＮ１のコンデンサに電子が蓄積されるにつれて、信号ノードＮ１の電圧電位は、第２の事象７３の後、低下し続ける。
【００２６】
信号ノードＮ１の電圧電位は、２つの可能性のある事象の一方が生じるまで、すなわち、ＳＥＬ入力の電圧電位が変化して、高選択電圧８５に戻るか、あるいは、信号ノードＮ１の電圧電位が低下して、リセット・トランジスタＭ１が導通を始めるポイントに達するまで、低下し続ける。ランプ９１、９３、９５は、信号ノードＮ１の電圧電位のいくつかの異なるランプ速度を示している。信号ノードＮ１の電圧電位が低下する速度は、フォトダイオードが受光する光の強度に比例する。光の強度が増せば増すほど、電子がそれだけ速く信号ノードＮ１のコンデンサに集められ、信号ノードＮ１の電圧電位がそれだけ速く低下する。例えば、ランプ９１は、ランプ９５よりも速いランプを表している。従って、ランプ９１の発生時にフォトダイオードＤ１が受光する光の強度は、ランプ９５の発生時にフォトダイオードＤ１が受光する光の強度より大きい。
【００２７】
第３の事象７５によって示されているように、ＳＥＬ入力が変化して、高選択電圧に戻ると、信号ノードＮ１の電圧電位が、ＳＥＬ入力が変化して、低選択電圧になった時に低下した信号ノードＮ１の電圧電位と同じ量だけ上昇する。すなわち、信号ノードＮ１の電圧電位は、高選択電圧と低選択電圧の差に（Ｃ１／（Ｃ１＋Ｃｊｕｎｃｔｉｏｎ））をかけた量だけ上昇する。
【００２８】
ＳＥＬ入力のパルス幅の持続時間が長くなれば長くなるほど、信号ノードＮ１の電圧電位が、ランプ９１によって示すように、傾斜を描いて低下し、リセット・トランジスタＭ１が導通を始める電圧電位に到達する可能性がそれだけ高くなる。従って、ＳＥＬ入力のパルス幅は、フォトダイオードＤ１が受光する光の強度を知ることによって決定される。一般に、フォトダイオードが伝導する電荷によって、リセット・トランジスタＭ１が導通する場合に生じる状態は、回避するのが望ましい。しかし、本発明の特徴には、この状態の発生時に生じるブルーミングの阻止が含まれる。リセット・トランジスタＭ１が導通しない場合、信号ノードＮ１の電圧電位は、近傍の能動ピクセル・センサの性能が影響を受けるまで、低下し続ける。リセット・トランジスタＭ１は、能動ピクセル・センサがブルーミングを被るのを阻止する。
【００２９】
いくつかの要因が、信号ノードＮ１の電圧電位が第２の事象７３中に変動可能な量に影響を及ぼす可能性がある。これらの要因には、増幅／比較トランジスタＭ２のしきい値電圧、及び、低リセット電圧８１の電圧電位が含まれる。増幅／比較トランジスタＭ２のしきい値電圧が高くなると、信号ノードＮ１における電圧電位の変動可能量が増大する。低リセット電圧８１の電圧電位が低くなると、信号ノードＮ１における電圧電位の変動可能量が増大する。
【００３０】
第３の事象７５には、ＳＥＬ入力における電圧電位の低選択電圧８７から高選択電圧８５への遷移が含まれる。前述のように、信号ノードＮ１の電圧電位は、高選択電圧８５と低選択電圧８７の差に（Ｃ１／（Ｃ１＋Ｃｊｕｎｃｔｉｏｎ））をかけた量だけ上昇する。信号ノードＮ１の電圧電位の典型的な値は、レベル９７、９９として表される。信号ノードＮ１における電圧電位のこの上昇によって、増幅／比較トランジスタＭ２の入力における電圧電位が増幅／比較トランジスタＭ２のしきい値電圧より高くなる。従って、増幅／比較トランジスタＭ２が導通を始める。結果として、信号ノードＮ１の電圧電位が、増幅／比較トランジスタＭ２を介してＣＯＬ出力に結合される。この時点で、ＣＯＬ出力のサンプリングが行われる。サンプリングされた出力は、フォトダイオードＤ１が受光する光の強度を表している。
【００３１】
ＣＯＬ出力は、アナログ・デジタル変換器（ＡＤＣ）回路によってサンプリング可能である。しかし、このサンプリングは、第３の事象７５の後、及び、能動ピクセル・センサのＲＳＴが低リセット電圧８１から高リセット電圧８３に遷移する第４の事象７７の前に実施しなければならない。
【００３２】
顕著な積分モードという用語は、フォトダイオードＤ１によって収集される電荷の積分が、信号ノードＮ１が増幅／比較トランジスタＭ２のしきい値電圧より低い間に行われることを表している。すなわち、収集電荷の積分は、増幅／比較トランジスタＭ２が導通していない間に行われる。
【００３３】
図８は、本発明の第２の実施態様を表した略回路図である。この概略図は、図５に示す略回路図と極めてよく似ている。しかし、Ｎ形ＭＯＳＦＥＴ増幅／比較トランジスタＭ２の代わりに、Ｐ形ウェルに接続されたバック・ゲートを含むＮ形ＭＯＳＦＥＴ増幅／比較トランジスタＭ３が用いられている。Ｎ形ＭＯＳＦＥＴリセット・トランジスタＭ１の代わりに、Ｐ形ウェルに接続されたバック・ゲートを含むＮ形ＭＯＳＦＥＴリセット・トランジスタＭ４が用いられている。Ｐ形ウェルは、可調整電圧に接続されている。図５に示す本発明の第１の実施態様とは異なり、この実施態様のしきい値電圧は調整可能である。それぞれ、本発明に基づく能動ピクセル・センサのアレイは、各能動ピクセル・センサのしきい値電圧を選択的に調整可能にする。しかし、Ｐ形ウェルは、より多量の集積回路基板領域を必要とする。従って、この実施態様の充填率は、第１の実施態様ほど高くない。
【００３４】
図９には、図８に示す実施態様の実施例が示されている。この実施態様には、Ｎ形ドープ基板２１及びＰ形ウェル２３が含まれている。
【００３５】
リセット・トランジスタＭ４は、Ｎ形ドープ拡散領域２２、ゲート酸化物領域２９、Ｐ形ウェル２３、及び、Ｎ形ドープ拡散領域２４によって形成されている。増幅／比較トランジスタＭ３は、Ｎ形ドープ拡散領域２６、ゲート酸化物領域３１、Ｐ形ウェル２３、及び、Ｎ形ドープ拡散領域２８によって形成されている。フォトダイオードＤ１は、Ｐ形ウェル２３及びＮ形ドープ拡散領域２４によって形成されている。結合コンデンサは、ゲート酸化物領域３０及びポリシリコン層３３によって形成されている。
【００３６】
図１０は、本発明の第３の実施態様を示す略回路図である。この概略図は、図５に示す略回路図と極めてよく似ているが、Ｎ形ＭＯＳＦＥＴ増幅／比較トランジスタＭ２の代わりに、Ｐ形ＭＯＳＦＥＴ増幅／比較トランジスタＭ５が用いられており、Ｎ形ＭＯＳＦＥＴリセット・トランジスタＭ１の代わりに、Ｐ形ＭＯＳＦＥＴリセット・トランジスタＭ６が用いられている。増幅／比較トランジスタＭ５のバック・ゲートは、Ｎ形ウェルに接続されている。Ｎ形ウェルは、可調整電圧に接続されている。
【００３７】
図１１には、図１０の実施態様の実施例が示されている。この実施態様には、Ｎ形ウェル４１及びＰ形ドープ拡散領域４３、４５が含まれている。
【００３８】
リセット・トランジスタＭ６は、Ｎ形ドープ拡散領域２２、ゲート酸化物領域２９、Ｐ形ドープ拡散領域２０、及び、Ｎ形ドープ拡散領域２４によって形成されている。増幅／比較トランジスタＭ５は、Ｐ形ドープ拡散領域４３、ゲート酸化物領域３１、Ｎ形ウェル４１、及び、Ｐ形ドープ拡散領域４５によって形成されている。フォトダイオードＤ１は、Ｐ形ドープ拡散領域２０及びＮ形ドープ拡散領域２４によって形成されている。結合コンデンサは、ゲート酸化物領域３０及びポリシリコン層３３によって形成されている。
【００３９】
図１２は、本発明の第４の実施態様を示す略回路図である。この実施態様には、Ｐ形ＭＯＳＦＥＴ増幅／比較トランジスタＭ７及びＰ形ＭＯＳＦＥＴリセット・トランジスタＭ８が用いられている。増幅／比較トランジスタＭ７のバック・ゲートは、可調整電圧に接続されたＮ形ウェルに接続されている。リセット・トランジスタＭ８のバック・ゲートは、可調整電圧に接続されたＮ形ウェルに接続されている。
【００４０】
図１３には、図１２の実施態様の実施例が示されている。この実施態様には、Ｐ形ドープ基板２５、Ｎ形ウェル２７、及び、Ｐ形ドープ拡散領域４６、４８が含まれている。
【００４１】
リセット・トランジスタＭ８は、Ｐ形ドープ拡散領域４２、ゲート酸化物領域２９、Ｎ形ウェル２７、及び、Ｐ形ドープ拡散領域４４によって形成されている。増幅／比較トランジスタＭ７は、Ｐ形ドープ拡散領域４６、ゲート酸化物領域３１、Ｎ形ウェル２７、及び、Ｐ形ドープ拡散領域４８によって形成されている。フォトダイオードＤ１は、Ｎ形ウェル２７及びＰ形ドープ拡散領域４４によって形成されている。結合コンデンサは、ゲート酸化物領域３０及びポリシリコン層３３によって形成されている。
【００４２】
図１４は、本発明の能動ピクセル・センサが受光する光の強度を検出する際における、図１２の概略図に示す信号のタイミング図である。光の強度の検出は、４つの主たる事象またはステップに分割することが可能である。
【００４３】
第１の事象２０１には、能動ピクセル・センサのリセット・ライン（ＲＳＴ）の高リセット電圧１０３から低リセット電圧１０１への変化が含まれている。リセット・ライン（ＲＳＴ）が低リセット電圧１０１になると、リセット・トランジスタＭ８がオンになって、電流を導通する。リセット・トランジスタＭ８が電流を導通すると、信号ノードＮ１が、Ｖｒｅｓｅｔ入力の電圧電位まで引き下げられる。Ｖｒｅｓｅｔ入力の電圧電位は、調整が可能である。しかし、一般に、Ｖｒｅｓｅｔは、低リセット電圧１０１にリセット・トランジスタＭ８のしきい値電圧を加えた値より高い電圧電位に設定して、整定時間を短縮するのが望ましい。例えば、低リセット電圧１０１が０ボルトで、リセット・トランジスタＭ８のしきい値が、０．７ボルトの場合、Ｖｒｅｓｅｔ電圧の電圧電位は、０．７ボルト未満が望ましい。
【００４４】
第２の事象２０３には、ＳＥＬ入力の電圧電位の低選択電圧１０５から高選択電圧１０７への変化が含まれる。ＲＳＴ入力は、ＳＥＬ入力が高選択電圧１０７にとどまる持続時間にわたって、高リセット電圧１０３である。ＳＥＬ入力が、結合コンデンサＣ１を介して信号ノードＮ１に結合される。結合コンデンサＣ１両端間における電圧の急速な変化によって、結合コンデンサＣ１に電荷が集められる。信号ノードＮ１の電圧電位は、低選択電圧１０５と高選択電圧１０７の差に（Ｃ１／（Ｃ１＋Ｃｊｕｎｃｔｉｏｎ））をかけた量だけ変化する。ここで、ＣｊｕｎｃｔｉｏｎはフォトダイオードＤ１の接合キャパシタンスである。信号ノードＮ１の急速な電圧電位の変化が済むと、フォトダイオードが受光するため、信号ノードＮ１のコンデンサから電子が引き離されるので、信号ノードＮ１の電圧電位は、第２の事象９３の後、上昇し続ける。
【００４５】
信号ノードＮ１の電圧電位は、２つの可能性のある事象の一方が生じるまで、すなわち、ＳＥＬ入力の電圧電位が変化して、低選択電圧１０５に戻るか、あるいは、信号ノードＮ１の電圧電位が上昇して、リセット・トランジスタＭ８が導通を始めるポイントに達するまで、上昇し続ける。ランプ１１１、１１３、１１５は、信号ノードＮ１の電圧電位のいくつかの異なるランプ速度を示している。信号ノードＮ１の電圧電位が上昇する速度は、フォトダイオードが受光する光の強度に比例する。光の強度が増せば増すほど、電子がそれだけ速く信号ノードＮ１のコンデンサから引き離され、信号ノードＮ１の電圧電位がそれだけ速く上昇する。例えば、ランプ１１１は、ランプ１１５よりも速いランプを表している。従って、ランプ１１１の発生時にフォトダイオードＤ１が受光する光の強度は、ランプ１１５の発生時にフォトダイオードＤ１が受光する光の強度より大きい。
【００４６】
第３の事象２０５によって示されているように、ＳＥＬ入力が変化して、低選択電圧に戻ると、信号ノードＮ１の電圧電位が、ＳＥＬ入力が変化して、高選択電圧１０７になった時に上昇した信号ノードＮ１の電圧電位と同じ量だけ上昇する。すなわち、信号ノードＮ１の電圧電位は、低選択電圧１０５と高選択電圧１０７の差に（Ｃ１／（Ｃ１＋Ｃｊｕｎｃｔｉｏｎ））をかけた量だけ低下する。
【００４７】
ＳＥＬ入力のパルス幅の持続時間が長くなれば長くなるほど、信号ノードＮ１の電圧電位が、ランプ１１１によって示すように、傾斜を描いて上昇し、リセット・トランジスタＭ８が導通を始める電圧電位に到達する可能性がそれだけ高くなる。従って、ＳＥＬ入力のパルス幅は、フォトダイオードＤ１が受光する光の強度を知ることによって決定される。一般に、フォトダイオードが伝導する電荷によって、リセット・トランジスタＭ８が導通する場合に生じる状態は、回避するのが望ましい。しかし、本発明の特徴には、この状態の発生時に生じるブルーミングの阻止が含まれる。リセット・トランジスタＭ８が導通しない場合、信号ノードＮ１の電圧電位は、近傍の能動ピクセル・センサの性能が影響を受けるまで、低下し続ける。リセット・トランジスタＭ８は、能動ピクセル・センサがブルーミングを被るのを阻止する。
【００４８】
いくつかの要因が、信号ノードＮ１の電圧電位が第２の事象２０３中に変動可能な量に影響を及ぼす可能性がある。これらの要因には、増幅／比較トランジスタＭ７のしきい値電圧、及び、低リセット電圧１０１の電圧電位が含まれる。増幅／比較トランジスタＭ７のしきい値電圧が高くなると、信号ノードＮ１における電圧電位の変動可能量が増大する。低リセット電圧１０１の電圧電位が低くなると、信号ノードＮ１における電圧電位の変動可能量が増大する。
【００４９】
第３の事象２０５には、ＳＥＬ入力における電圧電位の高選択電圧１０７から低選択電圧１０５への遷移が含まれる。前述のように、信号ノードＮ１の電圧電位は、低選択電圧１０５と高選択電圧１０７の差に（Ｃ１／（Ｃ１＋Ｃｊｕｎｃｔｉｏｎ））をかけた量だけ低下する。信号ノードＮ１の電圧電位の典型的な値は、レベル１１７、１１９として表される。信号ノードＮ１における電圧電位のこの低下によって、増幅／比較トランジスタＭ７の入力における電圧電位が増幅／比較トランジスタＭ７のしきい値電圧より高くなる。従って、増幅／比較トランジスタＭ７が導通を始める。結果として、信号ノードＮ１の電圧電位が、増幅／比較トランジスタＭ７を介してＣＯＬ出力に結合される。この時点で、ＣＯＬ出力のサンプリングが行われる。サンプリングされた出力は、フォトダイオードＤ１が受光する光の強度を表している。
【００５０】
ＣＯＬ出力は、アナログ・デジタル変換器（ＡＤＣ）回路によってサンプリング可能である。しかし、このサンプリングは、第３の事象２０５の後、及び、能動ピクセル・センサのＲＳＴが低リセット電圧１０１から高リセット電圧１０３に遷移する第４の事象２０７の前に実施しなければならない。
【００５１】
図１５は、単一トランジスタだけしか必要としない本発明の第５の実施態様を示す略回路図である。この実施態様には、リセット・ダイオードＤ２、Ｎ形ＭＯＳＦＥＴ増幅／比較トランジスタＭ９、結合コンデンサＣ１、及び、フォトダイオードＤ１が含まれている。増幅／比較トランジスタＭ９には、増幅／比較トランジスタＭ９のしきい値電圧の調整を可能にする、基板不純物濃度の高い、チャネル・インプラントが含まれている。このチャネル・インプラントによって、しきい値電圧が典型的なＮ形ＭＯＳＦＥＴトランジスタより高い、増幅／比較トランジスタＭ９が得られることになる。増幅／比較トランジスタＭ９の入力（ゲート）は、フォトダイオードＤ１の陰極に接続される。この接続ノードは、図１５の信号ノードＮ１として表示されている。
【００５２】
ＲＳＴ入力は、リセット・ダイオードＤ２に順バイアスをかけ、フォトダイオードＤ１に充電または放電をさせることによって能動ピクセル・センサをリセットする。Ｖｄｄのようなより高い電圧電位で、ＲＳＴ入力にバイアスをかけることによって、能動ピクセル・センサがリセットされる。フォトダイオードＤ１が受光するため、信号ノードのコンデンサに電子が集められる時間期間中に、より低い電圧電位でＲＳＴ入力にバイアスがかけられる。
【００５３】
本発明の特定の実施態様について説明し、例示してきたが、本発明は、こうして説明し、例示した部分の特定の形態または構成に制限されるものではない。本発明は、請求項による制限だけしか受けない。
【図面の簡単な説明】
【図１】４つのトランジスタを含む先行技術による能動ピクセル・センサ構造を示す図である。
【図２】３つのトランジスタを含む先行技術による能動ピクセル・センサ構造を示す図である。
【図３】単一のＮＰＮバイポーラ・トランジスタを含む先行技術による能動ピクセル・センサ構造を示す図である。
【図４】２つのトランジスタを含む先行技術による能動ピクセル・センサ構造を示す図である。
【図５】本発明の第１の実施態様の略回路図である。
【図６】図５に示す実施態様の実施例を示す図である。
【図７】本発明の能動ピクセル・センサが受光する光の強度を検出する際における、図５の概略図に示す信号のタイミング図である。
【図８】本発明の第２の実施態様の略回路図である。
【図９】図８の実施態様の実施例を示す図である。
【図１０】本発明の第３の実施態様の略回路図である。
【図１１】図１０の実施態様の実施例を示す図である。
【図１２】本発明の第４の実施態様の略回路図である。
【図１３】図１２に示す実施態様の実施例を示す図である。
【図１４】本発明の能動ピクセル・センサが受光する光の強度を検出する際における、図１２の概略図に示す信号のタイミング図である。
【図１５】本発明の第５の実施態様の略回路図である。
【符号の説明】
２０Ｐ形ドープ基板
２１Ｎ形ドープ基板
２２Ｐ形ドープ拡散領域
２３Ｐ形ウェル
２４Ｐ形ドープ拡散領域
２６Ｐ形ドープ拡散領域
２８Ｐ形ドープ拡散領域
２９ゲート酸化物領域
３０ゲート酸化物領域
３１ゲート酸化物領域
３２金属層
３３ポリシリコン層
３４電界酸化物領域
３５フォトレジスト金属層
４１Ｎ形ウェル
４２Ｐ形ドープ拡散領域
４３Ｐ形ドープ拡散領域
４４Ｐ形ドープ拡散領域
４５Ｐ形ドープ拡散領域
４６Ｐ形ドープ拡散領域
４８Ｐ形ドープ拡散領域
Ｃ１結合コンデンサ
Ｄ１フォトダイオード
Ｄ２フォトダイオード
Ｍ１Ｎ形ＭＯＳＦＥＴリセット・トランジスタ
Ｍ２Ｎ形ＭＯＳＦＥＴ増幅／比較トランジスタ
Ｍ３Ｎ形ＭＯＳＦＥＴ増幅／比較トランジスタ
Ｍ４Ｎ形ＭＯＳＦＥＴリセット・トランジスタ
Ｍ５Ｐ形ＭＯＳＦＥＴ増幅／比較トランジスタ
Ｍ６Ｐ形ＭＯＳＦＥＴリセット・トランジスタ
Ｍ７Ｐ形ＭＯＳＦＥＴ増幅／比較トランジスタ
Ｍ８Ｐ形ＭＯＳＦＥＴリセット・トランジスタ
Ｍ９Ｎ形ＭＯＳＦＥＴ増幅／比較トランジスタ
Ｎ１信号ノード[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates generally to active pixel sensors. In particular, the present invention relates to an active pixel sensor that includes a transistor operating in a prominent integration mode.
[0002]
【background】
Electronic cameras typically convert a light image into a set of electronic signals. The electronic signal can represent the intensity of light received by the camera. Electronic cameras typically include an image sensor array that detects the intensity of light received by the camera. An image sensor typically generates an electronic signal with an amplitude proportional to the intensity of light received by the sensor. Image processing can be enabled by sampling and digitizing the electronic signal.
[0003]
Integration of the image sensor and signal processing module is important because it allows the imaging system to be miniaturized and enhanced. By integrating the image sensor and analog and digital signal processing modules, it is possible to make the electronic camera system compact, low cost and low power consumption. However, the degree of integration depends on the miniaturization of the image sensor.
[0004]
Historically, image sensors have been dominated by charge coupled devices (CCDs). CCDs are relatively small and can provide a high fill factor. However, CCDs are extremely difficult to integrate with digital and analog modules. In addition, CCDs consume large amounts of power and can suffer from image smearing problems.
[0005]
An alternative to a CCD sensor is an active pixel sensor. However, each prior art active pixel sensor structure includes features that limit the desirability of a particular sensor structure.
[0006]
FIG. 1 shows a prior art active pixel sensor structure that requires four transistors Q1, Q2, Q3, Q4, a floating diode FD, and a MOS capacitor CM1. Due to the large number of circuit elements, this active pixel sensor structure requires a significant amount of integrated circuit area. The floating diode FD can be discharged by the RST line having this structure. The PG connection includes a polysilicon wire. The MOS capacitor CM1 is formed for depletion of the channel region that occurs under the PG connection by adjusting the voltage potential of the PG connection. By driving the TX connection to a fixed voltage potential, the potential barrier of the MOS capacitor CM1 is obtained. The depletion region forming the MOS capacitor CM1 is generated by biasing the PG connection to a high voltage potential (Vdd). The MOS capacitor CM1 accumulates electrons when exposed to light that excites the electrons. After the integration over a certain period, the MOS capacitor CM1 does not exist, so the electrons accumulated in the MOS capacitor are transferred to the floating diode FD. A signal voltage proportional to the intensity of light received by the active pixel sensor is stored in the floating diode FD. The SEL connection makes it possible to sample the signal voltage of the floating diode. As mentioned above, the substantial number of electrical components associated with this active pixel sensor require a large amount of integrated circuit area, limiting the fill factor of the sensor.
[0007]
FIG. 2 shows a prior art active pixel sensor that requires three transistors Q5, Q6, Q7 and a photodiode PD1. The photodiode PD1 collects charges at a speed proportional to the intensity of light received by the photodiode PD1. As photodiode PD1 collects electrons, a capacitor coupled to node FD accumulates charge. The active pixel sensor structure shown in FIG. 2 includes fewer transistors than the active pixel sensor structure shown in FIG. Accordingly, the active pixel sensor structure shown in FIG. 2 is smaller than the active pixel sensor structure shown in FIG. However, the miniaturization of these pixel sensor arrays is limited by the fill rate of the pixel sensors. The number of transistors in each pixel sensor must be further reduced.
[0008]
FIG. 3 shows an active pixel sensor with a prior art single NPN bipolar transistor. The size advantage of including only a single transistor in the active pixel sensor is negated by the size requirements for implementing the active pixel sensor. That is, when implementing an active pixel sensor using a P-type doped substrate, the single transistor is an NPN bipolar transistor that requires an N-type well. In general, the N-type well is large when implemented using a CMOS fabrication process. Furthermore, the base node of the NPN bipolar transistor is essentially floating. Therefore, resetting the active pixel sensor at the base node is not very easy. As a result, this active pixel sensor can suffer from image persistence.
[0009]
FIG. 4 shows a prior art passive pixel sensor that requires two transistors Q9, Q10 and a photodiode PD2. The photo diode PD2 includes a junction capacitor CD. The output of the passive pixel is connected to a bit line that includes a bus capacitor CBUS. When the active pixel sensor is selected, transistor Q10 is turned on. The capacitance of the junction capacitor CD is effectively connected in parallel with the capacitance of the bus CBUS. The filling rate of the pixel sensor is high. However, the S / N ratio cannot be increased at a constant rate as the number of pixel sensors in the pixel sensor array increases. The voltage potential generated by the charge stored in the photodiode capacitor is shared with the bus capacitor. When an active pixel sensor is selected, the voltage charge collected on the photodiode capacitor is significantly reduced because the charge on the photodiode capacitor is shared with the bus capacitor. Bus capacitance increases as the size of the active pixel sensor array increases. Thus, when the active pixel sensor is included within a large active pixel sensor array, the signal-to-noise ratio of the signal generated by the active pixel sensor array is greatly reduced.
[0010]
It is an object of the present invention to provide an active pixel sensor that is physically small and provides a high fill factor. It is another object of the present invention to provide an active pixel sensor that provides a low noise readout signal, electronic shuttering, and blooming prevention. Yet another object of the present invention is to provide an active pixel sensor that can be integrated with image processing circuitry and fabricated in a low cost CMOS process.
[0011]
Summary of the Invention
The present invention provides an active pixel sensor that is compatible with a low cost CMOS fabrication process. This active pixel sensor is physically small and provides a high fill factor. This active pixel sensor provides a low noise readout signal, blooming prevention and electronic shuttering. Furthermore, the active pixel sensor can be integrated with analog and digital processing circuitry.
[0012]
The first embodiment of the present invention includes an active pixel sensor. Active pixel sensors include A control terminal, an input terminal connected to the supply voltage, and an output terminal connected to the data bus An amplifying / comparing transistor is included. Amplification / comparison transistor Input voltage supplied to control terminal When the voltage exceeds the threshold voltage, the amplifying / comparing transistor is Terminal Amplification / comparison transistor output Terminal To join. Photodiode The Determined by the intensity of light received by the photodiode Having voltage level Signal voltage Generated at the output terminal of the photodiode To do. Photodiode output terminal Is the amplification / comparison transistor Control terminal Combined with The reset transistor has a control terminal connected to the reset line, an input terminal connected to the reset voltage, and an output terminal connected to the output terminal of the photodiode, Reset line is Active If there is , set Voltage The photodiode Output terminal Coupled to the photodiode The Discharge. The coupling capacitor has a first terminal connected to the control terminal of the amplification / comparison transistor and a second terminal connected to the selection line but not connected to the amplification / comparison transistor. A coupling capacitor amplifies the selected line and Control terminal To join. Select line is amplification / comparison transistor To input Voltage Exceeds the threshold voltage By doing so The signal voltage is output from the amplification / comparison transistor Terminal To be combined with Do .
The threshold voltage is the output of the amplification / comparison transistor Terminal Is adjusted to increase the dynamic range of the signal voltage coupled to. The back gate of the amplification / comparison transistor is connected to a P-type substrate connected to circuit ground.
[0013]
Another embodiment of the invention is similar to the first embodiment, but includes an amplify / compare transistor that is an N-type MOSFET and a reset transistor that is an N-type MOSFET. In addition, the back gate of the amplification / comparison transistor is connected to a P-well connected to a presettable voltage.
[0014]
Another embodiment of the invention is similar to the first embodiment, but includes an amplify / compare transistor that is a P-type MOSFET and a reset transistor that is an N-type MOSFET. Further, the back gate of the amplification / comparison transistor is connected to a variable voltage that adjusts the threshold voltage.
[0015]
Another embodiment of the invention is similar to the first embodiment, but includes an amplify / compare transistor that is a P-type MOSFET and a reset transistor that is a P-type MOSFET. Further, the back gate of the amplification / comparison transistor is connected to a variable voltage that adjusts the threshold voltage.
[0016]
Other aspects and advantages of the present invention will become apparent from the following detailed description, taken in conjunction with the accompanying drawings.
[0017]
Detailed Description of Preferred Embodiments
As shown in the drawings for purposes of illustration, the present invention is implemented in an active pixel sensor with a prominent integration mode. This active pixel sensor provides a small pixel size and a high fill factor. This active pixel sensor enables low noise readout signals, blooming prevention, and electronic shuttering. Furthermore, the active pixel sensor can be integrated with analog and digital processing circuitry using a low cost fabrication process.
[0018]
FIG. 5 is a schematic circuit diagram of the first embodiment of the present invention. This embodiment is an active pixel sensor that includes an N-type MOSFET reset transistor M1, an N-type MOSFET amplification / comparison transistor M2, a coupling capacitor C1, and a photodiode D1. The amplification / comparison transistor M2 includes a channel implant having a high substrate impurity concentration. The channel implant makes the threshold voltage of the amplify / compare transistor M2 higher than a typical N-type MOSFET transistor. The input (gate) of the amplification / comparison transistor M2 is connected to the cathode of the photodiode D1. The connection node is indicated as signal node N1 in FIG. The formation of channel implants in MOSFET transistors is well known in the transistor fabrication art.
[0019]
The schematic diagram of FIG. 5 includes several inputs that are subject to control and a single output. Controlled inputs include Vdd, Vreset, GND, SEL, and RST. Vdd is typically a power source that also supplies power to the digital and analog signal processing circuitry associated with the active pixel sensor. GND is a circuit ground. Vreset is a reference voltage that determines the bias of signal node N1 across photodiode D1 when the active pixel sensor is reset. Vreset can also be connected to the power supply voltage Vdd. However, this results in a longer amount of reset time required by the active pixel sensor. The SEL input becomes active when selecting the active pixel sensor to detect the intensity of light received by the active pixel sensor. The SEL input is a pulsed input that biases the active pixel sensor circuitry to couple the voltage potential across the photodiode D1 to the output COL. The RST input resets the active pixel sensor by biasing signal node N1 and discharging photodiode D1.
[0020]
The pulsed SEL input and coupling capacitor C1 can be physically realized by forming a polysilicon layer overlying the N-type island diffusion layer. The formation of a polysilicon layer overlying the N-type island diffusion layer is well known in the semiconductor fabrication technology.
[0021]
FIG. 6 shows an example of the embodiment shown in FIG. This embodiment includes a P-type doped substrate 20. The P-type doped substrate 20 includes a number of N-type doped diffusion regions 22, 24, 26, 28. This embodiment further includes gate oxide regions 29, 30, 31, polysilicon layer 33, metal layer 32, photoresist metal layer 35, and field An oxide region 34 is also included.
[0022]
Reset transistor M 1 is formed by N-type doped diffusion region 22, gate oxide region 29, P-type doped substrate 20, and N-type doped diffusion region 24. The amplification / comparison transistor M2 is formed by an N-type doped diffusion region 26, a gate oxide region 31, a P-type doped substrate 20, and an N-type doped diffusion region 28. The amplification / comparison transistor M2 further includes a channel implant 37. A photodiode D 1 is formed by the P-type doped substrate 20 and the N-type doped diffusion region 24. The coupling capacitor is formed by the gate oxide region 30 and the polysilicon layer 33.
[0023]
FIG. 7 is a timing diagram of signals shown in the schematic diagram of FIG. 5 when detecting the intensity of light received by the active pixel sensor of the present invention. Light intensity detection can be divided into four main events or steps.
[0024]
The first event 71 includes a change from a low reset voltage 81 to a high reset voltage 83 on the reset line (RST) of the active pixel sensor. When the reset line (RST) goes to a high reset voltage, the reset transistor M1 turns on and conducts current. When reset transistor M1 conducts current, signal node N1 is pulled up to the voltage potential at the Vreset input. The voltage potential at the Vreset input can be adjusted. However, in general, it is desirable to set Vreset to a voltage potential lower than the value obtained by subtracting the threshold voltage of the reset transistor M1 from the high reset voltage 83, thereby shortening the settling time and reducing noise. For example, when the high reset voltage 83 is 5 volts and the threshold value of the reset transistor M1 is 0.7 volts, the voltage potential of the Vreset voltage is preferably less than 4.3 volts.
[0025]
The second event 73 includes a change in the voltage potential of the SEL input from the high selection voltage 85 to the low selection voltage 87. The RST input is a low reset voltage 81 for the duration that the SEL input remains at the low select voltage 87. The SEL input is coupled to signal node N1 through coupling capacitor C1. The rapid change in voltage across the coupling capacitor C1 pulls the charge away from the coupling capacitor C1. The voltage potential of the signal node N1 changes by an amount obtained by multiplying the difference between the high selection voltage 85 and the low selection voltage 87 by (C1 / (C1 + Cjunction)). Here, C junction is the junction capacitance of the photodiode D1. The photodiode receives light after the rapid voltage potential change at the signal node N1. By , Electrons are accumulated in the capacitor of the signal node N1 As The voltage potential of the signal node N1 continues to decrease after the second event 73.
[0026]
The voltage potential at the signal node N1 returns to the high selection voltage 85 until one of two possible events occurs, ie, the voltage potential at the SEL input changes, or the voltage potential at the signal node N1 It continues to drop until it reaches a point where reset transistor M1 begins to conduct. Ramps 91, 93 and 95 show several different ramp rates of the voltage potential at signal node N1. The speed at which the voltage potential of the signal node N1 decreases is proportional to the intensity of light received by the photodiode. The higher the light intensity, the faster the electrons are collected in the capacitor at the signal node N1, and the voltage potential at the signal node N1 drops faster. For example, the lamp 91 represents a lamp that is faster than the lamp 95. Accordingly, the intensity of light received by the photodiode D1 when the lamp 91 is generated is greater than the intensity of light received by the photodiode D1 when the lamp 95 is generated.
[0027]
As indicated by the third event 75, when the SEL input changes and returns to the high selection voltage, the voltage potential at the signal node N1 drops when the SEL input changes to a low selection voltage. The voltage of the signal node N1 rises by the same amount. That is, the voltage potential of the signal node N1 rises by an amount obtained by multiplying the difference between the high selection voltage and the low selection voltage by (C1 / (C1 + Cjunction)).
[0028]
As the duration of the pulse width of the SEL input increases, the voltage potential at the signal node N1 decreases in a slope, as indicated by the ramp 91, and reaches the voltage potential at which the reset transistor M1 begins to conduct. The possibility increases accordingly. Therefore, the pulse width of the SEL input is determined by knowing the intensity of light received by the photodiode D1. In general, it is desirable to avoid the situation that occurs when the reset transistor M1 conducts due to the charge conducted by the photodiode. However, features of the present invention include the prevention of blooming that occurs when this condition occurs. If the reset transistor M1 is not conducting, the voltage potential at the signal node N1 continues to drop until the performance of the nearby active pixel sensor is affected. Reset transistor M1 prevents the active pixel sensor from undergoing blooming.
[0029]
Several factors can affect the amount by which the voltage potential at the signal node N 1 can fluctuate during the second event 73. These factors include the threshold voltage of the amplification / comparison transistor M2 and the voltage potential of the low reset voltage 81. As the threshold voltage of the amplifying / comparing transistor M2 increases, the amount of voltage potential variation at the signal node N1 increases. When the voltage potential of the low reset voltage 81 is lowered, the voltage potential variation amount at the signal node N1 increases.
[0030]
The third event 75 includes the transition of the voltage potential at the SEL input from the low selection voltage 87 to the high selection voltage 85. As described above, the voltage potential of the signal node N1 rises by an amount obtained by multiplying the difference between the high selection voltage 85 and the low selection voltage 87 by (C1 / (C1 + Cjunction)). Typical values for the voltage potential at signal node N1 are represented as levels 97,99. This rise in voltage potential at signal node N1 causes the voltage potential at the input of amplification / comparison transistor M2 to be higher than the threshold voltage of amplification / comparison transistor M2. Therefore, the amplification / comparison transistor M2 starts to conduct. As a result, the voltage potential of the signal node N1 is coupled to the COL output via the amplification / comparison transistor M2. At this point, the COL output is sampled. The sampled output represents the intensity of light received by the photodiode D1.
[0031]
The COL output can be sampled by an analog to digital converter (ADC) circuit. However, this sampling must be performed after the third event 75 and before the fourth event 77 where the active pixel sensor RST transitions from the low reset voltage 81 to the high reset voltage 83.
[0032]
The term prominent integration mode refers to the integration of the charge collected by the photodiode D1 while the signal node N1 is below the threshold voltage of the amplification / comparison transistor M2. That is, the collected charge is integrated while the amplification / comparison transistor M2 is not conducting.
[0033]
FIG. 8 is a schematic circuit diagram showing a second embodiment of the present invention. This schematic is very similar to the schematic shown in FIG. However, instead of the N-type MOSFET amplification / comparison transistor M2, an N-type MOSFET amplification / comparison transistor M3 including a back gate connected to a P-type well is used. Instead of the N-type MOSFET reset transistor M1, an N-type MOSFET reset transistor M4 including a back gate connected to the P-type well is used. The P-type well is connected to an adjustable voltage. Unlike the first embodiment of the invention shown in FIG. 5, the threshold voltage of this embodiment is adjustable. Each, an array of active pixel sensors according to the present invention allows the threshold voltage of each active pixel sensor to be selectively adjusted. However, P-type wells require a larger amount of integrated circuit board area. Therefore, the filling rate of this embodiment is not as high as that of the first embodiment.
[0034]
FIG. 9 shows an example of the embodiment shown in FIG. This embodiment includes an N-type doped substrate 21 and a P-type well 23.
[0035]
The reset transistor M4 is formed by an N-type doped diffusion region 22, a gate oxide region 29, a P-type well 23, and an N-type doped diffusion region 24. The amplification / comparison transistor M3 is formed by an N-type doped diffusion region 26, a gate oxide region 31, a P-type well 23, and an N-type doped diffusion region 28. The photodiode D <b> 1 is formed by a P-type well 23 and an N-type doped diffusion region 24. The coupling capacitor is formed by the gate oxide region 30 and the polysilicon layer 33.
[0036]
FIG. 10 is a schematic circuit diagram showing a third embodiment of the present invention. This schematic is very similar to the schematic shown in FIG. 5, except that a P-type MOSFET amplifying / comparing transistor M5 is used instead of an N-type MOSFET amplifying / comparing transistor M2, and the N-type MOSFET reset A P-type MOSFET reset transistor M6 is used instead of the transistor M1. The back gate of the amplification / comparison transistor M5 is connected to the N-type well. The N-type well is connected to an adjustable voltage.
[0037]
FIG. 11 shows an example of the embodiment of FIG. This embodiment includes an N-type well 41 and P-type doped diffusion regions 43 and 45.
[0038]
The reset transistor M6 is formed by an N-type doped diffusion region 22, a gate oxide region 29, a P-type doped diffusion region 20, and an N-type doped diffusion region 24. The amplification / comparison transistor M5 is formed by a P-type doped diffusion region 43, a gate oxide region 31, an N-type well 41, and a P-type doped diffusion region 45. The photodiode D <b> 1 is formed by the P-type doped diffusion region 20 and the N-type doped diffusion region 24. The coupling capacitor is formed by the gate oxide region 30 and the polysilicon layer 33.
[0039]
FIG. 12 is a schematic circuit diagram showing a fourth embodiment of the present invention. In this embodiment, a P-type MOSFET amplification / comparison transistor M7 and a P-type MOSFET reset transistor M8 are used. The back gate of amplification / comparison transistor M7 is connected to an N-type well connected to an adjustable voltage. The back gate of the reset transistor M8 is connected to an N-type well connected to an adjustable voltage.
[0040]
FIG. 13 shows an example of the embodiment of FIG. This embodiment includes a P-type doped substrate 25, an N-type well 27, and P-type doped diffusion regions 46, 48.
[0041]
The reset transistor M8 is formed by a P-type doped diffusion region 42, a gate oxide region 29, an N-type well 27, and a P-type doped diffusion region 44. The amplification / comparison transistor M7 is formed by a P-type doped diffusion region 46, a gate oxide region 31, an N-type well 27, and a P-type doped diffusion region 48. The photodiode D <b> 1 is formed by the N-type well 27 and the P-type doped diffusion region 44. The coupling capacitor is formed by the gate oxide region 30 and the polysilicon layer 33.
[0042]
FIG. 14 is a timing diagram of signals shown in the schematic diagram of FIG. 12 when detecting the intensity of light received by the active pixel sensor of the present invention. The detection of light intensity can be divided into four main events or steps.
[0043]
The first event 201 includes a change from a high reset voltage 103 to a low reset voltage 101 on the active pixel sensor reset line (RST). When the reset line (RST) goes to the low reset voltage 101, the reset transistor M8 is turned on and conducts current. When reset transistor M8 conducts current, signal node N1 is pulled down to the voltage potential at the Vreset input. The voltage potential at the Vreset input can be adjusted. However, in general, it is desirable to set Vreset to a voltage potential higher than the value obtained by adding the threshold voltage of the reset transistor M8 to the low reset voltage 101 to shorten the settling time. For example, when the low reset voltage 101 is 0 volts and the threshold value of the reset transistor M8 is 0.7 volts, the voltage potential of the Vreset voltage is preferably less than 0.7 volts.
[0044]
The second event 203 includes a change in the voltage potential at the SEL input from the low selection voltage 105 to the high selection voltage 107. The RST input is the high reset voltage 103 for the duration that the SEL input remains at the high select voltage 107. The SEL input is coupled to signal node N1 through coupling capacitor C1. Due to the rapid change in voltage across the coupling capacitor C1, charge is collected in the coupling capacitor C1. The voltage potential of the signal node N1 changes by an amount obtained by multiplying the difference between the low selection voltage 105 and the high selection voltage 107 by (C1 / (C1 + Cjunction)). Here, C junction is the junction capacitance of the photodiode D1. When the rapid change of the voltage potential of the signal node N1 is completed, the photodiode receives light, so that electrons are pulled away from the capacitor of the signal node N1, so that the voltage potential of the signal node N1 rises after the second event 93. Keep doing.
[0045]
The voltage potential at the signal node N1 returns to the low selection voltage 105 until one of two possible events occurs, that is, the voltage potential at the SEL input changes, or the voltage potential at the signal node N1 It will continue to rise until it reaches a point where reset transistor M8 begins to conduct. Ramps 111, 113, 115 show several different ramp rates of the voltage potential at signal node N1. The speed at which the voltage potential of the signal node N1 rises is proportional to the intensity of light received by the photodiode. The higher the light intensity, the faster the electrons are pulled away from the capacitor at signal node N1, and the voltage potential at signal node N1 rises faster. For example, the lamp 111 represents a lamp that is faster than the lamp 115. Accordingly, the intensity of light received by the photodiode D1 when the lamp 111 is generated is greater than the intensity of light received by the photodiode D1 when the lamp 115 is generated.
[0046]
As indicated by the third event 205, when the SEL input changes and returns to the low select voltage, the voltage potential at the signal node N1 changes when the SEL input changes to the high select voltage 107. It rises by the same amount as the voltage potential of the raised signal node N1. That is, the voltage potential of the signal node N1 decreases by an amount obtained by multiplying the difference between the low selection voltage 105 and the high selection voltage 107 by (C1 / (C1 + Cjunction)).
[0047]
As the duration of the pulse width of the SEL input increases, the voltage potential at the signal node N1 rises in a ramp as indicated by the ramp 111 and reaches a voltage potential at which the reset transistor M8 begins to conduct. The possibility increases accordingly. Therefore, the pulse width of the SEL input is determined by knowing the intensity of light received by the photodiode D1. In general, it is desirable to avoid the situation that occurs when the reset transistor M8 conducts due to the charge conducted by the photodiode. However, features of the present invention include the prevention of blooming that occurs when this condition occurs. If the reset transistor M8 is not conducting, the voltage potential at the signal node N1 continues to drop until the performance of the nearby active pixel sensor is affected. Reset transistor M8 prevents the active pixel sensor from undergoing blooming.
[0048]
Several factors can affect the amount by which the voltage potential at the signal node N 1 can fluctuate during the second event 203. These factors include the threshold voltage of the amplification / comparison transistor M7 and the voltage potential of the low reset voltage 101. As the threshold voltage of amplification / comparison transistor M7 increases, the amount of voltage potential changeable at signal node N1 increases. When the voltage potential of the low reset voltage 101 is lowered, the voltage potential variation amount at the signal node N1 increases.
[0049]
The third event 205 includes a transition of the voltage potential at the SEL input from the high selection voltage 107 to the low selection voltage 105. As described above, the voltage potential of the signal node N1 decreases by an amount obtained by multiplying the difference between the low selection voltage 105 and the high selection voltage 107 by (C1 / (C1 + Cjunction)). Typical values of the voltage potential at signal node N1 are represented as levels 117 and 119. This drop in voltage potential at signal node N1 causes the voltage potential at the input of amplification / comparison transistor M7 to be higher than the threshold voltage of amplification / comparison transistor M7. Therefore, the amplification / comparison transistor M7 starts to conduct. As a result, the voltage potential of the signal node N1 is coupled to the COL output via the amplification / comparison transistor M7. At this point, the COL output is sampled. The sampled output represents the intensity of light received by the photodiode D1.
[0050]
The COL output can be sampled by an analog to digital converter (ADC) circuit. However, this sampling must be performed after the third event 205 and before the fourth event 207 where the active pixel sensor RST transitions from the low reset voltage 101 to the high reset voltage 103.
[0051]
FIG. 15 is a schematic circuit diagram illustrating a fifth embodiment of the present invention which requires only a single transistor. This embodiment includes a reset diode D2, an N-type MOSFET amplification / comparison transistor M9, a coupling capacitor C1, and a photodiode D1. Amplification / comparison transistor M9 includes a channel implant with a high substrate impurity concentration that allows adjustment of the threshold voltage of amplification / comparison transistor M9. This channel implant results in an amplify / compare transistor M9 having a higher threshold voltage than a typical N-type MOSFET transistor. The input (gate) of the amplification / comparison transistor M9 is connected to the cathode of the photodiode D1. This connection node is indicated as signal node N1 in FIG.
[0052]
The RST input resets the active pixel sensor by forward biasing the reset diode D2 and causing the photodiode D1 to charge or discharge. By biasing the RST input with a higher voltage potential such as Vdd, the active pixel sensor is reset. Since the photodiode D1 receives light, the RST input is biased at a lower voltage potential during the time period in which electrons are collected in the capacitor at the signal node.
[0053]
While particular embodiments of the present invention have been described and illustrated, the present invention is not limited to the specific forms or configurations of the parts so described and illustrated. The invention is only limited by the claims.
[Brief description of the drawings]
FIG. 1 illustrates a prior art active pixel sensor structure including four transistors.
FIG. 2 illustrates a prior art active pixel sensor structure including three transistors.
FIG. 3 illustrates a prior art active pixel sensor structure including a single NPN bipolar transistor.
FIG. 4 illustrates a prior art active pixel sensor structure including two transistors.
FIG. 5 is a schematic circuit diagram of a first embodiment of the present invention.
FIG. 6 is a diagram showing an example of the embodiment shown in FIG. 5;
FIG. 7 is a timing diagram of signals shown in the schematic diagram of FIG. 5 when detecting the intensity of light received by the active pixel sensor of the present invention.
FIG. 8 is a schematic circuit diagram of a second embodiment of the present invention.
9 shows an example of the embodiment of FIG.
FIG. 10 is a schematic circuit diagram of a third embodiment of the present invention.
11 shows an example of the embodiment of FIG.
FIG. 12 is a schematic circuit diagram of a fourth embodiment of the present invention.
FIG. 13 is a diagram showing an example of the embodiment shown in FIG. 12;
FIG. 14 is a timing diagram of signals shown in the schematic diagram of FIG. 12 when detecting the intensity of light received by the active pixel sensor of the present invention.
FIG. 15 is a schematic circuit diagram of a fifth embodiment of the present invention.
[Explanation of symbols]
20 P-type doped substrate
21 N-type substrate
22 P-type doped diffusion region
23 P-type well
24 P-type doped diffusion region
26 P-type doped diffusion region
28 P-type doped diffusion region
29 Gate oxide region
30 Gate oxide region
31 Gate oxide region
32 metal layers
33 Polysilicon layer
34 Field oxide region
35 photoresist metal layer
41 N-type well
42 P-type doped diffusion region
43 P-type doped diffusion region
44 P-type doped diffusion region
45 P-type doped diffusion region
46 P-type doped diffusion region
48 P-type doped diffusion region
C1 coupling capacitor
D1 photodiode
D2 photodiode
M1 N-type MOSFET reset transistor
M2 N-type MOSFET amplification / comparison transistor
M3 N-type MOSFET amplification / comparison transistor
M4 N-type MOSFET reset transistor
M5 P-type MOSFET amplification / comparison transistor
M6 P-type MOSFET reset transistor
M7 P-type MOSFET amplification / comparison transistor
M8 P-type MOSFET reset transistor
M9 N-type MOSFET amplification / comparison transistor
N1 signal node

Claims

An active pixel sensor,
An amplification / comparison transistor having a control terminal, an input terminal connected to a power supply voltage, and an output terminal connected to a data bus , wherein the input voltage supplied to the control terminal exceeds a threshold voltage An amplification / comparison transistor coupling the input terminal to the output terminal ;
A photodiode having an output terminal, wherein a signal voltage having a voltage level according to received light intensity is generated at the output terminal of the photodiode, and the output terminal of the photodiode is the control terminal of the amplification / comparison transistor A photodiode connected to the
A reset transistor having a control terminal connected to a reset line, an input terminal connected to a reset voltage, and an output terminal connected to the output terminal of the photodiode, the reset line being active when, by combining the reset voltage to the output terminal of the photodiode discharges the photodiode, a reset transistor,
A first terminal connected to the control terminal of the amplifying / comparing transistor; and a second terminal connected to a selection line but not connected to the amplifying / comparing transistor; and a coupling capacitor for coupling said selected line to the control terminal of the comparison transistor,
The selection line, by the input voltage to the amplifier / comparator transistor is a so that exceeding the threshold voltage, you said signal voltage to be coupled to said output terminal of said amplifier / comparator transistor Noh dynamic pixel sensors.

The active pixel sensor of claim 1 , wherein the amplify / compare transistor is an N-type MOSFET and the reset transistor is an N-type MOSFET.

The active pixel sensor of claim 2 , wherein the amplify / compare transistor includes an implant that determines the threshold voltage.

The active pixel sensor of claim 2 , wherein the amplify / compare transistor has a threshold voltage greater than 0.7 volts, and preferably greater than 1.0 volts.

The active pixel sensor of claim 2 , wherein the amplify / compare transistor has a threshold voltage greater than 1.1 volts.

The active pixel sensor of claim 2 , wherein the amplify / compare transistor includes a back gate connected to circuit ground.

The active pixel sensor of claim 1 , wherein the amplification / comparison transistor is a P-type MOSFET and the reset transistor is an N-type MOSFET.

The active pixel sensor of claim 7 , wherein the amplify / compare transistor has an adjustable threshold voltage.

The active pixel sensor of claim 7 , wherein the amplify / compare transistor includes a back gate connected to an adjustable voltage that adjusts the threshold voltage.

The active pixel sensor of claim 1 , wherein the amplification / comparison transistor is a P-type MOSFET and the reset transistor is a P-type MOSFET.

The active pixel sensor of claim 10 , wherein the amplify / compare transistor has an adjustable threshold voltage.

The active pixel sensor of claim 10 , wherein the amplify / compare transistor includes a back gate connected to an adjustable voltage that adjusts the threshold voltage.

The said reset line, there is a low voltage level,
The signal voltage, the input of the amplifier / comparator transistor, if driven from low voltage level lower than a value obtained by subtracting the threshold voltage of the reset preparative transistor, the low voltage level of the reset line, The active pixel sensor of claim 1 , wherein the reset transistor is conductive.

When pre Symbol reset line is in the active level, the control terminal of the amplifier / comparator transistor, the reset voltage is driven to a voltage substantially equal level, active pixel sensor according to claim 1.

The selection line has a low voltage level;
When the select line is at the low voltage level, the amplifier / comparator transistor does not conduct, active pixel sensor according to claim 1.