JP4351882B2 - デジタル電力増幅器 - Google Patents

Description

本発明は矩形波のデジタル信号を入力して電力増幅し矩形波で出力するデジタル電力増幅器に関し、特に携帯機器等のような比較的低出力用として好適なデジタル電力増幅器に関するものである。

図３は従来のデジタル電力増幅器の構成を示すブロック図である。図３において、１は信号入力端子、２はゲート電圧制御回路（デッドタイム付与回路）、１１はＰｃｈの電力増幅トランジスタ、８はＮｃｈの電力増幅トランジスタ、９は出力端子である。

信号入力端子１にはＰＷＭ(Pulse Width Modulation)やＰＤＭ(Pulse Density Modulation)等のデジタル信号が入力し、ゲート電圧制御回路２はゲート容量の大きい電力増幅トランジスタを駆動できるよう出力インピーダンスは低い。また、電力増幅段はＰｃｈの電力増幅トランジスタ１１とＮｃｈの電力増幅トランジスタ８で構成され、これらが同時にＯＮして貫通電流が流れることを防止するため、ゲート電圧制御回路２で両トランジスタ１１，８が同時にＯＦＦするいわゆるデッドタイムを設けている。

さらに、電力増幅トランジスタ１１，８の電源電圧ＶＤＤoutをゲート電圧制御回路２の電源電圧ＶＤＤと分離した電圧とすることで、その電圧ＶＤＤoutを電圧ＶＤＤと等しいかそれより低い電圧で使用することができるようになり、例えば、ヘッドフォンを駆動する場合のように、出力電力を所定の電力以下にしたい場合などには、この電圧ＶＤＤoutのレベルを調整することにより出力電力を調整することが可能である。なお、出力端子９からは電力増幅されたＰＷＭやＰＤＭの矩形波の信号が出力し、その後段に接続された低域通過フィルタ（図示せず）によりアナログ信号に変換される。

図４は別の従来例のデジタル電力増幅器の構成を示すブロック図であり、ハイサイドの電力増幅トランジスタの基板電位をローサイドの電力増幅トランジスタの基板電位から分離した構成である。図４において、図３と同じものには同じ符号を付した。３は信号のハイレベルを電圧ＶＤＤからＶＧに変換するレベルシフタ、４はインバータ、５，６はゲート制御用電流増幅インバータ（ゲート制御回路）、１２はＮｃｈの電力増幅トランジスタ８と基板分離されたＮｃｈの電力増幅トランジスタ、１３はダイオード、１４はキャパシタである。ダイオード１３とキャパシタ１４はブートストラップ回路の一部を構成する。

このデジタル電力増幅器では、ハイサイドではゲート電圧制御回路２からの出力がレベルシフタ３でレベルシフトされてからインバータ４，５で２回反転されて電力増幅トランジスタ１２のゲートに入力し、ローサイドではインバータ６で１回反転されてトランジスタ８のゲートに入力するので、電力増幅トランジスタ１２，８のゲート電圧は互いに逆方向に駆動されプッシュプル動作を行う。このとき、ローサイドの電力増幅トランジスタ８から基板分離されたハイサイドの電力増幅トランジスタ１２は、そのソースである出力端子９の出力電圧Ｖoutを基準に動作するが、その出力電圧Ｖoutが電圧ＶＳＳの時はキャパシタ１４にダイオード１３を通って電圧ＶＤＤから充電される。

このため、ゲート制御用電流増幅インバータ５の電源電圧ＶＧは電圧ＶＤＤとなるが、次に、ローサイドの電力増幅トランジスタ８がＯＦＦとなり、ハイサイドの電力増幅トランジスタ１２がＯＮになると、出力端子９の出力電圧Ｖoutは電圧ＶＤＤoutとなり、ゲート制御用電流増幅インバータ５の電源電圧ＶＧは「ＶＤＤ＋ＶＤＤout」に上昇する。

よって、出力端子９の出力電圧Ｖoutと電源電圧ＶＧとの電位差は常にＶＤＤとなり、ハイサイドの電力増幅トランジスタ１２のゲート・ソース間電圧ＶgsはＯＮ時にはＶＤＤとなる。こうすることで、ハイサイドの電力増幅トランジスタ１２とローサイドの電力増幅トランジスタ８の動作条件を同一にすることができ、両トランジスタ１２，８のＯＮ抵抗の比を１：１に近い値とすることができ、歪率を改善することができる（以上、特許文献１、非特許文献１参照）。
特開平７−１５２４８号公報 テキサスインスツルメントの「TPA3003D2」のプロダクトレビュー、１−２４頁、２００３年、２月

デジタル電力増幅器の電力増幅段を構成する上で最も単純な方法は、図３に示したようにＰｃｈの電力増幅トランジスタ１１とＮｃｈの電力増幅トランジスタ８を用いたコンプリメンタリ構造である。しかし、この図３のデジタル電力増幅器の場合、ハイサイドの電力増幅トランジスタ１１の電源電圧ＶＤＤoutが電力増幅制御に伴い変化するとその電力増幅トランジスタ１１のＯＮ抵抗値が変化し、ローサイド側の電力増幅トランジスタ８のＯＮ抵抗値とのバランスが崩れ、ＴＨＤ（全高調波歪率）の悪化につながる問題がある。さらに、集積化してもＰｃｈの電力増幅トランジスタ１１とＮｃｈの電力増幅トランジスタ８が独立してばらつくので、量産した場合には両電力増幅トランジスタ１１，８のＯＮ抵抗の差が大きくなる場合があり、歩留まりの低下を招くことがある。

また、電力増幅段の電源電圧ＶＤＤoutのレベル調整で出力電力を調整する場合においても、Ｐｃｈの電力増幅トランジスタ１１をＯＮ／ＯＦＦさせるには電源電圧ＶＤＤoutをそのＰｃｈトランジスタのしきい値電圧Ｖｔｈ以上にする必要があり、仮にその電源電圧ＶＤＤoutをしきい値電圧Ｖｔｈ以下にした場合、そのＰｃｈトランジスタをＯＮさせるためには、ゲート・ソース間電圧Ｖgsを低電位の電圧ＶＳＳ以下にしなければならなくなり、正電源しか持たない携帯機器では現実的ではない。よって、出力電力をゼロにまで絞り込むためには、電力増幅段の電源電圧ＶＤＤoutで制御しきれない領域は、入力するＰＷＭやＰＤＭのデジタル信号の値を下げる必要があるが、デジタル値で出力のレベルを下げると、使用可能なビット数が減るため分解能が悪くなる問題がある。

一方、図４に示したように、電力増幅段をＮｃｈトランジスタのみで構成した場合には、ハイサイドの電力増幅トランジスタ１２のゲート・ソース間電圧Ｖgsは、出力端子９の出力電圧Ｖoutを基準に決まるため、その電力増幅トランジスタ１２の電源電圧ＶＤＤoutより高くする必要がある。このため図４で説明したように、ハイサイドの電力増幅トランジスタ１２のゲート・ソース間電圧Ｖgsを、出力端子９の出力電圧Ｖoutに入力部の電源電圧ＶＤＤを加えた電圧にまで上昇させるためのブートストラップ回路等が用いられるが、出力毎にダイオード１３とキャパシタ１４を追加する必要があり、ステレオ出力であれば２チャンネル分が必要になり、部品点数の増加につながる問題がある。

また、ハイサイドの電力増幅トランジスタ１２のゲート・ソース間電圧Ｖgsは、出力電圧Ｖoutが基準となるためその電力増幅トランジスタ１２の基板電位を電力増幅トランジスタ８の基板電位から分離する必要があるが、基板がＰ型のプロセスでは、二重ウェル等の複雑なプロセスを使用しないとＮｃｈトランジスタの基板を分離できないので、プロセスコストの増加につながる問題がある。基板がＮ型のプロセスでは、Ｎｃｈトランジスタの基板は分離できても、Ｐｃｈのトランジスタの基板を分離できないため、本来は低電圧で駆動可能な入力側のゲート信号制御回路２の電源電圧ＶＤＤまでも電力増幅トランジスタのゲートを駆動する高い電圧に設定する必要があるため、回路の消費電力が増加してしまい、電力効率が低下する問題がある。よって、一般的なＰｃｈ基板を使用した廉価なプロセスを使用して１チップで構成することができなくなるため生産コストが高くなり、携帯機器等の出力電力が比較的小さい機器には適さないという問題がある。

本発明は上記問題を解決し、簡単な回路構成で標準的なプロセスを使用でき、安価で省電力用にも好適なデジタル電力増幅器を提供することを目的とする。

請求項１にかかる発明のデジタル電力増幅器は、共通の基板電位のＮｃｈのトランジスタで構成されたハイサイドおよびローサイドの電力増幅トランジスタを、前記ハイサイドの電力増幅トランジスタが第１の高電位電源端子側となり前記ローサイドの電力増幅トランジスタが低電位電源端子側となるように前記第１の高電位電源端子と前記低電位電源端子の間に直列接続し、前記ハイサイドの電力増幅トランジスタのソースと前記ローサイドの電力増幅トランジスタのドレインの共通接続点を出力端子とした電力増幅段と、第２の高電位電源端子に高電位電源側が接続されるとともに前記低電位電源端子に低電位電源側が接続され、入力矩形波信号に応じて前記各電力増幅トランジスタのゲート電圧を互いに逆方向に制御するハイサイドおよびローサイドのゲート制御回路と、を具備し、前記第１の高電位電源端子の電圧を出力電力制御用の可変電圧とし、前記第２の高電位電源端子の電圧を、前記第１の高電位電源端子の最大電圧よりも、前記ハイサイドの電力増幅トランジスタの基板バイアス効果を加味したしきい値電圧以上だけ高い電圧に設定したことを特徴とする。
請求項２にかかる発明のデジタル電力増幅器は、共通の基板電位のＮｃｈのトランジスタで構成されたハイサイドおよびローサイドの電力増幅トランジスタを、前記ハイサイドの電力増幅トランジスタが第１の高電位電源端子側となり前記ローサイドの電力増幅トランジスタが低電位電源端子側となるように前記第１の高電位電源端子と前記低電位電源端子の間に直列接続し、前記ハイサイドの電力増幅トランジスタのソースと前記ローサイドの電力増幅トランジスタのドレインの共通接続点を出力端子とした電力増幅段と、第２の高電位電源端子に高電位電源側が接続されるとともに前記低電位電源端子に低電位電源側が接続され、入力矩形波信号に応じて前記ハイサイドの電力増幅トランジスタのゲート電圧を制御するハイサイドのゲート制御回路と、第３の高電位電源端子に高電位電源側が接続されるとともに前記低電位電源端子に低電位電源側が接続され、前記入力矩形波信号に応じて前記ローサイドの電力増幅トランジスタのゲート電圧を前記ハイサイドの電力増幅トランジスタのゲート電圧と逆方向に制御するローサイドのゲート制御回路と、を具備し、前記第１の高電位電源端子の電圧を出力電力制御用の可変電圧とし、前記第２の高電位電源端子の電圧を、前記第１の高電位電源端子の最大電圧よりも、前記ハイサイドの電力増幅トランジスタの基板バイアス効果を加味したしきい値電圧以上だけ高い電圧に設定し、前記第３の高電位電源端子の電圧を、前記ローサイドの電力増幅トランジスタのしきい値電圧よりも高く設定したことを特徴とする。
請求項３にかかる発明は、請求項２に記載のデジタル電力増幅器において、前記矩形波信号を入力して前記ハイサイドおよびローサイドの電力増幅トランジスタを同時にＯＮさせない２つの信号に分岐して出力するデッドタイム付与回路と、該デッドタイム付与回路の一方の出力信号のハイレベル電圧を前記第２の高電位電源端子の電圧レベルに変換して前記ハイサイドのゲート制御回路に送るレベルシフタと、前記デッドタイム付与回路の他方の出力信号を前記レベルシフタによる遅延時間だけ遅延させて前記ローサイドのゲート制御回路に送る遅延回路と、を具備することを特徴とする。

請求項１にかかる発明は、基板電位を分離しないので、電力増幅段のハイサイドとローサイドをＮｃｈのみの電力増幅トランジスタにより簡単な回路で構成することができ、製造ばらつきが少なくなる。また標準的なプロセスで製造できるため、安価に製造できる。
請求項２にかかる発明は、ローサイドのゲート制御回路の電源電圧をハイサイドのゲート制御回路の電源電圧よりも低く設定できるので消費電力を削減できる。
請求項３にかかる発明は、請求項２にかかる発明において、両サイドの信号タイミングのズレを防止できる。
請求項４にかかる発明は、出力電力の制御を第１の高電位電源端子の電圧のレベル調整で行う場合においても、請求項１にかかる発明と同様な効果を得ることができ、低電力用として好適である。

本発明では、ハイサイドとローサイドの電力増幅トランジスタを、共通基板電位上のＮｃｈのトランジスタで構成し、これらの電力増幅トランジスタのゲート電圧を制御するゲート制御回路の電源電圧を、ハイサイドの電力増幅トランジスタの電源電圧より充分高い電圧、たとえば、電力増幅段の電源電圧もしくは出力端子の最大電圧よりハイサイドの電力増幅トランジスタのしきい値電圧Ｖｔｈ分以上だけ高く設定する。ハイサイドの電力増幅トランジスタのＶｄｓは出力端子が基準となるため、「最大出力電圧＋Ｖｔｈ」以上の電圧をそのハイサイドの電力増幅トランジスタのゲートに印加すれば、そのトランジスタを完全にＯＮさせることができる。

しかし、ハイサイドの電力増幅トランジスタのソース電位は、ローサイドの電力増幅トランジスタのソース電位のように「ソース電位＝基板電位」とはならない。基板バイアス効果によりハイサイドの電力増幅トランジスタのしきい値電圧Ｖｔｈは、
Ｖｔｈ＝Ｖｔｈ０＋γ（（２Φ_B−Ｖsub）^1/2−（２Φ_B）^1/2） (1)
のように高くなる。Ｖｔｈ０は基板バイアス電圧が０Ｖ（ＶＳＳ）のときのしきい値電圧、γは基板バイアス効果係数、Φ_Bは基板のフェルミ準位、Ｖsubは基板バイアス電圧（ＶＳＳ）である。

そこで、このしきい値電圧の増加分を見込んで高くした電圧をハイサイドのゲート制御回路の電源電圧とし、ハイサイドの電力増幅トランジスタのゲート電圧を制御することで、ハイサイドとローサイドの電力増幅トランジスタのＯＮ抵抗をほぼ等しくする。

このようにすることで、基板電位を分離することなく両サイドのＮｃｈの電力増幅トランジスタを駆動でき、さらにはハイサイドの電力増幅トランジスタの電源電圧を制御することで、出力電力を最大出力から０まで広範囲に制御することができる。また、ローサイドのゲート制御回路の電源電圧には、ハイサイドのゲート制御回路の電源電圧あるいはそれより低いゲート信号制御回路側の電源電圧のどちらを使用することも可能である。

デジタル電力増幅器では、アナログもしくはビットストリームの信号をＰＷＭやＰＤＭの波形に変換した矩形波を入力して電力増幅する。この矩形波の出力信号を低域通過フィルタに通すことで音声信号等のアナログ信号が得られる。実施例１ではＰＷＭやＰＤＭに変換した後の信号を入力して電力増幅する部分について述べる。

図１は実施例１のデジタル電力増幅器の構成を示すブロック図で、１は信号入力端子、２はゲート電圧制御回路（デッドタイム付与回路）、３はレベルシフタ、４はインバータ、５，６はゲート制御用電流増幅インバータ（ゲート制御回路）、７はハイサイドのＮｃｈの電力増幅トランジスタ、８はローサイドのＮｃｈの電力増幅トランジスタ、９は出力端子である。また、ＶＤＤはゲート電圧制御回路２の電源電圧、ＶＤＤＧはレベルシフタ３およびインバータ４，５，６の電源電圧、ＶＤＤoutは電力増幅トランジスタ７の電源電圧、ＶＳＳは低電位電源電圧（通常０Ｖ）である。なお、ハイサイドとローサイドの電力増幅トランジスタ７，８は電力増幅段を構成する。

信号入力端子１には、ＰＷＭやＰＤＭ等の矩形波信号が入力され、ゲート電圧制御回路２はこの信号から電力増幅トランジスタ７，８を駆動するタイミング信号を作る。通常では、ここでハイサイドの電力増幅トランジスタ７とローサイドの電力増幅トランジスタ８が同時にＯＮしないようにデッドタイム（同時にＯＦＦする時間）を作り出す。ゲート電圧制御回路２で作られた信号はレベルシフタ３に入力され、ここで矩形波信号のハイレベルの電圧値がＶＤＤからＶＤＤＧにレベル変換される。このとき、ＶＤＤ＜ＶＤＤＧである。

電力増幅トランジスタ７，８は、電流を多く流す必要があるためサイズが大きいので、ゲート容量も大きくなるため、それら電力増幅トランジスタ７，８を高速で動作させるにはその前段の回路の出力インピーダンスを小さくする必要がある。そのため、ゲート制御用電流増幅インバータ５，６はゲート容量を高速に充放電できる低出力インピーダンスに設定されている。

ローサイドの電力増幅トランジスタ８は、直接負荷を駆動するため、負荷と比較して充分低いＯＮ抵抗とする必要がある。この電力増幅トランジスタ８のゲート・ソース間電圧Ｖgsの最大値は、ゲート制御用電流増幅インバータ６の電源電圧で決まるため、ＶＤＤＧとなる。

また、ハイサイドの電力増幅トランジスタ７も直接負荷を駆動するが、この電力増幅トランジスタ７のゲート・ソース間電圧Ｖgsは、出力端子９の出力電圧Ｖoutとゲート制御用電流増幅インバータ５の電源電圧ＶＤＤＧとの差となるため、「ＶＤＤＧ−Ｖout」となり、ローサイドの電力増幅トランジスタ８のゲート・ソース間Ｖgsと比べて出力電圧Ｖoutの分だけ小さくなる。

また、この電力増幅トランジスタ７のしきい値電圧Ｖｔｈは、前記式(1)で与えられるので、ローサイドの電力増幅トランジスタ８のしきい値電圧よりも基板バイアス効果（γ（（２Φ_B−Ｖsub）^1/2−（２Φ_B）^1/2））の分だけ高くなる。

以上のことから、電圧ＶＤＤＧが出力電圧Ｖoutと差が小さい場合はハイサイドの電力増幅トランジスタ７のＯＮ抵抗が大きくなり、ハイサイドとローサイドのＯＮ抵抗のバランスが崩れてしまう。しかし、ＶＤＤＧ＞＞Ｖoutとする（具体的には、ＶＤＤＧを「最大Ｖout（最大ＶＤＤout）＋ハイサイドの電力増幅トランジスタ７の基板バイアス効果を加味したしきい値電圧Ｖｔｈ」よりも大きくする。）ことで、ＯＮ抵抗のバランスを崩すことなく電力増幅段を構成できる。また、あらかじめハイサイドの電力増幅トランジスタ７のサイズをローサイドの電力増幅トランジスタ８のサイズより大きくすることで更にバランスをよくすることが可能となる。

図２は実施例２のデジタル電力増幅器の構成を示すブロック図である。ここでは、図１のデジタル電力増幅器の回路構成において、ゲート制御用電流増幅インバータ６の電源電圧をＶＤＤＧからＶＤＤに変更し、さらにゲート制御用電流増幅インバータ６の入力側とゲート電圧制御回路２との間に遅延回路１０を挿入した。

ローサイドの電力増幅トランジスタ８はゲート・ソース間電圧Ｖgsとして当該トランジスタ８のしきい値電圧以上の電圧を印加すればよいため、ゲート制御用電流増幅インバータ６の電源電圧はＶＤＤでも動作させることができ、このようにすると消費電力を削減することができる。

しかしこのようにすると、レベルシフタ２がハイサイドの信号の経路にのみ入ることになるため、ここでの信号遅延によりハイサイドとローサイドのスイッチングのタイミングがずれ、両方の電力増幅トランジスタ７，８が同時にＯＮする期間が生じて過大な貫通電流が流れてしまうおそれが生じる。

そこで、ローサイドの信号経路に遅延回路１０を挿入して、レベルシフタ２の遅延分を補償し、両ゲート制御用電流増幅インバータ５，６に入力する信号の遅延を同じにする。これにより、ゲート制御用電流増幅インバータ６の電源電圧をＶＤＤとしても図１のデジタル電力増幅器と同様の動作をさせることができる。なお、インバータ４でもわずかながら遅延があるので、遅延回路１０によりレベルシフタ２の遅延の他にインバータ４の遅延も補償させると、ハイサイドとローサイドの信号のタイミングはより完璧になる。

本発明の実施例１のデジタル電力増幅器の構成を示すブロック図である。 本発明の実施例２のデジタル電力増幅器の構成を示すブロック図である。 従来のデジタル電力増幅器の構成を示すブロック図である。 従来の他のデジタル電力増幅器の構成を示すブロック図である。

符号の説明

１：入力端子
２：ゲート電圧制御回路（デッドタイム付与回路）
３：レベルシフタ
４：インバータ
５，６：ゲート制御用電流増幅インバータ（ゲート制御回路）
７，８：Ｎｃｈの電力増幅トランジスタ
９：出力端子
１０：遅延回路
１１：Ｐｃｈの電力増幅トランジスタ
１２：Ｎｃｈの電力増幅トランジスタ
１３：ダイオード
１４：キャパシタ

Claims (3)

1. 共通の基板電位のＮｃｈのトランジスタで構成されたハイサイドおよびローサイドの電力増幅トランジスタを、前記ハイサイドの電力増幅トランジスタが第１の高電位電源端子側となり前記ローサイドの電力増幅トランジスタが低電位電源端子側となるように前記第１の高電位電源端子と前記低電位電源端子の間に直列接続し、前記ハイサイドの電力増幅トランジスタのソースと前記ローサイドの電力増幅トランジスタのドレインの共通接続点を出力端子とした電力増幅段と、
   第２の高電位電源端子に高電位電源側が接続されるとともに前記低電位電源端子に低電位電源側が接続され、入力矩形波信号に応じて前記各電力増幅トランジスタのゲート電圧を互いに逆方向に制御するハイサイドおよびローサイドのゲート制御回路と、
   を具備し、
   前記第１の高電位電源端子の電圧を出力電力制御用の可変電圧とし、
   前記第２の高電位電源端子の電圧を、前記第１の高電位電源端子の最大電圧よりも、前記ハイサイドの電力増幅トランジスタの基板バイアス効果を加味したしきい値電圧以上だけ高い電圧に設定したことを特徴とするデジタル電力増幅器。
2. 共通の基板電位のＮｃｈのトランジスタで構成されたハイサイドおよびローサイドの電力増幅トランジスタを、前記ハイサイドの電力増幅トランジスタが第１の高電位電源端子側となり前記ローサイドの電力増幅トランジスタが低電位電源端子側となるように前記第１の高電位電源端子と前記低電位電源端子の間に直列接続し、前記ハイサイドの電力増幅トランジスタのソースと前記ローサイドの電力増幅トランジスタのドレインの共通接続点を出力端子とした電力増幅段と、
   第２の高電位電源端子に高電位電源側が接続されるとともに前記低電位電源端子に低電位電源側が接続され、入力矩形波信号に応じて前記ハイサイドの電力増幅トランジスタのゲート電圧を制御するハイサイドのゲート制御回路と、
   第３の高電位電源端子に高電位電源側が接続されるとともに前記低電位電源端子に低電位電源側が接続され、前記入力矩形波信号に応じて前記ローサイドの電力増幅トランジスタのゲート電圧を前記ハイサイドの電力増幅トランジスタのゲート電圧と逆方向に制御するローサイドのゲート制御回路と、
   を具備し、
   前記第１の高電位電源端子の電圧を出力電力制御用の可変電圧とし、
   前記第２の高電位電源端子の電圧を、前記第１の高電位電源端子の最大電圧よりも、前記ハイサイドの電力増幅トランジスタの基板バイアス効果を加味したしきい値電圧以上だけ高い電圧に設定し、
   前記第３の高電位電源端子の電圧を、前記ローサイドの電力増幅トランジスタのしきい値電圧よりも高く設定したことを特徴とするデジタル電力増幅器。
3. 請求項２に記載のデジタル電力増幅器において、
   前記矩形波信号を入力して前記ハイサイドおよびローサイドの電力増幅トランジスタを同時にＯＮさせない２つの信号に分岐して出力するデッドタイム付与回路と、
   該デッドタイム付与回路の一方の出力信号のハイレベル電圧を前記第２の高電位電源端子の電圧レベルに変換して前記ハイサイドのゲート制御回路に送るレベルシフタと、
   前記デッドタイム付与回路の他方の出力信号を前記レベルシフタによる遅延時間だけ遅延させて前記ローサイドのゲート制御回路に送る遅延回路と、
   を具備することを特徴とするデジタル電力増幅器。

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