JP4353664B2 - 表示装置の駆動回路、表示装置及び電子機器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、表示装置および表示装置の駆動回路に関し、特に、絶縁体上に作成される薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス型表示装置およびアクティブマトリクス型表示装置の駆動回路に関する。
【０００２】
【従来の技術】
近年、半導体製造技術の微細化が進み、それに伴うＬＳＩの小型化によって、携帯端末等の小型機器への応用も進むことで、低消費電力化が要求されるようになり、現在では、３．３[Ｖ]駆動などの低電源電圧駆動のＬＳＩが主流となっている。一方で、携帯端末やコンピュータ用モニタなどの用途として近年需要の増加が著しいＬＣＤ（液晶ディスプレイ）は、液晶の駆動を１０[Ｖ]〜２０[Ｖ]の電圧振幅の信号によって行われることが多く、その駆動回路には対応する高電源電圧で駆動する回路部が少なくとも存在する。したがって、前述の低電源電圧で駆動されるコントローラＬＳＩと、高電源電圧で駆動される液晶駆動用回路とは、信号の振幅電圧幅を変化させるレベルシフタをもって接続することが不可欠となる。
【０００３】
また、ＬＣＤのみならず、近年、エレクトロルミネッセンス素子（以後、ＥＬ素子と表記。ここでは、一重項発光、三重項発光のいずれのものもＥＬと定義する。）を用いたディスプレイが開発されたが、こちらにおいても、低駆動電圧化への要求は強い。
【０００４】
【本発明以前の技術】
図６は、表示装置のソース信号線駆動回路の回路図の一例を示している。このソース信号線駆動回路は、レベルシフタ６０１〜６０４、入力信号バッファ６０５、シフトレジスタ６０６、ＮＡＮＤ回路６０７、バッファ６０８、第１のラッチ回路６０９、第２のラッチ回路６１０を有し、画素６１１へと繋がる。バッファ６０８は特に設けなくとも良いし、信号の論理に合わせて適宜配置しても良い。ここで、スタートパルス、クロック信号、デジタル映像信号等は、表示装置の外部から入力される信号であるが、これらは前述のコントローラＬＳＩ（図示せず）から供給されるため、その電圧振幅は一般に３．３[Ｖ]等の低電圧振幅によって供給される。よって、図６に示した駆動回路においては、クロック信号、スタートパルス、デジタル映像信号等、外部のコントローラＬＳＩから入力される信号は、入力直後にレベルシフタ６０１〜６０４によってその電圧振幅の変換（レベル変換）を受けている。クロック信号の入力部付近に配置されている入力信号バッファ６０５は、クロック信号線の負荷が大きいことによるクロック信号の波形のなまりを防ぐためのものである。また、クロック信号のなまりを防ぐ手段として、図７において７０１に示すように、クロック信号のレベル変換を、各段のシフトレジスタ直前で行うようにする方法もある。
【０００５】
回路の動作について説明する。図６、図７は、クロック信号のレベル変換手段を除いては同様の回路構成であるので、ここでは図６のみを用いて説明することにする。クロック信号、スタートパルスに従って、シフトレジスタ６０６からパルスが出力され、隣接した２段のパルスがＮＡＮＤ回路６０７に入力される。ＮＡＮＤ回路６０７においては、入力された２信号の論理和をとったパルスが出力され、これが第１のラッチパルスとなる。その後、バッファ６０８を通り、第１のラッチ回路６０９へと入力される。第１のラッチパルスの入力タイミングに従って、レベルシフタ６０３によってレベル変換を受けたデジタル映像信号のラッチ動作が行われる。１段目から最終段まで、このラッチ動作が完了した後、帰線期間内に第２のラッチパルスが入力端７に入力され、第１のラッチ回路６０９に保持されている１水平期間分のデジタル映像信号は、一斉に第２のラッチ回路６１０へと転送される。その後、ゲート信号線（Ｇａｔｅ Ｌｉｎｅ）が選択されている行の画素６１１に信号を書き込み、映像の表示を行う。
【０００６】
図６におけるレベルシフタ６０１〜６０４、および図７におけるレベルシフタ７０１〜７０４を、従来のレベルシフタによって構成した例を図３（Ａ）に示す。ここで、Ｉｎは入力信号、Ｏｕｔは出力信号である。Ｉｎｂは入力信号の反転信号であり、インバータ等を用いてＩｎ信号より生成すれば良い。このような構成のレベルシフタにおいては、入力信号（Ｉｎ、Ｉｎｂ）の電圧振幅が３．３[Ｖ]程度と小さい場合、レベルシフタを構成するＴＦＴのしきい値などの影響により、正常なレベル変換を行うことが出来ない場合がある。
【０００７】
そこで、図３（Ｂ）に示すような構成のレベルシフタを用いる。図３（Ｂ）に示すレベルシフタは、差動増幅器によってレベル変換を行うものであり、入力信号の電圧振幅が小さい場合にも、確実なレベル変換機能を実現することが出来るため、回路の低駆動電圧化に対して非常に有効な回路である。
【０００８】
【発明が解決しようとする課題】
しかし、図３（Ｂ）に示しているように、差動増幅器を利用したレベルシフタ（ＬＳ）は、定電流源３０１（Ｓｕｐ．）を必要とし、回路の動作中は前記定電流源３０１から一定電圧Ｃ１、Ｃ２が常にレベルシフタ（ＬＳ）にバイアス電圧として供給され、該バイアス電圧に応じた一定電流が前記レベルシフタに流れているため、その消費電力の面では従来のレベルシフタと比較して大きいため、モバイル機器等への搭載には不利である。さらに、レベルシフタ後段に配置されるバッファのサイズが大きいというデメリットもある。最近特に普及の著しい各種モバイル機器においては、その小型化、軽量化に一層の拍車がかかり、低電圧駆動を実現するために行うデバイスの変更によって消費電力の増加や回路面積の拡大を招くのでは本末転倒であるといえる。
【０００９】
本発明は、前述のような課題を鑑見てなされたものであり、周辺回路の低駆動電圧化に対応し、かつ低消費電力を実現することの出来る表示装置の駆動回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
前述の課題を解決するために、本発明においては以下のような手段を講じた。
【００１１】
図６、図７に示したソース信号線駆動回路においては、差動増幅器を利用したレベルシフタには、シフトレジスタからのパルスの出力の有無、映像信号の入力の有無に関わらず、常に前記定電流源から前記バイアス電圧が供給されていた。そこで本発明においては、ある適当な段数ごとに駆動回路を分割し、第１のラッチパルスを出力するためのシフトレジスタを有する第１の走査回路とは別に、それよりも低速に動作するシフトレジスタ等を用いた第２の走査回路（以後、サブ走査回路と表記する）を配置し、その出力パルスによって各ブロックに配置されているレベルシフタに前記バイアス電圧を供給する電流源のＯＮ・ＯＦＦ動作を制御する。このような構成とすることにより、消費電力の増加の原因となる定電流源は、必要な箇所においてのみ前記レベルシフタにバイアス電圧の供給を行うことが出来るため、消費電力の大幅な低減を実現する。また、定電流源の制御に用いるサブ走査回路においては、動作速度が低いので、消費電力の増加にはほとんど影響を及ぼすことがない。
【００１２】
以下に、本発明の表示装置の構成について記載する。
【００１３】
本発明の表示装置は、
駆動回路と、画素部とが基板上に形成された表示装置において、
前記駆動回路は、第１の走査回路と、第２の走査回路とを有し、
前記第１の走査回路は、第１のクロック信号に従って順次パルスを出力するシフトレジスタと、入力される信号の電圧振幅の変換を行うレベルシフタと、前記レベルシフタにバイアス電圧を供給する定電流源とを有し、
前記第２の走査回路は、第２のクロック信号に従って順次パルスを出力するシフトレジスタを有し、
前記定電流源は、前記第２の走査回路から順次出力されるパルスが、前記定電流源に入力されている期間においてのみ、前記バイアス電圧の供給を行うことを第１の特徴としている。
【００１４】
本発明の表示装置は、
駆動回路と、画素部とが基板上に形成された表示装置において、
前記駆動回路は、第１の走査回路と、第２の走査回路とを有し、
前記第１の走査回路は、第１〜第ｘのｘ段（ｘは自然数、ｘ≧２）のユニットを有し、
前記ｘ段のユニットはそれぞれ、第１のクロック信号に従って順次パルスを出力するシフトレジスタと、入力される信号の電圧振幅の変換を行うレベルシフタと、前記レベルシフタにバイアス電圧を供給する定電流源とを有し、
前記第２の走査回路は、第２のクロック信号に従って順次パルスを出力するシフトレジスタを有し、
第ａ段目（ａは自然数、１≦ａ≦ｘ）のユニットにおける前記定電流源は、前記第２の走査回路から順次出力されるパルスが、前記第ａ段目のユニットにおける前記定電流源に入力されている期間においてのみ、前記バイアス電圧の供給を行うことを第２の特徴としている。
【００１５】
本発明の表示装置は、第１もしくは第２の特徴に加えて、
請求項１もしくは請求項２に記載の表示装置において、
前記第２のクロック信号の周波数は、前記第１のクロック信号の周波数よりも低いことを特徴としている。
【００１６】
本発明の表示装置は、第１もしくは第２の特徴に加えて、
前記第２のクロック信号は、基板上の分周回路によって、前記第１のクロック信号より生成されるようにしても良い。
【００１７】
本発明の表示装置は、
駆動回路と、画素部とが基板上に形成された表示装置において、
前記駆動回路は、走査回路と、選択回路とを有し、
前記走査回路は、クロック信号に従って順次パルスを出力するシフトレジスタと、入力される信号の電圧振幅の変換を行うレベルシフタと、前記レベルシフタにバイアス電圧を供給する定電流源とを有し、
前記選択回路は、選択信号の入力により、複数の出力端子の内、任意の端子に選択パルスを出力するデコーダを有し、
前記定電流源は、前記デコーダによって、選択パルスが前記定電流源に入力されている期間においてのみ、前記バイアス電圧の供給を行うことを第３の特徴としている。
【００１８】
本発明の表示装置は、
駆動回路と、画素部とが基板上に形成された表示装置において、
前記駆動回路は、走査回路と、選択回路とを有し、
前記走査回路は、第１〜第ｘのｘ段（ｘは自然数、ｘ≧２）のユニットを有し、
前記ｘ段のユニットはそれぞれ、クロック信号に従って順次パルスを出力するシフトレジスタと、入力される信号の電圧振幅の変換を行うレベルシフタと、前記レベルシフタにバイアス電圧を供給する定電流源とを有し、
前記選択回路は、選択信号の入力により、複数の出力端子の内、任意の端子に選択パルスを出力するデコーダを有し、
前記デコーダの複数の出力端子は、それぞれ異なる段のユニットの有する前記定電流源に接続され、
第ａ段目（ａは自然数、１≦ａ≦ｘ）のユニットにおける前記定電流源は、前記デコーダによって、選択パルスが前記第ａ段目の前記定電流源に入力されている期間においてのみ、前記バイアス電圧の供給を行うことを第４の特徴としている。
【００１９】
本発明の表示装置は、
駆動回路と、画素部とが基板上に形成された表示装置において、
前記駆動回路は、走査回路と、選択回路とを有し、
前記走査回路は、第１〜第ｘのｘ段（ｘは自然数、ｘ≧２）のユニットを有し、
前記ｘ段のユニットはそれぞれ、クロック信号に従って順次パルスを出力するシフトレジスタと、入力される信号の電圧振幅の変換を行うレベルシフタと、前記レベルシフタにバイアス電圧を供給する定電流源と、前記定電流源にパルスを入力して前記バイアス電圧の供給期間と停止期間とを制御する定電流源スイッチ回路とを有し、
前記選択回路は、選択信号の入力により、複数の出力端子の内、任意の端子に選択パルスを出力するデコーダを有し、
第ａ段目（ａは自然数、１≦ａ≦ｘ）のユニットにおける前記定電流源スイッチ回路は、前記デコーダから出力される選択信号のうちいずれか１つ、または第ａ−１段目のユニットにおけるシフトレジスタ最終段からの出力パルスが入力されている期間においてのみ、前記第ａ段目のユニットにおける前記定電流源にパルスを出力し、
前記第ａ段目のユニットにおける前記定電流源は、前記第ａ段目のユニットにおける前記定電流源スイッチ回路からパルスが入力されている期間においてのみ、前記バイアス電圧の供給を行うことを第５の特徴としている。
【００２０】
本発明の表示装置は、上記の特徴に加えて、
前記駆動回路と、前記画素部とは、ガラス基板上、プラスチック基板上、ステンレス基板上、単結晶ウェハ上のいずれかに形成されていても良い。
【００２１】
本発明の表示装置は、上記の特徴に加えて、
前記駆動回路と、前記画素部とは、同一基板上に一体形成されていても良い。
【００２２】
本発明の表示装置は、上記の特徴に加えて、
前記駆動回路と、前記画素部とは、異なる基板上に形成されていても良い。
【００２３】
【発明の実施の形態】
図１は、本発明の表示装置の駆動回路の構成形態を示す図である。ある適当な段数ごとにソース信号線駆動回路を分割し、その分割単位ごとにレベルシフタへバイアス電圧を供給する定電流源１０３を設けている。各分割単位（図１中、点線枠で囲われた部分を指す。以後、これをユニットと記す。）は、定電流源１０３、１０９、レベルシフタ１０４、１０５、１１０、１１１、第１のシフトレジスタ１０６、ＮＡＮＤ回路１０７、バッファ１０８、第1 のラッチ回路１１２、第２のラッチ回路１１３等を有する。このユニットを必要段数分だけ繰り返すことによって、ソース信号線駆動回路を構成する。レベルシフタ１０５、１１１についてはそれぞれ単体であり、消費電力の増加への影響は無視できるため、独立して定電流源を有し、動作する。レベルシフタ１０４、１１０については、各ユニット内でレベル変換の必要な信号の入力数分のレベルシフタを集合させたものとなっており、それらに供給するバイアス電圧は、それぞれ定電流源１０３、１０９による。さらに、本発明の表示装置の駆動回路は、サブ走査回路を有し、その中に各ユニットに配置されている定電流源１０３、１０９の動作のＯＮ・ＯＦＦを制御するための、第２のシフトレジスタ１０２を有する。この第２のシフトレジスタ１０２の段数は、第１のシフトレジスタ１０６よりも少ないため、低速で動作させれば良い。例えば、図１においては、１ユニットあたりに配置されている第１のシフトレジスタ１０６は４段であるので、第２のシフトレジスタ１０２は、第１のシフトレジスタ１０６の１／４程度の周波数で動作させれば良い。
【００２４】
ただし、本発明の主旨は、ソース信号線駆動回路を複数のユニットに分割し、ユニットごとに配置された定電流源を、サブ走査回路によってＯＮ・ＯＦＦ制御を行う点にある。よって、第１のシフトレジスタ１０６の段数と、第２のシフトレジスタ１０２の段数および動作クロック周波数の関係に関しては特に限定しない。
【００２５】
ここで、図１に示した本発明の表示装置における駆動回路の動作について説明する。図４に簡略なタイミングチャートを示す。また、信号の入力は、図１においては端子の番号として１１〜１８を用いて説明する。
【００２６】
まず、入力端子１２、１３に第１のクロック信号が入力される（図４中、クロック信号Ａと表記）。クロック信号Ａは、分周回路１０１およびレベルシフタ１０４に入力される。分周回路１０１によってクロック信号Ａから、より低い周波数を有する第２のクロック信号を生成する（図４中、クロック信号Ｂと表記）。クロック信号Ｂは、第２のシフトレジスタ１０２に入力される。
【００２７】
続いて、入力端子１４にスタートパルス（図１、図４中、スタートパルス２と表記）が入力され、先のクロック信号Ｂとによって、第２のシフトレジスタ１０２が動作し、パルスを出力する。このパルスは、定電流源１０３、１０９に入力され、パルスが入力されている期間だけバイアス電圧をレベルシフタ１０４、１１０に供給する。
【００２８】
一方、レベルシフタ１０４に入力されたクロック信号Ａは、ここでレベル変換を受け、第１のシフトレジスタ１０６に入力される。入力端子１１から、スタートパルス（図１、図４中、スタートパルス１と表記）が入力され、レベルシフタ１０５によってレベル変換を受け、第１のシフトレジスタ１０６に入力される。スタートパルス１とクロック信号Ａとによって、第１のシフトレジスタ１０６が動作し、順次パルスを出力する。
【００２９】
第１のシフトレジスタ１０６から順次出力されるパルスは、ＮＡＮＤ回路１０７に入力される。隣接した２つのパルスが共にＨｉ電位のとき、ＮＡＮＤ回路よりＬｏ電位のパルスが出力され、バッファ１０８へと入力される。これが第１のラッチパルスとして、第１のラッチ回路１１２に入力される。
【００３０】
入力端子１５〜１７より、Ｒ、Ｇ、Ｂに対応したデジタル映像信号が入力され、レベルシフタ１１０へと入力される。このとき、定電流源１０９は動作しており、レベルシフタ１１０にはバイアス電圧が供給されているので、直ちにレベル変換を受け、第１のラッチ回路１１２に入力される。前述した第１のラッチパルスの入力タイミングに従い、順次デジタル映像信号の保持を行う。
【００３１】
最初のユニットにおいて、最終段における第１のラッチ回路での保持動作が終了すると、２段目のユニットにおいて同様の動作を開始する。同時に、第２のシフトレジスタからは次段のパルスが出力され、２段目のユニットの有するレベルシフタにバイアス電圧が供給される。この動作を繰り返し、１水平期間分のデジタル映像信号が第１のラッチ回路１１２に保持される。
【００３２】
その後、入力端子１８より、第２のラッチパルスが入力され、レベルシフタ１１１によってレベル変換を受けた後、第２のラッチ回路１１３へと入力される。このタイミングに従い、第１のラッチ回路１１２にて保持されていたデジタル映像信号は、一斉に第２のラッチ回路１１３に転送される。その後、ゲート信号線（Ｇａｔｅ Ｌｉｎｅ）の選択されている行の画素１１４に書き込みが行われ、これら一連の動作を繰り返すことによって映像の表示を行う。
【００３３】
なお、図１には図示していないが、画素にデジタル映像信号を書き込む際には、Ｄ／Ａ変換回路によってアナログ信号に変換して書き込みを行うのが一般的である。
【００３４】
図４において、ＳＲ出力＃' （＃は自然数）と示しているのは、第２のシフトレジスタの出力であり、それぞれ１段目、２段目、３段目・・・最終段である。
各ユニットに配置された定電流源は、このパルスが出力されている期間に限り、レベルシフタへのバイアス電圧の供給を行う。４０１で示した期間は、１段目のユニットにおいて、最初に第１のシフトレジスタの動作が開始してから、ユニット内最終段（図１、図４の場合は、ユニット内の第１のシフトレジスタ段数は４段としているので、それに従っているが、勿論、１ユニットあたりのシフトレジスタ段数はこれに限らずとも良い。）の第１のシフトレジスタの出力が終了するまでの期間であり、この期間は正常にバイアス電圧の供給が行われることがわかる。同様に、４０２、４０３で示される期間においても、各ユニットの定電流源は、正常にレベルシフタにバイアス電圧を供給することが出来ることがわかる。
【００３５】
ところで、本実施形態の例では、サブ走査回路をシフトレジスタを用いて構成しているため、第２のシフトレジスタの出力パルスの重なりによって、あるユニットで、すべての第１のシフトレジスタの動作が終了して後しばらく、バイアス電圧の供給が続くようなタイミングとなっているが、これによって、仮にシフトレジスタの動作終了から映像信号のラッチ動作までの間に、ある程度の遅延が生じた場合にも、レベルシフタ１１０は十分に動作期間内にあるため、好ましい。さらに好ましくは、第２のシフトレジスタの動作開始のタイミングを、第１のシフトレジスタの動作開始のタイミングよりもやや早くすることで、１段目の第１のシフトレジスタに入力されるクロック信号Ａのレベル変換を確実に行えるようにするのが良い。このように、各タイミングに十分なマージンをとることで、パルスの出力のなまり、遅延等によって、定電流源のＯＮのタイミングが遅れ、各入力信号のレベル変換を正常に行うことが出来なくなる等といった問題を回避することが出来る。
【００３６】
また、本実施形態において、クロック信号Ｂは、分周回路１０１を用いてクロック信号Ａから生成しており、スタートパルス１および２は、それぞれ独立して入力するようにしているが、特に限定はしない。つまり、クロック信号は独立して外部入力としても良いし、一方のスタートパルスから、他方のスタートパルスを生成するような回路を配置しても良い。
【００３７】
本発明を説明するために、本明細書においては、駆動回路としてソース信号線駆動回路を例として説明してきたが、本発明はゲート信号線駆動回路への適用も容易である。
【００３８】
【実施例】
以下に本発明の実施例について記述する。
【００３９】
[実施例１]
前述の実施形態にて示した駆動回路は、入力する映像信号がデジタル形式のものについてであったが、本発明はアナログ形式の映像信号を用いる表示装置においても実施が可能である。図２は、アナログ方式の映像信号を用いる表示装置におけるソース信号線駆動回路を用いて、本発明を実施する例を示している。アナログ映像信号は、それぞれＲ、Ｇ、Ｂに対応して、入力端子２５〜２７より入力される。
【００４０】
図２に示したソース信号線駆動回路は、実施形態に示したものと同様、適当な段数ごとのユニットに分割され、そのユニットごとにレベルシフタへの電流源２０３を設けている。各ユニットは、定電流源２０３、レベルシフタ２０４、２０５、第１のシフトレジスタ２０６、ＮＡＮＤ回路２０７、バッファ２０８、サンプリングスイッチ２１０等を有する。レベルシフタ２０４は、各ユニット内でレベル変換の必要な信号の入力数分のレベルシフタを集合させたものとなっており、それらに供給するバイアス電圧は、定電流源２０３による。さらに、各ユニットに配置されている定電流源２０３の動作のＯＮ・ＯＦＦを制御するための、第２のシフトレジスタ２０２を有する。この第２のシフトレジスタ２０２の段数は、第１のシフトレジスタ２０６よりも少ないため、低速で動作させれば良い。
【００４１】
回路の動作については、実施形態にて示したデジタル形式のものと同様であるので、ここでは説明を省略する。バッファ２０８からの出力パルスは、サンプリングスイッチ２１０に入力され、サンプリングスイッチ２１０を導通させる。このタイミングで、入力端子２５〜２７より入力されるアナログ映像信号のサンプリングが行われ、ゲート信号線の選択されている行の画素２１１へと書き込みが行われる。
【００４２】
[実施例２]
本実施例においては、定電流源のＯＮ・ＯＦＦ制御を、実施形態とは異なる方法にて行う例について説明する。
【００４３】
図５に示す駆動回路においては、回路の動作は実施形態にて示したデジタル方式のものと同様であるが、定電流源５０３、５０８のＯＮ・ＯＦＦ制御を行うのに、実施形態や実施例１のようなシフトレジスタではなく、デコーダ５０１を用いている。入力端子３８〜４５にユニット選択信号を入力し、いずれの定電流源を動作させるかを決定する。図５においては、例として４ビットデコーダを用いているが、ソース信号線駆動回路の段数やユニットの段数等によって決定すれば良い。
【００４４】
もちろん、本実施例にて示した方法を、アナログ方式の駆動回路と組み合わせて実施することも可能である。
【００４５】
[実施例３]
本実施例においては、ユニット間をまたぐタイミングにおける定電流源のＯＮ・ＯＦＦ制御に関して説明する。
【００４６】
図１４は、実施例２と同様、定電流源のＯＮ・ＯＦＦ制御をデコーダを用いて行う方式の駆動回路の例を示している。図５に示した構成では、デコーダの構成上、異なる２つのパルスの同時出力、つまり意図的にパルスの重複期間を作ることは基本的に出来ないことから、隣接したユニットの定電流源のＯＮ期間を重複させて、駆動回路の動作遅延に対するマージンを取ることが出来ない。つまり、第１段目のユニットの定電流源のＯＮ・ＯＦＦ制御用のパルスを出力するＮＡＮＤ回路１４０１と、第２段目のユニットの定電流源のＯＮ・ＯＦＦ制御用のパルスを出力するＮＡＮＤ回路１４０２とのタイミングを重複させることが出来ない。
【００４７】
そこで、図１４に示すように、デコーダを２相とし、奇数段ユニットと偶数段ユニットの定電流源のＯＮ・ＯＦＦ制御を、異なるデコーダからのパルスによって行うことによってこれを解決する。
【００４８】
まず、ＮＡＮＤ回路１４０１からパルスが出力され、第１段目のユニットの定電流源から、レベルシフタへの一定電圧の供給を開始（ＯＮ）する。第１段目のユニット最終段においてラッチ動作が終了した後、ＮＡＮＤ回路１４０１からのパルスを停止させ、定電流源はバイアス電圧の供給を終了（ＯＦＦ）する。ここで、第１段目のユニットにおける定電流源がＯＦＦする直前に、ＮＡＮＤ回路１４０２からパルスが出力され、第２段目のユニットの定電流源をＯＮする。この動作は、ＮＡＮＤ回路１４０１へのユニット選択信号の入力端子と、ＮＡＮＤ回路１４０２へのユニット選択信号の入力端子が独立していることから、容易に出来る。以下、奇数段ユニットと偶数段ユニットの定電流源のＯＮ・ＯＦＦを、２相のデコーダによって交互に行っていく。このような方法のメリットとしては、隣接するユニット間での定電流源のＯＮ期間の設定の自由度が高いことが挙げられる。
【００４９】
[実施例４]
本実施例においては、ユニット間をまたぐタイミングにおける定電流源のＯＮ・ＯＦＦ制御を、実施例３とは異なる方法にて行う例について説明する。
【００５０】
本発明を実施する場合、レベルシフタに特化して低消費電力化を考えるならば、単位ユニット内のシフトレジスタ段数を少なく、つまりより多くのユニットに分割した方が、一定期間にバイアス電圧の供給を受けているレベルシフタの段数を減らすことが出来る。その場合、サブ走査回路にてデコーダに入力する信号のビット数が増加し、ユニット選択信号線の本数が増加することによって、サブ走査回路の占有面積の拡大を招く。さらに、デコーダを２相とする実施例４のような方法においては、さらに占有面積は拡大することになるという不都合が生ずる。
【００５１】
そこで、本実施例においては、実施例４と同様の効果を得るために、シフトレジスタからの出力パルスを併用して定電流源のＯＮ・ＯＦＦ制御を行う例について説明する。
【００５２】
図１５を参照する。選択回路１５００は実施例２と同様のものであり、１相のデコーダによって構成される。第１段目のユニット１５１０における定電流源のＯＮ・ＯＦＦは、実施例２と同様、デコーダ第１段目のＮＡＮＤ回路１５０１の出力によって行う。第２段目以降、最終段までのユニットにおいては、ＮＡＮＤ回路の出力パルスは新たに追加した回路に入力される。第２段目のユニットにおいて、デコーダ第２段目のＮＡＮＤ回路１５０２の出力パルスは、２入力ＮＯＲ回路（以後、単にＮＯＲ回路と表記する。）１５０３の一方に入力される。ＮＯＲ回路の入力のうち、残る一方には、前段ユニットにおける最終段のシフトレジスタ１５０５の出力パルスが入力される。以後、最終段ユニットまで同様の構成をとる。
【００５３】
なお、実施例２に示した回路との差別を図るため、ＮＯＲ回路１５０３、インバータ１５０４からなる回路を、定電流源スイッチ回路と定義する。この定電流源スイッチ回路は、ユニットに含まれるもの、つまり各ユニットがそれぞれ定電流源スイッチ回路を有するものとしている。なお、この定電流源スイッチ回路は、本実施例においては一例を示したに過ぎない。よって、入出力の論理が同様であるならば、回路の構成は限定しない。
【００５４】
また、図１５において、１段目のユニットが定電流源スイッチ回路を持たないのは、１段目に限っては、デコーダへの選択信号の入力開始のタイミングを自由に決定出来るために、定電流源のＯＮのタイミングを、他の回路のパルスを用いてまかなう必要がないからであるが、ここに定電流源スイッチ回路を有していても構わない。
【００５５】
回路動作について、図１６に示すタイミングチャートを併用して説明する。まず、シフトレジスタに入力するクロック信号のレベル変換を行うため、デコーダ１５００にユニット選択信号を入力し、ＮＡＮＤ回路１５０１からパルスを出力（図１６中、デコーダ出力１と表記）して、定電流源１５１１、１５１２がバイアス電圧の供給を開始する。クロック信号とスタートパルスとに従い、第１段目のユニットでシフトレジスタが動作し、順次パルスを出力する（図１６中、ＳＲ出力＃と表記。＃は段数、１〜最終）。デコーダ出力１で示すパルスは、第１段目のユニット最終段のシフトレジスタの動作が終了するまでパルスを出力し、これによって第１段目のユニットにおけるシフトレジスタの動作が保証される。
【００５６】
続いて、第２段目のユニットにおいて動作が開始される。ここで、第２段目のユニットにおける定電流源１５１３、１５１４は、ＮＯＲ回路１５０３に第１段目のユニット最終段のシフトレジスタ１５０５からの出力パルスが入力されることによって、デコーダ出力２よりも早いタイミングで開始される。図１６に示した各ユニットの定電流源の動作タイミング（図１６中、ＬＳ電流源＃と表記。＃は段数、１〜最終）において、１６０２で示している期間の一部は、デコーダからの出力ではなく、前段のシフトレジスタの出力によって定電流源のＯＮ制御が行われる。前段のシフトレジスタ出力が終了した後は、デコーダ出力によって、定電流源はＯＮの状態を継続する（１６０３）。つまり、ＮＯＲ回路１５０３の入力端子のうち、いずれか一方あるいは両方にパルスの入力がある期間で、定電流源１５１３、１５１４がＯＮする。
【００５７】
やがて、第２段目のユニット最終段のシフトレジスタ１５０９からのパルス出力に伴い、ＮＯＲ回路に入力されることによって、第３段目のユニットにおいて、定電流源がＯＮする。続いて、シフトレジスタ１５０９のパルス出力の終了に伴って、第３段目のユニットにおいて、定電流源がＯＦＦする。
【００５８】
以後、駆動回路の最終ユニットまで、同様の動作を行うことにより、ユニット間をまたぐタイミングでは、両方のユニットの定電流源がＯＮしている期間を設けることが出来る。また、回路面積についても、実施例２の回路に対して少しの素子を追加するのみで実施が可能であり、デコーダを２相とする場合に比べ、回路面積が大幅に縮小出来ることになる。
【００５９】
[実施例５]
本実施例では、本発明の表示装置の画素部とその周辺に設けられる駆動回路部（ソース信号線側駆動回路、ゲート信号線側駆動回路）のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【００６０】
図８（Ａ）を参照する。まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板５００１を用いる。なお、基板５００１としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００６１】
次いで、基板５００１上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜５００２を形成する。本実施例では下地膜５００２として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜５００２の１層目としては、プラズマＣＶＤ法を用い、ＳｉＨ₄、ＮＨ₃、及びＮ₂Ｏを反応ガスとして成膜される酸化窒化珪素膜５００１ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成する。本実施例では、膜厚５０[nm]の酸化窒化珪素膜５００２ａ（組成比Ｓｉ＝３２[％]、Ｏ＝２７[％]、Ｎ＝２４[％]、Ｈ＝１７[％]）を形成した。次いで、下地膜５００２の２層目としては、プラズマＣＶＤ法を用い、ＳｉＨ₄、及びＮ₂Ｏを反応ガスとして成膜される酸化窒化珪素膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では、膜厚１００[nm]の酸化窒化珪素膜５００２ｂ（組成比Ｓｉ＝３２[％]、Ｏ＝５９[％]、Ｎ＝７[％]、Ｈ＝２[％]）を形成した。
【００６２】
次いで、下地膜上に半導体層５００３〜５００６を形成する。半導体層５００３〜５００６は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層５００３〜５００６は、２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくは珪素（シリコン）またはシリコンゲルマニウム（Ｓｉ_XＧｅ_1-X（Ｘ＝０．０００１〜０．０２））合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５[nm]の非晶質珪素膜を成膜した後、ニッケルを含む溶液を非晶質珪素膜上に保持させた。この非晶質珪素膜に脱水素化（５００[℃]、１時間）を行った後、熱結晶化（５５０[℃]、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質珪素膜を形成した。そして、この結晶質珪素膜から、フォトリソグラフィ法を用いたパターニング処理によって、半導体層５００３〜５００６を形成した。
【００６３】
また、半導体層５００３〜５００６を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
【００６４】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm²](代表的には２００〜３００[mJ/cm²])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００[mJ/cm²] (代表的には３５０〜５００[mJ/cm²])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０[％]として行えばよい。
【００６５】
次いで、半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]として珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０[nm]の厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２[％]、Ｏ＝５９[％]、Ｎ＝７[％]、Ｈ＝２[％]）で形成した。勿論、ゲート絶縁膜５００７は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００６６】
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ₂とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）電力密度０．５〜０．８[W/cm₂]で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００６７】
次いで、ゲート絶縁膜５００７上に膜厚２０〜１００[nm]の第１の導電膜５００８と、膜厚１００〜４００[nm]の第２の導電膜５００９とを積層形成する。本実施例では、膜厚３０[nm]のＴａＮ膜からなる第１の導電膜５００７と、膜厚３７０[nm]のＷ膜からなる第２の導電膜５００８を積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って本実施例では、高純度のＷ（純度９９．９９９９[％]）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することができた。
【００６８】
なお、本実施例では、第１の導電膜５００８をＴａＮ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜を用いてもよい。また、Ａｇ、Ｐｄ、Ｃｕからなる合金を用いてもよい。また、第１の導電膜をＴａ膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜をＴｉＮ膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜をＴａＮ膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００６９】
次に、図８（Ｂ）に示すようにフォトリソグラフィ法を用いてレジストからなるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２５／２５／１０[sccm]とし、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷに対するエッチング速度は２００．３９[nm/min.]、ＴａＮに対するエッチング速度は８０．３２[nm/min.]であり、ＴａＮに対するＷの選択比は約２．５である。また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。
【００７０】
この後、図８（Ｂ）に示すようにレジストからなるマスク５０１０を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス流量比を３０／３０[sccm]とし、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７[nm/min.]、ＴａＮに対するエッチング速度は６６．４３[nm/min.]である。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。
【００７１】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１５（第１の導電層５０１１ａ〜５０１５ａと第２の導電層５０１１ｂ〜５０１５ｂ）を形成する。ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１５で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【００７２】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する（図８（Ｂ））。ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０¹³〜５×１０¹⁵ [atoms/cm²]とし、加速電圧を６０〜１００[keV]として行う。本実施例ではドーズ量を１．５×１０¹⁵[atoms/cm²]とし、加速電圧を８０[keV]として行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、第１の形状の導電層５０１１〜５０１５がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に高濃度不純物領域５０１６〜５０１９が形成される。高濃度不純物領域５０１６〜５０１９には１×１０²⁰〜１×１０²¹[atoms/cm³]の濃度範囲でｎ型を付与する不純物元素を添加する。
【００７３】
次いで、図８（Ｃ）に示すようにレジストからなるマスクを除去せずに第２のエッチング処理を行う。ここでは、エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２０／２０／２０[sccm]とし、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも２０[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は１２４．６２[nm/min.]、ＴａＮに対するエッチング速度は２０．６７[nm/min.]であり、ＴａＮに対するＷの選択比は６．０５である。従って、Ｗ膜が選択的にエッチングされる。この第２のエッチングによりＷのテーパー角は７０°となった。この第２のエッチング処理により第２の導電層５０２０ｂ〜５０２４ｂを形成する。一方、第１の導電層５０１１ａ〜５０１５ａは、ほとんどエッチングされず、第１の導電層５０２０ａ〜５０２４ａを形成する。
【００７４】
次いで、第２のドーピング処理を行う。ドーピングは第２の導電層５０２０ｂ〜５０２４ｂを不純物元素に対するマスクとして用い、第１の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ（リン）を用い、ドーズ量１．５×１０¹⁴[atoms/cm²]、電流密度０．５[μA]、加速電圧９０[keV]にてプラズマドーピングを行った。こうして、第１の導電層と重なる低濃度不純物領域５０２５〜５０２８を自己整合的に形成する。この低濃度不純物領域５０２５〜５０２８へ添加されたリン（Ｐ）の濃度は、１×１０¹⁷〜５×１０¹⁸[atoms/cm³]であり、且つ、第１の導電層のテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層のテーパー部と重なる半導体層において、第１の導電層のテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。また、高濃度不純物領域５０１６〜５０１９にも不純物元素が添加される（図９（Ａ））。
【００７５】
次いで、図９（Ｂ）に示すようにレジストからなるマスクを除去してからフォトリソグラフィ法を用いて、第３のエッチング処理を行う。この第３のエッチング処理では第１の導電層のテーパー部を部分的にエッチングして、第２の導電層と重なる形状にするために行われる。ただし、第３のエッチングを行わない領域には、レジスト５０２９からなるマスクを形成する。
【００７６】
第３のエッチング処理におけるエッチング条件は、エッチングガスとしてＣｌ₂とＳＦ₆とを用い、それぞれのガス流量比を１０／５０[sccm]として第１及び第２のエッチングと同様にＩＣＰエッチング法を用いて行う。なお、第３のエッチング処理でのＴａＮに対するエッチング速度は、１１１．２[nm/min.]であり、ゲート絶縁膜に対するエッチング速度は、１２．８[nm/min.]である。
【００７７】
本実施例では、１．３[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１０[Ｗ]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。以上により、第１の導電層５０３０ａ〜５０３２ａが形成される。
【００７８】
上記第３のエッチングによって、第１の導電層５０３０ａ〜５０３２ａと重ならない不純物領域（ＬＤＤ領域）５０３３〜５０３４が形成される。なお、不純物領域（ＧＯＬＤ領域）５０２５、５０２８は、第１の導電層５０２０ａ、５０２４ａとそれぞれ重なったままである。
【００７９】
このようにして、本実施例は、第１の導電層と重ならない不純物領域（ＬＤＤ領域）５０３３〜５０３４と、第１の導電層と重なる不純物領域（ＧＯＬＤ領域）５０２５、５０２８を同時に形成することができ、ＴＦＴ特性に応じた作り分けが可能となる。
【００８０】
次いで、レジストからなるマスクを除去した後、ゲート絶縁膜５００７をエッチング処理する。ここでのエッチング処理は、エッチングガスにＣＨＦ₃を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。本実施例では、チャンバー圧力６．７[Pa]、ＲＦ電力８００[Ｗ]、ＣＨＦ₃ガス流量３５[sccm]で第３のエッチング処理を行った。これにより、高濃度不純物領域５０１６〜５０１９の一部は露呈し、ゲート絶縁膜５００７ａ〜５００７ｄが形成される。
【００８１】
次に、新たにレジストからなるマスク５０３５を形成して第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記第１の導電型（ｎ型）とは逆の第２の導電型（ｐ型）を付与する不純物元素が添加された不純物領域５０３６を形成する（図９（Ｃ））。第１の導電層５０３０ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。
【００８２】
本実施例では、不純物領域５０３６はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成する。なお、この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク５０３５で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域５０３６にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度が２×１０²⁰〜２×１０²¹[atoms/cm³]となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００８３】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。なお、本実施例では、ゲート絶縁膜をエッチングした後で不純物（Ｂ）のドーピングを行う方法を示したが、ゲート絶縁膜をエッチングしないで不純物のドーピングを行っても良い。
【００８４】
次いで、レジストからなるマスク５０３５を除去して図１０（Ａ）に示すように第１の層間絶縁膜５０３７を形成する。この第１の層間絶縁膜５０３７としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００[nm]として珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０[nm]の酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５０３７は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００８５】
次いで、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜５５０[℃]で行えばよく、本実施例では５５０[℃]、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００８６】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したＮｉが高濃度のＰを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００８７】
また、第１の層間絶縁膜５０３７を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜５０３７（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００８８】
その他、活性化処理を行った後でドーピング処理を行い、第１の層間絶縁膜５０３７を形成させても良い。
【００８９】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜５５０[℃]で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約３[％]の含む窒素雰囲気中で４１０[℃]、１時間の熱処理を行った。この工程は層間絶縁膜５０３７に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００９０】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００９１】
次いで、図１０（Ｂ）に示すように第１の層間絶縁膜５０３７上に有機絶縁物材料から成る第２の層間絶縁膜５０３８を形成する。本実施例では膜厚１．６[μm]のアクリル樹脂膜を形成した。次いで、各不純物領域５０１６、５０１８、５０１９、５０３６に達するコンタクトホールを形成するためのパターニングを行う。
【００９２】
第２の層間絶縁膜５０３８としては、珪素を含む絶縁材料や有機樹脂からなる膜を用いる。珪素を含む絶縁材料としては、酸化珪素、窒化珪素、酸化窒化珪素を用いることができ、また有機樹脂としては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）などを用いることができる。
【００９３】
本実施例では、プラズマＣＶＤ法により形成された酸化窒化珪素膜を形成した。なお、酸化窒化珪素膜の膜厚として好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすればよい。酸化窒化珪素膜は、膜自身に含まれる水分が少ないためにＥＬ素子の劣化を抑える上で有効である。
また、コンタクトホールの形成には、ドライエッチングまたはウエットエッチングを用いることができるが、エッチング時における静電破壊の問題を考えると、ウエットエッチング法を用いるのが望ましい。
【００９４】
さらに、ここでのコンタクトホールの形成において、第１層間絶縁膜５０３７及び第２層間絶縁膜５０３８を同時にエッチングするため、コンタクトホールの形状を考えると第２層間絶縁膜５０３８を形成する材料は、第１層間絶縁膜５０３７を形成する材料よりもエッチング速度の速いものを用いるのが好ましい。
【００９５】
そして、各不純物領域５０１６、５０１８、５０１９、５０３６とそれぞれ電気的に接続する配線５０３９〜５０４４を形成する。ここでは、膜厚５０[nm]のＴｉ膜と、膜厚５００[nm]の合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成するが、他の導電膜を用いても良い。
【００９６】
以上のようにして、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴを有する駆動回路と、画素ＴＦＴ、保持容量を有する画素部とを、同一基板上に形成することが出来る。本明細書中では、このような基板をアクティブマトリクス基板と表記する。
【００９７】
また、保持容量については、ゲート導電膜の形成前に、必要部分に選択的に不純物のドーピングを行い、容量を形成しても良い。この方法によると、フォトレジスト用のマスクが１枚増えることになるが、バイアスをかけることなく保持容量を形成することが出来る。
【００９８】
続いて、第３の層間絶縁膜５０４５を形成する。この工程においては、続く画素電極の形成のために、ＴＦＴを形成している面の平坦化を行うためのものでもある。よって、平坦性に優れた、アクリル等の樹脂膜からなる絶縁膜で形成するのが望ましい。次いで、その上にＭｇＡｇ膜を形成し、パターニングすることによって、画素電極（反射電極）５０４６を形成する（図１０（Ｃ））。
【００９９】
一方、対向基板５０４７を用意する。図１１（Ａ）に示すように、対向基板５０４７にはカラーフィルタ層５０４８〜５０５０、オーバーコート層５０５１を形成する。カラーフィルタ層は、ＴＦＴの上方で、異なる色のカラーフィルタ５０４８、５０４９を重ねて形成し、遮光膜を兼ねる構成とする。なお、各色のカラーフィルタ層は、樹脂に顔料を混合したものを用い、１〜３[μm]の厚さで形成する。これには感光性の材料を用い、マスクを用いて所定のパターンに形成することが出来る。同時に、このカラーフィルタ層を利用して、スペーサを形成する（図示せず）。これは、カラーフィルタを重ねて形成することによって形成すれば良い。スペーサの高さは、オーバーコート層５０５１の厚さ１〜４[μm]を考慮することにより、２〜７[μm]、好ましくは４〜６[μm]とすることが出来、この高さにより、アクティブマトリクス基板と対向基板とを貼り合わせた際のギャップを形成する。オーバーコート層５０５１は、光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂等を用いれば良い。
【０１００】
オーバーコート層５０５１を形成した後、透明導電膜でなる対向電極５０５２をパターニング形成する。その後、アクティブマトリクス基板、対向基板ともに、配向膜５０５３を形成し、ラビング処理を行う。
【０１０１】
その後、アクティブマトリクス基板と対向基板とを、シール剤５０５５で貼り合わせる。シール剤５０５５にはフィラーが混入されており、このフィラーとスペーサによって、２枚の基板が均一な間隔をもって貼り合わせられる。続いて、両基板の間に液晶材料５０５４を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５０５４としては、公知の液晶材料を用いれば良い。以上のようにして、図１１（Ａ）に示すようなアクティブマトリクス型液晶表示装置が完成する。
【０１０２】
なお、上記の工程により作成されるアクティブマトリクス型液晶表示装置におけるＴＦＴはトップゲート構造をとっているが、ボトムゲート構造のＴＦＴや、その他の構造のＴＦＴに関しても、本実施例は容易に適用され得る。また、画素電極を透明導電膜によって形成することによって、透過型の表示装置とすることも出来る。
【０１０３】
また、本実施例においてはガラス基板を使用しているが、ガラス基板に限らず、プラスチック基板、ステンレス基板、単結晶ウェハ等、ガラス基板以外のものを使用する場合にも実施が可能である。
【０１０４】
[実施例６]
本発明の表示装置には様々な用途がある。本実施例では、本発明の表示装置を組み込んだ電子機器の応用例について説明する。
【０１０５】
このような電子機器には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、プロジェクタ装置等が挙げられる。それらの一例を図１２および図１３に示す。
【０１０６】
図１２（Ａ）は液晶ディスプレイ（ＬＣＤ）であり、筐体３３０１、支持台３３０２、表示部３３０３等を含む。本発明の表示装置は表示部３３０３にて用いることが出来る。
【０１０７】
図１２（Ｂ）はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６等を含む。本発明の表示装置は表示部３３１２にて用いることが出来る。
【０１０８】
図１２（Ｃ）はパーソナルコンピュータであり、本体３３２１、筐体３３２２、表示部３３２３、キーボード３３２４等を含む。本発明の表示装置は表示部３３２３にて用いることが出来る。
【０１０９】
図１２（Ｄ）は携帯情報端末であり、本体３３３１、スタイラス３３３２、表示部３３３３、操作ボタン３３３４、外部インターフェイス３３３５等を含む。本発明の表示装置は表示部３３３３にて用いることが出来る。
【０１１０】
図１３（Ａ）は携帯電話であり、本体３４０１、音声出力部３４０２、音声入力部３４０３、表示部３４０４、操作スイッチ３４０５、アンテナ３４０６を含む。本発明の表示装置は表示部３４０４にて用いることが出来る。
【０１１１】
図１３（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体３４１１、表示部３４１２、操作スイッチ３４１３、３４１４を含む。本発明の表示装置は表示部３４１２にて用いることが出来る。また、本実施例では車載用オーディオを示すが、携帯型もしくは家庭用の音響再生装置に用いても良い。
【０１１２】
図１３（Ｃ）はデジタルカメラであり、本体３５０１、表示部（Ａ）３５０２、接眼部３５０３、操作スイッチ３５０４、表示部（Ｂ）３５０５、バッテリー３５０６を含む。本発明の表示装置は、表示部（Ａ）３５０２、表示部（Ｂ）３５０５にて用いることが出来る。
【０１１３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜実施例５に示したいずれの構成を適用しても良い。
【発明の効果】
本発明により、外部コントローラＬＳＩ等の定駆動電圧化に対応し、かつ低消費電力化を実現する表示装置の駆動回路を提供することが出来る。
【図面の簡単な説明】
【図１】 本発明の表示装置のデジタル方式の駆動回路構成を示す図。
【図２】 本発明の表示装置のアナログ方式の駆動回路構成を示す図。
【図３】 通常のレベルシフタおよび差動増幅器を用いたレベルシフタを示す図。
【図４】 実施形態における回路の動作のタイミングチャートを示す図。
【図５】 選択回路をデコーダを用いて構成する例を示す図。
【図６】 従来の表示装置におけるソース信号線駆動回路構成を示す図。
【図７】 従来の表示装置におけるソース信号線駆動回路構成を示す図。
【図８】 表示装置の作成工程例を示す図。
【図９】 表示装置の作成工程例を示す図。
【図１０】 表示装置の作成工程例を示す図。
【図１１】 表示装置の作成工程例を示す図。
【図１２】 本発明の表示装置を電子機器に応用した例を示す図。
【図１３】 本発明の表示装置を電子機器に応用した例を示す図。
【図１４】 選択回路をデコーダを用いて構成する例を示す図。
【図１５】 選択回路をデコーダを用いて構成する例を示す図。
【図１６】 図１５に示した回路の動作のタイミングチャートを示す図。

Claims (16)

1. 第１の走査回路と、第２の走査回路とを有し、
   前記第１の走査回路は、複数段に分割されたソース信号線駆動回路のそれぞれに属する複数のユニットを有し、
   前記複数のユニットはそれぞれ、第１のクロック信号の電圧振幅の変換を行う差動増幅器を利用したレベルシフタと、レベルシフトされた前記第１のクロック信号に従って映像信号の取り込みを行うパルスを順次出力するシフトレジスタと、前記レベルシフタに一定電流を流すために供給されるバイアス電圧を生成するための定電流源とを有し、
   前記第２の走査回路は、第２のクロック信号に従って、前記複数のユニットのそれぞれが含む前記定電流源の動作をオン、オフすることで前記バイアス電圧の供給、停止を制御するためのパルスを順次出力するシフトレジスタを有することを特徴とする表示装置の駆動回路。
2. 請求項１において、
   前記第２のクロック信号の周波数は、前記第１のクロック信号の周波数よりも低いことを特徴とする表示装置の駆動回路。
3. 請求項１又は請求項２において、
   前記第１のクロック信号から、前記第２のクロック信号を生成する分周回路を有することを特徴とする表示装置の駆動回路。
4. 走査回路と、選択回路とを有し、
   前記走査回路は、複数段に分割されたソース信号線駆動回路のそれぞれに属する複数のユニットを有し、
   前記複数のユニットはそれぞれ、クロック信号の電圧振幅の変換を行う差動増幅器を利用したレベルシフタと、レベルシフトされた前記クロック信号に従って映像信号の取り込みを行うパルスを順次出力するシフトレジスタと、前記レベルシフタに一定電流を流すために供給されるバイアス電圧を生成するための定電流源とを有し、
   前記選択回路は、ユニット選択信号に従って、前記複数のユニットのそれぞれが含む前記定電流源の動作をオン、オフすることで前記バイアス電圧の供給、停止を制御するためのパルスを出力するデコーダを有することを特徴とする表示装置の駆動回路。
5. 請求項４において、
   前記デコーダは、前記ユニット選択信号が２相のデコーダであることを特徴とする表示装置の駆動回路。
6. 走査回路と、選択回路とを有し、
   前記走査回路は、複数段に分割されたソース信号線駆動回路のそれぞれに属する複数のユニットを有し、
   前記複数のユニットはそれぞれ、クロック信号の電圧振幅の変換を行う差動増幅器を利用したレベルシフタと、レベルシフトされた前記クロック信号に従って映像信号の取り込みを行うパルスを順次出力するシフトレジスタと、前記レベルシフタに一定電流を流すために供給されるバイアス電圧を生成するための定電流源と、前記定電流源の動作をオン、オフすることでバイアス電圧の供給、停止を制御する定電流源スイッチ回路とを有し、
   前記選択回路は、ユニット選択信号に従って、前記複数のユニットのそれぞれが含む前記定電流源スイッチ回路を制御するためのパルスを出力するデコーダを有することを特徴とする表示装置の駆動回路。
7. 第１の走査回路と第２の走査回路を含む駆動回路と、画素部とを有し、
   前記第１の走査回路は、複数段に分割されたソース信号線駆動回路のそれぞれに属する複数のユニットを有し、
   前記複数のユニットはそれぞれ、第１のクロック信号の電圧振幅の変換を行う差動増幅器を利用したレベルシフタと、レベルシフトされた前記第１のクロック信号に従って前記画素部へ表示する映像信号を取り込むパルスを順次出力するシフトレジスタと、前記レベルシフタに一定電流を流すために供給されるバイアス電圧を生成するための定電流源とを有し、
   前記第２の走査回路は、第２のクロック信号に従って、前記複数のユニットのそれぞれが含む前記定電流源の動作をオン、オフすることで前記バイアス電圧の供給、停止を制御するためのパルスを順次出力するシフトレジスタを有することを特徴とする表示装置。
8. 走査回路と選択回路とを含む駆動回路と、画素部とを有し、
   前記走査回路は、複数段に分割されたソース信号線駆動回路のそれぞれに属する複数のユニットを有し、
   前記複数のユニットはそれぞれ、クロック信号の電圧振幅の変換を行う差動増幅器を利用したレベルシフタと、レベルシフトされた前記クロック信号に従って前記画素部へ表示する映像信号を取り込むパルスを順次出力するシフトレジスタと、前記レベルシフタに一定電流を流すために供給されるバイアス電圧を生成するための定電流源とを有し、
   前記選択回路は、ユニット選択信号に従って、前記複数のユニットのそれぞれが含む前記定電流源の動作をオン、オフすることで前記バイアス電圧の供給、停止を制御するためのパルスを出力するデコーダを有することを特徴とする表示装置。
9. 走査回路と選択回路を含む駆動回路と、画素部とを有し、
   前記走査回路は、複数段に分割されたソース信号線駆動回路のそれぞれに属する複数のユニットを有し、
   前記複数のユニットはそれぞれ、クロック信号の電圧振幅の変換を行う差動増幅器を利用したレベルシフタと、レベルシフトされた前記クロック信号に従って前記画素部へ表示する映像信号を取り込むパルスを順次出力するシフトレジスタと、前記レベルシフタに一定電流を流すために供給されるバイアス電圧を生成するための定電流源と、前記定電流源の動作をオン、オフすることで前記バイアス電圧の供給、停止を制御する定電流源スイッチ回路とを有し、
   前記選択回路は、ユニット選択信号に従って、前記複数のユニットのそれぞれが含む前記定電流源スイッチ回路を制御するためのパルスを出力するデコーダを有することを特徴とする表示装置。
10. 請求項７乃至請求項９のいずれか一項において、
    前記駆動回路と、前記画素部とは、ガラス基板上、プラスチック基板上、ステンレス基板上、単結晶ウェハ上のいずれかの基板上に形成されていることを特徴とする表示装置。
11. 請求項７乃至請求項９のいずれか一項において、
    前記駆動回路と、前記画素部とは、同一基板上に一体形成されていることを特徴とする表示装置。
12. 請求項７乃至請求項９のいずれか一項において、
    前記駆動回路と、前記画素部とは、異なる基板上に形成されていることを特徴とする表示装置。
13. 請求項７乃至請求項１２のいずれか一項において、
    液晶表示装置であることを特徴とする表示装置。
14. 請求項７乃至請求項１２のいずれか一項において、
    前記画素部はＥＬ素子を含むことを特徴とする表示装置。
15. 請求項１乃至請求項６のいずれか１項に記載の前記表示装置の駆動回路を用いることを特徴とする電子機器。
16. 請求項７乃至請求項１４のいずれか１項に記載の前記表示装置を用いることを特徴とする電子機器。

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