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JP4355552B2 - Manufacturing method of liquid crystal display element - Google Patents
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Description

本発明は、アクティブマトリクス基板を備える液晶表示素子の製造方法に関するものである。 The present invention relates to the production how the liquid crystal display device comprising an active matrix substrate.

画像の最小単位である画素のスイッチング素子として、薄膜トランジスタ(以下「TFT」と称する)を有するアクティブマトリクス基板を備える液晶表示素子は、近年、小型化及び高精細化され、液晶プロジェクタの液晶ライトバルブとして利用されている。   A liquid crystal display element including an active matrix substrate having a thin film transistor (hereinafter referred to as “TFT”) as a switching element of a pixel, which is a minimum unit of an image, has recently been reduced in size and definition and used as a liquid crystal light valve of a liquid crystal projector. It's being used.

例えば、特許文献1及び2では、大光量下で使用され、各画素当たりの面積が小さい液晶プロジェクタ用途の液晶表示素子において、TFTの耐光性の向上及び画素の高開口率化を図るための手段が開示されている。   For example, in Patent Documents 1 and 2, in a liquid crystal display element for use in a liquid crystal projector that is used under a large amount of light and has a small area per pixel, means for improving the light resistance of TFT and increasing the aperture ratio of the pixel Is disclosed.

このような液晶表示素子は、マトリクス状に複数の画素電極が配設されたアクティブマトリクス基板と、その複数の画素電極に対向するように共通電極が設けられた対向基板と、それらの両基板間に挟持された液晶層と、から構成されている。   Such a liquid crystal display element includes an active matrix substrate in which a plurality of pixel electrodes are arranged in a matrix, a counter substrate in which a common electrode is provided so as to face the plurality of pixel electrodes, and a space between the two substrates. And a liquid crystal layer sandwiched between the two.

ところで、TFTは、ゲート電極、ソース電極及びドレイン電極を有しており、ゲート電極が高電位になったときに、ソース電極とドレイン電極との間に電流が発生するように構成されたスイッチング素子である。   By the way, the TFT has a gate electrode, a source electrode, and a drain electrode, and a switching element configured to generate a current between the source electrode and the drain electrode when the gate electrode becomes a high potential. It is.

また、TFTのドレイン電極と画素電極とは通常、互いに異なる層に形成されるため、画素電極はコンタクトホールを介してドレイン電極に接続される。   In addition, since the drain electrode and the pixel electrode of the TFT are usually formed in different layers, the pixel electrode is connected to the drain electrode through a contact hole.

図13は、従来のアクティブマトリクス基板において、画素電極13を形成する際のドレイン電極10aの周辺の断面模式図である。なお、ドレイン電極10aより下層の構成要素は、下地膜8’として省略している。   FIG. 13 is a schematic cross-sectional view of the periphery of the drain electrode 10a when the pixel electrode 13 is formed in a conventional active matrix substrate. Note that components below the drain electrode 10a are omitted as the base film 8 '.

図13(a)に示すアクティブマトリクス基板では、下地膜8’上にドレイン電極10aが設けられ、ドレイン電極10aを覆うように、層間絶縁膜11が設けられている。そして、画素電極13が層間絶縁膜11上に設けられ、コンタクトホール12を介してドレイン電極10aに接続されている。さらに、画素電極13の上層には、画素電極13を形成するための画素電極形成用マスク15が設けられている。   In the active matrix substrate shown in FIG. 13A, the drain electrode 10a is provided on the base film 8 ', and the interlayer insulating film 11 is provided so as to cover the drain electrode 10a. A pixel electrode 13 is provided on the interlayer insulating film 11 and is connected to the drain electrode 10 a through the contact hole 12. Further, a pixel electrode forming mask 15 for forming the pixel electrode 13 is provided on the upper layer of the pixel electrode 13.

このアクティブマトリクス基板では、画素電極13の外周端の位置がコンタクトホール12の底部に位置しており、画素電極形成用マスク15をパターン形成する際のアライメントずれや線幅変動等の製造プロセス上のばらつきが生じると、画素電極13の外周端の位置がコンタクトホール12の底部内でばらついてしまう。そのため、画素電極13とドレイン電極10aとの接触面積の大きさがばらつき、両者のコンタクト抵抗が変動することになる。これにより、画素電極に本来の画像信号による電荷を書き込めない状態になり、画像の表示品位が低下してしまう。   In this active matrix substrate, the position of the outer peripheral edge of the pixel electrode 13 is located at the bottom of the contact hole 12, and the manufacturing process such as misalignment and line width variation when the pixel electrode forming mask 15 is formed in a pattern is considered. When the variation occurs, the position of the outer peripheral edge of the pixel electrode 13 varies within the bottom of the contact hole 12. For this reason, the size of the contact area between the pixel electrode 13 and the drain electrode 10a varies, and the contact resistance of both varies. As a result, the charge due to the original image signal cannot be written to the pixel electrode, and the display quality of the image is lowered.

そこで、図13(b)に示すように、画素電極13の外周端の位置をコンタクトホール12の外側にして、画素電極13がコンタクトホール12の底部全面を覆うようにする手段がとられている。
特開2002−215064号公報 特開2002−49048号公報
Therefore, as shown in FIG. 13B, a means is employed in which the position of the outer peripheral edge of the pixel electrode 13 is outside the contact hole 12 so that the pixel electrode 13 covers the entire bottom surface of the contact hole 12. .
JP 2002-215064 A JP 2002-49048 A

このアクティブマトリクス基板では、画素電極13の外周端の位置がコンタクトホール12の外側にあり、つまり、画素電極13にオーバーラップ部P3を設けることにより、画素電極13とドレイン電極10aとのコンタクト部P4の面積が一定になり、両電極間のコンタクト抵抗の変動が抑止されている。しかしながら、アクティブマトリクス基板の作製では、ある程度の製造プロセス上のばらつきを考慮する必要がある反面、画素の高開口率が求められるので、画素電極13にオーバーラップ部P3を確実に設けることは、困難である。   In this active matrix substrate, the position of the outer peripheral edge of the pixel electrode 13 is outside the contact hole 12, that is, by providing the pixel electrode 13 with the overlap portion P3, the contact portion P4 between the pixel electrode 13 and the drain electrode 10a. The contact area between the two electrodes is suppressed. However, in manufacturing an active matrix substrate, it is necessary to consider a certain degree of variation in the manufacturing process. However, since a high aperture ratio of the pixel is required, it is difficult to reliably provide the overlap portion P3 in the pixel electrode 13. It is.

本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、容易に且つ確実に、スイッチング素子と画素電極とのコンタクト抵抗の変動が抑止される液晶表示素子の製造方法及びそれを用いた液晶表示素子並びに液晶プロジェクタを提供することにある。   The present invention has been made in view of such a point, and an object of the present invention is to provide a method for manufacturing a liquid crystal display element in which variation in contact resistance between a switching element and a pixel electrode is easily and reliably suppressed, and An object of the present invention is to provide a liquid crystal display element and a liquid crystal projector using the same.

本発明の液晶表示素子の製造方法は、マトリクス状に設けられた複数の画素電極と、該複数の画素電極のそれぞれに対応して層間絶縁膜を介してその下層側に設けられ、該層間絶縁膜に形成されたコンタクトホールを介して対応する画素電極に接続されたスイッチング素子と、を備えたアクティブマトリクス基板を有する液晶表示素子を製造する方法であって、基板上にスイッチング素子を形成するステップと、上記スイッチング素子を覆うように層間絶縁膜を形成するステップと、上記層間絶縁膜に上記スイッチング素子に達するコンタクトホールを形成するステップと、上記層間絶縁膜及びコンタクトホールを覆うように画素電極形成用の導電膜を形成するステップと、上記コンタクトホールを埋めるように絶縁層を形成するステップとを備え、上記絶縁層を形成するステップは、上記導電膜を覆うように絶縁被覆膜を形成するステップと、上記絶縁被覆膜を覆うようにレジスト膜を形成するステップと、上記レジスト膜を露光及び現像することにより画素電極形成用マスクを形成するステップと、上記絶縁被覆膜の上記画素電極形成用マスクから露出した部分をエッチングして除去するステップとを含むことを特徴とする。   The method for manufacturing a liquid crystal display element according to the present invention includes a plurality of pixel electrodes provided in a matrix, and provided on the lower layer side through an interlayer insulating film corresponding to each of the plurality of pixel electrodes. A switching element connected to a corresponding pixel electrode through a contact hole formed in a film, and a method of manufacturing a liquid crystal display element having an active matrix substrate, the step of forming the switching element on the substrate Forming an interlayer insulating film so as to cover the switching element; forming a contact hole reaching the switching element in the interlayer insulating film; and forming a pixel electrode so as to cover the interlayer insulating film and the contact hole Forming a conductive film for forming, and forming an insulating layer so as to fill the contact hole; The step of forming the insulating layer includes: forming an insulating coating film so as to cover the conductive film; forming a resist film so as to cover the insulating coating film; and exposing the resist film And a step of forming a pixel electrode forming mask by developing, and a step of etching and removing a portion of the insulating coating film exposed from the pixel electrode forming mask.

上記の製造方法によれば、まず、スイッチング素子を覆うように層間絶縁膜を形成し、次に、その層間絶縁膜にスイッチング素子に達するようなコンタクトホールを形成し、次に、層間絶縁膜及びコンタクトホールを覆うように、画素電極形成用の導電膜を形成し、次に、その導電膜を覆うように、絶縁被覆膜を形成し、次に、その絶縁被覆膜を覆うようにレジスト膜を形成し、次に、そのレジスト膜を露光及び現像することにより画素電極形成用マスクを形成し、次に、絶縁被覆膜の画素電極形成用マスクから露出した部分をエッチングして除去することにより、コンタクトホール内に絶縁被覆膜を残すことができる。これにより、コンタクトホール内に絶縁被覆膜からなる絶縁層を形成することができる。   According to the above manufacturing method, first, an interlayer insulating film is formed so as to cover the switching element, then a contact hole reaching the switching element is formed in the interlayer insulating film, and then the interlayer insulating film and A conductive film for pixel electrode formation is formed so as to cover the contact hole, and then an insulating coating film is formed so as to cover the conductive film, and then a resist is formed so as to cover the insulating coating film. A film is formed, and then the resist film is exposed and developed to form a pixel electrode forming mask, and then the portion of the insulating coating film exposed from the pixel electrode forming mask is removed by etching. As a result, an insulating coating film can be left in the contact hole. Thereby, an insulating layer made of an insulating coating film can be formed in the contact hole.

そのため、導電膜をエッチングする場合、コンタクトホール内の導電膜は、絶縁層に被覆されるのでエッチングされず、導電膜とスイッチング素子との接触面積は、コンタクトホールの底部の面積と略一致して、常に一定になる。これにより、容易に且つ確実に、スイッチング素子と導電膜から形成される画素電極とのコンタクト抵抗の変動が抑止される。   Therefore, when etching the conductive film, the conductive film in the contact hole is not etched because it is covered with the insulating layer, and the contact area between the conductive film and the switching element is substantially the same as the area of the bottom of the contact hole. , Always constant. As a result, fluctuations in contact resistance between the switching element and the pixel electrode formed of the conductive film are easily and reliably suppressed.

上記導電膜の上記画素電極形成用マスクから露出した部分をエッチングして画素電極を形成するステップと、上記画素電極形成用マスクを除去するステップと、をさらに備えてもよい。   Etching a portion of the conductive film exposed from the pixel electrode formation mask to form a pixel electrode, and removing the pixel electrode formation mask may be further included.

上記の製造方法によれば、まず、導電膜の画素電極形成用マスクから露出した部分をエッチングして画素電極を形成し、次に、その画素電極形成用マスクを除去することになる。そのため、導電膜をエッチングして画素電極を形成する際には、コンタクトホール内の導電膜は、絶縁層に被覆されているのでエッチングされず、導電膜とスイッチング素子との接触面積は、コンタクトホールの底部の面積と略一致したままになる。これにより、スイッチング素子と導電膜から形成される画素電極とのコンタクト抵抗の変動が抑止される。   According to the above manufacturing method, first, a portion of the conductive film exposed from the pixel electrode formation mask is etched to form a pixel electrode, and then the pixel electrode formation mask is removed. Therefore, when the pixel electrode is formed by etching the conductive film, the conductive film in the contact hole is not etched because it is covered with the insulating layer, and the contact area between the conductive film and the switching element is the contact hole. It remains approximately the same as the bottom area. As a result, fluctuations in contact resistance between the switching element and the pixel electrode formed from the conductive film are suppressed.

上記絶縁被覆膜を形成するステップで、該絶縁被覆膜を、感光性のない膜としてもよい。   In the step of forming the insulating coating film, the insulating coating film may be a non-photosensitive film.

上記の製造方法によれば、絶縁被覆膜を、感光性のない膜としているので、画素電極形成用マスクを除去する際に、絶縁被覆膜を同時に除去することができる。これにより、工程を増やすことのなく、絶縁被覆膜を除去することができる。   According to the above manufacturing method, since the insulating coating film is a non-photosensitive film, the insulating coating film can be removed at the same time when the pixel electrode forming mask is removed. Thereby, the insulating coating film can be removed without increasing the number of steps.

上記絶縁被覆膜を形成するステップで、該絶縁被覆膜を、塗布法によって形成してもよい。   In the step of forming the insulating coating film, the insulating coating film may be formed by a coating method.

上記の製造方法によれば、絶縁被覆膜を、塗布法によって形成しているので、従来のように、コンタクトホールを埋めるために、絶縁被覆膜の膜厚を厚くする必要がない。これにより、絶縁被覆膜を形成するためにかかるコスト及びエッチングによって不要な部分の絶縁被覆膜を除去するためにかかるコストを抑えることができる。   According to the above manufacturing method, since the insulating coating film is formed by the coating method, it is not necessary to increase the film thickness of the insulating coating film in order to fill the contact hole as in the prior art. Thereby, the cost required for forming the insulating coating film and the cost required for removing the unnecessary insulating coating film by etching can be suppressed.

上記画素電極形成用マスクを形成するステップで、該画素電極形成用マスクを、その外周端が上記コンタクトホールを横切るように形成してもよい。   In the step of forming the pixel electrode forming mask, the pixel electrode forming mask may be formed so that an outer peripheral edge thereof crosses the contact hole.

従来、スイッチング素子と画素電極とのコンタクト抵抗の変動を抑止するために、画素電極を、コンタクトホールの一方端から底部及び他方端に達するように形成すると共に、その他方端から延長されるオーバーラップ部を有するように形成していたが、本発明の製造方法によれば、スイッチング素子と画素電極とのコンタクト抵抗の変動が抑止されると共に、画素電極形成用マスクを、その外周端がコンタクトホールを横切るように形成するので、コンタクトホールの他方端から延長されるオーバーラップ部が形成されない。そのため、導電膜に接続されるスイッチング素子の大きさをオーバーラップ部の分だけ小さくすることができる。これにより、遮光性のスイッチング素子の大きさが小さくなるので、画素の開口率の低下を抑止することができる Conventionally, in order to suppress variation in contact resistance between the switching element and the pixel electrode, the pixel electrode is formed so as to reach the bottom and the other end from one end of the contact hole, and is overlapped from the other end. However, according to the manufacturing method of the present invention, variation in contact resistance between the switching element and the pixel electrode is suppressed, and the pixel electrode forming mask has a contact hole at the outer peripheral end. Therefore, an overlap portion extending from the other end of the contact hole is not formed. Therefore, the size of the switching element connected to the conductive film can be reduced by the overlap portion. Thereby, since the size of the light-shielding switching element is reduced, it is possible to suppress a decrease in the aperture ratio of the pixel .

以上説明したように、本発明の液晶表示素子の製造方法によれば、コンタクトホール内の導電膜上には絶縁層が設けられることになるので、スイッチング素子と画素電極とのコンタクト抵抗の変動が抑止される。   As described above, according to the method for manufacturing a liquid crystal display element of the present invention, since the insulating layer is provided on the conductive film in the contact hole, the contact resistance between the switching element and the pixel electrode varies. Deterred.

以下、本発明の実施形態を図面に基づいて詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

《発明の実施形態1》
以下に、本発明の実施形態1に係る液晶表示素子について説明を行う。
Embodiment 1 of the Invention
The liquid crystal display element according to Embodiment 1 of the present invention will be described below.

図1は、本発明の実施形態1に係る液晶表示素子100の断面構造を示す。図2は、液晶表示素子100を構成するアクティブマトリクス基板50aの平面構造を示す。なお、図1は、図2中の断面C−C’における断面模式図である。   FIG. 1 shows a cross-sectional structure of a liquid crystal display element 100 according to Embodiment 1 of the present invention. FIG. 2 shows a planar structure of an active matrix substrate 50a constituting the liquid crystal display element 100. 1 is a schematic cross-sectional view taken along a cross-section C-C ′ in FIG. 2.

この液晶表示素子100は、アクティブマトリクス基板50と、アクティブマトリクス基板50に対向するように設けられた対向基板60と、それら両基板50及び60の間に挟持されるように設けられた液晶層70と、を備えている。   The liquid crystal display element 100 includes an active matrix substrate 50, a counter substrate 60 provided so as to face the active matrix substrate 50, and a liquid crystal layer 70 provided so as to be sandwiched between the two substrates 50 and 60. And.

アクティブマトリクス基板50は、相互に並行に延びるように設けられた複数の走査配線6と、それらの走査配線6に直交する方向に相互に並行に延びるように設けられた複数の信号配線10と、走査配線6及び信号配線10の各々の交差部分付近に設けられたTFT22と、各TFT22に対応して一対の走査配線6及び信号配線10で囲まれる表示領域に設けられた画素電極13と、走査配線6と相互に並行に延びるように設けられた複数の容量線6bと、を有する。   The active matrix substrate 50 includes a plurality of scanning wirings 6 provided so as to extend in parallel with each other, a plurality of signal wirings 10 provided so as to extend in parallel with each other in a direction orthogonal to the scanning wirings 6, and A TFT 22 provided near the intersection of each of the scanning wiring 6 and the signal wiring 10, a pixel electrode 13 provided in a display area surrounded by the pair of scanning wirings 6 and the signal wiring 10 corresponding to each TFT 22, and scanning And a plurality of capacitance lines 6b provided so as to extend in parallel with each other.

また、アクティブマトリクス基板50は、絶縁基板1上に、下部絶縁膜3、ゲート絶縁膜5、第1層間絶縁膜8及び第2層間絶縁膜11が順に積層された多層積層構造となっている。   The active matrix substrate 50 has a multilayer laminated structure in which the lower insulating film 3, the gate insulating film 5, the first interlayer insulating film 8, and the second interlayer insulating film 11 are sequentially stacked on the insulating substrate 1.

絶縁基板1と下部絶縁膜3との層間には、下部遮光膜2が設けられている。この下部遮光膜2は、後述するTFT22のチャネル領域4aへ絶縁基板1から入射する光を遮断して、光によるリーク電流の発生を抑止するものである。   A lower light shielding film 2 is provided between the insulating substrate 1 and the lower insulating film 3. The lower light-shielding film 2 blocks light incident from the insulating substrate 1 into a channel region 4a of the TFT 22 described later, and suppresses the generation of leakage current due to light.

下部絶縁膜3とゲート絶縁膜5との層間には、TFT22を構成する半導体膜4が設けられている。この半導体膜4は、後述するゲート電極6aの対応部分にチャネル領域4aを、そのチャネル領域4aの両側にLDD領域4bを、そのLDD領域4bの外側にソース電極領域4c及びドレイン電極領域4dを、それぞれ有している。さらに、ドレイン電極領域4dの容量線6bと対向する部分は補助容量電極となっている。   A semiconductor film 4 constituting the TFT 22 is provided between the lower insulating film 3 and the gate insulating film 5. The semiconductor film 4 has a channel region 4a corresponding to a gate electrode 6a described later, an LDD region 4b on both sides of the channel region 4a, a source electrode region 4c and a drain electrode region 4d outside the LDD region 4b, Each has. Further, a portion of the drain electrode region 4d facing the capacitor line 6b is an auxiliary capacitor electrode.

ゲート絶縁膜5と第1層間絶縁膜8との層間には、走査配線6及び容量線6bが設けられている。この走査配線6は、各TFT22に対応して信号配線10の延びる方向に突出したゲート電極6aを有している。そして、容量線6bは、信号配線10に重なるように突出部を有しており、ゲート絶縁膜5を介して補助容量電極と共に、補助容量を構成している。   Between the gate insulating film 5 and the first interlayer insulating film 8, a scanning wiring 6 and a capacitor line 6b are provided. The scanning wiring 6 has a gate electrode 6 a that protrudes in the extending direction of the signal wiring 10 corresponding to each TFT 22. The capacitor line 6 b has a protruding portion so as to overlap the signal wiring 10, and constitutes an auxiliary capacitor together with the auxiliary capacitor electrode via the gate insulating film 5.

第1層間絶縁膜8と第2層間絶縁膜11との層間には、ソース電極領域4cに第1コンタクトホール9aを介して接続された信号配線10と、ドレイン電極領域4dに第2コンタクトホール9bを介して接続されたドレイン電極10aとが設けられている。   Between the first interlayer insulating film 8 and the second interlayer insulating film 11, the signal wiring 10 connected to the source electrode region 4c through the first contact hole 9a and the second contact hole 9b to the drain electrode region 4d are provided. And a drain electrode 10a connected to each other.

第2層間絶縁膜11上には、ドレイン電極10aに第3コンタクトホール12を介して接続された画素電極13が設けられ、その画素電極13上には、配向膜16が設けられている。   A pixel electrode 13 connected to the drain electrode 10 a through the third contact hole 12 is provided on the second interlayer insulating film 11, and an alignment film 16 is provided on the pixel electrode 13.

対向基板60は、絶縁基板1’上に、カラーフィルタ層(不図示)、ブラックマトリクス(不図示)、オーバコート層(不図示)、共通電極17及び配向膜16’が順に積層された多層積層構造になっている。   The counter substrate 60 is a multilayer stack in which a color filter layer (not shown), a black matrix (not shown), an overcoat layer (not shown), a common electrode 17 and an alignment film 16 ′ are sequentially stacked on an insulating substrate 1 ′. It has a structure.

液晶層70は、電気光学特性を有するネマチック液晶材料から構成されている。   The liquid crystal layer 70 is made of a nematic liquid crystal material having electro-optical characteristics.

この液晶表示素子100は、各画素電極13ごとに1つの画素が構成されており、各画素において、走査配線6からゲート信号が送られてTFT22をオン状態になったときに、信号配線10からソース信号が送られてソース電極領域4c及びドレイン電極領域4dを介して、画素電極22に所定の電荷を書き込まれ、画素電極13と共通電極17との間で電位差が生じることになり、液晶層70からなる液晶容量及び補助容量に所定の電圧が印加されるように構成されている。そして、その印加電圧によって液晶層70の液晶分子の配向状態を変えることにより、外部から入射する光の透過率を調整して画像が表示される。   In the liquid crystal display element 100, one pixel is formed for each pixel electrode 13. When a gate signal is sent from the scanning wiring 6 and the TFT 22 is turned on in each pixel, the signal wiring 10 A source signal is sent and a predetermined charge is written into the pixel electrode 22 via the source electrode region 4c and the drain electrode region 4d, and a potential difference is generated between the pixel electrode 13 and the common electrode 17, and the liquid crystal layer A predetermined voltage is applied to the liquid crystal capacitor 70 and the auxiliary capacitor 70. Then, by changing the alignment state of the liquid crystal molecules of the liquid crystal layer 70 according to the applied voltage, the transmittance of light incident from the outside is adjusted to display an image.

次に、本発明の実施形態1に係る液晶表示素子の製造方法について、説明する。   Next, a manufacturing method of the liquid crystal display element according to Embodiment 1 of the present invention will be described.

<アクティブマトリクス基板作成工程>
ここでは、本発明の特徴であるアクティブマトリクス基板50aの作製方法について、図3、図4、図5及び図6を用いて説明する。
<Active matrix substrate creation process>
Here, a method for manufacturing the active matrix substrate 50a, which is a feature of the present invention, will be described with reference to FIGS. 3, 4, 5, and 6. FIG.

図3は、図2のアクティブマトリクス基板50aのB−B’断面における作製工程の前半のフローを示す。図4は、同じく作製工程の後半のフローを示す。   FIG. 3 shows a flow of the first half of the manufacturing process in the B-B ′ cross section of the active matrix substrate 50 a of FIG. 2. FIG. 4 shows a flow in the latter half of the production process.

図5は、図2のアクティブマトリクス基板50aのC−C’断面における作製工程の前半のフローを示す。図6は、同じく作製工程の後半のフローを示す。   FIG. 5 shows a flow of the first half of the manufacturing process in the C-C ′ cross section of the active matrix substrate 50 a of FIG. 2. FIG. 6 shows a flow in the latter half of the manufacturing process.

なお、図中の括弧内のアルファベットは、作製工程における段階を示しており、相互に対応する図3と図5との間、又は、図4と図6との間で、括弧内のアルファベットが同じ場合、その両者は作製工程中の同じ段階を示している。例えば、図3(b)は、図5(b)と同じ段階であり、図4(c)は、図6(c)と同じ段階である。   In addition, the alphabet in the parenthesis in the figure indicates a stage in the manufacturing process, and the alphabet in the parenthesis is between FIG. 3 and FIG. 5 corresponding to each other or between FIG. 4 and FIG. If the same, both indicate the same stage in the fabrication process. For example, FIG. 3B is the same stage as FIG. 5B, and FIG. 4C is the same stage as FIG. 6C.

まず、石英ガラス等の絶縁基板1上に、CVD(Chemical Vapor Deposition)法により、リン(P)がドープされたポリシリコン膜(厚さ100nm程度)及びタングステンシリサイド膜(厚さ100nm程度)を順に成膜した後、フォトリソグラフィ技術(Photo Engraving Process、以下、「PEP技術」と称する)によりパターン形成して下部遮光膜2を形成する。   First, a polysilicon film (thickness of about 100 nm) doped with phosphorus (P) and a tungsten silicide film (thickness of about 100 nm) are sequentially formed on an insulating substrate 1 such as quartz glass by a CVD (Chemical Vapor Deposition) method. After the film formation, the lower light-shielding film 2 is formed by pattern formation by a photolithography technique (Photo Engraving Process, hereinafter referred to as “PEP technique”).

次いで、ゲート線2上の基板全体に、CVD法により、シリコン酸化膜(厚さ400nm程度)を成膜し、下部絶縁膜3を形成する。   Next, a silicon oxide film (having a thickness of about 400 nm) is formed on the entire substrate on the gate line 2 by the CVD method, and the lower insulating film 3 is formed.

次いで、下部絶縁膜3上に、CVD法により、ポリシリコン膜(厚さ40nm程度)を成膜し、PEP技術によりパターン形成した後に、リン(P)を3×1015cm−2程度注入して図3(a)及び図5(a)に示すように半導体膜4を形成する。さらに、TFT22のしきい値電圧を調整するために、不純物イオンを注入してもよい。 Next, a polysilicon film (thickness of about 40 nm) is formed on the lower insulating film 3 by the CVD method, and after pattern formation by the PEP technique, phosphorus (P) is implanted at about 3 × 10 15 cm −2. As shown in FIGS. 3A and 5A, the semiconductor film 4 is formed. Further, impurity ions may be implanted to adjust the threshold voltage of the TFT 22.

次いで、半導体膜4上の基板全体に、CVD法により、シリコン酸化膜(厚さ100nm程度)を成膜してゲート絶縁膜5を形成する。なお、このゲート絶縁膜5は、上述のCVD法の他に、シリコン膜を酸化させる方法、又は、それらの両方の方法を用いて形成されてもよい。   Next, a silicon oxide film (having a thickness of about 100 nm) is formed on the entire substrate on the semiconductor film 4 by a CVD method to form the gate insulating film 5. The gate insulating film 5 may be formed by using a method of oxidizing a silicon film, or both methods in addition to the above-described CVD method.

次いで、ゲート絶縁膜5上に、CVD法により、リン(P)がドープされたポリシリコン膜(厚さ150nm程度)及びタングステンシリサイド膜(厚さ150nm程度)を順に成膜した後、PEP技術によりパターン形成して図3(b)及び図5(b)に示すように走査配線6、ゲート電極6a及び容量線6bを形成する。   Next, a polysilicon film (thickness of about 150 nm) doped with phosphorus (P) and a tungsten silicide film (thickness of about 150 nm) are sequentially formed on the gate insulating film 5 by the CVD method, and then by the PEP technique. A pattern is formed to form the scanning wiring 6, the gate electrode 6a, and the capacitor line 6b as shown in FIGS. 3 (b) and 5 (b).

次いで、ゲート電極6aをマスクとして半導体膜4にリンを1×1013cm−2程度注入する。 Next, about 1 × 10 13 cm −2 is implanted into the semiconductor film 4 using the gate electrode 6a as a mask.

次いで、図5(c)に示すように、ゲート電極6aを覆うように第1レジスト7を塗布し、その第1レジスト7をマスクとしてリンを3×1015cm−2程度注入する。これらのリンの注入により、半導体膜4のゲート電極6aの下層側に対応する部分にはチャネル領域4aが、その外側の第1レジスト7に被覆されている部分には相対的に少量のリンを注入したLDD領域4bが、そのLDD領域4bの両側には、相対的に多量のリンを注入したソース電極領域4c及びドレイン電極領域4dが、それぞれ形成される。 Next, as shown in FIG. 5C, a first resist 7 is applied so as to cover the gate electrode 6a, and phosphorus is implanted at about 3 × 10 15 cm −2 using the first resist 7 as a mask. By the implantation of these phosphorus, the channel region 4a is formed in the portion corresponding to the lower layer side of the gate electrode 6a of the semiconductor film 4, and a relatively small amount of phosphorus is applied to the portion covered with the first resist 7 outside thereof. In the implanted LDD region 4b, a source electrode region 4c and a drain electrode region 4d into which a relatively large amount of phosphorus is implanted are formed on both sides of the LDD region 4b.

次いで、第1レジスト7を除去した後、走査配線6、ゲート電極6a及び容量線6b上の基板全体に、CVD法により、シリコン酸化膜(厚さ400nm程度)を成膜し第1層間絶縁膜8を形成する。   Next, after removing the first resist 7, a silicon oxide film (having a thickness of about 400 nm) is formed by CVD on the entire substrate on the scanning wiring 6, the gate electrode 6a, and the capacitor line 6b. 8 is formed.

次いで、第1層間絶縁膜8のソース電極領域4c及びドレイン電極領域4dに対応する部分をエッチング除去し、第1コンタクトホール9a及び第2コンタクトホール9bをそれぞれ形成する。   Next, portions of the first interlayer insulating film 8 corresponding to the source electrode region 4c and the drain electrode region 4d are removed by etching to form a first contact hole 9a and a second contact hole 9b, respectively.

次いで、第1層間絶縁膜8上の基板全体に、CVD法により、チタン/タングステン膜(厚さ150nm程度)、アルミニウム膜(厚さ400nm程度)及びチタン/タングステン膜(厚さ100nm程度)を順に成膜した後、PEP技術によりパターン形成し、信号配線10及びドレイン電極10aを形成する。これにより、信号配線10が第1コンタクトホール9aを介してソース電極領域4cに接続されると共に、ドレイン電極10aが第2コンタクトホール9bを介してドレイン電極領域4dに接続される。   Next, a titanium / tungsten film (thickness of about 150 nm), an aluminum film (thickness of about 400 nm), and a titanium / tungsten film (thickness of about 100 nm) are sequentially formed on the entire substrate on the first interlayer insulating film 8 by CVD. After the film formation, a pattern is formed by the PEP technique to form the signal wiring 10 and the drain electrode 10a. Thereby, the signal line 10 is connected to the source electrode region 4c through the first contact hole 9a, and the drain electrode 10a is connected to the drain electrode region 4d through the second contact hole 9b.

次いで、信号配線10及びドレイン電極10a上の基板全体に、CVD法により、シリコン窒化膜(厚さ100nm程度)及びシリコン酸化膜(厚さ400nm程度)を順に成膜して、図3(d)及び図5(d)に示すように、第2層間絶縁膜11を形成し、水素化処理を行う。なお、必要に応じて、第2層間絶縁膜11の膜内に、遮光膜、補助容量膜、電界遮蔽膜等の膜を形成してもよい。   Next, a silicon nitride film (thickness of about 100 nm) and a silicon oxide film (thickness of about 400 nm) are sequentially formed by CVD on the entire substrate on the signal wiring 10 and the drain electrode 10a, and FIG. And as shown in FIG.5 (d), the 2nd interlayer insulation film 11 is formed and a hydrogenation process is performed. If necessary, a film such as a light shielding film, an auxiliary capacitance film, or an electric field shielding film may be formed in the film of the second interlayer insulating film 11.

次いで、第2層間絶縁膜11の表面をCMP(Chemical Mechanical Polishing)処理により平坦化する。例えば、CMP処理により、ドレイン電極10a上の第2層間絶縁膜11の膜厚を400nm程度にする。   Next, the surface of the second interlayer insulating film 11 is planarized by a CMP (Chemical Mechanical Polishing) process. For example, the film thickness of the second interlayer insulating film 11 on the drain electrode 10a is set to about 400 nm by CMP processing.

次いで、第2層間絶縁膜11のドレイン電極10aに対応する部分をエッチング除去し、第3コンタクトホール12を形成する。   Next, a portion of the second interlayer insulating film 11 corresponding to the drain electrode 10a is removed by etching, and a third contact hole 12 is formed.

次いで、第2層間絶縁膜11上の基板全体に、導電膜として、ITO(Indium Tin Oxide)膜を厚さ120nm程度で成膜し、図3(e)及び図5(e)に示すように、透明導電膜13aを形成する。   Next, an ITO (Indium Tin Oxide) film having a thickness of about 120 nm is formed as a conductive film on the entire substrate on the second interlayer insulating film 11, as shown in FIGS. 3 (e) and 5 (e). Then, the transparent conductive film 13a is formed.

次いで、透明導電膜13a上の基板全体に、塗布法により、絶縁被覆膜14a(厚さ500nm程度)を成膜する。この絶縁被覆膜14aは、感光性のないレジスト膜である。   Next, an insulating coating film 14a (about 500 nm thick) is formed on the entire substrate on the transparent conductive film 13a by a coating method. This insulating coating film 14a is a resist film having no photosensitivity.

次いで、絶縁被覆膜14a上の基板全体に、塗布法により、感光性のあるレジスト膜(厚さ1000nm程度)を成膜し、その外周端が第3コンタクトホール12を横切るようにPEP技術によりパターン形成し、図4(a)及び図6(a)に示すように、画素電極形成用マスク15を形成する。   Next, a photosensitive resist film (thickness of about 1000 nm) is formed on the entire substrate on the insulating coating film 14a by a coating method, and the outer peripheral edge thereof crosses the third contact hole 12 by the PEP technique. A pattern is formed, and a pixel electrode forming mask 15 is formed as shown in FIGS. 4 (a) and 6 (a).

このとき、第3コンタクトホール12は、感光性のないレジスト膜からなる絶縁被覆膜14aで埋まっているので、第3コンタクトホール12内の絶縁被覆膜14aはパターン形成されない。   At this time, since the third contact hole 12 is filled with the insulating coating film 14a made of a resist film having no photosensitivity, the insulating coating film 14a in the third contact hole 12 is not patterned.

次いで、画素電極形成用マスク15をマスクとして、異方性ドライエッチングにより、図4(b)及び図6(b)に示すように、絶縁被覆膜14aの露出部分をエッチング除去し、絶縁被覆層14を形成する。   Next, using the pixel electrode forming mask 15 as a mask, the exposed portion of the insulating coating film 14a is etched away by anisotropic dry etching, as shown in FIGS. Layer 14 is formed.

次いで、画素電極形成用マスク15及び絶縁被覆層14をマスクとして、透明導電膜13aをエッチングし、図4(c)及び図6(c)に示すように、画素電極13を形成する。   Next, the transparent conductive film 13a is etched using the pixel electrode formation mask 15 and the insulating coating layer 14 as a mask to form the pixel electrode 13 as shown in FIGS. 4C and 6C.

このとき、第3コンタクトホール12内の透明導電膜13aは、絶縁被覆層14によって被覆されているので、エッチングされない。これにより、透明導電膜13aとドレイン電極10aとの接触面積は、第3コンタクトホール12の底部の面積と略一致して、常に一定になるので、透明導電膜13aから形成される画素電極とドレイン電極10aとのコンタクト抵抗の変動が抑止される。   At this time, since the transparent conductive film 13a in the third contact hole 12 is covered with the insulating coating layer 14, it is not etched. As a result, the contact area between the transparent conductive film 13a and the drain electrode 10a is substantially the same as the area of the bottom of the third contact hole 12 and is always constant. Therefore, the pixel electrode and drain formed from the transparent conductive film 13a are constant. Variation in contact resistance with the electrode 10a is suppressed.

なお、絶縁被覆膜14aの表面は、図4(a)及び図6(a)に示すように略平坦に形成された状態が好ましいが、図7(a)に示すような第3コンタクトホール12の対応部分が少々凹んだ状態でもよい。この場合、絶縁被覆膜14aをエッチング除去する際に、第3コンタクトホール12の底部に絶縁被覆膜14aを残すために、図7(b)に示すように、絶縁被覆膜14aのコンタクトホール12内の膜厚Tbを、コンタクトホール12外の膜厚Taより厚くする必要がある。   The surface of the insulating coating film 14a is preferably substantially flat as shown in FIGS. 4 (a) and 6 (a), but the third contact hole as shown in FIG. 7 (a). The 12 corresponding portions may be slightly recessed. In this case, in order to leave the insulating coating film 14a at the bottom of the third contact hole 12 when the insulating coating film 14a is removed by etching, as shown in FIG. It is necessary to make the film thickness Tb in the hole 12 thicker than the film thickness Ta outside the contact hole 12.

次いで、画素電極形成用マスク15及び絶縁被覆層14を除去して、図4(d)及び図6(d)に示すようなアクティブマトリクス基板50aが作製される。   Next, the pixel electrode forming mask 15 and the insulating coating layer 14 are removed, and an active matrix substrate 50a as shown in FIGS. 4D and 6D is manufactured.

このとき、画素電極形成用マスク15及び絶縁被覆層14は、共にレジストであるので、O2プラズマ処理、又は、レジスト剥離液を用いることで、同時に除去することができる。これにより、絶縁被覆層14を除去するために工程を増やす必要がない。   At this time, since the pixel electrode forming mask 15 and the insulating coating layer 14 are both resists, they can be simultaneously removed by using O 2 plasma treatment or resist stripping solution. Thereby, it is not necessary to increase the number of steps in order to remove the insulating coating layer 14.

さらに、印刷法により、ポリイミド系樹脂の薄膜を成膜した後、ラビング法により、その表面に配向処理を施し配向膜19を形成する。   Further, after a polyimide resin thin film is formed by a printing method, an alignment treatment is performed on the surface by a rubbing method to form an alignment film 19.

以上のようにして、本発明を構成するアクティブマトリクス基板50を作製することができる。   As described above, the active matrix substrate 50 constituting the present invention can be manufactured.

また、本実施形態1では、絶縁被覆層14として感光性のないレジスト膜を用いているが、感光性のないSOG(Spin on Glass)膜や樹脂膜(例えば、ポリイミド樹脂やアクリル樹脂)を用いることが可能である。その場合、画素電極形成用マスク15の除去と同時に、絶縁被覆層14を除去することができず、別工程で絶縁被覆層14の除去を行う必要があるが、その別工程において、第3コンタクトホール12内の絶縁被覆層14を残して、後述の実施形態2の図8(d)及び図9(d)に示すように、絶縁層14’を形成することも有効である。なお、その有効性については、実施形態2において説明する。   In the first embodiment, a resist film having no photosensitivity is used as the insulating coating layer 14, but a non-photosensitive SOG (Spin on Glass) film or a resin film (for example, a polyimide resin or an acrylic resin) is used. It is possible. In that case, the insulating coating layer 14 cannot be removed simultaneously with the removal of the pixel electrode forming mask 15, and it is necessary to remove the insulating coating layer 14 in a separate process. It is also effective to leave the insulating coating layer 14 in the hole 12 and form an insulating layer 14 'as shown in FIGS. 8D and 9D of the second embodiment described later. The effectiveness will be described in the second embodiment.

<対向基板作製工程>
絶縁基板1’上に、クロム薄膜を厚さ100nm程度で成膜した後、PEP技術によりパターン形成してブラックマトリクスを形成する。
<Opposite substrate manufacturing process>
A chromium thin film having a thickness of about 100 nm is formed on the insulating substrate 1 ′, and then a pattern is formed by the PEP technique to form a black matrix.

次いで、ブラックマトリクス間のそれぞれに、2μm程度の厚さで、赤、緑及び青の何れかの着色層をパターン形成してカラーフィルタ層を形成する。   Next, a color filter layer is formed by patterning any one of red, green and blue colored layers with a thickness of about 2 μm between the black matrices.

次いで、カラーフィルタ層上の基板全体に、1μm程度の厚さでアクリル樹脂を塗布してオーバコート層を形成する。   Next, an acrylic resin is applied to the entire substrate on the color filter layer with a thickness of about 1 μm to form an overcoat layer.

次いで、オーバコート層上の基板全体に、ITO(Indium Tin Oxide)膜を厚さ100nm程度で成膜して共通電極17を形成する。   Next, a common electrode 17 is formed by forming an ITO (Indium Tin Oxide) film with a thickness of about 100 nm on the entire substrate on the overcoat layer.

次いで、印刷法により、ポリイミド系樹脂の薄膜を成膜した後、ラビング法により、その表面に配向処理を施し配向膜16’を形成する。   Next, after a thin film of polyimide resin is formed by a printing method, an alignment treatment is performed on the surface by a rubbing method to form an alignment film 16 '.

以上のようにして、本発明を構成する対向基板60を作製することができる。   As described above, the counter substrate 60 constituting the present invention can be manufactured.

<液晶表示素子製造工程>
アクティブマトリクス基板50上に印刷法により、熱硬化性樹脂からなるシール部を形成し、対向基板60を貼り合わせた後、両基板50及び60間に減圧法により液晶材料を注入して封止し、液晶層70を形成する。
<Liquid crystal display element manufacturing process>
A seal portion made of a thermosetting resin is formed on the active matrix substrate 50 by a printing method, and a counter substrate 60 is bonded together, and then a liquid crystal material is injected between the substrates 50 and 60 by a decompression method and sealed. Then, the liquid crystal layer 70 is formed.

以上のようにして、本発明の液晶表示素子100を製造することができる。   As described above, the liquid crystal display element 100 of the present invention can be manufactured.

以上説明したように本発明の製造方法によれば、透明導電膜13aをエッチングして画素電極13を形成する際に、第3コンタクトホール12内の透明導電膜13a上には絶縁被覆層14が設けられることになる。そのため、第3コンタクトホール12内の透明導電膜13aは、絶縁被覆層14によって被覆されるのでエッチングされず、透明導電膜13aとTFT22のドレイン電極10aとの接触面積は、第3コンタクトホール12の底部の面積と略一致して、常に一定になる。これにより、TFT22のドレイン電極10aと透明導電膜13aから形成される画素電極13とのコンタクト抵抗の変動が抑止される。   As described above, according to the manufacturing method of the present invention, when the pixel electrode 13 is formed by etching the transparent conductive film 13a, the insulating coating layer 14 is formed on the transparent conductive film 13a in the third contact hole 12. Will be provided. Therefore, the transparent conductive film 13a in the third contact hole 12 is not etched because it is covered with the insulating coating layer 14, and the contact area between the transparent conductive film 13a and the drain electrode 10a of the TFT 22 is equal to that of the third contact hole 12. It is almost the same as the bottom area and is always constant. Thereby, fluctuations in contact resistance between the drain electrode 10a of the TFT 22 and the pixel electrode 13 formed from the transparent conductive film 13a are suppressed.

また、TFT22のドレイン電極10aと画素電極13とのコンタクト抵抗の変動が抑止されると共に、画素電極形成用マスク15を、その外周端が第3コンタクトホール12を横切るように形成するので、従来、TFTのドレイン電極10aと画素電極13とのコンタクト抵抗の変動を抑止するために必要だったコンタクトホール12の他方端から延長されるオーバーラップ部P3が形成されない。そのため、透明導電膜13aに接続されるTFT22の大きさをオーバーラップ部の分だけ小さくすることができる。これにより、遮光性のTFT22(ドレイン電極10a)の大きさが小さくなるので、画素の開口率の低下を抑止することができる。   In addition, the variation in contact resistance between the drain electrode 10a of the TFT 22 and the pixel electrode 13 is suppressed, and the pixel electrode forming mask 15 is formed so that the outer peripheral edge thereof crosses the third contact hole 12. The overlap portion P3 extending from the other end of the contact hole 12 that is necessary to suppress the variation in contact resistance between the drain electrode 10a of the TFT and the pixel electrode 13 is not formed. Therefore, the size of the TFT 22 connected to the transparent conductive film 13a can be reduced by the overlap portion. Thereby, since the size of the light-shielding TFT 22 (drain electrode 10a) is reduced, it is possible to suppress a decrease in the aperture ratio of the pixel.

図11は、本発明の液晶プロジェクタ200の概略構成図である。   FIG. 11 is a schematic configuration diagram of a liquid crystal projector 200 of the present invention.

この液晶プロジェクタ200は、リフレクター25と、光源26と、集光レンズ27、本発明の液晶表示素子100と、投写レンズ28と、スクリーン29と、を備えている。   The liquid crystal projector 200 includes a reflector 25, a light source 26, a condenser lens 27, the liquid crystal display element 100 of the present invention, a projection lens 28, and a screen 29.

リフレクター25は、その表面に反射膜が設けられ、光源26から出た光を効率よく集めて集光レンズ27に入れるものである。   The reflector 25 is provided with a reflective film on the surface thereof, and efficiently collects the light emitted from the light source 26 and puts it in the condenser lens 27.

この液晶プロジェクタ200は、画像を表示する際には、光源26から出た光を集光レンズ27を介して液晶表示素子100に入れて、上述のように液晶表示素子100によって画像を作り出して、その画像を投写レンズ28を介してスクリーン29に投影することにより、その拡大された画像がスクリーン29上に表示するように構成されている。   When the liquid crystal projector 200 displays an image, the light emitted from the light source 26 is put into the liquid crystal display element 100 via the condenser lens 27, and the liquid crystal display element 100 creates an image as described above. The enlarged image is displayed on the screen 29 by projecting the image onto the screen 29 via the projection lens 28.

なお、本実施形態では、液晶プロジェクタ200として単板式の液晶プロジェクタを例示しているが、カラーフィルタ層を除いて液晶表示素子100を構成すれば、3板式の液晶プロジェクタにも適用することができる。   In the present embodiment, a single-plate type liquid crystal projector is illustrated as the liquid crystal projector 200. However, if the liquid crystal display element 100 is configured except for the color filter layer, the present invention can also be applied to a three-plate type liquid crystal projector. .

この液晶プロジェクタ200は、本発明の液晶表示素子100により構成されているので、各画素当たりの面積が小さく、大光量下に使用される場合においても、高い表示品位を有することになる。   Since the liquid crystal projector 200 is constituted by the liquid crystal display element 100 of the present invention, the area per pixel is small, and the display quality is high even when used under a large amount of light.

《発明の実施形態2》
以下に本発明の実施形態2に係る液晶表示素子について説明を行う。
<< Embodiment 2 of the Invention >>
The liquid crystal display element according to Embodiment 2 of the present invention will be described below.

本発明の実施形態2に係る液晶表示素子の構成については、実施形態1と実質的に同一であるので、その説明を省略する。   Since the configuration of the liquid crystal display element according to the second embodiment of the present invention is substantially the same as that of the first embodiment, the description thereof is omitted.

次に、本発明の実施形態2に係る液晶表示素子の製造方法について、説明する。   Next, a method for manufacturing a liquid crystal display element according to Embodiment 2 of the present invention will be described.

<アクティブマトリクス基板作成工程>
ここでは、本発明の特徴であるアクティブマトリクス基板50bの作製方法について、図8及び図9を用いて説明する。
<Active matrix substrate creation process>
Here, a manufacturing method of the active matrix substrate 50b which is a feature of the present invention will be described with reference to FIGS.

図8は、図2のアクティブマトリクス基板50aのB−B’断面に対応する製造工程の後半のフローを示す。図9は、図2のアクティブマトリクス基板50aのC−C’断面に対応する製造工程の後半のフローを示す。   FIG. 8 shows a flow in the latter half of the manufacturing process corresponding to the B-B ′ cross section of the active matrix substrate 50 a of FIG. 2. FIG. 9 shows a flow of the latter half of the manufacturing process corresponding to the C-C ′ cross section of the active matrix substrate 50 a of FIG. 2.

このアクティブマトリクス基板の作製方法の前半の工程は、実施形態1で使用した図3及び図5に示す工程と同様である。つまり、図3(e)に示す工程の後には、図8(a)に示す工程が続き、図5(e)に示す工程の後には、図9(a)に示す工程が続くことになる。そのため、その前半の工程の詳細な説明は省略する。   The first half of the manufacturing method of the active matrix substrate is the same as the steps shown in FIGS. 3 and 5 used in the first embodiment. That is, the process shown in FIG. 8A follows the process shown in FIG. 3E, and the process shown in FIG. 9A follows the process shown in FIG. . Therefore, detailed description of the first half process is omitted.

なお、実施形態1と同様に図中の括弧内のアルファベットは、製造工程における段階を示しており、相互に対応する図8と図9との間で、括弧内のアルファベットが同じなら、両者は製造工程中の同じ段階を示している。   As in the first embodiment, the alphabets in parentheses in the figure indicate stages in the manufacturing process. If the alphabets in parentheses are the same between FIGS. 8 and 9 corresponding to each other, It shows the same stage in the manufacturing process.

まず、図3(e)及び図5(e)に示すアクティブマトリクス基板中間体を準備する。   First, an active matrix substrate intermediate shown in FIGS. 3E and 5E is prepared.

次いで、透明導電膜13a上の基板全体に、塗布法としてスピンコート法を用いて、SOG膜を塗布した後、熱処理して、図8(a)及び図9(a)に示すように、絶縁被覆膜14a(厚さ500nm程度)を成膜する。   Next, an SOG film is applied to the entire substrate on the transparent conductive film 13a by using a spin coating method as a coating method, and then heat-treated, as shown in FIGS. 8A and 9A. A coating film 14a (thickness of about 500 nm) is formed.

次いで、第3コンタクトホール12を埋めた部分を残すように絶縁被覆膜14aを、図8(b)及び図9(b)に示すように、エッチング除去(エッチバック)する。   Next, the insulating coating film 14a is etched away (etched back) as shown in FIGS. 8B and 9B so as to leave a portion where the third contact hole 12 is buried.

次いで、絶縁被覆膜14a上の基板全体に、塗布法により、感光性のあるレジスト膜(厚さ1000nm程度)を成膜し、その外周端が第3コンタクトホール12を横切るようにPEP技術によりパターン形成し、図8(c)及び図9(c)に示すように、画素電極形成用マスク15を形成する。   Next, a photosensitive resist film (thickness of about 1000 nm) is formed on the entire substrate on the insulating coating film 14a by a coating method, and the outer peripheral edge thereof crosses the third contact hole 12 by the PEP technique. A pattern is formed, and as shown in FIGS. 8C and 9C, a pixel electrode forming mask 15 is formed.

次いで、画素電極形成用マスク15をマスクとして、透明導電膜13aをエッチングし、画素電極13を形成する。   Next, the transparent conductive film 13 a is etched using the pixel electrode formation mask 15 as a mask to form the pixel electrode 13.

次いで、画素電極形成用マスク15を除去して、図8(d)及び図9(d)に示すように、第3コンタクトホール12内に絶縁層14’が設けられたアクティブマトリクス基板50bが作製される。   Next, the pixel electrode formation mask 15 is removed, and as shown in FIGS. 8D and 9D, an active matrix substrate 50b in which an insulating layer 14 ′ is provided in the third contact hole 12 is manufactured. Is done.

次いで、印刷法により、ポリイミド系樹脂の薄膜を成膜した後、ラビング法により、その表面に配向処理を施し配向膜19を形成する。   Next, after a polyimide resin thin film is formed by a printing method, an alignment treatment is performed on the surface by a rubbing method to form an alignment film 19.

以上のようにして、本発明を構成するアクティブマトリクス基板を作製することができる。   As described above, the active matrix substrate constituting the present invention can be manufactured.

<対向基板作製工程>
対向基板作製工程については、実施形態1と実質的に同一であるので、その説明を省略する。
<Opposite substrate manufacturing process>
Since the counter substrate manufacturing process is substantially the same as that of the first embodiment, the description thereof is omitted.

<液晶表示素子製造工程>
液晶表示素子製造工程については、実施形態1と実質的に同一であるので、その説明を省略する。
<Liquid crystal display element manufacturing process>
Since the liquid crystal display element manufacturing process is substantially the same as that of the first embodiment, the description thereof is omitted.

以上のようにして、本発明の液晶表示素子を製造することができる。   As described above, the liquid crystal display element of the present invention can be manufactured.

以上説明したように本発明の製造方法によれば、透明導電膜13aをエッチングして画素電極13を形成する際に、第3コンタクトホール12内の透明導電膜13a上には絶縁層14’が設けられることになる。そのため、第3コンタクトホール12内の透明導電膜13aは、絶縁層14’によって被覆されるのでエッチングされず、透明導電膜13aとTFT22のドレイン電極10aとの接触面積は、第3コンタクトホール12の底部の面積と略一致して、常に一定になる。これにより、TFT22のドレイン電極10aと透明導電膜13aから形成される画素電極13とのコンタクト抵抗の変動が抑止される。   As described above, according to the manufacturing method of the present invention, when the pixel electrode 13 is formed by etching the transparent conductive film 13 a, the insulating layer 14 ′ is formed on the transparent conductive film 13 a in the third contact hole 12. Will be provided. Therefore, the transparent conductive film 13a in the third contact hole 12 is not etched because it is covered with the insulating layer 14 ′, and the contact area between the transparent conductive film 13a and the drain electrode 10a of the TFT 22 is equal to that of the third contact hole 12. It is almost the same as the bottom area and is always constant. Thereby, fluctuations in contact resistance between the drain electrode 10a of the TFT 22 and the pixel electrode 13 formed from the transparent conductive film 13a are suppressed.

また、実施形態1と同様に、画素電極形成用マスク15を、その外周端が第3コンタクトホール12を横切るように形成するので、従来、TFTのドレイン電極10aと画素電極13とのコンタクト抵抗の変動を抑止するために必要だったコンタクトホール12の他方端から延長されるオーバーラップ部P3が形成されない。そのため、透明導電膜13aに接続されるTFT22の大きさをオーバーラップ部の分だけ小さくすることができ、画素の開口率の低下を抑止することができる。   Similarly to the first embodiment, since the pixel electrode forming mask 15 is formed so that the outer peripheral edge thereof crosses the third contact hole 12, conventionally, the contact resistance between the drain electrode 10a of the TFT and the pixel electrode 13 is reduced. The overlap portion P3 extending from the other end of the contact hole 12 necessary for suppressing the fluctuation is not formed. Therefore, the size of the TFT 22 connected to the transparent conductive film 13a can be reduced by an amount corresponding to the overlap portion, and a decrease in the aperture ratio of the pixel can be suppressed.

さらに、一般的にコンタクトホールの径の大きさと比較して、画素電極は、その膜厚が薄いため、コンタクトホールの上層では、コンタクトホールの凹んだ形状を反映した形状になる。そのため、液晶層と接する配向膜の表面も凹凸形状になっているので、画素電極の上層にポリイミド樹脂等を塗布した後に、その表面を擦って配向処理を行った場合、配向処理が均一にできないことになる。これにより、液晶層の液晶分子の配向性に乱れが発生し、その部分の光の透過率が他の部分より高くなり、光漏れという現象を引き起こす恐れがある。   Furthermore, since the pixel electrode is generally thinner than the diameter of the contact hole, the upper layer of the contact hole has a shape reflecting the concave shape of the contact hole. Therefore, since the surface of the alignment film in contact with the liquid crystal layer is also uneven, when the alignment treatment is performed by rubbing the surface after applying a polyimide resin or the like on the upper layer of the pixel electrode, the alignment treatment cannot be made uniform. It will be. As a result, the orientation of the liquid crystal molecules in the liquid crystal layer is disturbed, and the light transmittance of that portion becomes higher than that of other portions, which may cause a phenomenon of light leakage.

ここで、光漏れとは、液晶分子の配向性が乱れた部分での光の透過率がほかの部分と比べて高くなることである。具体的には、黒表示の画像において、液晶分子の配向性が乱れた部分の画素は、光の透過率が高くなり、本来表示すべき階調の黒表示にならない。そのため、その液晶表示素子は、コントラスト性が不十分な表示になってしまう。特に、液晶表示素子の画像を強い光で投射する液晶プロジェクタでは、高コントラスト化が望まれているので、光漏れというコントラストの低下を招く現象は、表示品位を保持及び改善する上で、重要な問題である。   Here, light leakage means that the light transmittance at a portion where the orientation of liquid crystal molecules is disturbed is higher than that at other portions. Specifically, in the black display image, the pixel in the portion where the orientation of the liquid crystal molecules is disturbed has a high light transmittance, and the black display of the gradation to be originally displayed is not achieved. Therefore, the liquid crystal display element has a display with insufficient contrast. In particular, in a liquid crystal projector that projects an image of a liquid crystal display element with strong light, a high contrast is desired. Therefore, a phenomenon that causes a decrease in contrast called light leakage is important for maintaining and improving display quality. It is a problem.

そこで、 特開平4−45560号公報及び特開平7−106586号公報に開示されているような埋め込みメタル法が提案されている。   Therefore, a buried metal method as disclosed in JP-A-4-45560 and JP-A-7-106586 has been proposed.

図12は、埋め込みメタル法による画素電極13の形成方法を示す模式図である。   FIG. 12 is a schematic diagram showing a method for forming the pixel electrode 13 by a buried metal method.

この形成方法は、まず、図12(a)に示すように層間絶縁膜11にドレイン電極10aに達するコンタクトホール18を形成した後、例えば、ブランケットタングステンCVD(Chemical Vapor Deposition)法を用いてタングステン薄膜21’を形成する。   In this formation method, first, as shown in FIG. 12A, a contact hole 18 reaching the drain electrode 10a is formed in the interlayer insulating film 11, and then a tungsten thin film is formed by using, for example, a blanket tungsten CVD (Chemical Vapor Deposition) method. 21 'is formed.

次いで、図12(b)に示すように、層間絶縁膜11が表面に露出するまで、タングステン薄膜21’をエッチバック処理して、タングステン薄膜21’からなる埋め込みメタル21を形成する。   Next, as shown in FIG. 12B, the tungsten thin film 21 'is etched back until the interlayer insulating film 11 is exposed on the surface, thereby forming a buried metal 21 made of the tungsten thin film 21'.

次いで、図12(c)に示すように、層間絶縁膜11及び埋め込みメタル21を覆うように、画素電極形成膜を成膜した後、パターン形成して画素電極13を形成する。   Next, as shown in FIG. 12C, a pixel electrode forming film is formed so as to cover the interlayer insulating film 11 and the buried metal 21, and then a pattern is formed to form the pixel electrode 13.

これにより、画素電極13は、埋め込みメタル21を介してドレイン電極10aに接続される共に、その表面のコンタクトホール18に起因する凹凸が、埋め込みメタル21によって無くなり、光漏れの問題が解消される。   As a result, the pixel electrode 13 is connected to the drain electrode 10a via the buried metal 21, and the unevenness caused by the contact hole 18 on the surface thereof is eliminated by the buried metal 21, thereby solving the problem of light leakage.

一般に、コンタクトホール18を金属膜で埋め込む方法は、図10(a)に示すように、コンタクトホール18内にアルミニウム薄膜19aを形成するスパッタリング法、図9(b)に示すように、コンタクトホール18内にタングステン薄膜19bを形成するブランケットタングステンCVD法等がある。スパッタリング法は、コンタクトホール18の側面及び底面の膜形成に問題がある。一方、ブランケットタングステンCVD法では、コンタクトホール18の側面からタングステン薄膜19bを垂直に成長させることができる。   In general, the contact hole 18 is filled with a metal film by a sputtering method in which an aluminum thin film 19a is formed in the contact hole 18 as shown in FIG. 10A, or as shown in FIG. 9B. There is a blanket tungsten CVD method for forming a tungsten thin film 19b therein. The sputtering method has a problem in film formation on the side and bottom surfaces of the contact hole 18. On the other hand, in the blanket tungsten CVD method, the tungsten thin film 19 b can be grown vertically from the side surface of the contact hole 18.

しかしながら、このブランケットタングステンCVD法でも、コンタクトホール18を埋めるには、タングステン薄膜19bをコンタクトホール18の径の1/2以上の膜厚まで成膜する必要があり、コンタクトホール18の上面には、それに対応した膜厚のタングステン薄膜19bが形成されることになる。そのため、コンタクトホール12を埋めた部分を残すようにタングステン薄膜19bをエッチング除去(エッチバック処理)する場合には、エッチバック処理する量が多くなり、処理時間や製造コストが増大する問題がある。   However, even in this blanket tungsten CVD method, in order to fill the contact hole 18, it is necessary to form the tungsten thin film 19 b to a film thickness of ½ or more of the diameter of the contact hole 18. A tungsten thin film 19b having a thickness corresponding to that is formed. Therefore, when the tungsten thin film 19b is removed by etching (etch back process) so as to leave a portion in which the contact hole 12 is buried, there is a problem that the amount of the etch back process increases and the processing time and manufacturing cost increase.

本発明では、図10(c)に示す塗布法でコンタクトホール18を埋めている。この場合、コンタクトホール18を埋めるように塗布膜20’を成膜した後、基板を回転させることにより、コンタクトホール18の上面の塗布膜20の膜厚が薄くすることができる。   In the present invention, the contact hole 18 is filled by the coating method shown in FIG. In this case, after forming the coating film 20 ′ so as to fill the contact hole 18, the thickness of the coating film 20 on the upper surface of the contact hole 18 can be reduced by rotating the substrate.

そのため、本実施形態では、第3コンタクトホール12を埋めた絶縁被覆膜14aをエッチバックする必要があるので、絶縁被覆膜14aの形成に上述のような塗布法を用いることにより、エッチバック処理する量が少なくなり、処理時間や製造コストを抑えることができる。   Therefore, in this embodiment, since it is necessary to etch back the insulating coating film 14a filling the third contact hole 12, the etching back is performed by using the above-described coating method for forming the insulating coating film 14a. The amount to be processed is reduced, and the processing time and manufacturing cost can be suppressed.

さらに、実施形態1と同様に、アクティブマトリクス基板50bを有する液晶表示素子を備えた液晶プロジェクタは、各画素当たりの面積が小さく、大光量下に使用される場合においても、高い表示品位を有することになる。   Further, as in the first embodiment, the liquid crystal projector including the liquid crystal display element having the active matrix substrate 50b has a small area per pixel and high display quality even when used under a large amount of light. become.

以上説明したように、本発明は、各画素当たりの面積が小さく、大光量下に使用される場合においても、高い表示品位を有するので、液晶プロジェクタについて有用である。   As described above, the present invention is useful for a liquid crystal projector because it has a small area per pixel and high display quality even when used under a large amount of light.

本発明の実施形態1に係る液晶表示素子100の断面模式図である。It is a cross-sectional schematic diagram of the liquid crystal display element 100 which concerns on Embodiment 1 of this invention. 本発明の実施形態1に係るアクティブマトリクス基板50aの平面模式図である。It is a plane schematic diagram of the active matrix substrate 50a which concerns on Embodiment 1 of this invention. 本発明の実施形態1に係るアクティブマトリクス基板50aのB−B’断面における作製工程の前半を示す模式図である。It is a schematic diagram which shows the first half of the manufacturing process in the B-B 'cross section of the active matrix substrate 50a which concerns on Embodiment 1 of this invention. 本発明の実施形態1に係るアクティブマトリクス基板50aのB−B’断面における作製工程の後半を示す模式図である。It is a schematic diagram which shows the latter half of the manufacturing process in the B-B 'cross section of the active matrix substrate 50a which concerns on Embodiment 1 of this invention. 本発明の実施形態1に係るアクティブマトリクス基板50aのC−C’断面における作製工程の前半を示す模式図である。It is a schematic diagram which shows the first half of the manufacturing process in the C-C 'cross section of the active matrix substrate 50a which concerns on Embodiment 1 of this invention. 本発明の実施形態1に係るアクティブマトリクス基板50aのC−C’断面における作製工程の後半を示す模式図である。It is a schematic diagram which shows the latter half of the manufacturing process in the C-C 'cross section of the active matrix substrate 50a which concerns on Embodiment 1 of this invention. 本発明の実施形態1に係る絶縁被覆膜14aの成膜状態を示す模式図である。It is a schematic diagram which shows the film-forming state of the insulating coating film 14a which concerns on Embodiment 1 of this invention. 本発明の実施形態2に係るアクティブマトリクス基板50bのB−B’断面における作製工程を示す模式図である。It is a schematic diagram which shows the manufacturing process in the B-B 'cross section of the active matrix substrate 50b which concerns on Embodiment 2 of this invention. 本発明の実施形態2に係るアクティブマトリクス基板50bのC−C’断面における作製工程を示す模式図である。It is a schematic diagram which shows the manufacturing process in the C-C 'cross section of the active matrix substrate 50b which concerns on Embodiment 2 of this invention. 従来及び本発明の実施形態に係るコンタクトホールの埋設方法を示す模式図である。It is a schematic diagram which shows the burying method of the contact hole which concerns on the past and embodiment of this invention. 本発明の実施形態に係る液晶プロジェクタ200の概略構成図である。1 is a schematic configuration diagram of a liquid crystal projector 200 according to an embodiment of the present invention. 従来の埋め込みメタル法による画素電極13の形成方法を示す模式図である。It is a schematic diagram which shows the formation method of the pixel electrode 13 by the conventional embedded metal method. 従来の画素電極13に係る問題点を示す模式図である。FIG. 10 is a schematic diagram showing a problem related to a conventional pixel electrode 13.

1,1’ 絶縁基板
2 下部遮光膜
3 下部絶縁膜
4 半導体膜
4a チャネル領域
4b LDD領域
4c ソース電極領域
4d ドレイン電極領域
5 ゲート絶縁膜
6 走査配線
6a ゲート電極
6b 容量線
7 第1レジスト
8 第1層間絶縁膜
8’ 下地膜
9a 第1コンタクトホール
9b 第2コンタクトホール
10 信号配線
10a ドレイン電極
11 (第2)層間絶縁膜
12 (第3)コンタクトホール
13 画素電極
13a 透明導電膜
14 絶縁被覆層
14’ 絶縁層
14a 絶縁被覆膜
15 画素電極形成用マスク
16,16’ 配向膜
17 共通電極
18 コンタクトホール
19a アルミニウム薄膜
19b,21’ タングステン薄膜
20,20’ 塗布膜
21, 埋め込みメタル
25 リフレクター
26 光源
27 集光レンズ
28 投写レンズ
29 スクリーン
50,50a,50b アクティブマトリクス基板
60 対向基板
70 液晶層
100 液晶表示素子
200 液晶プロジェクタ
1, 1 'insulating substrate 2 lower light shielding film 3 lower insulating film 4 semiconductor film 4a channel region 4b LDD region 4c source electrode region 4d drain electrode region 5 gate insulating film 6 scanning wiring 6a gate electrode 6b capacitance line 7 first resist 8 first resist 8 1 interlayer insulating film 8 'base film 9a first contact hole 9b second contact hole 10 signal wiring 10a drain electrode 11 (second) interlayer insulating film 12 (third) contact hole 13 pixel electrode 13a transparent conductive film 14 insulating coating layer 14 'insulating layer 14a insulating coating film 15 pixel electrode forming mask 16, 16' alignment film 17 common electrode 18 contact hole 19a aluminum thin film 19b, 21 'tungsten thin film 20, 20' coating film 21, buried metal 25 reflector 26 light source 27 Condenser lens 28 Projection lens 29 Screens 50, 50a, 0b active matrix substrate 60 counter substrate 70 liquid crystal layer 100 liquid crystal display device 200 liquid crystal projector

Claims (5)

マトリクス状に設けられた複数の画素電極と、該複数の画素電極のそれぞれに対応して層間絶縁膜を介してその下層側に設けられ、該層間絶縁膜に形成されたコンタクトホールを介して対応する画素電極に接続されたスイッチング素子と、を備えたアクティブマトリクス基板を有する液晶表示素子を製造する方法であって、
基板上にスイッチング素子を形成するステップと、
上記スイッチング素子を覆うように層間絶縁膜を形成するステップと、
上記層間絶縁膜に上記スイッチング素子に達するコンタクトホールを形成するステップと、
上記層間絶縁膜及びコンタクトホールを覆うように画素電極形成用の導電膜を形成するステップと、
上記コンタクトホールを埋めるように絶縁層を形成するステップとを備え、
上記絶縁層を形成するステップは、
上記導電膜を覆うように絶縁被覆膜を形成するステップと、
上記絶縁被覆膜を覆うようにレジスト膜を形成するステップと、
上記レジスト膜を露光及び現像することにより画素電極形成用マスクを形成するステップと、
上記絶縁被覆膜の上記画素電極形成用マスクから露出した部分をエッチングして除去するステップとを含むことを特徴とする液晶表示素子の製造方法。
A plurality of pixel electrodes provided in a matrix and corresponding to each of the plurality of pixel electrodes via an interlayer insulating film on the lower layer side and corresponding via a contact hole formed in the interlayer insulating film A liquid crystal display element having an active matrix substrate provided with a switching element connected to a pixel electrode.
Forming a switching element on a substrate;
Forming an interlayer insulating film so as to cover the switching element;
Forming a contact hole reaching the switching element in the interlayer insulating film;
Forming a conductive film for forming a pixel electrode so as to cover the interlayer insulating film and the contact hole;
Forming an insulating layer to fill the contact hole,
The step of forming the insulating layer includes
Forming an insulating coating film so as to cover the conductive film;
Forming a resist film so as to cover the insulating coating film;
Forming a pixel electrode forming mask by exposing and developing the resist film; and
And a step of etching and removing a portion of the insulating coating film exposed from the pixel electrode forming mask.
請求項1に記載された液晶表示素子の製造方法において、
上記導電膜の上記画素電極形成用マスクから露出した部分をエッチングして画素電極を形成するステップと、
上記画素電極形成用マスクを除去するステップと、
をさらに備えたことを特徴とする液晶表示素子の製造方法。
In the manufacturing method of the liquid crystal display element described in Claim 1,
Etching a portion of the conductive film exposed from the pixel electrode formation mask to form a pixel electrode;
Removing the pixel electrode forming mask;
A method for producing a liquid crystal display element, further comprising:
請求項1に記載された液晶表示素子の製造方法において、
上記絶縁被覆膜を形成するステップで、該絶縁被覆膜を、感光性のない膜とすることを特徴とする液晶表示素子の製造方法。
In the manufacturing method of the liquid crystal display element described in Claim 1,
A method of manufacturing a liquid crystal display element, wherein in the step of forming the insulating coating film, the insulating coating film is a non-photosensitive film.
請求項1又は3に記載された液晶表示素子の製造方法において、
上記絶縁被覆膜を形成するステップで、該絶縁被覆膜を、塗布法によって形成することを特徴とする液晶表示素子の製造方法。
In the manufacturing method of the liquid crystal display element according to claim 1 or 3,
A method of manufacturing a liquid crystal display element, wherein in the step of forming the insulating coating film, the insulating coating film is formed by a coating method.
請求項1に記載された液晶表示素子の製造方法において、
上記画素電極形成用マスクを形成するステップで、該画素電極形成用マスクを、その外周端が上記コンタクトホールを横切るように形成することを特徴とする液晶表示素子の製造方法。
In the manufacturing method of the liquid crystal display element described in Claim 1,
A method of manufacturing a liquid crystal display element, wherein in the step of forming the pixel electrode forming mask, the pixel electrode forming mask is formed so that an outer peripheral edge thereof crosses the contact hole.
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JP3587426B2 (en) * 1996-09-25 2004-11-10 シャープ株式会社 Liquid crystal display device and method of manufacturing the same
JP3934236B2 (en) * 1998-01-14 2007-06-20 株式会社半導体エネルギー研究所 Semiconductor device and manufacturing method thereof
JP4014710B2 (en) * 1997-11-28 2007-11-28 株式会社半導体エネルギー研究所 Liquid crystal display
JP2001100247A (en) * 1999-09-28 2001-04-13 Matsushita Electronics Industry Corp Active matrix type liquid crystal display device and method for manufacturing the same
JP2001311963A (en) * 2000-04-27 2001-11-09 Toshiba Corp Liquid crystal display device and method of manufacturing liquid crystal display device
JP3696127B2 (en) * 2001-05-21 2005-09-14 シャープ株式会社 Manufacturing method of matrix substrate for liquid crystal

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