Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP4360873B2 - ウエハレベルcspの製造方法 - Google Patents
[go: Go Back, main page]

JP4360873B2 - ウエハレベルcspの製造方法 - Google Patents

ウエハレベルcspの製造方法 Download PDF

Info

Publication number
JP4360873B2
JP4360873B2 JP2003325938A JP2003325938A JP4360873B2 JP 4360873 B2 JP4360873 B2 JP 4360873B2 JP 2003325938 A JP2003325938 A JP 2003325938A JP 2003325938 A JP2003325938 A JP 2003325938A JP 4360873 B2 JP4360873 B2 JP 4360873B2
Authority
JP
Japan
Prior art keywords
thermal stress
stress relaxation
post
wafer level
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003325938A
Other languages
English (en)
Other versions
JP2005093772A (ja
Inventor
武彦 村上
Original Assignee
ミナミ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ミナミ株式会社 filed Critical ミナミ株式会社
Priority to JP2003325938A priority Critical patent/JP4360873B2/ja
Priority to TW093127629A priority patent/TWI253128B/zh
Priority to KR1020040073293A priority patent/KR100742902B1/ko
Priority to US10/939,416 priority patent/US20050064624A1/en
Priority to EP04255574A priority patent/EP1517369A3/en
Priority to CNA2004100781750A priority patent/CN1604295A/zh
Priority to SG200407966-1A priority patent/SG157220A1/en
Priority to MYPI20043805A priority patent/MY139562A/en
Publication of JP2005093772A publication Critical patent/JP2005093772A/ja
Priority to US12/007,406 priority patent/US20080145973A1/en
Application granted granted Critical
Publication of JP4360873B2 publication Critical patent/JP4360873B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/10Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/129Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed forming a chip-scale package [CSP]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00Arrangements for protection of devices
    • H10W42/121Arrangements for protection of devices protecting against mechanical damage
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/10Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/131Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
    • H10W74/147Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations being multilayered
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00Interconnections in chips, wafers or substrates
    • H10W20/40Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/49Adaptable interconnections, e.g. fuses or antifuses
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68Shapes or dispositions thereof
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/69Insulating materials thereof
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • H10W72/012Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01221Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition
    • H10W72/01223Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition in liquid form, e.g. by dispensing droplets or by screen printing
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • H10W72/019Manufacture or treatment of bond pads
    • H10W72/01921Manufacture or treatment of bond pads using local deposition
    • H10W72/01923Manufacture or treatment of bond pads using local deposition in liquid form, e.g. by dispensing droplets or by screen printing
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/241Dispositions, e.g. layouts
    • H10W72/242Dispositions, e.g. layouts relative to the surface, e.g. recessed, protruding
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251Materials
    • H10W72/252Materials comprising solid metals or solid metalloids, e.g. PbSn, Ag or Cu
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/29Bond pads specially adapted therefor
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/941Dispositions of bond pads
    • H10W72/9415Dispositions of bond pads relative to the surface, e.g. recessed, protruding
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/941Dispositions of bond pads
    • H10W72/942Dispositions of bond pads relative to underlying supporting features, e.g. bond pads, RDLs or vias
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/951Materials of bond pads
    • H10W72/952Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/40Encapsulations, e.g. protective coatings characterised by their materials
    • H10W74/47Encapsulations, e.g. protective coatings characterised by their materials comprising organic materials, e.g. plastics or resins

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Description

本発明はウエハレベルCSPの製造方法に関するものである。
携帯電話、デジタルビデオ、デジタルカメラなどにおける高密度実装への要求から、小型パッケージであるCSP(Chip Size Package)が急速に普及し始めている。
斯かるCSPは、TSOP(Thin Small Outline Package)やQFP(Quad Flat Package)のような従来型のリードタイプパッケージと比べて実装面積が小さく、また配線長が短いために、高周波デバイスにも適用し易いという特徴がある。また、チップを直接基板に実装するフリップチップと比較すると、パッドピッチを広げることが可能なため、基板への実装が容易であるという特徴もある。言い換えると、TSOP並みの扱い易さで、フリップチップ並みの高速・高密度実装を実現できるという点が、急速に普及し始めた要因となっているのである。
而して、斯かるウエハレベルCSPの従来の製造方法は、図2に示す通りであり、ウエハ100上に絶縁材からなる所要の厚味の熱応力緩和層101を形成し、該熱応力緩和層101の上面にランド102と、該ランド102と接合パッド103とを結ぶ再配線回路104を形成し、更に該再配線回路104上に絶縁層105を形成した後、ランド102上にはんだバンプ106を形成するものである。尚、熱応力緩和層101はウエハをプリント基板に実装したとき、ウエハとプリント基板の線膨張係数差に起因して発生するはんだバンプの熱ひずみを低減し、接続寿命を向上させるためのものである。該熱応力緩和層101は、弾性を有する樹脂を主材とし、はんだバンプ106のひずみに応じて変形し、この変形によってひずみを低減するものである。またその他107は100上に形成した絶縁層である。
そして、従来にあっては熱応力緩和層101は印刷によって、また再配線回路104はメッキによって、また絶縁層105は塗布により、そしてまたはんだバンプ106は、はんだボールをランド102上に転載し、リフロー炉で加熱して形成していた。しかし、絶縁層105とはんだバンプ106の形成に手間と時間がかかり過ぎ、作業能率が悪いという問題点があった。また、従来にあっては熱応力緩和層101が絶縁材であることから、これの上面中央にランド102を形成しなければならず、これの形成に余分の時間がかかるという問題点もあった。
本発明は上記の点に鑑みなされたものであって、作業能率を大幅に向上させることができるようになしたウエハレベルCSPの製造方法を提供せんとするものである。
而して、本発明の要旨とするところは、ウエハ上にメッキによる再配線回路を形成すると共に該再配線回路上にはんだ等の導電材による熱応力緩和ポストを形成し、これら再配線回路と熱応力緩和ポストの周囲に、該熱応力緩和ポストの上面を除いてポリイミド等からなる絶縁層を形成し、更に前記熱応力緩和ポスト上にはんだバンプを形成するウエハレベルCSPの製造方法であって、前記再配線回路上にスクリーン印刷により熱応力緩和ポストを形成し、次に前記再配線回路と熱応力緩和ポストの周囲に、該熱応力緩和ポストの上面を除いてスクリーン印刷により絶縁層を形成し、次に前記熱応力緩和ポスト上にスクリーン印刷によりはんだバンプを形成したことを特徴とするウエハレベルCSPの製造方法にある。
また、上記製造方法において、熱応力緩和ポストを形成する導電材としてはんだを用いることが好ましい。この場合には、熱応力緩和ポストの材料であるはんだとはんだバンプとの接合が、金属間化合物による融合となり、熱応力緩和ポストの材料であるはんだとメッキによる再配線回路との間の相互拡散による融合よりも強固になる。
また、上記製造方法において、絶縁層の上面に、熱応力緩和ポストの位置にはんだバンプの下部外周の受容部を設けた絶縁材からなる熱応力サポート層をスクリーン印刷により形成するようにしてもよい。これによりはんだバンプの熱ひずみを一層低減することが可能となるものである。
本発明は上記の如く熱応力緩和ポスト、絶縁層並びにはんだバンプの形成をスクリーン印刷によって行うものであるから、従来の製造方法に比して作業能率を大幅に向上させることができるものである。また、熱応力緩和ポスト上に直接はんだバンプを形成するものであるから、従来の如くランドを形成する必要がない。したがって、この分の作業工程を減らすことができる。
また、熱応力緩和ポストを形成する導電材としてはんだを用いる場合には、はんだバンプとの接合が金属間化合物による融合となり、強固な接合となる。
また、絶縁層の上面に、熱応力緩和ポストの位置にはんだバンプの下部外周の受容部を設けた絶縁材からなる熱応力サポート層をスクリーン印刷により形成するようにした場合には、はんだバンプの熱ひずみを一層低減することができるものである。
本発明を実施するための最良の形態は、前記再配線回路上にスクリーン印刷により熱応力緩和ポストを形成し、次に前記再配線回路と熱応力緩和ポストの周囲に、該熱応力緩和ポストの上面を除いてスクリーン印刷により絶縁層を形成し、次に前記熱応力緩和ポスト上にスクリーン印刷によりはんだバンプを形成することにある。

以下、本発明の実施例について図面を参照しつつ説明する。
図1は本発明によって製造したウエハレベルCSPの断面を示すものである。
図中、1はウエハである。2は前記ウエハ1上に形成した接合パッドであり、金のUBMである。3は前記ウエハ1上にメッキによって形成した再配線回路である。4は前記再配線回路3上に形成したはんだ等の導電材による熱応力緩和ポストであり、加圧式スクリーン印刷機によるスクリーン印刷によって形成している。尚、本実施例では導電材としてはんだを用いている。
5はウエハ1上に形成した絶縁層、6は前記再配線回路3と熱応力緩和ポスト4の周囲に、該熱応力緩和ポスト4の上面を除いて形成したポリイミド等からなる絶縁層である。また該絶縁層6は加圧式スクリーン印刷機によるスクリーン印刷によって形成している。
7は前記熱応力緩和ポスト4上に形成したはんだバンプであり、加圧式スクリーン印刷機によるスクリーン印刷によって形成している。8は前記絶縁層6の上面に形成した、熱応力緩和ポスト4の位置にはんだバンプ7の下部外周の受容部8aを設けた熱応力サポート層である。また、該熱応力サポート層8はポリイミド等の絶縁材からなり、スクリーン印刷によって形成している。
本発明によって製造したウエハレベルCSPの断面図である。 従来方法によって製造したウエハレベルCSPの断面図である。
符号の説明
1 ウエハ
2 接合パッド
3 再配線回路
4 熱応力緩和ポスト
5 絶縁層
6 絶縁層
7 はんだバンプ
8 熱応力サポート層
8a はんだバンプの下部外周の受容部

Claims (3)

  1. ウエハ上にメッキによる再配線回路を形成すると共に該再配線回路上にはんだ等の導電材による熱応力緩和ポストを形成し、これら再配線回路と熱応力緩和ポストの周囲に、該熱応力緩和ポストの上面を除いてポリイミド等からなる絶縁層を形成し、更に前記熱応力緩和ポスト上にはんだバンプを形成するウエハレベルCSPの製造方法であって、前記再配線回路上にスクリーン印刷により熱応力緩和ポストを形成し、次に前記再配線回路と熱応力緩和ポストの周囲に、該熱応力緩和ポストの上面を除いてスクリーン印刷により絶縁層を形成し、次に前記熱応力緩和ポスト上にスクリーン印刷によりはんだバンプを形成したことを特徴とするウエハレベルCSPの製造方法。
  2. 熱応力緩和ポストを形成する導電材がはんだである請求項1記載のウエハレベルCSPの製造方法。
  3. 絶縁層の上面に、熱応力緩和ポストの位置にはんだバンプの下部外周の受容部を設けた絶縁材からなる熱応力サポート層をスクリーン印刷により形成してなる請求項1又は2記載のウエハレベルCSPの製造方法。
JP2003325938A 2003-09-18 2003-09-18 ウエハレベルcspの製造方法 Expired - Fee Related JP4360873B2 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2003325938A JP4360873B2 (ja) 2003-09-18 2003-09-18 ウエハレベルcspの製造方法
TW093127629A TWI253128B (en) 2003-09-18 2004-09-13 Method of manufacturing wafer level chip size package
US10/939,416 US20050064624A1 (en) 2003-09-18 2004-09-14 Method of manufacturing wafer level chip size package
KR1020040073293A KR100742902B1 (ko) 2003-09-18 2004-09-14 웨이퍼 레벨 csp의 제조방법
EP04255574A EP1517369A3 (en) 2003-09-18 2004-09-15 Method of manufacturing wafer level chip size package
CNA2004100781750A CN1604295A (zh) 2003-09-18 2004-09-17 晶片级csp的制造方法
SG200407966-1A SG157220A1 (en) 2003-09-18 2004-09-17 Method of manufacturing wafer level chip size package
MYPI20043805A MY139562A (en) 2003-09-18 2004-09-17 Method of manufacturing wafer level chip size package
US12/007,406 US20080145973A1 (en) 2003-09-18 2008-01-10 Method of manufacturing wafer level chip size package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003325938A JP4360873B2 (ja) 2003-09-18 2003-09-18 ウエハレベルcspの製造方法

Publications (2)

Publication Number Publication Date
JP2005093772A JP2005093772A (ja) 2005-04-07
JP4360873B2 true JP4360873B2 (ja) 2009-11-11

Family

ID=34191342

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003325938A Expired - Fee Related JP4360873B2 (ja) 2003-09-18 2003-09-18 ウエハレベルcspの製造方法

Country Status (8)

Country Link
US (2) US20050064624A1 (ja)
EP (1) EP1517369A3 (ja)
JP (1) JP4360873B2 (ja)
KR (1) KR100742902B1 (ja)
CN (1) CN1604295A (ja)
MY (1) MY139562A (ja)
SG (1) SG157220A1 (ja)
TW (1) TWI253128B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100452377C (zh) * 2005-12-01 2009-01-14 联华电子股份有限公司 芯片与封装结构
KR100713932B1 (ko) * 2006-03-29 2007-05-07 주식회사 하이닉스반도체 플립 칩 본디드 패키지
JP5075611B2 (ja) * 2007-12-21 2012-11-21 ローム株式会社 半導体装置
KR101678054B1 (ko) 2010-06-28 2016-11-22 삼성전자 주식회사 반도체 패키지 및 그 반도체 패키지 제조방법
US10163828B2 (en) * 2013-11-18 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and fabricating method thereof
US9953954B2 (en) * 2015-12-03 2018-04-24 Mediatek Inc. Wafer-level chip-scale package with redistribution layer
CN110767556A (zh) * 2019-10-30 2020-02-07 华虹半导体(无锡)有限公司 智能卡芯片的加工方法及智能卡芯片

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114756A (en) * 1998-04-01 2000-09-05 Micron Technology, Inc. Interdigitated capacitor design for integrated circuit leadframes
JP3420703B2 (ja) * 1998-07-16 2003-06-30 株式会社東芝 半導体装置の製造方法
US6103552A (en) * 1998-08-10 2000-08-15 Lin; Mou-Shiung Wafer scale packaging scheme
KR100269540B1 (ko) * 1998-08-28 2000-10-16 윤종용 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법
JP4237325B2 (ja) * 1999-03-11 2009-03-11 株式会社東芝 半導体素子およびその製造方法
JP4024958B2 (ja) * 1999-03-15 2007-12-19 株式会社ルネサステクノロジ 半導体装置および半導体実装構造体
EP1050905B1 (en) * 1999-05-07 2017-06-21 Shinko Electric Industries Co. Ltd. Method of producing a semiconductor device with insulating layer
DE60022458T2 (de) * 1999-06-15 2006-06-22 Fujikura Ltd. Halbleitergehäuse, halbleitervorrichtung, elektronikelement und herstellung eines halbleitergehäuses
JP2001144204A (ja) * 1999-11-16 2001-05-25 Nec Corp 半導体装置及びその製造方法
JP3386029B2 (ja) * 2000-02-09 2003-03-10 日本電気株式会社 フリップチップ型半導体装置及びその製造方法
US6383858B1 (en) * 2000-02-16 2002-05-07 Agere Systems Guardian Corp. Interdigitated capacitor structure for use in an integrated circuit
US6847066B2 (en) * 2000-08-11 2005-01-25 Oki Electric Industry Co., Ltd. Semiconductor device
JP4394266B2 (ja) * 2000-09-18 2010-01-06 カシオ計算機株式会社 半導体装置および半導体装置の製造方法
JP4183375B2 (ja) * 2000-10-04 2008-11-19 沖電気工業株式会社 半導体装置及びその製造方法
JP3842548B2 (ja) * 2000-12-12 2006-11-08 富士通株式会社 半導体装置の製造方法及び半導体装置
JP3767398B2 (ja) * 2001-03-19 2006-04-19 カシオ計算機株式会社 半導体装置およびその製造方法
JP3939504B2 (ja) * 2001-04-17 2007-07-04 カシオ計算機株式会社 半導体装置並びにその製造方法および実装構造
US6756184B2 (en) * 2001-10-12 2004-06-29 Taiwan Semiconductor Manufacturing Co., Ltd Method of making tall flip chip bumps
JP3877150B2 (ja) * 2002-01-28 2007-02-07 日本電気株式会社 ウェーハレベル・チップスケール・パッケージの製造方法
US6803303B1 (en) * 2002-07-11 2004-10-12 Micron Technology, Inc. Method of fabricating semiconductor component having encapsulated, bonded, interconnect contacts
US6656827B1 (en) * 2002-10-17 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical performance enhanced wafer level chip scale package with ground
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication

Also Published As

Publication number Publication date
MY139562A (en) 2009-10-30
CN1604295A (zh) 2005-04-06
US20080145973A1 (en) 2008-06-19
SG157220A1 (en) 2009-12-29
TWI253128B (en) 2006-04-11
EP1517369A2 (en) 2005-03-23
KR20050028313A (ko) 2005-03-22
JP2005093772A (ja) 2005-04-07
KR100742902B1 (ko) 2007-07-25
TW200522227A (en) 2005-07-01
EP1517369A3 (en) 2010-10-13
US20050064624A1 (en) 2005-03-24

Similar Documents

Publication Publication Date Title
KR100239406B1 (ko) 표면 실장형 반도체 패키지 및 그 제조 방법
US7274088B2 (en) Flip-chip semiconductor package with lead frame as chip carrier and fabrication method thereof
JP3297254B2 (ja) 半導体パッケージおよびその製造方法
JP5649805B2 (ja) 半導体装置の製造方法
US8253248B2 (en) Fabrication method of semiconductor device having conductive bumps
JP2000100851A (ja) 半導体部品及びその製造方法、半導体部品の実装構造及びその実装方法
US7482200B2 (en) Process for fabricating chip package structure
JP3450236B2 (ja) 半導体装置及びその製造方法
TWI453839B (zh) 半導體裝置及其製造方法
US6396155B1 (en) Semiconductor device and method of producing the same
US20080145973A1 (en) Method of manufacturing wafer level chip size package
JP7473156B2 (ja) 半導体パッケージ
CN106463427A (zh) 半导体装置及其制造方法
JP2006202991A (ja) 回路基板及びその製造方法、並びに半導体パッケージ及びその製造方法
KR100723497B1 (ko) 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지
JP2007042762A (ja) 半導体装置およびその実装体
US20080303134A1 (en) Semiconductor package and method for fabricating the same
CN120015724A (zh) 倒装芯片四方扁平无引线(qfn)封装
JP4494249B2 (ja) 半導体装置
US6348740B1 (en) Bump structure with dopants
KR102222146B1 (ko) 저비용 전도성 금속 구조체를 이용한 반도체 패키지
KR100761863B1 (ko) 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지
KR100737217B1 (ko) 서브스트레이트리스 플립 칩 패키지와 이의 제조 방법
JP2012174900A (ja) 半導体装置の製造方法
KR20090036950A (ko) 플립 칩 패키지 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070710

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070712

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070906

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20070906

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071126

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090811

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120821

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130821

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees