JP4361740B2

JP4361740B2 - Method for designing polycrystalline silicon thin film for TFT and display device having TFT fabricated using the same

Info

Publication number: JP4361740B2
Application number: JP2003006353A
Authority: JP
Inventors: 基龍李
Original assignee: Samsung Mobile Display Co Ltd
Current assignee: Samsung Display Co Ltd
Priority date: 2002-01-18
Filing date: 2003-01-14
Publication date: 2009-11-11
Anticipated expiration: 2023-01-14
Also published as: US6720578B2; EP1331660A3; EP1331660A2; US20030141503A1; CN1310338C; JP2003264197A; CN1433084A; KR100462862B1; KR20030062723A

Description

【０００１】
【発明の属する技術分野】
本発明はＴＦＴ用多結晶シリコン薄膜及びこれを利用したディスプレーデバイスに係り、さらに詳細には結晶成長方向が一定でかつ規則化されたシリコン粒を有するＴＦＴ用多結晶シリコン薄膜及び前記多結晶シリコン薄膜を用いて製造されたＴＦＴを用いるデバイスに関する。
【０００２】
【従来の技術】
多結晶シリコンを利用したＴＦＴ（ＴhｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）基板製作時、アクティブチャネル（ａｃｔｉｖｅｃhａｎｎｅｌ）領域内に含まれる多結晶シリコンの結晶粒界に存在するダングリングボンド（ｄａｎｇｌｉｎｇｂｏｎｄｓ）などの結合欠陥は電荷キャリア（ｅｌｅｃｔｒｉｃｃhａｒｇｅｃａｒｒｉｅｒ）に対するトラップ（ｔｒａｐ）が提供することと知られている。
【０００３】
したがって、結晶粒の大きさ、大きさ均一性、数と位置、方向等はスレショルド電圧（Ｖｔh）、しきい値傾斜（ｓｕｂｔhｒｅｓhｏｌｄｓｌｏｐｅ）、電荷キャリア移動度（ｃhａｒｇｅｃａｒｒｉｅｒｍｏｂｉｌｉｔｙ）、漏れ電流（ｌｅａｋａｇｅｃｕｒｒｅｎｔ）、及びデバイス安全性（ｄｅｖｉｃｅｓｔａｂｉｌｉｔｙ）等のようなＴＦＴ特性に直接または間接的に致命的な影響を与え得ることはもちろん、ＴＦＴを利用したアクティブマトリックスディスプレー基板製作時位置による均一性にも致命的な影響を与えることができる。
【０００４】
特に、ＴＦＴ特性を向上させるために、結晶粒の大きさが大きくなって規則化されるほど各ＴＦＴ間の特性中均一性は結晶粒界によって致命的な影響を受ける。
【０００５】
ＴＦＴ基板またはアクティブマトリックスディスプレー上の全領域または選択的領域内に結晶粒の大きさが一定で、その成長方向がアクティブチャネル方向に対して一定でかつ規則化された多結晶シリコン結晶粒を利用してＴＦＴを製作する場合、単一アクティブチャネル（ｓｉｎｇｌｅａｃｔｉｖｅｃhａｎｎｅｌ）で構成されたＴＦＴに比べて、同一なアクティブチャネル長さを有する二重（ｄｕａｌ）または多重（ｍｕｌｔｉｐｌｅ）アクティブチャネルを利用したＴＦＴで製作する時、電荷キャリア（ｅｌｅｃｔｒｉｃｃhａｒｇｅｃａｒｒｉｅｒ）の移動に致命的な影響をあたえる結晶粒界の数が減るためにＴＦＴ特性が向上することになる。
【０００６】
例えば、図１Ａで結晶粒の大きさがＧｓであって、致命的な結晶粒界の傾斜角度がθである多結晶シリコンを利用して、長さが２Ｌであって幅がＷである単一アクティブチャネルのＴＦＴを製作する場合、そのアクティブチャネル領域内に含まれる致命的な結晶粒界の数は３であり、全体チャネル長さを２Ｌと同一にするが、二重チャネルとしたＴＦＴに対しては各チャネル領域内に含まれる致命的な結晶粒界の数は２または１になることができる（図１Ｂ）。したがって、電荷キャリア（ｅｌｅｃｔｒｉｃｃhａｒｇｅｃａｒｒｉｅｒ）の移動に対する障壁（ｂａｒｒｉｅｒ）で働く致命的な結晶粒界が減るために全体的なＴＦＴ特性は向上することである。
【０００７】
しかし、二重または多重チャネルＴＦＴにおいて、各アクティブチャネル内に含まれる致命的な結晶粒界の数がチャネル位置によって変わり得るので、それによってＴＦＴの均一性が悪くなり得る。
【０００８】
例えば、図１Ｂのように、最初アクティブチャネル内には１個の致命的な結晶粒界が含まれており、一方、二番目アクティブチャネル内には２個の致命的な結晶粒界が含まれている場合が発生しうる。
【０００９】
このような問題点を補完するために、国際特許ＷＯ９７/４５８２７号ではＳＬＳ（ＳｅｑｕｅｎｔｉａｌＬａｔｅｒａｌＳｏｌｉｄｉｆｉｃａｔｉｏｎ）結晶化技術を利用して基板上に多結晶または単結晶の巨大シリコン粒（ｌａｒｇｅｓｉｌｉｃｏｎｇｒａｉｎ）を形成することができて（図３）、これを利用してＴＦＴを製作したとき単結晶シリコンで製作されたＴＦＴの特性に次ぐ特性を得ることができることと報告されている。
【００１０】
しかし、単結晶シリコンを形成してＴＦＴを製作するＳＬＳ方法は、基板上の数多くのＴＦＴが製作されなければならない位置のアクティブチャネル領域に精密にアライン（ａｌｉｇｎ）されなければならない技術的な難しさがあるのみならず、少なくともアクティブチャネル領域に該当する寸法（ｄｉｍｅｎｓｉｏｎ）ほど単結晶シリコンを形成するためには多結晶シリコンを利用したＴＦＴ基板の製作時より長時間が要求される問題点がある。
【００１１】
したがって、生産効率（ｔhｒｏｕｇhｐｕｔ）が低くなり量産性の面で、多結晶シリコンを利用したＴＦＴ基板製作がさらに優秀な方法であることに知られている。
【００１２】
しかし、駆動回路はもちろん、デジタル−アナログ変換器（ＤｉｇｉｔａｌｔｏＡｎａｌｏｇＣｏｎｖｅｒｔｅｒ；ＤＡＣ）回路などの高特性のＴＦＴが要求される回路の完全な内蔵が要求されるアクティブマトリックスディスプレー製作においては単結晶シリコンを利用したＴＦＴの特性が要求されうる。このとき、多結晶シリコンを利用してＴＦＴを製作する場合、相変わらず結晶粒の大きさとアクティブチャネルの寸法によって数個から数十個の致命的な結晶粒界がアクティブチャネル領域内に含まれることができて、それによって、ＴＦＴの特性低下が予想され、完全な回路内蔵には充分とは言えない。
【００１３】
一方、米国特許第６，１７７，３０１号明細書ではＳＬＳ結晶化技術を利用して巨大粒子シリコン粒（ｌａｒｇｅｓｉｌｉｃｏｎｇｒａｉｎ）を形成してドライバ（ｄｒｉｖｅｒ）と画素配置（ｐｉｘｅｌａｒｒａｙ）を含んだＬＣＤデバイス用ＴＦＴ製作時アクティブチャネル方向がＳＬＳ結晶化方法によって成長した結晶粒方向に対して平行した場合電荷キャリア（ｅｌｅｃｔｒｉｃｃhａｒｇｅｃａｒｒｉｅｒ）に対する結晶粒界の障壁（ｂａｒｒｉｅｒ）効果が最小になり（図４Ａ）、したがって、単結晶シリコンに次ぐＴＦＴ特性を得ることができる反面、アクティブチャネル方向と結晶粒成長方向が９０゜の場合ＴＦＴ特性が電荷キャリア（ｅｌｅｃｔｒｉｃｃhａｒｇｅｃａｒｒｉｅｒ）のトラップ（ｔｒａｐ）で働く多くの結晶粒界が存在するようになってＴＦＴ特性が大幅に低下する（図４Ｂ）。
【００１４】
実際にアクティブマトリックスディスプレー製作時駆動回路（ｄｒｉｖｅｒｃｉｒｃｕｉｔ）内のＴＦＴは一般的に９０゜の角度を有する場合があり、このとき、各ＴＦＴの特性を大幅に低下させないで、かつ、ＴＦＴ間の均一性を向上させるためには結晶成長方向に対するアクティブチャネル領域の方向を３０゜ないし６０゜の角度に傾くように製作することによってデバイスの均一性を向上させることができる（図４Ｃ）。
【００１５】
しかし、この方法もＳＬＳ結晶化技術により形成される有限大きさの結晶粒を利用することによって、数個または数十個の致命的な結晶粒界がアクティブチャネル領域内に含まれるようになり、それによって、単結晶シリコン程度のＴＦＴ特性を要求する回路内蔵には充分とは言えず、アクティブチャネル領域内に含まれる致命的な結晶粒界の数を制御できる程度の精密性はなくて、それによるＴＦＴの不均一性は相変わらず存在することが予想される。
【００１６】
【発明が解決しようとする課題】
本発明は上述したような問題点を解決するために案出されたものであり、本発明ではＴＦＴ基板またはアクティブマトリックスディスプレー上の全領域または選択的領域内に結晶粒の大きさが一定で、その成長方向がアクティブチャネル方向に対して一定でかつ規則化された多結晶シリコン結晶粒を利用してＴＦＴを製作する場合、同一なアクティブチャネル長さを有する二重または多重アクティブチャネルを利用したＴＦＴに製作する時、電荷キャリアの移動に致命的な影響をあたえる結晶粒界の数が減ることによってＴＦＴ特性の向上はもちろん、二重または多重チャネルの各チャネル内に含まれる結晶粒界の数を同一にすることによってＴＦＴ特性の均一性を確保することができるＴＦＴ用多結晶シリコン及びこれを利用したディスプレーデバイスを提供することにある。
【００１７】
【課題を解決するための手段】
本発明は前記した目的を達成するために、本発明は、
二重または多重チャネルでなされたＴＦＴのアクティブチャネル間距離‘Ｓ’が下記式（１）と同一関係を有することを特徴とするＴＦＴ用多結晶シリコン薄膜を提供する。
Ｓ＝ｍＧｓ・ｓｅｃθ−Ｌ…（１）
ここで、
Ｇｓは多結晶シリコン薄膜の結晶粒の大きさ、
ｍは１、２、３、．．．整数＞０、
θはアクティブチャネル方向の垂直方向に対して致命的な結晶粒界（すなわち、“プライマリ”結晶粒界）が傾いてある角度、
Ｌは二重または多重チャネルＴＦＴ各々のアクティブチャネルの長さを示す。
【００１８】
また、本発明は、前記多結晶シリコン薄膜を利用したＴＦＴを用いて製造されることを特徴とするディスプレーデバイスを提供する。
【００１９】
【発明の実施の形態】
以下、本発明を添付した図面を参照して詳細に説明する。
【００２０】
アクティブマトリックスディスプレー用ＴＦＴ製作時ＴＦＴ特性に直、間接的に重大な影響を及ぼす多結晶シリコンの結晶粒がＴＦＴ特性向上のために、大きくて規則化される場合、結晶粒の有限な大きさによって隣接した結晶粒間には結晶粒界が発生する。
【００２１】
特に、アクティブチャネル領域内に結晶粒界が存在する時ＴＦＴ特性に致命的な影響をあたえる結晶粒界、特に、アクティブチャネル方向の垂直方向に対する結晶粒界の傾斜角度θが−４５゜≦θ≦４５゜である“プライマリ（Ｐｒｉｍａｒｙ）”結晶粒界は（図１Ａ及び図１Ｂ）、多結晶シリコン薄膜の形成時工程精密性の限界によって避けれない欠陥になり、基板またはディスプレー上に製作されるＴＦＴアクティブチャネル領域内に含まれる“プライマリ”結晶粒界の数は結晶粒の大きさ、方向、アクティブチャネルの寸法等によって変わることができる（図４Ａないし図４Ｃ）。
【００２２】
結晶粒の大きさは、ＰＥＣＶＤ、ＬＰＣＶＤ、スパッタリング等のような非晶質の形成方法による薄膜特性または薄膜厚さ等によって多結晶シリコン形成時成長できる結晶粒の大きさに限界が発生することはもちろん、非晶質シリコンを結晶質シリコンに相変化する結晶化技術に直接影響を受ける。
【００２３】
例えば、レーザーエネルギーを利用したシリコン結晶化の場合（例えば、ＥｘｉｍｅｒＬａｓｅｒＡｎｎｅａｌｉｎｇ法）、エネルギー密度、パルス持続性（ｄｕｒａｔｉｏｎ）、基板伝導性、基板温度等によって成長できる最大結晶粒の大きさが定められる。
【００２４】
また、たびたびアクティブマトリックスディスプレーで用いられるＴＦＴのアクティブチャネル次元が結晶粒の大きさに比べて相対的に大きく、したがって、ＴＦＴ特性に影響をあたえる致命的な結晶粒界がアクティブ領域内に含めることができ、単結晶シリコンを利用したＴＦＴ特性に比べて大幅に低下させることができる（図５Ａ）。
【００２５】
このような場合、長さ２Ｌである二重または多重チャネル形成のための二重ゲートまたは多重ゲートを利用してＴＦＴを製作した場合、各チャネル領域内に含まれる致命的な結晶粒界の数が減るためにＴＦＴ特性を向上させることができる（図５Ｂ）。
【００２６】
しかし、二重ゲートまたは多重ゲートを利用してＴＦＴを製作する場合、各々のアクティブチャネルに含まれる致命的な結晶粒界の数が結晶粒の大きさとアクティブチャネルの寸法によって異なるようになり（図５Ｂ）、これは不均一なＴＦＴ特性を引き起こすことができる。
【００２７】
本発明ではこのような問題点を解決することができる方法で、二重ゲートまたは多重ゲート間距離が特定の間隔“Ｓ”の定数倍になる場合、さらに望ましくは同じくなる時隣接したアクティブチャネル内に含まれる致命的な結晶粒界の数が同一になることができて、したがって、同一な特性を得ることができることを示す（図５Ｃ）。
【００２８】
本発明で“結晶粒の大きさ”というのは確認することができる結晶粒界間の距離で、通常誤差範囲に属する結晶粒界の距離と定義する。
【００２９】
本発明ではソース／ドレイン方向に対する法線をＮＮ′といえばＮＮ′と−４５゜≦θ≦４５゜の角度θをなす結晶粒界は電荷キャリア（ｅｌｅｃｔｒｉｃｃhａｒｇｅｃａｒｒｉｅｒ）の移動に致命的な影響を及ぼすことができ、このような結晶粒界を“プライマリ”結晶粒界と定義する（図６Ａ及び図６Ｂ）。
【００３０】
このとき、長さがＬであって幅がＷであるアクティブチャネル領域に対して“プライマリ”結晶粒界に垂直な距離、すなわちアクティブチャネル領域内の最大距離Ｄは単純な三角関数関係によって次のように示すことができる（図７）。
Ｄ＝（Ｌ＋ｘ）×ｃｏｓθ、ここでｘ＝Ｗｔａｎθであって、
したがって、Ｄ＝（Ｌ＋Ｗｔａｎθ）×ｃｏｓθ＝Ｌｃｏｓθ＋Ｗｔａｎθｃｏｓθ
ここで、ｔａｎθｃｏｓθ＝ｓｉｎθであるので、Ｄを再び書けば、
Ｄ＝Ｌｃｏｓθ＋Ｗｓｉｎθに、アクティブチャネル領域の長さＬと幅Ｗ、そして法線ＮＮ′に対する“プライマリ”結晶粒界の傾斜角度θだけの関数で示すことができる。
【００３１】
θ＝０゜の場合、Ｄ＝ＬであってＤはこれ以上チャネル幅Ｗと角度θの関数ではない。
【００３２】
このとき、二アクティブチャネル領域内の“プライマリ”結晶粒界の数を同一にするようにＴＦＴを製作するための“同期化（ｓｙｎｃhｒｏｎｉｚａｔｉｏｎ）”条件は図８から
Ｄ＝ａ＋ｂであることが容易に分かる。
【００３３】
図８の最初アクティブチャネル領域内上部の最初“プライマリ”結晶粒界から二番目アクティブチャネル領域内上部の最初“プライマリ”結晶粒界までの距離をＴとすると、
Ｔ＝ａ＋ｙ＋ｂ＝Ｄ＋ｙで示すことができて、
結晶粒の大きさをＧｓとすると、長さＴを
Ｔ＝ｍＧｓ、ここでｍ＝１、２、３、．．．、整数＞０で示すことができる。
【００３４】
それゆえ、Ｔに対して同一に置いてｙに対して解けば、
ｙ＝ｍＧｓ−Ｄで示すことができる。
【００３５】
このとき、同期化に対する二重チャネル間間隔“Ｓ”を
Ｓ＝ｓ１＋ｓ２で示せば（図８）、単純な三角関数関係によって、
ｓ１＝ｙｓｅｃθ、ｓ２＝Ｗｔａｎθの関係にあることが分かる。
【００３６】
それゆえ、Ｓ＝ｓ１＋ｓ２＝ｘｓｅｃθ＋Ｗｔａｎθ＝（ｍＧｓ−Ｄ）ｓｅｃθ＋Ｗｔａｎθ
＝ｍＧｓ・ｓｅｃθ−Ｄｓｅｃθ＋Ｗｔａｎθ
Ｄ＝Ｌｃｏｓθ＋Ｗｓｉｎθであるので、
Ｓ＝ｍＧｓ・ｓｅｃθ−Ｌ−Ｗｔａｎθ＋Ｗｔａｎθになる。
【００３７】
それゆえ、二重ゲートまたは多重ゲートを利用したＴＦＴで各アクティブチャネル内に含まれる“プライマリ”結晶粒界の数を同期化（ｓｙｎｃhｒｏｎｉｚａｔｉｏｎ）するためのチャネル間間隔Ｓは下記式１により示すことができる。
Ｓ＝ｍＧｓ・ｓｅｃθ−Ｌ…（１）
前記式１で、Ｇｓは結晶粒の大きさ、ｍ＝１、２、３、．．．、整数＞０、θはアクティブチャネル方向の垂直方向に対して致命的な結晶粒界（“プライマリ”結晶粒界）が傾いてある角度、Ｌは二重または多重チャネルＴＦＴ各々のアクティブチャネル長さである。
【００３８】
また、間隔Ｓは物理的な距離を有する二重ゲートまたは多重ゲートとして定義されるためにはいつもＳ＞０であるべきで、それによって同期化に対するｍの値が定まることができる。
【００３９】
θ＝０゜の場合
ＴＦＴ特性に致命的な影響を及ぼす“プライマリ”結晶粒界が電荷キャリア（ｅｌｅｃｔｒｉｃｃhａｒｇｅｃａｒｒｉｅｒ）の方向に対して垂直な（θ＝０゜）特殊な場合（図９Ａ及び図９Ｂ）にはθ≠０゜の場合に比べて、“プライマリ”結晶粒界に対して垂直な“セカンダリ（ｓｅｃｏｎｄａｒｙ）”結晶粒界がＴＦＴ特性におよぼす影響が減るためにＴＦＴ特性がより優秀だろうと容易に判断でき、また、同一なチャネル長さの二重ゲートまたは多重ゲートでなされてあるＴＦＴの場合、各チャネル領域内に含まれる“プライマリ”結晶粒界の数を同期化することにより均一性を確保することができる。
【００４０】
したがって、θ＝０゜の場合、
Ｓ＝ｍＧｓ−Ｌになることが分かる。
【００４１】
一方、傾斜角度θと結晶粒の大きさＧｓが与えられた場合、全体チャネル長さが２Ｌである単一ゲートＴＦＴを二重ゲートＴＦＴとしたとき、各々のチャネル長さＬである二個のアクティブチャネル領域内に含まれる“プライマリ”結晶粒界の数を同期化するためのチャネル間の間隔Ｓの値を求めた。これを表１に示した。
【００４２】
このとき、同期化が可能なｍ値とそれによるＳ値を小さい値から２個ずつ提示した。さらに大きいＳ値は結晶粒の大きさであるＧｓほどずつ加わることによって求められることができることを式（１）及び表（１）から分かる。
【表１】

結晶粒の大きさＧｓ、角度θが与えられて、Ｗ＝１０μｍである場合、チャネル長さＬによるアクティブチャネル領域内結晶粒界の最大数Ｎｍａｘが含まれる確率Ｐ値
【００４３】
本発明では前記結晶粒界の傾斜角度が−５゜≦θ≦５゜の場合ＴＦＴ特性がさらに望ましい。
【００４４】
【発明の効果】
ＴＦＴ基板またはアクティブマトリックスディスプレー上の全領域または選択的領域内に結晶粒の大きさが一定で、その成長方向がアクティブチャネル方向に対して一定でかつ規則化された多結晶シリコン結晶粒を利用してＴＦＴを製作する場合、単一アクティブチャネルで構成されたＴＦＴに比べて、同一なアクティブチャネル長さを有する二重または多重アクティブチャネルを利用したＴＦＴに製作する時、電荷キャリアの移動に致命的な影響をあたえる結晶粒界の数が減るためにＴＦＴ特性が優秀になりえる。また、本発明で定義された数式を利用してＴＦＴ設計をする時、二重または多重アクティブチャネル各々のチャネル領域内に含まれる致命的な結晶粒界の数を同一にすることによってＴＦＴの均一性を向上させることができる。
【図面の簡単な説明】
【図１Ａ】２Ｌの同一なチャネル長さを有する結晶粒の大きさＧｓである単一アクティブチャネルＴＦＴを概略的に示した断面図である。
【図１Ｂ】二重アクティブチャネルＴＦＴを概略的に示した断面図である。
【図２Ａ】従来技術による単一ＴＦＴを示した回路構成図である。
【図２Ｂ】従来技術による共通電極に連結されている二重ＴＦＴでなされたＴＦＴを示した回路構成図である。
【図３Ａ】従来技術のＳＬＳ結晶化法によって形成された巨大シリコン粒を含んだアクティブチャネルを概略的に示した断面図である。
【図３Ｂ】従来技術のＳＬＳ結晶化法によって形成された巨大シリコン粒を含んだアクティブチャネルを概略的に示した断面図である。
【図４Ａ】他の従来技術のＳＬＳ結晶化法によって形成された巨大粒子シリコン粒を含んだアクティブチャネルを概略的に示した断面図である。
【図４Ｂ】他の従来技術のＳＬＳ結晶化法によって形成された巨大粒子シリコン粒を含んだアクティブチャネルを概略的に示した断面図である。
【図４Ｃ】他の従来技術のＳＬＳ結晶化法によって形成された巨大粒子シリコン粒を含んだアクティブチャネルを概略的に示した断面図である。
【図５Ａ】
本発明によるθ＝0゜である時、与えられた結晶粒の大きさとアクティブチャネルの次元を利用した単一チャネルＴＦＴと二重チャネルＴＦＴを概略的に示した断面図である。
【図５Ｂ】
本発明によるθ＝0゜である時、与えられた結晶粒の大きさとアクティブチャネルの次元を利用した単一チャネルＴＦＴと二重チャネルＴＦＴを概略的に示した断面図である。
【図５Ｃ】
本発明によるθ＝0゜である時、与えられた結晶粒の大きさとアクティブチャネルの次元を利用した単一チャネルＴＦＴと二重チャネルＴＦＴを概略的に示した断面図である。
【図６Ａ】アクティブチャネルの長さが２Ｌである単一ゲートを概略的に示した断面図である。
【図６Ｂ】二重ゲートを概略的に示した断面図である。
【図７】本発明で定義した式１を計算するための二重ゲートＴＦＴを概略的に示した断面図である。
【図８】本発明による二重ゲートＴＦＴの同期化に対する条件を得るために示した概略的な断面図である。
【図９Ａ】 θ＝０゜の場合単一ゲートＴＦＴを概略的に示した断面図である。
【図９Ｂ】二重ゲートＴＦＴを概略的に示した断面図である。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a polycrystalline silicon thin film for TFT and a display device using the same, and more specifically, a polycrystalline silicon thin film for TFT having silicon grains in which the crystal growth direction is constant and regular, and the polycrystalline silicon thin film The present invention relates to a device using a TFT manufactured by using a TFT.
[0002]
[Prior art]
When a TFT (Thin Film Transistor) substrate using polycrystalline silicon is manufactured, bonding defects such as dangling bonds existing in the crystal grain boundaries of polycrystalline silicon included in the active channel region are charged. It is known to provide a trap for an electric charge carrier.
[0003]
Therefore, the crystal grain size, size uniformity, number and position, direction, and the like are the threshold voltage (Vth), threshold slope (charge threshold slope), charge carrier mobility, leakage current (leakage). Current and TFT characteristics such as device stability can be directly or indirectly fatally affected, as well as uniformity due to the position of the active matrix display substrate using TFT. Can have a deadly impact.
[0004]
In particular, in order to improve TFT characteristics, the uniformity in characteristics among TFTs is more critically affected by crystal grain boundaries as the size of crystal grains becomes larger and ordered.
[0005]
Utilizing polycrystalline silicon grains whose crystal size is constant in the entire area or selective area on the TFT substrate or active matrix display and whose growth direction is constant and regular with respect to the active channel direction. When fabricating TFTs, TFTs using dual or multiple active channels having the same active channel length as compared to TFTs configured with a single active channel are used. At the time of fabrication, TFT characteristics are improved because the number of grain boundaries that have a fatal effect on the movement of electric charge carriers is reduced.
[0006]
For example, in FIG. 1A, a single crystal having a length of 2L and a width of W is obtained using polycrystalline silicon having a crystal grain size of Gs and a fatal crystal grain boundary tilt angle of θ. When manufacturing a single active channel TFT, the number of critical crystal grain boundaries contained in the active channel region is 3, and the total channel length is the same as 2L. In contrast, the number of critical grain boundaries contained in each channel region can be 2 or 1 (FIG. 1B). Therefore, the overall TFT characteristics are improved because the critical grain boundaries acting as barriers to the movement of charge carriers are reduced.
[0007]
However, in dual or multi-channel TFTs, the number of critical grain boundaries contained within each active channel can vary depending on the channel position, which can degrade TFT uniformity.
[0008]
For example, as shown in FIG. 1B, the first active channel includes one critical grain boundary, while the second active channel includes two critical grain boundaries. The case may occur.
[0009]
In order to compensate for such problems, International Patent Publication No. WO 97/45827 applies polycrystalline silicon or single crystal large silicon grains on a substrate using SLS (Sequential Lateral Solidification) crystallization technology. It can be formed (FIG. 3), and it has been reported that, when a TFT is manufactured using this, it is possible to obtain characteristics next to those of a TFT manufactured using single crystal silicon.
[0010]
However, the SLS method for fabricating TFTs by forming single crystal silicon is a technical difficulty that must be precisely aligned to the active channel region where many TFTs on the substrate must be fabricated. In addition, there is a problem that a longer time is required than the time of manufacturing a TFT substrate using polycrystalline silicon in order to form single crystal silicon at least as long as the dimension corresponding to the active channel region.
[0011]
Accordingly, it is known that production of a TFT substrate using polycrystalline silicon is a more excellent method in terms of low production efficiency and mass productivity.
[0012]
However, in addition to drive circuits, digital-to-analog converter (DAC) circuits and other circuits that require high-performance TFTs such as digital-to-analog converter (DAC) circuits require single-crystal silicon in the production of active matrix displays. The characteristics of the used TFT may be required. At this time, when fabricating a TFT using polycrystalline silicon, several to several tens of critical grain boundaries may be included in the active channel region depending on the size of the crystal grains and the dimensions of the active channel. As a result, degradation of TFT characteristics is expected, and it cannot be said that it is sufficient for complete circuit incorporation.
[0013]
Meanwhile, in US Pat. No. 6,177,301, an LCD including a driver and a pixel array is formed by forming a large silicon grain using SLS crystallization technology. When the active channel direction is parallel to the crystal grain direction grown by the SLS crystallization method at the time of fabricating the TFT for the device, the barrier effect of the grain boundary against the electric charge carrier is minimized (FIG. 4A). Therefore, TFT characteristics after single crystal silicon can be obtained. On the other hand, when the active channel direction and the crystal grain growth direction are 90 °, the TFT characteristics work by traps of electric charge carriers. TFT characteristics so crystal grain boundary is present is significantly reduced (Fig. 4B).
[0014]
In actuality, TFTs in a driver circuit at the time of manufacturing an active matrix display generally have an angle of 90 °, and at this time, the characteristics of each TFT are not greatly deteriorated and the TFTs are uniform. In order to improve the performance, the uniformity of the device can be improved by fabricating the active channel region so as to be inclined at an angle of 30 ° to 60 ° with respect to the crystal growth direction (FIG. 4C).
[0015]
However, this method also uses a finite size crystal grain formed by the SLS crystallization technique, so that several or tens of critical grain boundaries are included in the active channel region, As a result, it cannot be said that it is sufficient to incorporate a circuit that requires TFT characteristics comparable to that of single crystal silicon, and there is no precision enough to control the number of critical grain boundaries contained in the active channel region. It is expected that TFT non-uniformity will still exist.
[0016]
[Problems to be solved by the invention]
The present invention has been devised to solve the above-described problems. In the present invention, the size of crystal grains is constant in the entire region or selective region on the TFT substrate or active matrix display. When manufacturing TFTs using polycrystalline silicon grains whose growth direction is constant and regular with respect to the active channel direction, TFTs using double or multiple active channels having the same active channel length The TFT characteristics are improved by reducing the number of crystal grain boundaries that have a fatal effect on the movement of charge carriers, and the number of crystal grain boundaries contained in each channel of double or multiple channels is reduced. Polycrystalline silicon for TFT, which can ensure uniformity of TFT characteristics by making the same, and a display using the same And to provide a chromatography device.
[0017]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides the following:
Provided is a polycrystalline silicon thin film for TFT, characterized in that the distance between active channels 'S' of TFTs made of double or multiple channels has the same relationship as the following formula (1).
S = mGs · secθ−L (1)
here,
Gs is the grain size of the polycrystalline silicon thin film,
m is 1, 2, 3,. . . Integer> 0,
θ is the angle at which the critical grain boundary (ie, the “primary” grain boundary) is tilted with respect to the direction perpendicular to the active channel direction,
L indicates the length of the active channel of each double or multi-channel TFT.
[0018]
The present invention also provides a display device manufactured using a TFT using the polycrystalline silicon thin film.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
[0020]
When manufacturing TFTs for active matrix displays, if the polycrystalline silicon crystal grains that have a significant direct or indirect effect on TFT characteristics are large and ordered to improve TFT characteristics, the size of the crystal grains may be limited. A grain boundary is generated between adjacent crystal grains.
[0021]
In particular, when a grain boundary exists in the active channel region, the grain boundary that has a fatal effect on the TFT characteristics, in particular, the inclination angle θ of the grain boundary with respect to the direction perpendicular to the active channel direction is −45 ° ≦ θ ≦. The “primary” grain boundary of 45 ° (FIGS. 1A and 1B) is a defect that cannot be avoided due to the limit of process precision when forming a polycrystalline silicon thin film, and is produced on a substrate or a display. The number of “primary” grain boundaries contained in the active channel region can vary depending on the size, direction, active channel dimensions, etc. of the crystal grains (FIGS. 4A to 4C).
[0022]
There is a limit to the size of crystal grains that can be grown during the formation of polycrystalline silicon due to thin film characteristics or thin film thickness by amorphous formation methods such as PECVD, LPCVD, sputtering, etc. Of course, it is directly influenced by the crystallization technique that changes the phase of amorphous silicon to crystalline silicon.
[0023]
For example, in the case of silicon crystallization using laser energy (for example, the Eximer Laser Annealing method), the maximum crystal grain size that can be grown is determined by the energy density, pulse duration, substrate conductivity, substrate temperature, and the like. .
[0024]
In addition, the active channel dimensions of TFTs often used in active matrix displays are relatively large compared to the size of the crystal grains, and therefore, fatal crystal grain boundaries that affect the TFT characteristics can be included in the active region. It can be greatly reduced compared to TFT characteristics using single crystal silicon (FIG. 5A).
[0025]
In such a case, when a TFT is manufactured using a double gate or multiple gate for forming a double or multiple channel having a length of 2 L, the number of critical grain boundaries included in each channel region Therefore, TFT characteristics can be improved (FIG. 5B).
[0026]
However, when fabricating TFTs using double gates or multiple gates, the number of critical grain boundaries contained in each active channel differs depending on the size of the crystal grains and the dimensions of the active channel (see FIG. 5B) This can cause non-uniform TFT characteristics.
[0027]
In the present invention, when the distance between double gates or multiple gates is a constant multiple of a specific interval “S”, it is more preferable that the same in the adjacent active channel. It can be shown that the number of critical grain boundaries contained in can be the same, and therefore the same properties can be obtained (FIG. 5C).
[0028]
In the present invention, the “crystal grain size” is a distance between crystal grain boundaries that can be confirmed, and is defined as a distance between crystal grain boundaries that normally belongs to an error range.
[0029]
In the present invention, when the normal line to the source / drain direction is NN ′, the grain boundary that forms an angle θ of −45 ° ≦ θ ≦ 45 ° with NN ′ has a fatal influence on the movement of electric charge carriers. Such a grain boundary is defined as the “primary” grain boundary (FIGS. 6A and 6B).
[0030]
At this time, the distance perpendicular to the “primary” grain boundary with respect to the active channel region having the length L and the width W, that is, the maximum distance D in the active channel region is expressed by the following trigonometric function relationship. (FIG. 7).
D = (L + x) × cos θ, where x = W tan θ,
Therefore, D = (L + Wtanθ) × cosθ = Lcosθ + Wtanθcosθ
Here, since tan θ cos θ = sin θ, if D is written again,
D = L cos θ + W sin θ can be expressed as a function of only the length L and width W of the active channel region and the inclination angle θ of the “primary” grain boundary with respect to the normal NN ′.
[0031]
If θ = 0 °, D = L and D is no longer a function of channel width W and angle θ.
[0032]
At this time, the “synchronization” condition for fabricating TFTs so that the number of “primary” grain boundaries in the two active channel regions is the same is easily D = a + b from FIG. I understand.
[0033]
The distance from the first “primary” grain boundary in the upper part of the first active channel region to the first “primary” grain boundary in the upper part of the second active channel region in FIG.
T = a + y + b = D + y
If the size of the crystal grain is Gs, the length T is T = mGs, where m = 1, 2, 3,. . . , Integer> 0.
[0034]
So if you put it the same for T and solve for y,
y = mGs-D.
[0035]
At this time, if the inter-channel interval “S” for synchronization is expressed as S = s1 + s2 (FIG. 8), according to a simple trigonometric function relationship,
It can be seen that s1 = ysecθ and s2 = Wtanθ.
[0036]
Therefore, S = s1 + s2 = xsecθ + Wtanθ = (mGs−D) secθ + Wtanθ
= MGs · secθ−Dsecθ + Wtanθ
Since D = L cos θ + W sin θ,
S = mGs · secθ−L−Wtanθ + Wtanθ.
[0037]
Therefore, the interchannel spacing S for synchronizing the number of “primary” grain boundaries contained in each active channel in a TFT using a double gate or multiple gates can be expressed by the following Equation 1. it can.
S = mGs · secθ−L (1)
In Equation 1, Gs is the size of the crystal grain, m = 1, 2, 3,. . . , Integer> 0, θ is an angle at which a critical grain boundary (“primary” grain boundary) is tilted with respect to a direction perpendicular to the active channel direction, and L is an active channel length of each double or multi-channel TFT. It is.
[0038]
Also, the interval S should always be S> 0 to be defined as a double gate or multiple gate with physical distance, so that the value of m for synchronization can be determined.
[0039]
In the case of θ = 0 °, a special case where the “primary” grain boundary that has a fatal effect on the TFT characteristics is perpendicular to the direction of the electric charge carrier (θ = 0 °) (FIG. 9A and FIG. 9) 9B) has better TFT characteristics because the influence of the “secondary” grain boundaries perpendicular to the “primary” grain boundaries on the TFT characteristics is reduced compared to the case of θ ≠ 0 °. In the case of TFTs that are made of double gates or multiple gates of the same channel length, it is possible to make a uniform determination by synchronizing the number of “primary” grain boundaries contained in each channel region. Sex can be secured.
[0040]
Therefore, when θ = 0 °,
It can be seen that S = mGs−L.
[0041]
On the other hand, when the tilt angle θ and the grain size Gs are given, when a single gate TFT having an overall channel length of 2L is a double gate TFT, The value of the spacing S between channels for synchronizing the number of “primary” grain boundaries contained in the active channel region was determined. This is shown in Table 1.
[0042]
At this time, the m value that can be synchronized and the S value based on the m value were presented from a small value. It can be seen from Equation (1) and Table (1) that a larger S value can be obtained by adding Gs as the size of the crystal grains.
[Table 1]

When the grain size Gs and the angle θ are given and W = 10 μm, the probability P value including the maximum number Nmax of crystal grain boundaries in the active channel region depending on the channel length L
In the present invention, TFT characteristics are more desirable when the tilt angle of the crystal grain boundary is −5 ° ≦ θ ≦ 5 °.
[0044]
【The invention's effect】
Utilizing polycrystalline silicon grains whose crystal size is constant in the entire area or selective area on the TFT substrate or active matrix display and whose growth direction is constant and regular with respect to the active channel direction. When manufacturing TFTs using a dual or multiple active channel having the same active channel length compared to TFTs configured with a single active channel, it is fatal to the movement of charge carriers. Since the number of crystal grain boundaries that have a significant influence is reduced, the TFT characteristics can be improved. In addition, when designing a TFT using the mathematical formula defined in the present invention, the number of critical crystal grain boundaries included in the channel region of each of the double or multiple active channels is made uniform so that the TFT can be made uniform. Can be improved.
[Brief description of the drawings]
FIG. 1A is a cross-sectional view schematically showing a single active channel TFT having a crystal grain size Gs having the same channel length of 2L.
FIG. 1B is a cross-sectional view schematically showing a double active channel TFT.
FIG. 2A is a circuit configuration diagram showing a single TFT according to the prior art.
FIG. 2B is a circuit configuration diagram showing a TFT made of a double TFT connected to a common electrode according to the prior art.
FIG. 3A is a cross-sectional view schematically showing an active channel including giant silicon grains formed by a conventional SLS crystallization method.
FIG. 3B is a cross-sectional view schematically showing an active channel including giant silicon grains formed by a conventional SLS crystallization method.
FIG. 4A is a cross-sectional view schematically illustrating an active channel including giant silicon grains formed by another prior art SLS crystallization method.
FIG. 4B is a cross-sectional view schematically illustrating an active channel including giant silicon grains formed by another prior art SLS crystallization method.
FIG. 4C is a cross-sectional view schematically illustrating an active channel including giant silicon grains formed by another prior art SLS crystallization method.
FIG. 5A
FIG. 6 is a cross-sectional view schematically showing a single channel TFT and a double channel TFT using a given crystal grain size and active channel dimensions when θ = 0 ° according to the present invention.
FIG. 5B
FIG. 6 is a cross-sectional view schematically showing a single channel TFT and a double channel TFT using a given crystal grain size and active channel dimensions when θ = 0 ° according to the present invention.
FIG. 5C
FIG. 6 is a cross-sectional view schematically showing a single channel TFT and a double channel TFT using a given crystal grain size and active channel dimensions when θ = 0 ° according to the present invention.
FIG. 6A is a cross-sectional view schematically illustrating a single gate having an active channel length of 2L.
FIG. 6B is a cross-sectional view schematically showing a double gate.
FIG. 7 is a cross-sectional view schematically showing a double gate TFT for calculating Equation 1 defined in the present invention.
FIG. 8 is a schematic cross-sectional view shown to obtain conditions for synchronization of a double gate TFT according to the present invention.
FIG. 9A is a cross-sectional view schematically showing a single gate TFT when θ = 0 °.
FIG. 9B is a cross-sectional view schematically showing a double gate TFT.

Claims

A method for designing a polycrystalline silicon thin film for TFT , which is modeled on the assumption that polycrystalline silicon crystal grains are regularly grown in a square shape, and the distance S between active channels of TFTs formed by double or multiple channels is as follows: design method of the TFT polycrystalline silicon thin film characterized by be designed to have the same relationship with the formula (1): S = mGs · secθ-L ... (1) where, Gs is the polycrystalline silicon thin-film crystal The grain size, m is 1, 2, 3,. . . Integer> 0, theta fatal crystal grain boundaries with respect to the vertical direction of the active channel direction (i.e., up Lima Li binding Akiratsubukai) angle that is tilted, L is double or multiple channel TFT each active Indicates the length of the channel.

2. The method for designing a polycrystalline silicon thin film for TFT according to claim 1, wherein the design is such that the distance between the double channel or multiple channels is a constant multiple of S when θ = 0 °.

3. The method for designing a polycrystalline silicon thin film for TFT according to claim 2, wherein the design is such that when [theta] = 0 [deg.], the distance between the double channels or multiple channels is the same as S.

Design method for preparation of polycrystalline silicon thin film for TFT according to claim 1, characterized in that the design so that the polycrystalline silicon is formed on the display device the entire formed on the substrate Luke or substrate selection region.

2. The method for designing a polycrystalline silicon thin film for TFT according to claim 1, wherein the crystal grain size is designed to be 0.2 [mu] m or more.

2. The method for designing a polycrystalline silicon thin film for TFT according to claim 1, wherein the TFT is designed so that two or more crystal grains are included in the TFT substrate.

2. The method for designing a polycrystalline silicon thin film for TFT according to claim 1, wherein the tilt angle of the crystal grain boundary is designed to be −45 ° ≦ θ ≦ 45 °.

The method for designing a polycrystalline silicon thin film for TFT according to claim 7, wherein the tilt angle of the crystal grain boundary is designed to satisfy -5 ° ≦ θ ≦ 5 °.

2. The method for designing a polycrystalline silicon thin film for TFT according to claim 1, wherein the active channel length is designed to be a constant multiple of the size of the crystal grain.

2. The method for designing a polycrystalline silicon thin film for TFT according to claim 1, wherein the number of crystal grains in the display is designed to be 2 or more.

2. The method for designing a polycrystalline silicon thin film for TFT according to claim 1, wherein the crystal grains are designed to grow in a certain direction.

According to claim 1, characterized in that designing the polycrystalline silicon PECVD, LPCVD, and in sputtering amorphous silicon grown by any one of methods to crystallize by the excimer laser irradiation A method of designing a polycrystalline silicon thin film for TFT.

Display device comprising the TFT manufactured using the designing method of the polycrystalline silicon thin film according to claim 1.

14. The device according to claim 13, wherein the display device is a liquid crystal display (LCD) or an organic electroluminescent element (EL).