JP4363227B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に係り、詳しくは、パワー素子とそのパワー素子を駆動するための駆動回路とが集積化された半導体装置に関するものである。

従来より、コアと周辺機能回路とを同一基板上に搭載した半導体集積回路装置において、コアの周囲にパッドを配列したブロックを設け、このブロックと周辺機能回路を有するブロックとの間に、ブロック間の接続配線のみ横切り各ブロックの機能を損なわないでチップ切断が可能なダイシング領域を設ける技術が開示されている（特許文献１参照）。

この特許文献１の技術によれば、基本構造の半導体チップから別仕様の品種を製作する場合、予め１セットのマスクを用いてブロックに別れた半導体集積回路装置を形成し、ウエハプロセスにて半導体チップに設けられたダイシング領域を切断して不要な周辺機能回路を削除することで、切断工程のみにて別仕様の品種展開を行うことができる。
特開２００３−２７３２２９号公報（第２〜４頁 図１）

近年、パワー素子（出力トランジスタ）とそのパワー素子の駆動回路とが１つの半導体チップ上に集積化された半導体装置（パワーモノリシックＩＣ）が広く利用されており、この半導体装置は各種電動アクチュエータ（例えば、スピーカ、電動モータ、各種ソレノイドなど）を駆動するために使用されている。

この半導体装置は、従来、１つの半導体チップに１個のパワー素子が搭載されて１チャネルの出力を得られる単チャネル構成（単機能構成）が一般的であった。
しかし、近年、１つの半導体チップに２個以上の複数個のパワー素子が搭載されて複数チャネルの出力を得られる多チャネル構成（多機能構成）の半導体装置が要求されている。

図４（Ａ）は、半導体ウェハ（半導体基板）WF上に形成された従来の単チャネル構成半導体チップ５１の配置例を示す要部概略平面図である。図４（Ｂ）は、半導体ウェハWFからダイシングによって切り出された１つの単チャネル構成半導体チップ５１を示す概略平面図である。

円盤状の半導体ウェハWFの平面上には、同一の単チャネル構成半導体チップ５１が縦横方向に碁盤目状に複数個並べられて配置されている。各半導体チップ５１の間には、半導体ウェハWFから各半導体チップ５１をダイシングによって切り出すためのダイシングライン（ダイシング領域）DLが設定されている。
つまり、半導体ウェハWF平面は互いに直交する縦横方向に格子状に配置された各ダイシングラインDLによって升目状に分割され、その分割された半導体ウェハWFの矩形状の升目の１つずつが単チャネル構成半導体チップ５１となる。

単チャネル構成半導体チップ５１上には、１個のパワー素子PEと、そのパワー素子PEを駆動するための駆動回路DCと、複数個の電極パッド（ボンディングパッド）PDとが集積化されている。
そして、単チャネル構成半導体チップ５１は、１つのパワーモノリシックＩＣ（Integrated Circuit）を構成している。

パワー素子PEは、電力増幅を行う各種能動素子（例えば、バイポーラトランジスタ、ＪＦＥＴ、ＭＯＳＦＥＴ、サイリスタなど）である。
各電極パッドPDは、単チャネル構成半導体チップ５１上に形成された導電膜による配線層（図示略）によってパワー素子PEまたは駆動回路DCに接続されると共に、単チャネル構成半導体チップ５１がマウンティングされたリードフレーム（図示略）にボンディングワイヤ（図示略）によってワイヤボンディングされている。尚、電極パッドPDは各種用途用（例えば、電源供給用、グランド用、入力信号用、出力信号用など）にそれぞれ設けられている。

図５（Ａ）は、半導体ウェハWF上に形成された従来の２チャネル構成半導体チップ６１の配置例を示す要部概略平面図である。図５（Ｂ）は、半導体ウェハWFからダイシングによって切り出された１つの２チャネル構成半導体チップ６１を示す概略平面図である。
２チャネル構成半導体チップ６１上には、２個のパワー素子PEと、そのパワー素子PEを駆動するための１個の駆動回路DCと、複数個の電極パッドPDとが集積化されている。

図６（Ａ）は、半導体ウェハWF上に形成された従来の４チャネル構成半導体チップ７１の配置例を示す要部概略平面図である。図６（Ｂ）は、半導体ウェハWFからダイシングによって切り出された１つの４チャネル構成半導体チップ７１を示す概略平面図である。
４チャネル構成半導体チップ６１上には、４個のパワー素子PEと、そのパワー素子PEを駆動するための１個の駆動回路DCと、複数個の電極パッドPDとが集積化されている。

これらの半導体チップ５１，６１，７１を製造するには、まず、各半導体チップ５１，６１，７１の回路構成部材（パワー素子PE、駆動回路DC、配線層、電極パッドPD）に対応する描画パターンが形成されたフォトマスクを用意する。
次に、フォトリソグラフィ技術を用い、半導体ウェハWF上に塗布したフォトレジスト膜にフォトマスクの描画パターンを転写し、不要なフォトレジスト膜を除去する。

そして、フォトマスクの描画パターンが転写されたフォトレジスト膜を保護膜として、エッチング法、ＣＶＤ（Chemical Vapor Deposition）法、ＰＶＤ（Physical Vapor Deposition）法などの各種半導体装置製造方法を用い、半導体ウェハWF上に不純物を注入したり絶縁膜や配線層などを形成することにより、各半導体チップ５１，６１，７１の回路構成部材を作成する。

尚、フォトリソグラフィ技術によるフォトマスクの描画パターンの転写工程は、目的の回路構成部材を作成するために何回か繰り返され、その転写工程の度にフォトマスクが交換される。
また、現在、主流のフォトマスクは描画パターンの４倍または５倍の大きさに描かれた拡大マスクになっており、この拡大マスクはレチクルと呼ばれる。

このように、従来の各半導体チップ５１，６１，７１はそれぞれ別個の半導体ウェハWF上に形成される。また、各半導体チップ５１，６１，７１を製造するために使用されるフォトマスクも、各半導体チップ５１，６１，７１毎にそれぞれ別個に用意される。つまり、各半導体チップ５１，６１，７１は全く別々に設計開発されて製造される。
そのため、従来の各半導体チップ５１，６１，７１を製造するには、フォトマスクの製作も含めて、その設計開発に多大な時間と経費を要するという問題があった。

また、各半導体チップ５１，６１，７１の出荷個数（生産個数）が、１枚の半導体ウェハWFから作成可能な個数より少ない場合でも、各半導体チップ５１，６１，７１毎に１枚ずつ半導体ウェハWFを使用するため、半導体ウェハWFが無駄になる分だけ製造コストが増大するという問題があった。つまり、出荷個数の少ない半導体チップ５１，６１，７１については特に製造コストが増大することになる。
例えば、単チャネル構成半導体チップ５１の出荷個数が１５００個で、１枚の半導体ウェハWFから２０００個の半導体チップ５１が作成可能な場合には、半導体チップ５１が５００個余分になるため、その５００個分だけ半導体ウェハWFが無駄になる。

ところで、上記各問題を解決するのに前記した特許文献１の技術を利用することはできない。
つまり、特許文献１には、多チャネル構成の半導体装置（１つの半導体チップに２個以上の複数個のパワー素子が搭載されて複数チャネルの出力を得られる半導体装置）についての記載が全くなく、多チャネル構成の半導体装置に適用することについて示唆すらもされていない。

特許文献１には、半導体集積回路装置として動作するために最低限の構成要素からなるコアと、そのコアの機能を補助しあるいはコアにない機能を付加する周辺機能回路とが、同一基板上に搭載されていることが記載されているだけである。
そして、特許文献１の技術はコアと周辺機能回路とを切断するものであるため、前記コアをパワー素子PEに当てはめ、前記周辺機能回路を駆動回路DCに当てはめてみたとしても、上記各問題を解決することはできない。

本発明は上記各問題を解決するためになされたものであって、その目的は、パワー素子とそのパワー素子を駆動するための駆動回路とが集積化された半導体装置において、複数個のパワー素子が搭載されて複数チャネルの出力を得られる多チャネル構成の半導体装置を低コストに提供することにある。

（請求項１：図２（Ｃ）に示す４チャネル構成半導体チップ４１に該当）
請求項１に記載の発明は、
１個のパワー素子と、そのパワー素子を駆動するための駆動回路とが集積化された基本セルと、
その基本セルが縦横方向に複数個並べて配置された半導体ウェハと、
その半導体ウェハにおける前記各基本セル間に設けられたダイシングラインと
を備えた半導体装置であって、
前記基本セル上で前記パワー素子と前記駆動回路は第１方向に並べて配置され、
前記半導体ウェハ上で前記第１方向に配列された前記各基本セルにて、任意の第１基本セルに隣合う第２基本セルは、当該第１基本セルに対して、当該第２基本セルの中心を回転軸として１８０゜回転した状態で配置され、
前記ダイシングラインに沿って前記半導体ウェハから切り離された４個の前記基本セルからなる１つの半導体チップを備え、
前記半導体ウェハ上で前記第１方向に隣合うと共に、当該各基本セル上の前記駆動回路同士が隣合う２個の基本セルを１組とすると、前記４個の基本セルは、前記２個の基本セルを２組備えたことを技術的特徴とする。

（請求項２：図３（Ｂ）に示す２チャネル構成半導体チップ３１に該当）
請求項２に記載の発明は、請求項１に記載の半導体装置において、
前記各基本セルには、前記パワー素子または前記駆動回路に接続された複数個の電極パッドが集積化され、
前記各電極パッドの配置箇所および個数は、前記半導体ウェハ上に配置された各基本セルによって異なることを技術的特徴とする。

（請求項１）
請求項１の発明において、半導体ウェハからダイシングによって切り出された各基本セルは、１つの機能ブロックと見なせる。そのため、半導体ウェハから切り出す基本セルの個数を所望のチャネル数にすることにより、単チャネル構成、２チャネル構成、４チャネル構成の各半導体チップを自由に選択して製造できる。つまり、切り離すダイシングラインを適宜設定するだけで、１枚の半導体ウェハから任意な個数の各チャネル構成半導体チップ（単チャネル構成半導体チップ、２チャネル構成半導体チップ、４チャネル構成半導体チップ）を混在させて製造できる。

また、各基本セルが配置された半導体ウェハを製造するには、各基本セルの配置に対応したフォトマスクを用意するだけでよく、各チャネル構成半導体チップ毎に別々のフォトマスクを用意する必要はない。つまり、各チャネル構成半導体チップは同時に設計開発され、その製造工程もダイシング工程までは同一であり、ダイシング工程にて各チャネル構成半導体チップの内のどれを製造するかが決定される。
従って、請求項１の発明によれば、従来技術に比べ、フォトマスクの製作も含めて、その設計開発に要する時間と経費を大幅に削減できる。

また、請求項１の発明では、１枚の半導体ウェハから任意な個数の各チャネル構成半導体チップを混在させて製造できるため、各チャネル構成半導体チップの出荷個数（生産個数）に関係なく、半導体ウェハが無駄にならないことから製造コストを抑制できる。
つまり、１枚の半導体ウェハから所望の個数の２チャネル構成または４チャネル構成半導体チップを作成した後に余った基本セルがある場合には、その余った基本セルを単チャネル構成半導体チップにすればよいため、半導体ウェハが無駄にならない。

そして、請求項１の発明によれば、４チャネル構成半導体チップを得ることができる。
その４チャネル構成半導体チップでは、４個のパワー素子が半導体チップの四隅部に離れて配置され、各パワー素子の間には４個の駆動回路が縦横方向に２個ずつ並べられて配置される。そのため、各パワー素子の放熱が促進され、各パワー素子の発熱による半導体チップの温度上昇を抑制できる。また、各パワー素子近傍に電極パッドが配置されている場合には、その電極パッドにワイヤボンディングを行う際に、ボンディングワイヤの錯綜を防止可能になり、ワイヤボンディングが容易になる。

（請求項２）
請求項２の発明によれば、各電極パッドの配置箇所および個数を各基本セルによって異ならせることが可能になるため、電極パッドの用途に応じて１つの半導体チップ内で電極パッドを共用化できる。
例えば、１つの半導体チップに電源供給用の電極パッドとグランド用の電極パッドとを１組だけ設け、その半導体チップを構成する各基本セルで当該電極パッドを共用化してもよい。

これは、各電極パッドは、基本セル上に形成された最上位層の配線層によって構成されるため、各電極パッドに対応する描画パターンが形成されたフォトマスクを交換するだけで、各電極パッドの配置箇所および個数を容易に変更できるからである。
そして、パワー素子および駆動回路の配置箇所を変更するのに比べて、各電極パッドの配置箇所および個数を変更するのは容易であり、その変更による製造コストの増加はほとんど無いため、請求項１の発明の前記効果が阻害されることはない。

以下、本発明を具体化した一実施形態について図面を参照しながら説明する。尚、本実施形態において、従来技術と同一構成部材については符号を等しくしてある。

図１は、半導体ウェハ（半導体基板）WF上に形成された本実施形態の基本セル１１の配置例を示す要部概略平面図である。尚、図面および以下の説明では、各基本セル１１を区別するため符号「１１」の末尾に符号「ａ」〜「ｈ」を付してある。

円盤状の半導体ウェハWFの平面上には、同一の基本セル１１（１１ａ〜１１ｈ）が縦横方向に碁盤目状に複数個並べられて配置されている。各基本セル１１の間には、半導体ウェハWFから所望の基本セル１１をダイシングによって切り出すための仮のダイシングライン（ダイシング領域）DLtが設定されている。
つまり、半導体ウェハWF平面は互いに直交する縦横方向に格子状に配置された各ダイシングラインDLtによって升目状に分割され、その分割された半導体ウェハWFの矩形状の升目の１つずつが基本セル１１となる。

基本セル１１上には、１個のパワー素子PEと、そのパワー素子PEを駆動するための駆動回路DCと、複数個の電極パッド（ボンディングパッド）PDとが集積化されている。そして、基本セル１１は、１つのパワーモノリシックＩＣを構成している。

基本セル１１上でパワー素子PEと駆動回路DCは、基本セル１１の長手方向（図１に示す横方向）に並べて配置されている。
そして、半導体ウェハWF上で図１に示す横方向（第１方向）に配列された各基本セル１１にて、任意の基本セル（第１基本セル）１１に隣合う基本セル（第２基本セル）１１は、当該任意の基本セル（第１基本セル）１１に対して、当該隣合う基本セル（第２基本セル）１１の中心を回転軸として１８０゜回転した状態で配置されている。

つまり、図１に示す横方向（第１方向）に配列された各基本セル１１ｅ〜１１ｈにおいて、第１基本セル１１ｂに隣合う第２基本セル１１ａ，１１ｃは、第１基本セル１１ｂに対して、第２基本セル１１ａ，１１ｃの中心を回転軸として１８０゜回転した状態で配置されている。また、第１基本セル１１ｃに隣合う第２基本セル１１ｂ，１１ｄは、第１基本セル１１ｃに対して、第２基本セル１１ｂ，１１ｄの中心を回転軸として１８０゜回転した状態で配置されている。

同様に、図１に示す横方向（第１方向）に配列された各基本セル１１ａ〜１１ｄにおいて、第１基本セル１１ｆに隣合う第２基本セル１１ｅ，１１ｇは、第１基本セル１１ｆに対して、第２基本セル１１ｅ，１１ｇの中心を回転軸として１８０゜回転した状態で配置されている。また、第１基本セル１１ｇに隣合う第２基本セル１１ｆ，１１ｈは、第１基本セル１１ｇに対して、第２基本セル１１ｆ，１１ｈの中心を回転軸として１８０゜回転した状態で配置されている。

そのため、本実施形態の半導体ウェハWFの製造に使用されるフォトマスクを作成するには、まず、基本セル１１ａの回路構成部材（パワー素子PE、駆動回路DC、配線層、電極パッドPD）に対応する描画パターンを作成する。
そして、基本セル１１ａの描画パターンを１８０゜回転させて基本セル１１ｂの描画パターンを作成し、各基本セル１１ａ，１１ｂの描画パターンを並べたものを一組とし、その一組分の描画パターンを横方向に並べて横一列分の描画パターンとし、その横一列分の描画パターンを縦方向に並べれば、半導体ウェハWF全体のフォトマスクを作成できる。

このように作成したフォトマスクを使用し、従来技術と同様に、フォトリソグラフィ技術を用いてフォトマスクの描画パターンが転写されたフォトレジスト膜を形成し、そのフォトレジスト膜を保護膜として、各種半導体装置製造方法（エッチング法、ＣＶＤ法、ＰＶＤ法など）を用れば、各基本セル１１（１１ａ〜１１ｈ）を作成できる。

図２は、半導体ウェハWFから所望の基本セル１１をダイシングによって切り出すことで作成される各半導体チップ２１，３１，４１を示す概略平面図である。

図２（Ａ）は、半導体ウェハWFから１個の基本セル１１ａを切り出した例であり、この基本セル１１ａにより１つの単チャネル構成半導体チップ２１が構成される。
そして、単チャネル構成半導体チップ２１を製造するには、基本セル１１ａの外周を囲むダイシングラインDLtに沿って半導体ウェハWFを切断することにより、半導体ウェハWFから基本セル１１ａを切り離せばよい。

図２（Ｂ）は、半導体ウェハWFから図示横方向に隣合う２個の基本セル１１ａ，１１ｂを切り出した例であり、これら基本セル１１ａ，１１ｂにより１つの２チャネル構成半導体チップ３１が構成される。
つまり、２チャネル構成半導体チップ３１上には、２個のパワー素子PEと、そのパワー素子PEを駆動するための２個の駆動回路DCと、複数個の電極パッドPDとが集積化されている。

２個の基本セル１１ａ，１１ｂは、半導体ウェハWF上で図１に示す横方向（第１方向）に隣合うと共に、各基本セル１１ａ，１１ｂ上の駆動回路DC同士が隣合う。
そして、２チャネル構成半導体チップ３１を製造するには、各基本セル１１ａ，１１ｂの外周を囲むダイシングラインDLtに沿って半導体ウェハWFを切断すると共に、各基本セル１１ａ，１１ｂ間のダイシングラインDLtは残したままにすることにより、半導体ウェハWFから各基本セル１１ａ，１１ｂを切り離せばよい。

図２（Ｃ）は、半導体ウェハWFから図示横方向および縦方向に隣合う４個の基本セル１１ａ，１１ｂ，１１ｅ，１１ｆを切り出した例であり、これら基本セル１１ａ，１１ｂ，１１ｅ，１１ｆにより１つの４チャネル構成半導体チップ４１が構成される。
つまり、４チャネル構成半導体チップ４１上には、４個のパワー素子PEと、そのパワー素子PEを駆動するための４個の駆動回路DCと、複数個の電極パッドPDとが集積化されている。
尚、４チャネル構成半導体チップ４１は、例えば、４個のパワー素子PEが構成するＨブリッジ回路によって電動モータなどを駆動制御するために使用される。

２個の基本セル１１ａ，１１ｂと同様に、２個の基本セル１１ｅ，１１ｆは、半導体ウェハWF上で図１に示す横方向（第１方向）に隣合うと共に、各基本セル１１ｅ，１１ｆ上の駆動回路DC同士が隣合う。
ここで、半導体ウェハWF上で図１に示す横方向（第１方向）に隣合うと共に、各基本セル１１上の駆動回路DC同士が隣合う２個の基本セル１１を１組とする。すると、４個の基本セル１１ａ，１１ｂ，１１ｅ，１１ｆは、２個の基本セル１１ａ，１１ｂからなる１組と、２個の基本セル１１ｅ，１１ｆからなる１組とを合わせた２組の基本セル１１からなる。つまり、４個の基本セル１１ａ，１１ｂ，１１ｅ，１１ｆは、２個の基本セル（１１ａ，１１ｂと１１ｅ，１１ｆ）を２組備える。

そして、４チャネル構成半導体チップ４１を製造するには、各基本セル１１ａ，１１ｂ，１１ｅ，１１ｆの外周を囲むダイシングラインDLtに沿って半導体ウェハWFを切断すると共に、各基本セル１１ａ，１１ｂ，１１ｅ，１１ｆ間のダイシングラインDLtは残したままにすることにより、半導体ウェハWFから各基本セル１１ａ，１１ｂ，１１ｅ，１１ｆを切り離せばよい。

［実施形態の作用・効果］
以上詳述した本実施形態によれば、以下の作用・効果を得ることができる。

［１］半導体ウェハWFからダイシングによって切り出された各基本セル１１は、図４に示す従来技術の単チャネル構成半導体チップ５１と同じであり、１つの機能ブロックと見なせる。
そのため、半導体ウェハWFから切り出す基本セル１１の個数を所望のチャネル数にすることにより、図２（Ａ）〜図２（Ｃ）に示す各半導体チップ２１，３１，４１を自由に選択して製造できる。つまり、切り離すダイシングラインDLtを適宜設定するだけで、１枚の半導体ウェハWFから任意な個数の各半導体チップ２１，３１，４１を混在させて製造できる。

また、各基本セル１１が配置された半導体ウェハWFを製造するには、図１に示す各基本セル１１の配置に対応したフォトマスクを用意するだけでよく、各半導体チップ２１，３１，４１毎に別々のフォトマスクを用意する必要はない。
つまり、各半導体チップ２１，３１，４１は同時に設計開発され、その製造工程もダイシング工程までは同一であり、ダイシング工程にて各半導体チップ２１，３１，４１の内のどれを製造するかが決定される。

従って、本実施形態によれば、図４〜図６に示す各半導体チップ５１，６１，７１を製造する従来技術に比べ、フォトマスクの製作も含めて、その設計開発に要する時間と経費を大幅に削減できる。

［２］１枚の半導体ウェハWFから任意な個数の各半導体チップ２１，３１，４１を混在させて製造できるため、各半導体チップ２１，３１，４１の出荷個数（生産個数）に関係なく、半導体ウェハWFが無駄にならないことから製造コストを抑制できる。
つまり、１枚の半導体ウェハWFから所望の個数の各半導体チップ３１，４１を作成した後に余った基本セル１１がある場合には、その余った基本セル１１を単チャネル構成半導体チップ２１にすればよいため、半導体ウェハWFが無駄にならない。

［３］２チャネル構成半導体チップ３１では、２個のパワー素子PEが半導体チップ３１の長手方向（第１方向）の両端部に離れて配置されており、各パワー素子PEの間には２個の駆動回路DCが当該長手方向に並べられて配置されている。
また、４チャネル構成半導体チップ４１では、４個のパワー素子PEが半導体チップ４１の四隅部に離れて配置されており、各パワー素子PEの間には４個の駆動回路DCが縦横方向に２個ずつ並べられて配置されている。

そのため、各パワー素子PEの放熱が促進され、各パワー素子PEの発熱による各半導体チップ３１，４１の温度上昇を抑制できる。
また、各パワー素子PE近傍の電極パッドPDにワイヤボンディングを行う際に、ボンディングワイヤ（図示略）の錯綜を防止可能になり、ワイヤボンディングが容易になる。

［別の実施形態］
上記実施形態では、図１に示す横方向に隣り合う基本セル１１の全ての回路構成部材（パワー素子PE、駆動回路DC、配線層、電極パッドPD）について、基本セル１１の中心を回転軸として隣合う一方の基本セル１１が１８０゜回転した状態に配置されている。
しかし、各電極パッドPDの配置箇所および個数については、半導体ウェハWF上に配置された各基本セル１１によって異ならせてもよい。

これは、各電極パッドPDは、基本セル１１上に形成された最上位層の配線層によって構成されるため、各電極パッドPDに対応する描画パターンが形成されたフォトマスクを交換するだけで、各電極パッドPDの配置箇所および個数を容易に変更できるからである。
そして、パワー素子PEおよび駆動回路DCの配置箇所を変更するのに比べて、各電極パッドPDの配置箇所および個数を変更するのは容易であり、その変更による製造コストの増加はほとんど無いため、上記実施形態の効果が阻害されることはない。

図３（Ａ）は、図２（Ｂ）に示すのと同じ２チャネル構成半導体チップ３１を示す概略平面図である。
各基本セル１１ａ，１１ｂにはそれぞれ、電源供給用の電極パッドPDaとグランド用の電極パッドPDbとが設けられている。
そして、基本セル１１ａの各電極パッドPDa，PDbは、基本セル１１ａ上に形成された導電膜による配線層（図示略）によって基本セル１１ａ上のパワー素子PEおよび駆動回路DCにだけ接続されている。
また、基本セル１１ｂの各電極パッドPDa，PDbは、基本セル１１ｂ上に形成された導電膜による配線層（図示略）によって基本セル１１ｂ上のパワー素子PEおよび駆動回路DCにだけ接続されている。

図３（Ｂ）は、別の実施形態の２チャネル構成半導体チップ３１を示す概略平面図である。
基本セル１１ａには電源供給用の電極パッドPDaとグランド用の電極パッドPDbとが設けられているのに対して、基本セル１１ｂには各電極パッドPDa，PDbが設けられていない。
そして、各電極パッドPDa，PDbは、各基本セル１１ａ，１１ｂ上に形成された導電膜による配線層（図示略）によって各基本セル１１ａ，１１ｂ上の各パワー素子PEおよび各駆動回路DCに接続されている。

つまり、図３（Ａ）に示す半導体チップ３１では、各基本セル１１ａ，１１ｂ毎に独立した各電極パッドPDa，PDbが２組設けられている。それに対して、図３（Ｂ）に示す半導体チップ３１では、各基本セル１１ａ，１１ｂで共用の各電極パッドPDa，PDbが１組だけ設けられている。

尚、図３（Ｂ）は２チャネル構成半導体チップ３１の例であるが、４チャネル構成半導体チップ４１においても、各基本セル１１ａ，１１ｂ，１１ｅ，１１ｆで共用の各電極パッドPDa，PDbを１組だけ設けるようにしてもよい。
また、電源供給用およびグランド用の電極パッドPDに限らず、その他の用途用（例えば、入力信号用、出力信号用など）の電極パッドPDを複数個の基本セル１１で共用化してもよい。

本発明を具体化した一実施形態において、半導体ウェハWF上に形成された基本セル１１の配置例を示す要部概略平面図。 半導体ウェハWFからダイシングによって切り出された一実施形態の各半導体チップ（単チャネル構成半導体チップ２１、２チャネル構成半導体チップ３１、４チャネル構成半導体チップ４１）を示す概略平面図。 本発明を具体化した別の実施形態における２チャネル構成半導体チップ３１を説明するための概略平面図。 図４（Ａ）は、半導体ウェハWF上に形成された従来の単チャネル構成半導体チップ５１の配置例を示す要部概略平面図。図４（Ｂ）は、半導体ウェハWFからダイシングによって切り出された１つの単チャネル構成半導体チップ５１を示す概略平面図。 図５（Ａ）は、半導体ウェハWF上に形成された従来の２チャネル構成半導体チップ６１の配置例を示す要部概略平面図。図５（Ｂ）は、半導体ウェハWFからダイシングによって切り出された１つの２チャネル構成半導体チップ６１を示す概略平面図。 図６（Ａ）は、半導体ウェハWF上に形成された従来の４チャネル構成半導体チップ７１の配置例を示す要部概略平面図。図６（Ｂ）は、半導体ウェハWFからダイシングによって切り出された１つの４チャネル構成半導体チップ７１を示す概略平面図。

符号の説明

１１（１１ａ〜１１ｈ）…基本セル
２１…単チャネル構成半導体チップ
３１…２チャネル構成半導体チップ
４１…４チャネル構成半導体チップ
WF…半導体ウェハ
DLt…ダイシングライン
PE…パワー素子
DC…駆動回路
PD，PDa，PDb…電極パッド

Claims (2)

1. １個のパワー素子と、そのパワー素子を駆動するための駆動回路とが集積化された基本セルと、
   その基本セルが縦横方向に複数個並べて配置された半導体ウェハと、
   その半導体ウェハにおける前記各基本セル間に設けられたダイシングラインと
   を備えた半導体装置であって、
   前記基本セル上で前記パワー素子と前記駆動回路は第１方向に並べて配置され、
   前記半導体ウェハ上で前記第１方向に配列された前記各基本セルにて、任意の第１基本セルに隣合う第２基本セルは、当該第１基本セルに対して、当該第２基本セルの中心を回転軸として１８０゜回転した状態で配置され、
   前記ダイシングラインに沿って前記半導体ウェハから切り離された４個の前記基本セルからなる１つの半導体チップを備え、
   前記半導体ウェハ上で前記第１方向に隣合うと共に、当該各基本セル上の前記駆動回路同士が隣合う２個の基本セルを１組とすると、
   前記４個の基本セルは、前記２個の基本セルを２組備えたことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記各基本セルには、前記パワー素子または前記駆動回路に接続された複数個の電極パッドが集積化され、
   前記各電極パッドの配置箇所および個数は、前記半導体ウェハ上に配置された各基本セルによって異なることを特徴とする半導体装置。

Images