JP4365850B2

JP4365850B2 - 不揮発性半導体記憶装置

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Publication number: JP4365850B2
Application number: JP2006312895A
Authority: JP
Inventors: 野恒洋井; 岡浩一村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-11-20
Filing date: 2006-11-20
Publication date: 2009-11-18
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Description

本発明は、不揮発性半導体記憶装置およびその製造方法に関する。

従来、携帯電話や携帯音楽演奏器などの小型化を可能にした大容量の不揮発性記憶装置としてフラッシュメモリの重要性は広く知られている。フラッシュメモリをより微細化し、大容量化することは種々の応用分野から強い要請がある。一方で特に従来の電気絶縁材料は物理的な性質に限界があり、より適した新しい電気絶縁材料の出現が強く待ち望まれている状況にある。

大容量のフラッシュメモリとしてＮＡＮＤ型が有用な構造であることは広く知られている。ＮＡＮＤ型フラッシュメモリの微細化および大容量化が進展し、現在の技術水準ではフローティングゲート（ＦＧ）型メモリにおいては、隣接セル間の干渉、セル間への絶縁膜埋め込み困難、などといった問題から、構造を変えざるを得ない状況になってきた。

このような状況でＦＧ型メモリの代替としてＭＯＮＯＳ（金属：Ｍ／酸化膜：Ｏ／窒化膜：Ｎ／酸化膜：Ｏ／半導体：Ｓ）型メモリセルを有する不揮発性半導体記憶装置が浮上してきている（例えば、特許文献１参照）。このＭＯＮＯＳ型メモリセルは、Ｓｉ基板上のソース・ドレイン拡散層の間のチャネルの上に形成されたゲートスタック構造を有し、このゲートスタック構造は、書き込み・消去の電荷を通過させるためのトンネル絶縁膜、電荷蓄積層として機能するシリコン窒化膜、電流を阻止する機能を持つ絶縁膜としてのシリコン酸化膜またはアルミ酸化膜、およびその上のゲート電極から構成されており、ＦＧ型メモリセルの上記問題点は解決されやすい。

一方、微細化の進展に伴う高誘電率ゲート絶縁膜の検討が続けられ、特にハフニウムシリケート（ＨｆＳｉＯ）が有望であると考えられて世界中で検討がなされている。例えば、特許文献２には、主にはハフニウムシリケートについて研究し、結晶化による素子の信頼性低下を防ぐ例が開示されている。この特許文献ではシリコンをアルミニウムに置換する手法にも触れているが、アルミニウムを含むような複合酸化物（アルミネート）は、シリコンを含むような複合酸化物（シリケート）とは、その価数（Ｓｉは４価、Ａｌは３価）および結晶構造（シリケートの基本となるＳｉＯ_２はα石英構造、アルミネートの基本となるＡｌ_２Ｏ_３はコランダム構造）が異なっている。
特開２００４−３６３３２９号公報特開２００６−２０３２００号公報

しかしながら、ＭＯＮＯＳ型メモリセルを有する不揮発性半導体記憶装置においては微細化の進展に伴い電荷蓄積膜が薄くなることから、書き込み時に電荷蓄積膜への電荷のトラップ効率が低下していることが懸念されている。

本発明は、上記事情を考慮してなされたものであって、電荷トラップ効率が可及的に高いＭＯＮＯＳ型メモリセルを有する不揮発性半導体記憶装置を提供することを目的とする。

本発明の第１の態様による不揮発性半導体記憶装置は、半導体基板に離間して形成されたソース・ドレイン領域と、前記ソース領域と前記ドレイン領域の間の前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成され、６３ｐｍ以上の八配位イオン半径を持つ第１の不純物元素が添加された第１のアルミナ層と、前記第１のアルミナ層上に形成され前記第１の不純物元素が添加されていない第２のアルミナ層と、前記第２のアルミナ層上に形成された制御ゲート電極と、を含むメモリセルを備え、前記第１のアルミナ層中における前記第１の不純物元素は、前記第１のアルミナ層の層厚方向に、前記第１のアルミナ層中の電荷蓄積膜側の領域に最大となる濃度分布を有することを特徴とする。

また、本発明の第２の態様による不揮発性半導体記憶装置は、半導体基板に離間して形成されたソース・ドレイン領域と、前記ソース領域と前記ドレイン領域の間の前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された制御ゲート電極と、前記電荷蓄積膜と前記制御ゲート電極との間に形成され、前記電荷蓄積膜側に設けられた遷移アルミナ層および前記制御ゲート電極側に設けられたα相アルミナ層を有するアルミナ膜と、を含むメモリセルを備えていることを特徴とする。

また、本発明の第３の態様による不揮発性半導体記憶装置の製造方法は、半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に電荷蓄積膜を形成する工程と、前記電荷蓄積膜上に、アルミナ膜を形成する工程と、前記アルミナ膜中の前記電荷蓄積膜側の領域に、６３ｐｍ以上の八配位イオン半径を持つ第１の不純物元素を添加する工程と、９５０℃以上１１００℃以下の熱処理を行い、前記アルミナ膜中の前記電荷蓄積膜側に遷移アルミナ層を形成するとともに前記アルミナ膜中の前記電荷蓄積膜と反対側にα相アルミナ層を形成する工程と、を備えたことを特徴とする。

本発明によれば、電荷トラップ効率が可及的に高いＭＯＮＯＳ型メモリセルを有する不揮発性半導体記憶装置を提供することができる。

以下、図面を参照して本発明の実施形態について詳細に説明する。

（第１実施形態）
本発明の第１実施形態による不揮発性半導体記憶装置を図１および図２に示す。本実施形態の不揮発性半導体記憶装置は、ＭＯＮＯＳ型(Metal-Oxide-Nitride-Oxide-Semiconductor)構造のメモリセルを有するＮＡＮＤ型のＭＯＮＯＳフラッシュメモリである。本実施形態においては、メモリセルが微細化されても隣接メモリセル間の干渉が大きくならないように、各メモリセルがシリコン酸化膜などの誘電率が低いほうが好ましい絶縁膜で分離された平面型セル構造が用いられる。

本実施形態の不揮発性半導体記憶装置はＮＡＮＤ接続された複数のメモリセルを有している。各メモリセルは、半導体基板２（またはウェル）に向かい合うように離間して形成されたソース領域４ａおよびドレイン領域４ｂと、ソース領域４ａとドレイン領域４ｂとの間のチャネル５となる半導体領域上に形成されたスタック構造のゲート１０とを備えている。このゲート１０は、チャネル５上に、トンネル絶縁膜１２、電荷蓄積膜１３、θ相またはδ相またはγ相などの遷移アルミナ構造となっているＡｌ_２Ｏ_３膜１４ａ、α相となっているＡｌ_２Ｏ_３膜１５ａ、および制御ゲート電極膜１６が順次積層された構造を有している。なお、ＮＡＮＤ接続されたメモリセルの制御ゲート電極膜１６に接続するようにワード線１７が設けられている。各メモリセルにおいて、ゲート１０側面と、ワード線１７の上面および側面は絶縁膜２２によって覆われている。また、ＮＡＮＤ接続されたメモリセルのゲート１０は図２に示すように、絶縁膜６によって分離されている。なお、各メモリセルは層間絶縁膜２４によって覆われている。なお、図２は、ロウ方向（行方向）、すなわちワード線１７が延びる方向に沿った断面図であり、図１は、ロウ方向に直交するカラム方向（列方向）の断面図である。

次に、本実施形態の不揮発性半導体記憶装置の製造方法を図３乃至図８（ｂ）を参照して説明する。

まず、シリコン単結晶の００１面が露出しているシリコン基板２に対して、希フッ酸処理によって自然酸化膜を剥離した。続いて、シリコン基板２上にトンネル絶縁膜１２として、例えばＳｉＯ_２膜を４ｎｍ成膜する（図３参照）。成膜手法としてはシリコン基板の熱酸化などが一般的である。トンネル絶縁膜１２としてはＳｉＯ_２膜に限らず、ＳｉＯＮ膜を用いることも可能である。ＳｉＯＮ膜を用いる場合、ＳｉＮ膜をＣＶＤ(Chemical Vapor Deposition)法などで成膜後に酸化するような方法も可能であるし、ＳｉＯ_２膜を窒化するような手法も可能である。トンネル絶縁膜１２として、例えばＨｆＳｉＯＮ膜や、ＨｆＡｌＯ膜や、ＬａＡｌＯ膜などの高誘電体膜（ｈｉｇｈ−ｋ膜）を用いることも可能である。また、成膜手法としてはＣＶＤ法やＰＶＤ(Physical Vapor Deposition)法などを用いることが可能である。トンネル絶縁膜１２の成膜後に各種の熱処理を加えても良いし、熱処理を加えないことも可能である。

次に、上記トンネル絶縁膜１２上に、電荷蓄積膜１３として膜厚７ｎｍのＳｉＮ膜を成膜する（図３参照）。成膜手法としてはＣＶＤ法を用いることも可能であるし、ＡＬＤ(Atomic Layer Deposition)法を用いることも可能であるし、ＰＶＤ法を用いることも可能である。電荷蓄積膜１３の成膜後に各種の熱処理を加えても良いし、加えないで用いることも可能である。なお、本実施形態においては、電荷蓄積膜１３として、シリコン窒化膜を用いたが、シリコン酸窒化膜、ゲルマニウム窒化膜、ゲルマニウム三窒化膜、ガリウム窒化膜、ガリウム酸窒化膜、アルミニウム窒化膜、アルミニウム酸窒化膜、チタン窒化膜、チタン酸窒化膜のいずれか一つ、もしくはそれらの化合物乃至混合物からなっていてもよい。

次に、電荷蓄積膜１３上に、第１の不純物元素としてＰｒを添加した膜厚１ｎｍのＡｌ_２Ｏ_３膜１４を成膜する。成膜手法としてはＣＶＤ法、ＡＬＤ法などのＣＶＤ系の成膜手法を用いることも可能であるし、ＰＶＤ法を用いることも可能である。Ｐｒを添加したＡｌ膜を成膜し、以降の成膜工程に付随して酸化されるに任せる手法も可能である。

Ａｌ_２Ｏ_３膜１４に添加する第１の不純物元素としては、Ｐｒの他に、Ｌａ、Ｃｅ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｙ、Ｓｃ、Ｉｎ、Ｈｆ、Ｚｒ、Ｔｉ、Ｐｂ、Ｓｎ、Ｓｉ、Ｔａ、Ｎｂ、Ｖ、Ｗ、Ｍｏ、Ｂａ、Ｓｒ、Ｃａ、Ｍｇ、Ｃｄ、Ｚｎ、Ｂｉ、Ｓｂ、Ａｓ、Ｎ、Ｔｅ、Ｓｅ、Ｓ、Ｏｓ、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｕのいずれか一種類以上の元素を用いることも可能である。これらの元素に共通する特徴は、主に八配位のイオン半径が６３ｐｍ以上であって、陽イオンであるＡｌの八配位イオン半径の１．１９倍以上である点である。ただしＮ、Ｓは陰イオンであるため、陰イオンであるＯの四配位イオン半径の１．０６倍以上であることから選択した。

上記Ｐｒを添加したＡｌ_２Ｏ_３膜１４の上にＡｌ_２Ｏ_３膜１５を１０ｎｍ成膜する（図３参照）。成膜手法としてはＣＶＤ法、ＡＬＤ法などのＣＶＤ系の成膜手法を用いることも可能であるし、ＰＶＤ法を用いることも可能である。Ａｌ_２Ｏ_３膜１５には何も添加しなくても良いし、第２の不純物元素としてＧａを添加しても良い。第２の不純物元素としてＧａ以外にも、Ｃｏ、Ｎｉ、Ｆｅ、Ｃｒ、Ｍｎ、Ｂｅのいずれか一種類以上の元素を添加することも可能である。これらの元素に共通する特徴は、八配位のイオン半径が５３ｐｍを超えて６３ｐｍ未満である点である。なお最後に記したＢｅの酸化物には猛烈な毒性があるが、十分に注意を払われた最新の設備によって人体への影響が無いように取り扱うような技術は既に存在し、実際ベリリウムを主成分の一つとして含む酸化物の単結晶であるエメラルドの合成が成されて既に久しく、ベリア単結晶基板やベリアセラミックなども産業上利用されている。

Ａｌ_２Ｏ_３膜１５を成膜後、１０５０℃にて熱処理を行う。この熱処理の温度は９５０℃以上１１００℃以下であれば良い。この熱処理により、Ａｌ_２Ｏ_３膜１４はθ相またはδ相またはγ相などの遷移アルミナ構造に相変化してＡｌ_２Ｏ_３膜１４ａになり、Ａｌ_２Ｏ_３膜１５はα相に相変化してＡｌ_２Ｏ_３膜１５ａになる（図４参照）。なお、上記熱処理により、Ａｌ_２Ｏ_３膜１４の一部または全てが下地層であるＳｉＮ膜と混合し、ＳｉＡｌＯＮなる層が形成されることもある。ＳｉＡｌＯＮ層は必ずしも必要ではない。

次に、Ａｌ_２Ｏ_３膜１５ａの上に、制御ゲート電極１６として、膜厚が１００ｎｍの燐ドープされた多結晶シリコン膜を形成し、さらに多結晶シリコン膜上に素子分離領域を加工するための、例えばＳｉＯ_２からなるマスク材４０を順次形成する（図５（ａ）、５（ｂ）参照）。なお、図５（ａ）は、カラム方向の断面図であり、図５（ｂ）は、図５（ａ）に示す切断線Ａ−Ａで切断したロウ方向の断面図である。その後、マスク材４０上にフォトレジストを塗布し、このフォトレジストを露光及び現像することによりレジストパターン（図示せず）を形成する。そしてＲＩＥ(Reactive Ion Etching)法によりレジストパターンをマスクとしてマスク材４０をパターニングし、レジストパターンのパターンをマスク材４０に転写する。その後、レジストパターンを除去する。続いて、マスク材４０をマスクにしてＲＩＥ法を用いて、多結晶シリコン膜１６、Ａｌ_２Ｏ_３膜１５ａ、Ａｌ_２Ｏ_３膜１４ａ、電荷蓄積膜１３、およびトンネル絶縁膜１２を順次エッチングし、ロウ方向に隣接するメモリセルを分離する溝１８を形成する。その後、ＲＩＥ法を用いて、シリコン基板２をエッチングし、シリコン基板２に深さ１００ｎｍの素子分離トレンチ３を形成する（図５（ａ）、５（ｂ）参照）。

次に、ＣＶＤ法を用いて、溝１８および素子分離トレンチ３を完全に満たすシリコン酸化膜（埋め込み酸化膜）６を形成する。続いて、ＣＭＰ(Chemical Mechanical Polishing)法によりマスク材４０が露出するまでシリコン酸化膜６を研磨し、シリコン酸化膜６の表面を平坦化する。その後、マスク材４０を選択的に除去する。続いて、希フッ酸溶液を用いてシリコン酸化膜６をエッチバックし、シリコン酸化膜６の高さを燐ドープされた多結晶シリコン膜１６の高さと一致させる（図６（ａ）、６（ｂ）参照）。なお、図６（ａ）は、カラム方向の断面図であり、図６（ｂ）は、図６（ａ）に示す切断線Ａ−Ａで切断したロウ方向の断面図である。

次に、燐ドープされた多結晶シリコン膜１６上に、ワード線１７として例えばタングステンからなる厚さ１００ｎｍの導電膜を、ＣＶＤ法を用いて形成する（図７（ａ）、７（ｂ）参照）。なお、図７（ａ）は、カラム方向の断面図であり、図７（ｂ）は、図７（ａ）に示す切断線Ａ−Ａで切断したロウ方向の断面図である。

次に、ＣＶＤ法を用いて導電膜１７上に、例えばＳｉＯ_２からなるマスク材４２を形成する。その後、マスク材４２上にフォトレジストを形成し、このフォトレジストを露光および現像することにより、レジストパターン（図示せず）を形成する。続いて、ＲＩＥ法を用いて、レジストパターンをマスクとしてマスク材４２をエッチングすることにより、レジストパターンのパターンをマスク材４２に転写する。その後、上記レジストパターンを除去する。続いて、マスク材４２をマスクにして、ＲＩＥ法により導電膜１７、多結晶シリコン膜１６、Ａｌ_２Ｏ_３膜１５ａ、Ａｌ_２Ｏ_３膜１４ａ、電荷蓄積膜１３、およびトンネル絶縁膜１２を順次エッチングし、ＭＯＮＯＳ型ゲート１０が形成される（図８（ａ）、８（ｂ）参照）。なお、図８（ａ）は、カラム方向の断面図であり、図８（ｂ）は、図８（ａ）に示す切断線Ａ−Ａで切断したロウ方向の断面図である。続いて、マスク材４２を除去した後、ＣＶＤ法を用いて、少なくともＭＯＮＯＳ型ゲート１０の側面にシリコン酸化膜２２を形成する。本実施形態においては、導電膜１７の側面および上面にもシリコン酸化膜２２が形成されている（図１、２参照）。その後、イオン注入法によりセルフアラインでシリコン基板２の表面領域にｎ^＋型ソース・ドレイン拡散層４ａ、４ｂを形成し、メモリセルを完成する。続いて、ＣＶＤ法を用いてメモリセルを覆う層間絶縁膜２４を形成する（図１、２参照）。

このようにして、大容量の不揮発性半導体記憶装置として用いられるＮＡＮＤ型のＭＯＮＯＳフラッシュメモリセルの基本構造が形成される。

本実施形態の不揮発性半導体記憶装置の製造において、Ａｌ_２Ｏ_３膜１４に添加したような八配位のイオン半径が６３ｐｍ以上であるような陽イオン元素を、α相アルミナすなわちコランダムのＡｌ_２Ｏ_３結晶構造中でＡｌ原子に置き換えた場合、陽イオン元素が大きすぎるためにα相の結晶構造を形成するのに無理が生じるようになる。このためα相アルミナの結晶構造が熱力学的に不安定となる。一方で、イオン半径が６３ｐｍ以上であるような陽イオン元素を、θ相、δ相、γ相などの遷移アルミナ構造のＡｌ_２Ｏ_３結晶中でＡｌ原子に置換した場合、これらθ相、δ相、γ相などの遷移アルミナ構造ではＡｌ原子サイトの大きさに余裕があるためθ相、δ相、γ相などの遷移アルミナ構造が熱力学的に安定する作用がある。すなわち十分に高い温度で熱処理すれば、このような不純物混入した系において熱力学的に安定な相であるθ相、δ相、γ相などの遷移アルミナ構造へ相転移するものである。同様に陰イオンのイオン半径が１３２ｐｍ以上となると、同様に緻密なコランダム結晶が不安定となって、比較的疎であるθ相、δ相、γ相などの遷移アルミナ構造となる方が安定する。

これらθ相、δ相、γ相などの遷移アルミナ構造は一般的には表面または界面の面積が大きい構造で、触媒作用があり、化学的反応性が高く、電気的な欠陥も多いことが知られている。したがって、電荷蓄積膜１３であるＳｉＮ膜の直上に遷移アルミナとなるＡｌ_２Ｏ_３膜１４ａを作製することで、電荷のトラップ効率を高める利点がある。これら遷移アルミナが高い化学的反応性を持つ事実から、熱処理によって電荷蓄積膜１３であるＳｉＮ膜と混合し、ＳｉＡｌＯＮ膜となることは十分に考えられる。本実施形態に記したとおり、ＳｉおよびＮも添加することによって遷移アルミナを安定化させる元素であり、その延長であるＳｉＡｌＯＮも電気的な欠陥が多い物質であって電荷トラップ効率を高める作用が期待できる。

このような電荷トラップ効率の高いＡｌ_２Ｏ_３膜１４ａは、電荷蓄積膜１３におけるトンネル絶縁膜１２に近い領域よりはむしろ、トンネル絶縁膜１２から最も遠い領域にあることが好ましい（図１参照）。すなわち、本実施形態のようなゲート構造とすると、効率的に電荷をトラップするような遷移アルミナあるいはＳｉＡｌＯＮといった層が好ましい位置に生成することになる。また、Ａｌ_２Ｏ_３膜１５ａは、トンネル絶縁膜１２をトンネルしてくる電荷を電荷トラップ膜へ注入することを可能とするような高電場を加えるための絶縁膜であり、電気的な欠陥が少なくリーク電流も少ないことが必要とされる。このような特性を必要とされる絶縁膜に適した物はα相のＡｌ_２Ｏ_３膜である。元素添加をしていないＡｌ_２Ｏ_３膜は１０５０℃程度の熱処理温度でα相へ相転移することが知られているため、Ａｌ_２Ｏ_３膜１５ａはこのような目的に適している。また、Ａｌ_２Ｏ_３膜１４ａに八配位のイオン半径が６３ｐｍより小さく５３ｐｍを超えているような元素を添加した場合、この元素が、遷移アルミナの大きな陽イオンサイトに入ることで添加原子付近に格子緩和を発生させて周囲の結晶格子のエネルギーを上昇させることで全体の結晶格子エネルギーがかえって上昇してしまう。一方で、そのような適切なイオン半径の原子がα相のＡｌ_２Ｏ_３膜１５ａの陽イオンサイトに入った場合は添加原子の周囲の格子緩和によるエネルギー低下が大きく、無添加のＡｌ_２Ｏ_３膜と同程度乃至はむしろ無添加のＡｌ_２Ｏ_３膜よりも結晶格子エネルギーが低下して安定になり、好ましい。

このようなＡｌ_２Ｏ_３膜１４とＡｌ_２Ｏ_３膜１５の積層構造に対して、例えば１０５０℃の単一の熱処理により、電荷トラップが多い方が好ましい部分には遷移アルミナを形成し、電荷トラップが少ない方が好ましい部分にはα相アルミナを形成することが可能になる点が、本実施形態の特徴である。したがって、遷移アルミナおよびα相アルミナは、化学量論比または酸素欠損型の組成となっているので、本実施形態においては、余剰酸素を発生させないことが可能となる。なお、ここで、化学量論比であるとは、組成式を構成する各元素の係数と、各元素の原子価（整数）との積をとり、上記組成式を構成する各元素に対して上記積を総和した値が０となる化学的状態を意味する。上記の総和において、陽イオンとなるような原子の原子価は正の整数値を採用し、陰イオンとなるような原子の原子価は負の整数値を採用して計算する点についてはポーリングの第２法則を持ち出すまでも無く同業者の常識と思われるが、念のため注釈しておく。

以上説明したように、本実施形態によれば、Ａｌ_２Ｏ_３の結晶構造を最適化し、Ａｌ_２Ｏ_３膜の下層部分は電荷を効率的にトラップするのに適した遷移アルミナ結晶構造とし、Ａｌ_２Ｏ_３膜の下層以外の部分は電気的な欠陥がほとんど無いα相アルミナ結晶構造とすることにより、電荷トラップ効率が可及的に高いＭＯＮＯＳ型メモリセルを有する不揮発性半導体記憶装置を得ることができる。

なお、背景技術で説明した特開２００６−２０３２００号公報には、トンネル酸化層またはブロッキング酸化層として（（Ｈｆ，Ｚｒ，ＹｏｒＬｎ）Ｏ_２）_ｘ（Ａｌ_２Ｏ_３）_１−ｘ（０．０３≦ｘ≦０．２６）を用いることが開示されている。ここで、ＬｎはＬａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｐｍ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，ＹｂまたはＬｕである。しかし、ＹまたはほとんどのＬｎは３価の原子化状態しか存在しないことが知られており、特開２００６−２０３２００号公報に記されたような組成において特に（ＹｏｒＬｎ）を用いる場合、（（ＹｏｒＬｎ）Ｏ_１．５）_ｘ（Ａｌ_２Ｏ_３）_１−ｘ（Ｏ）_０．５ｘといったような余剰酸素が存在する状態を考えざるを得ない。

したがって、特開２００６−２０３２００号公報に記載のアルミナを含む膜は、本実施形態と異なり、余剰酸素が生じることになる。このような多量の余剰酸素が存在するような膜を形成する方法は一般的に知られていないし、特開２００６−２０３２００号公報にも再現可能な実施方法の記載が無い。非常に高度な特殊技術によって仮に作製することが出来たとしても、後段の工程などで加わる熱処理などにより周囲の電荷蓄積膜や制御ゲート電極膜などへ拡散し、電荷トラップ効率の低下や制御ゲート電極膜との界面の劣化による書き込み特性や消去特性などの劣化などが推定される。余剰酸素の有無は、後述するように、特開２００６−２０３２００号公報に記載された膜の組成量であれば例えばＸＰＳ(X-ray photoemission spectroscopy)によってＯ１ｓのピークプロファイルを調べることで、容易に検出することが可能であり、シンクロトロン放射光源によるＸ線を用いればさらに微量でも検出可能である。また特開２００６−２０３２００号公報におけるＬｎの一つであるＰｍは放射性元素であるためビットエラーなどを引き起こし電子回路には適さない。また、特開２００６−２０３２００号公報におけるＬｎの一つであるＰｒおよびＴｂは、完全な３価状態よりはむしろＰｒ_６Ｏ_１１（Ｐｒ_２Ｏ_３ユニットと４ＰｒＯ_２ユニットからなる超周期構造）やＴｂ_４Ｏ_７（Ｔｂ_２Ｏ_３ユニットと２ＴｂＯ_２ユニットからなる超周期構造）といった、３価と４価の混合状態または中間状態となっていることが知られている。したがって（ＰｒＯ_{１．８３３}）_ｘ（Ａｌ_２Ｏ_３）_１−ｘ（Ｏ）_{０．１６６ｘ}または（ＴｂＯ_１．７５）_ｘ（Ａｌ_２Ｏ_３）_１−ｘ（Ｏ）_{０．２５ｘ}といった状況で余剰酸素が多く存在し、Ｙや他のＬｎ同様の上記問題点が存在する。また、特開２００６−２０３２００号公報におけるＬｎの一つであるＣｅは４価の状態も比較的安定である。しかしながらＬＳＩに用いられるような例えば７２７℃以上の熱処理過程を経ることで容易に酸素が脱離し、Ｃｅ_２Ｏ_３へと還元されてしまう(例えば、Wende Xiao, Qinlin Guo, E. G. Wang, ″Transformation of CeO₂(111) to Ce₂O₃(0001) films“, Chemical Physics Letters 368, 527-531 (2003).参照)。したがって（ＣｅＯ_２）_ｘ（Ａｌ_２Ｏ_３）_１−ｘ（０．０３≦ｘ≦０．２６）膜から酸素が発生することに起因する問題点はＬｎと同様に存在している。

これに対して本実施形態においては、遷移アルミナおよびα相アルミナは、化学量論比または酸素欠損型の組成となっているので、余剰酸素を発生させないことが可能となり、後段の熱処理などにより酸素が周囲の電荷蓄積膜や制御ゲート電極膜などへ拡散するのを防止することができる。このため、電荷トラップ効率の低下および制御ゲート電極膜との界面の劣化を防止することが可能となり、書き込み特性や消去特性などの劣化を防止することができる。

なお、酸化物からなる薄膜が化学量論比または酸素欠損型の組成となっているか否か分析するには、ＸＰＳ（X-ray photoelectron spectroscopy)による光電子放出エネルギーを調べる方法がある。十分に酸素が存在し、化学量論比となっているような金属酸化物の場合、金属原子からの光電子放出エネルギーのスペクトルを調べると金属−酸素結合に由来するようなエネルギー位置のピークしか観測されない。しかしながら、酸素が十分に存在していないような酸素欠損状態の金属酸化物であると、金属の結合手を飽和させるに十分な程の酸素が存在していないため、金属−金属結合が必然的に生じる。このような金属−金属結合の光電子ピークと、金属−酸素結合の光電子ピークは、金属と酸素の主には電気陰性度の違いに起因したピークエネルギーの違いが存在するため、一般的にピーク分離は容易である。

一方、酸素過剰状態は、同様に酸素原子からの光電子ピークのエネルギー位置に顕著な違いが現れ、酸素−金属結合と、酸素−酸素結合の違いなどを判別することが可能である。あるいは非常に考えづらいことであるが、過剰参加状態のＬａＯ_２などで遊離酸素が存在していない状況であっても、Ｌａ金属からの光電子ピークエネルギーを理論的に予測することは可能であるため容易に判別可能である。このような手法による酸素量の評価は、ナノメートルサイズの微少領域でも、例えば放射光をＸ線源に用い、ナノメートルサイズの穴を開けたコリメータでＸ線を絞り、顕微鏡でＸ線照射領域を探索するような実験手法が既に確立している。酸素欠損量の評価精度は、おおむね１原子％程度以上である。したがって例えばＬａ_２Ｏ_３と、ＬａＯ_２との違いであれば、十分に判別可能である。

以上説明したように、特開２００６−２０３２００号公報に記載の膜と本実施形態の膜とは構造および作用効果が異なっている。

本実施形態のように、化学量論比または酸素欠損型の組成となる遷移アルミナおよびα相アルミナを含む膜をゲート構造に用いることによって、電荷トラップ効率を可及的に高くすることができることは、本発明者達によって初めて知見されたものである。

なお、本実施形態において、遷移アルミナおよびα相アルミナは、化学量論比または酸素欠損型の組成となっていた。非化学量論比すなわち酸素欠損型の組成の場合の例を説明する。アルミナへの第１の不純物元素の内、遷移金属元素、中でも特に周期表にて４族、５族、６族、７族、８族、９族、１０族の元素は複数の原子価状態が安定であることが知られている。特にＴｉ、Ｈｆ，Ｚｒ、Ｔａ、Ｎｂ、Ｖ、Ｗ、Ｍｏ、Ｏｓ、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｈ、Ｐｄについては、例えば３価のＴｉとして添加したものが熱処理を経て４価のＴｉと変化するものも出てくるであろう。

しかしながらこのような状態への変化はアルミナの酸素を欠損状態とはするものの、例えば特開２００６−２０３２００号公報に記載のように酸素過剰状態をもたらすものではなく、酸素過剰による悪影響は存在しない。一方で酸素欠損したアルミナはエネルギー的に深いトラップサイトを含むようになり、電荷蓄積層としては非常に好ましい。このような好ましい作用は、Ｈｆの３価と４価、Ｚｒの３価と４価、Ｔａの３価と５価、Ｎｂの３価と５価、Ｖの３価と５価、Ｗの３価と４価と６価、Ｍｏの３価と４価と６価、Ｏｓの３価〜８価、Ｉｒの３価〜８価、Ｐｔの３価〜８価、Ｒｕの３価〜８価、Ｒｈの３価〜８価、Ｐｄの３価〜８価についても同様の好ましい作用がある。もちろんこれら遷移金属元素がアルミナ母材への酸素欠損状態をもたらさなくても、アルミナ結晶構造の変化が、トラップを増やすような好ましい作用をもたらすものである。

他の第１の不純物元素の中で典型元素であるＩｎ、Ｐｂ、Ｓｎ、Ｓｉ、Ｂａ、Ｓｒ、Ｃａ、Ｂｉ、Ｓｂ、Ａｓ、および典型元素的な遷移元素であるＺｎ、Ｃｄにおいて、Ｉｎ、Ｐｂ、Ｓｎ、Ｓｉ、Ｂｉ、Ｓｂ、Ａｓは３価状態として添加されていても良いし、熱処理によって３価より高い価数になる一方で母材のアルミナが酸素欠損状態となるような、上記遷移金属元素と同等の作用が期待できる。酸素欠損状態とならなくても、結晶構造変化が好ましい作用をもたらすことも同様である。Ｂａ、Ｓｒ、Ｃａ、Ｚｎ、Ｃｄにおいては最初から２価として添加することが好ましい。ただしＢａ、Ｓｒ、Ｃａ、Ｚｎ、Ｃｄの添加は天然においてもスピネルすなわちγ相アルミナ構造の一つの極限的な構造を取ることからも分かるように、非常に遷移アルミナ構造をもたらしやすく２価より少々原子価が揺らいでも、相転移エネルギーへ影響するほどではなく、すなわち酸素過剰状態でも酸素欠損状態でも問題ない。

他の添加元素の中で陰イオンであるようなＮ、Ｔｅ、Ｓｅ、Ｓの場合、通常は陰イオンサイトを置換することで遷移アルミナ構造を安定化させている。しかしこれら陰イオンは複数の原子価をとり、電気陰性度が酸素ほど大きくないことから、場合によっては陽イオンとして作用する。すなわちＮは−３価（陰イオン）〜５価（陽イオン）、Ｔｅ、Ｓｅ、Ｓは−２価（陰イオン）〜６価（陽イオン）の範囲の原子価状態となっている。

第１の不純物元素の中で、Ｐｒ、Ｌａ、Ｃｅ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｙ、Ｓｃは３価として添加し、アルミナ母材中に酸素過剰状態が発生しないようにすることが必要である。

また、アルミナへの第２の不純物元素すなわちＧａ、Ｃｏ、Ｎｉ、Ｆｅ、Ｃｒ、Ｍｎは、３価として添加することが好ましいが、他の原子価状態例えばＮｉを２価として添加することも可能である。一般的にＧａは３価以外考えづらいが、Ｃｏは０価〜８価、Ｎｉは２価〜８価、Ｆｅは２価〜８価、Ｃｒは２価〜６価、Ｍｎは２価〜７価などといった価数が可能である。このような価数となった第２の不純物元素は、α相アルミナ母材中で深いトラップを形成し、リーク電流をトラップすることでリーク電流を低減し、特にリテンション特性の改善への大きな効果がある。これら第２の不純物が３価として存在し、α相アルミナ構造を安定化させるような作用のみがある状態でも好ましい。

（変形例）
次に、第１実施形態の変形を説明する。第１実施形態ではα相すなわちコランダム構造のアルミナを得るために元素を選択し、最適な元素の例としてＧａを示した。一方でこれらα相アルミナ中に深いトラップを形成させると、リーク電流が深いトラップによって捕捉され、減少することが期待でき、フラッシュメモリ特性の向上につながると期待される。このような深いトラップを形成するに適し、しかもα相アルミナ構造を得るような元素として、２価の状態が安定となりうるＦｅ、Ｃｏ、Ｎｉ、Ｂｅが挙げられる。中でもＢｅは２価が安定であり、この観点からは好ましい。ただし猛烈な毒性への十分な対策が必要なので産業上高コストである。そういった観点も考慮すると、他の元素の中ではＣｏの２価が最も安定なので好ましいと考えられる。

本変形例においては、第１実施形態において、コランダム構造のアルミナを得るために、Ｇａの代わりにＦｅ、Ｃｏ、Ｎｉ、Ｂｅのいずれかを用いるものであって、これらの元素を用いることにより、α相アルミナ中に深いトラップを形成することができ、フラッシュメモリ特性を向上させることができる。

（第２実施形態）
次に、本発明の第２実施形態による不揮発性半導体記憶装置を説明する。

本実施形態の不揮発性半導体記憶装置は、第１実施形態と製造方法が異なる。第１実施形態においては、Ａｌ_２Ｏ_３膜１４およびＡｌ_２Ｏ_３膜１５からなる２層のアルミナ膜を積層したが本実施形態においては、単層のＡｌ_２Ｏ_３膜３４を電荷蓄積膜１３上に形成し、このＡｌ_２Ｏ_３膜３４に不純物を注入した構成となっている。そして、このＡｌ_２Ｏ_３膜３４は膜厚方向に不純物の濃度分布を有している（図９（ａ）、９（ｂ）参照）。

本実施形態の不揮発性半導体記憶装置の製造方法は、第１実施形態と同様に、半導体基板２上にトンネル絶縁膜１２、電荷蓄積膜１３を形成する。その後、無添加のＡｌ_２Ｏ_３膜３４を１２ｎｍ成膜する。無添加のＡｌ_２Ｏ_３膜３４を成膜後に、Ａｌ_２Ｏ_３膜３４の下面付近（すなわち、Ａｌ_２Ｏ_３膜３４と電荷蓄積膜１３の界面付近）に第１の不純物元素としてＮｄをイオン注入によって添加し、Ａｌ_２Ｏ_３膜３４の下界面以外の部分に第２の不純物元素としてＦｅを添加する。なお、イオン注入はＡｌ_２Ｏ_３膜３４の上に制御ゲート電極膜を成膜した後でも良いし、Ａｌ_２Ｏ_３膜３４の上にダミー膜を成膜して行っても良い。このような製造方法を採用した場合、Ａｌ_２Ｏ_３膜３４中の不純物濃度は膜厚方向に分布が生じる。

Ｎｄに代えてＰｒ、Ｌａ、Ｃｅ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｙ、Ｓｃ、Ｉｎ、Ｈｆ、Ｚｒ、Ｔｉ、Ｐｂ、Ｓｎ、Ｓｉ、Ｔａ、Ｎｂ、Ｖ、Ｗ、Ｍｏ、Ｂａ、Ｓｒ、Ｃａ、Ｍｇ、Ｃｄ、Ｚｎ、Ｂｉ、Ｓｂ、Ａｓ、Ｎ、Ｔｅ、Ｓｅ、Ｓ、Ｏｓ、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｕのいずれか一種類以上の元素を用いることも可能である。Ｆｅに代えてＧａ、Ｃｏ、Ｎｉ、Ｃｒ、Ｍｎのいずれか一種類以上の元素を用いることも可能である。

特にＡｌ_２Ｏ_３膜の下界面にＮｄをイオン注入する際は、図９（ｂ）に示すように、Ａｌ_２Ｏ_３膜３４中においては下界面部分にＮｄの濃度のピークがあるように注入することが最も好ましい。このような最も好ましい不純物注入を行った場合、Ａｌ_２Ｏ_３膜３４の下層にある電荷蓄積膜１３にも不純物が注入される。そのため電荷蓄積膜１３中の不純物の存在が電荷蓄積膜１３の電荷トラップ効率を改善するような好ましい作用がある。なおＮｄ以外のＰｒ、Ｌａ、Ｃｅ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｙ、Ｓｃ、Ｉｎ、Ｈｆ、Ｚｒ、Ｔｉ、Ｐｂ、Ｓｎ、Ｓｉ、Ｔａ、Ｎｂ、Ｖ、Ｗ、Ｍｏ、Ｂａ、Ｓｒ、Ｃａ、Ｍｇ、Ｃｄ、Ｚｎ、Ｂｉ、Ｓｂ、Ａｓ、Ｎ、Ｔｅ、Ｓｅ、Ｓ、Ｏｓ、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｕのいずれか一種類以上の元素を添加する際も、上記Ｎｄの場合同様の膜厚方向に分布を有するよう不純物注入することが望ましい。

不純物注入を行うと、実際には、図１０（ａ）、１０（ｂ）、または図１１（ａ）、１１（ｂ）、図１２（ａ）、１２ｂ）に示すように電荷蓄積膜１３に不純物が染み出しているプロファイルとなる場合もある。電荷蓄積膜１３の材質によるが例えば現在一般的なＳｉＮであれば、上記不純物が染み出したとしても電荷書き込み動作時のトラップ効率を低下させる、あるいは電荷消去時の消去特性を劣化させるような不純物準位を生成することはなく、悪影響は考えづらい。電荷蓄積膜１３の材質がＨｆ、Ｚｒ、Ｓｃ、Ｙ、Ｌｎ（ＬｎはＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｔ、Ｌｕ）、Ｔａ、Ｎｂ、Ｗ、Ｍｏなどの酸窒化物であっても同様に悪影響は考えづらい。例えば、Ａｌ_２Ｏ_３膜３４の下層である電荷蓄積膜１３が結晶性の粒を含んでいる場合、以降のプロセスに加わる熱処理によって不純物がトンネル絶縁膜１２まで拡散してしまうことが懸念され、したがってこのような例では図１２（ａ）、１２（ｂ）に示すような電荷蓄積膜１３中に不純物ピークがあるようなプロファイルや、図１０（ａ）、１０（ｂ）に示すように電荷蓄積膜１３への不純物染み出しが大きいプロファイルは適さず、むしろ電荷蓄積膜１３との界面のごく近傍の不純物濃度を減らすようなプロファイルである図１１（ａ）、１１（ｂ）に示すような状態が好ましい。電荷蓄積膜１３内の不純物拡散がさほど激しくない場合、図１２（ａ）、１２（ｂ）に示すような場合は用いることができないが、図９（ａ）、（ｂ）、図１０（ａ）、１０（ｂ）、図１１（ａ）、１１（ｂ）に示すような場合は可能と考えられる。

Ａｌ_２Ｏ_３膜３４の下界面以外の部分にＦｅを添加する場合は、図１３（ａ）、（ｂ）または図１４（ａ）、１４（ｂ）に示すようにＡｌ_２Ｏ_３膜３４の内部に不純物濃度のピークがあるように不純物を注入しても良いし、図１５（ａ）、１５（ｂ）または図１６（ａ）、１６（ｂ）に示すようにＡｌ_２Ｏ_３膜３４の上界面部分に不純物濃度のピークがあるように不純物を注入しても良いし、図１４（ａ）、１４（ｂ）または図１６（ａ）、１６（ｂ）に示すようにＡｌ_２Ｏ_３膜３４の下界面部分に不純物濃度ピークの裾を引いても良い。

特に、図１３（ａ）、１３（ｂ）または図１４（ａ）、１４（ｂ）に示すようにＡｌ_２Ｏ_３膜３４の上界面部分に不純物濃度のピークがあるように不純物注入する場合は、添加された不純物が制御ゲート電極１６の仕事関数を変調する目的を兼ねるようなことが可能である。そのような制御ゲート電極１６の仕事関数の変調を兼ねる場合、イオン注入は制御ゲート電極１６を形成した後に行うことが好ましい。そのような製造方法を採用すると、以降のプロセスを経た最終的な不純物プロファイルとして例えば図１７（ａ）、１７（ｂ）、図１８（ａ）、１８（ｂ）、図１９（ａ）、１９（ｂ）、または図２０（ａ）、２０（ｂ）に示すように、制御ゲート電極１６中にも不純物が浸透しているような構造となる。中でも図１８（ａ）、１８（ｂ）に示すようにＡｌ_２Ｏ_３膜３４中の不純物濃度よりもむしろ制御ゲート電極１６中の不純物濃度の方が高い状態が好ましい。あるいは連続的なプロファイルではなく、例えば図２０（ａ）、２０（ｂ）に示すように制御ゲート電極１６とＡｌ_２Ｏ_３膜３４との界面に不純物が偏析しているようなプロファイルが得られればより好ましい。

上記イオン注入の後で、例えば１１００℃の熱処理を施すことで、Ａｌ_２Ｏ_３膜３４の下層は遷移アルミナ、上層はα相のアルミナに相転移し、第１実施形態と同じ２層構造のアルミナとなる。以降は、第１実施形態と同様の製造工程を用いて行い、ＮＡＮＤ型のＭＯＮＯＳフラッシュメモリを形成する。なお、上記１１００℃の熱処理は、かならずしもイオン注入の直後に行う必要はなく、イオン注入より後の工程で行っても良い。

本実施形態では、例えばＣＶＤのような成膜法では不純物を添加したＡｌ_２Ｏ_３膜を成膜することが技術的に難しいといった問題点を避けることが可能になる。

本実施形態も第１実施形態と同様の構成を備えているので、電荷トラップ効率が可及的に高いＭＯＮＯＳ型メモリセルを有する不揮発性半導体記憶装置を得ることができる。

（第３実施形態）
次に、本発明の第３実施形態による不揮発性半導体記憶装置を説明する。本実施形態の不揮発性半導体記憶装置は、第１実施形態で説明したと同様に、シリコン基板２上にトンネル絶縁膜１２、電荷蓄積膜１３を形成後、膜厚０．５ｎｍのＣｒ_２Ｏ_３膜３５を成膜する。成膜手法は例えばＣＶＤ法、ＰＶＤ法などいずれを用いても良い。その後、Ｃｒ_２Ｏ_３膜３５上に、２３０℃以上の温度で膜厚８ｎｍのＡｌ_２Ｏ_３膜３６を成膜する（図２１参照）。このような成膜手法を用いると、Ｃｒ_２Ｏ_３膜３５がテンプレートとなり、α相アルミナを低温で成膜することが可能になるといった大きな利点がある。このようなテンプレートとして適する物質は、他にＴｉ_２Ｏ_３膜、Ｆｅ_２Ｏ_３膜、Ｇａ_２Ｏ_３膜、Ｃｏ_２Ｏ_３膜、Ｎｉ_２Ｏ_３膜、Ｍｎ_２Ｏ_３膜などが挙げられる。以降は、第１実施形態で説明した工程を行い、ＮＡＮＤ型のＭＯＮＯＳフラッシュメモリを形成する。

本実施形態ではＣｒ_２Ｏ_３膜３５は、以降のフラッシュメモリ製造過程で加わる熱処理を経ることで上層のＡｌ_２Ｏ_３膜３６中に一部または全部が吸収されても良いし、下層のＳｉＮ膜１３中に一部または全部が吸収されても良いし、一部または全部が残留しても良い。上層のＡｌ_２Ｏ_３膜３６中に吸収された場合はそのままα相のＡｌ_２Ｏ_３結晶構造を安定化させるような有用な作用がある。下層のＳｉＮ膜１３中に吸収された場合はＳｉＮ膜１３の上面に、より効率的に電荷をトラップできる層を形成するという有用な作用がある。Ｃｒ_２Ｏ_３膜３５のまま残留した場合は、Ｃｒ_２Ｏ_３膜３５自体がＳｉＮ膜１３の上部に存在することにより効率的に電荷をトラップできるという有用な作用がある。

なお本実施形態においては、テンプレートとなる膜は、Ｃｒ、Ｔｉ、Ｆｅ、Ｇａ、Ｃｏ、Ｎｉ、Ｍｎから選ばれる３価の金属酸化物の膜であったが、第１実施形態で説明したように、他の原子価となるＣｒ、Ｔｉ、Ｆｅ、Ｇａ、Ｃｏ、Ｎｉ、Ｍｎの少なくとも一つを含む金属酸化物の膜であってもよい。

以上説明したように、本実施形態によれば、第１実施形態と同様に、電荷トラップ効率が可及的に高いＭＯＮＯＳ型メモリセルを有する不揮発性半導体記憶装置を得ることができる。

（第４実施形態）
次に、本発明の第４実施形態による不揮発性半導体記憶装置を説明する。本実施形態の不揮発性半導体記憶装置は、以下のようにして形成される。

まず、第１実施形態で説明したと同様に、シリコン基板２上にトンネル絶縁膜１２を形成後、Ａｌ_２Ｏ_３膜３７を形成する（図２２参照）。そして、Ａｌ_２Ｏ_３膜３７の最下層には不純物を添加せず、中層にＥｕをイオン注入により添加する。上層にはＣｏをイオン注入により添加する。このような添加を行うことにより、Ａｌ_２Ｏ_３膜３７の膜厚方向の不純物濃度は、図２３に示す分布を有することになる。すなわち、Ａｌ_２Ｏ_３膜３７の最下層には不純物が存在せず、中層にはＥｕが添加され、上層にはＣｏが添加された構成となる。イオン注入はＡｌ_２Ｏ_３膜３７の上に制御ゲート電極１６を形成後に行っても良いし、Ａｌ_２Ｏ_３膜３７の上にダミー膜を形成して行っても良い（図２２参照）。添加物が注入されたＡｌ_２Ｏ_３膜３７および制御ゲート電極１６を形成した後、第１実施形態で説明した工程を行い、ＮＡＮＤ型のＭＯＮＯＳフラッシュメモリを形成する。上記イオン注入の後の適切な工程で例えば１０７０℃で熱処理を施すことで、中層は遷移アルミナ、上層はα相のアルミナに相転移する。

なお、Ｅｕに代えてＰｒ、Ｎｄ、Ｌａ、Ｃｅ、Ｓｍ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｙ、Ｓｃ、Ｉｎ、Ｈｆ、Ｚｒ、Ｔｉ、Ｐｂ、Ｓｎ、Ｓｉ、Ｔａ、Ｎｂ、Ｖ、Ｗ、Ｍｏ、Ｂａ、Ｓｒ、Ｃａ、Ｍｇ、Ｃｄ、Ｚｎ、Ｂｉ、Ｓｂ、Ａｓ、Ｎ、Ｔｅ、Ｓｅ、Ｓ、Ｏｓ、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｕのいずれか一種類以上の元素を用いることも可能である。また、Ｃｏに代えてＧａ、Ｆｅ，Ｎｉ、Ｃｒ、Ｍｎ、Ｂｅのいずれか一種類以上の元素を用いることも可能である。

本実施形態ではＡｌ_２Ｏ_３膜３７の中層を電気的なトラップが多い遷移アルミナ構造とすることで、Ａｌ_２Ｏ_３膜３７そのものを電荷蓄積膜として用いることが可能となり、第１実施形態で説明した、例えばＳｉＮからなる電荷蓄積膜１３の製造を省略でき、これにより、一工程減りコストダウンが可能となる利点がある。

本実施形態では、トンネル絶縁膜１２と遷移アルミナ層との間のＡｌ_２Ｏ_３膜３７の下界面に無添加のＡｌ_２Ｏ_３膜を残しておくことが本質である（図２３参照）。これは、トンネル絶縁膜１２と遷移アルミナ層との間のＡｌ_２Ｏ_３膜３７の下界面に無添加のＡｌ_２Ｏ_３膜がないと、不純物が熱処理によってトンネル絶縁膜１２と反応し、トンネル絶縁膜１２の特性を劣化させる不具合があるためである。

以上説明したように、本実施形態によれば、電荷トラップ効率が可及的に高いＭＯＮＯＳ型メモリセルを有する不揮発性半導体記憶装置を得ることができる。

（第５実施形態）
次に、本発明の第５実施形態による不揮発性半導体記憶装置を説明する。本実施形態の不揮発性半導体記憶装置は以下のように形成される。

まず、希フッ酸処理により自然酸化膜を除去したシリコン基板２上に、Ａｌ_２Ｏ_３膜３８を成膜する（図２４参照）。Ａｌ_２Ｏ_３膜３８の最下層には不純物を添加せず、中層にＧｄをイオン注入法により添加する。上層にはＭｎをイオン注入法により添加する。このような添加を行うことにより、Ａｌ_２Ｏ_３膜３８の膜厚方向の不純物濃度は、図２５に示す分布を有することになる。すなわち、Ａｌ_２Ｏ_３膜３８の最下層には不純物が存在せず、中層にはＧｄが添加され、上層にはＭｎが添加された構成となる。イオン注入はＡｌ_２Ｏ_３膜３８の上に制御ゲート電極１６を形成した後に行っても良いし、Ａｌ_２Ｏ_３膜３８の上にダミー膜を形成して行っても良い（図２４）。添加物が注入されたＡｌ_２Ｏ_３膜３８および制御ゲート電極１６を形成した後、第１実施形態で説明した工程を行い、ＮＡＮＤ型のＭＯＮＯＳフラッシュメモリを形成する。上記イオン注入の後の適切な工程で例えば１０９０℃で熱処理を施すことにより、中層は遷移アルミナ、上層はα相のアルミナに相転移する。

なお、Ｇｄに代えてＥｕ、Ｐｒ、Ｎｄ、Ｌａ、Ｃｅ、Ｓｍ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｙ、Ｓｃ、Ｉｎ、Ｈｆ、Ｚｒ、Ｔｉ、Ｐｂ、Ｓｎ、Ｓｉ、Ｔａ、Ｎｂ、Ｖ、Ｗ、Ｍｏ、Ｂａ、Ｓｒ、Ｃａ、Ｍｇ、Ｃｄ、Ｚｎ、Ｂｉ、Ｓｂ、Ａｓ、Ｎ、Ｔｅ、Ｓｅ、Ｓ、Ｏｓ、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｕのいずれか一種類以上の元素を用いることも可能である。また、Ｍｎに代えてＧａ、Ｆｅ，Ｎｉ、Ｃｏ、Ｃｒ、Ｂｅのいずれか一種類以上の元素を用いることも可能である。

本実施形態のような構造および製造方法を用いると、Ａｌ_２Ｏ_３膜３８の下層をα相アルミナ構造のトンネル絶縁膜、中層を遷移アルミナ構造の電荷蓄積膜、上層をα相アルミナ構造の電気絶縁膜とすることができる。

本発明の第１実施形態によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリのセルのカラム方向の断面図。図１に示す切断線Ａ−Ａで切断した第１実施形態のＮＡＮＤ型ＭＯＮＯＳフラッシュメモリのロウ方向の断面図。第１実施形態によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリの製造工程を示す断面図。第１実施形態によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリの製造工程を示す断面図。第１実施形態によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリの製造工程を示す断面図。第１実施形態によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリの製造工程を示す断面図。第１実施形態によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリの製造工程を示す断面図。第１実施形態によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリの製造工程を示す断面図。本発明の第２実施形態によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリを説明する図。第２実施形態の第１変形例によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリを説明する図。第２実施形態の第２変形例によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリを説明する図。第２実施形態の第３変形例によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリを説明する図。第２実施形態の第４変形例によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリを説明する図。第２実施形態の第５変形例によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリを説明する図。第２実施形態の第６変形例によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリを説明する図。第２実施形態の第７変形例によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリを説明する図。第２実施形態の第８変形例によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリを説明する図。第２実施形態の第８変形例によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリを説明する図。第２実施形態の第９変形例によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリを説明する図。第２実施形態の第１０変形例によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリを説明する図。本発明の第３実施形態によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリを説明する断面図。本発明の第４実施形態によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリを説明する断面図。第４実施形態によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリのＡｌ_２Ｏ_３膜の不純物濃度を示す図。本発明の第５実施形態によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリを説明する断面図。第５実施形態によるＮＡＮＤ型ＭＯＮＯＳフラッシュメモリのＡｌ_２Ｏ_３膜の不純物濃度を示す図。

符号の説明

２シリコン基板
３トレンチ
４ａソース領域
４ｂドレイン領域
５チャネル
６素子分離絶縁膜
１０ゲート
１２トンネル絶縁膜
１３電荷蓄積膜
１４ａ遷移アルミナ膜
１５ａ α相アルミナ膜
１６制御ゲート電極膜
１７ワード線（導電膜）
１８溝
２２シリコン酸化膜
２４層間絶縁膜

Claims

半導体基板に離間して設けられたソース・ドレイン領域と、
前記ソース領域と前記ドレイン領域の間の前記半導体基板上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられ、電荷をトラップする電荷蓄積膜と、
前記電荷蓄積膜上に設けられ、６３ｐｍ以上の八配位イオン半径を持つ第１の不純物元素が添加された遷移アルミナ層と、
前記遷移アルミナ層上に設けられ、５３ｐｍを超え６３ｐｍ未満の八配位イオン半径を持つ第２の不純物元素が添加されかつ前記第１の不純物元素が添加されていないα相アルミナ層と、
前記α相アルミナ層上に設けられた制御ゲート電極と、
を含むメモリセルを備えていることを特徴とする不揮発性半導体記憶装置。
前記遷移アルミナ層は、前記第１の不純物元素として、Ｐｒ、Ｌａ、Ｃｅ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｙ、Ｓｃ、Ｉｎ、Ｈｆ、Ｚｒ、Ｔｉ、Ｐｂ、Ｓｎ、Ｓｉ、Ｔａ、Ｎｂ、Ｖ、Ｗ、Ｍｏ、Ｂａ、Ｓｒ、Ｃａ、Ｍｇ、Ｃｄ、Ｚｎ、Ｂｉ、Ｓｂ、Ａｓ、Ｎ、Ｔｅ、Ｓｅ、Ｓ、Ｏｓ、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｕのいずれか一種類以上の元素を含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
前記α相アルミナ層は、前記第２の不純物元素として、Ｇａ、Ｃｏ、Ｎｉ、Ｆｅ、Ｃｒ、Ｍｎ、Ｂｅのいずれか一種類以上の元素を含むことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
前記電荷蓄積膜中に前記第１の不純物元素が添加されていることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。