JP4366646B2

JP4366646B2 - Ａｄ変換回路及び固体撮像装置

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Publication number: JP4366646B2
Application number: JP2003393149A
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Inventors: 忠杉木
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Priority date: 2003-11-21
Filing date: 2003-11-21
Publication date: 2009-11-18
Anticipated expiration: 2023-11-21
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Description

この発明は、例えば固体撮像素子からの出力信号のように、変動する直流成分に多重された信号成分を正確に導出するＡＤ変換回路及び撮像装置に関するものである。

近年、撮像素子として、ＣＭＯＳイメージセンサが注目を浴びている。これは、雑音低減回路を同一チップ上に搭載することでＣＣＤ撮像素子と同程度の感度が実現できるうえ、低電圧動作・低消費電力であり、ＡＤ変換器等の撮像素子周辺回路の搭載が容易という点から注目されている。中でも、ＡＤ変換器の搭載は、カメラ設計技術の中でも難しい高ＳＮ比のアナログ回路の設計がカメラ設計者に必要なくなるという点で意味深く、最も注目されている。

ＡＤ変換器の搭載手法の１つとして、列並列型がある。これは、画素列毎にＡＤ変換器を有することで、信号検出とＡＤ変換に要する時間を画素周期から行周期にまで延ばすことが可能となる。ＡＤ変換器の雑音帯域幅を低下させ、信号ＳＮ比を向上させることができるという特徴を有している。例えば，ハイビジョン用の２００万画素の撮像素子の場合には、１画素の周期は１３．４７ｎsに対し、行周期は２６．９４μsと２，２００倍の開きがある。この行周期のほとんどをＡＤ変換に使い、画素からの信号検出に２％しか使用しないとしても、電荷電圧変換器の出す白色雑音を４４画素分の時間で平均化して捕らえることができ、雑音量は信号を平均化する時間の平方根に反比例するため、雑音量を約１／７と大幅に低減することができ、カメラ感度を向上できる。

列並列型には画素列毎のＡＤ変換器の変換特性にばらつきがあると、縦線状の固定パターン雑音が発生するという欠点があった。この欠点を解消する従来技術としては、図１６に示すように、ＡＤ変換器の電圧比較器に使う増幅器７の閾値電圧ばらつきと入力信号ＶＬに含まれる低周波雑音を増幅器の自己クランプ動作により相殺し、それぞれの入力信号と共通の参照電圧波形とを比較して電圧比較器７の出力が反転するタイミングでディジタル値を決定するものがある。このため、たとえ電圧比較器７の閾値電圧や増幅率にばらつきがあってもＡＤ変換器の変換利得ばらつきは発生せず、縦線状の固定パターン雑音の発生しないＳＮ比の良好なＡＤ変換器となる。

しかしながら、従来のＡＤ変換器では、入力信号成分と参照電圧を１階調ずつ順次比較するため、出力ディジタル値の階調数の回数の電圧比較が必要となる。つまり、ｎビットのディジタル値を決定するためには２^ｎ回の電圧比較が必要となる。例えば、８ビットのディジタル値に対しては２５６回の電圧比較で決定できるが、１２ビットのディジタル値を得るためには４，０９６回、１６ビットのディジタル値に対しては６５，５３６回の電圧比較が必要となる。１２ビット以上のディジタル値を得るための比較回数は画素周期と水平周期の比より大きく、画素周期に対応する周波数よりも高い周波数のクロックが必要となる問題ばかりでなく、広帯域幅の反転増幅器が必要となり、結果として雑音帯域幅も増えるため雑音が増加するという問題点があった。
特開平９−２４７４９４号公報

解決しようとする問題点は、従来のＡＤ変換器で高分解能にするには、入力信号成分と参照信号を比較する回数を増やさねばならず、そのため１回あたりの比較にかけられる時間が短くなり、広帯域のアナログ系が必要とされ、雑音量が増加するという点である。

上記課題を解決するために、この発明に係るＡＤ変換回路では、入力信号成分と参照信号の比較をする電圧比較器を、第１のクランプ手段により所定の時点の電圧を一致させた前記２つの信号電圧差を増幅する第１の差動増幅器と、第１の差動増幅器の出力信号を選択的に積算する積算手段と、第１の差動増幅器の出力信号と積算手段の出力信号を加算する加算手段と、加算手段の出力信号をサンプルホールドする第１サンプルホールド手段と、第１の差動増幅器の出力信号と第１のサンプルホールド手段の出力信号との電位差を増幅する第２の差動増幅器の構成にする。

まず、入力端子に無信号レベルが与えられている時に第１のクランプ手段で第１の増幅器の入力電圧を同じにし、積算手段をリセットし、加算手段の出力信号を第１のサンプルホールド手段にサンプルし、保持する。その後、入力端子に信号レベルを与え、参照信号としてｎ段の階段波形を与える。階段波形のレベルが入力信号レベルを超えたところで第２の差動増幅器が反転する。このタイミングにより上位のディジタル値を決定するとともに、参照信号が入力信号レベルを超過した分の電圧を第１の差動増幅器で増幅し第1のサンプルホールド手段にサンプルホールドする。

次に、参照信号として、上位のディジタル値の決定時に与えた階段波のステップ電圧に対し１／２ずつ減少させた振幅の信号をｍ回発生させる。毎回、この参照信号は第１の差動増幅器で増幅され加算手段を経由して、第1のサンプルホールド手段の出力信号と第２の差動増幅器により比較される。第２の差動増幅器の出力が反転しない場合は積算手段で第１の差動増幅器の出力信号を積算するとともに、第２の差動増幅器の出力に応じて下位ディジタル値の上位から１ビットずつディジタル値を決定する。このようにして得られた上位と下位のディジタル値を合成することで、ＡＤ変換されたディジタル信号が得られる。

上位のディジタル値を決定する際の階段波形はｎ段、下位はｍビットのディジタル値なので、（ｎ×２^ｍ）諧調のディジタル値を（ｎ＋ｍ）回の電圧比較で得ることができる。上位のディジタル値を決定した際の残差電圧を増幅した増幅器と同じ増幅器で下位の上位のディジタル値を決定する際の参照電圧を増幅するため、増幅器の利得がばらついたとしても影響を与えないという特徴がある。

また、前記の積算手段と加算手段は、クランプ手段とその出力をサンプルホールドしクランプ電圧として帰還する手段で実現することもできる。

さらに、参照電圧は出力ディジタル値に係わらず常に同一の波形を発生すれば良いため、複数のＡＤ変換手段で同一の参照電圧発生手段を共用でき、変換特性ばらつきをなくすことができる。

以上説明したようにこの発明によれば、雑音除去機能のあるＡＤ変換器の電圧比較回数を少なくすることができ、このため１回当たりの比較時間が長くとれアナログ信号処理回路の帯域幅を狭くでき、結果として雑音量を低下できる。また、参照電圧発生手段を共用することにより、複数の特性のそろったＡＤ変換器ができるため、１行分の信号を一斉にＡＤ変換し順次選択してディジタルの走査信号を出力する固体撮像素子に特に有効である。

本発明では、入力信号成分を参照階段波と比較して上位のディジタル値を決定するとともに、その時の残差電圧情報を保持し、残差電圧情報から下位のディジタル値を決定し、上位下位のディジタル値を合成してＡＤ変換値を求めることを最も主要な特徴とする。

図１はこの発明の第一の実施例に係るＡＤ変換回路のブロック図、図２は図１のＡＤ変換制御回路１０９の詳細ブロック図、図３はＡＤ変換動作のタイミング図、図４は参照電圧発生回路のブロック図、図５は参照電圧発生回路の動作タイミング図である。

入力端子１０１には、固体撮像素子からの読み出し信号（撮像信号）Ｖｉｎが供給される。この入力端子１０１から入力された信号は、クランプ回路１０２を介して差動増幅器１０４に入力される。差動増幅器１０４のもう一方の入力は、参照電圧発生器１０３の出力信号が入力され、差電圧を増幅した電圧Ｖａ１が差動増幅器１０４から出力される。差動増幅器１０４の出力Ｖａ１は、加算器１０５と積算回路１０６に入力される。加算手段１０５は差動増幅器１０４の出力Ｖａ１と積算回路１０６の出力Ｖｓｕｍの和を電圧比較器１０８とサンプルホールド回路１０７に出力する。サンプルホールド回路１０７は、SHP信号が高レベルの期間にサンプルし、低レベルの期間は電圧をホールドした信号電圧Ｖｓｈを電圧比較器１０８に出力する。電圧比較器１０８は、加算器１０５の出力Ｖａ２がサンプルホールドされた電圧Ｖｓｈより高い場合に高レベル、低い場合に低レベルを出力する。この電圧比較器１０８の出力はＡＤ変換制御回路１０９に入力され、ＡＤ変換されたディジタル値を出力端子１１１から出力する。タイミング発生回路１１０は、ＡＤ変換動作に必要な各種パルスを発生し、各部に供給する。

以下、図３のタイミング図を用いて、入力信号電圧Vsigが基準信号の階段波のステップ電圧Ｖｓｔｅｐの５．４倍の場合を例にして、ＡＤ変換の動作について説明する。ＡＤ変換に先立ち、無信号期間ＰＣでは各種の初期化を行う。撮像素子からの入力信号Ｖｉｎは、信号期間の前に毎回変動する基準レベルＶｒが入力される。この変動成分を取り除くために高レベルのクランプパルスＣＰ１がクランプ回路１０２に与えられ、参照信号発生器１０３の出力信号Ｖｒｅｆと同一電位にされた信号Ｖｉｎ’が差動増幅器１０４へ出力される。積算器１０６には初期化信号ＲＳＴが与えられ、上位のＡＤ変換が終了するまで０が出力され、加算器１０５の出力Ｖａ２は、サンプルホールド回路１０７でサンプルホールドされる。また、ＳＴパルスによりＳＲフリップフロップ２０３はリセットされ、ＳＲフリップフロップ２０５・２１１はセットされる。

上位のディジタル値を決定するための第１のＡＤ変換期間ＡＤ１においては、基準レベルＶｒに本来の信号出力Ｖｓｉｇが重畳されて入力される。クランプ回路１０２の出力Ｖｉｎ’は期間ＰＣでクランプされているため、差動増幅器１０４はクランプ後に発生した入力信号の電圧変化すなわち本来の信号出力Ｖｓｉｇと参照電圧Ｖｒｅｆの電圧変化の差を増幅する。

参照電圧発生器１０３は、例えば図４のブロック図の回路で、図５のタイミングにしたがって次のように階段波の参照電圧Ｖｒｅｆを発生する。演算増幅器４０４の利得は非常に高いので、反転入力端子の電位Ｖｉｓは実質的に０となる仮想接地となっている。キャパシタ４０６・４０７は同一の静電容量値を有し、階段波発生時にはスイッチ４０８が閉じられている。初期化期間ＰＣの前にスイッチ４０５は閉じられ、すでにキャパシタ４０６と４０７は放電されている。スイッチ４０２が端子bに接続されている時にキャパシタ４０３には、（キャパシタ４０３の静電容量）×（定電圧源４０１の電圧）の電荷が蓄えられる。スイッチ４０２が端子ａに接続されると、キャパシタ４０３の電荷が全てキャパシタ４０６と４０７に転送される。このとき演算増幅器４０４の出力Ｖｒｅｆの変化がＶｓｔｅｐとなるように、キャパシタ４０３，４０６，４０７の静電容量と定電圧源４０１の電圧が設定されている。このスイッチ４０２の端子ｂ→ａ→ｂの切り替えをｎ回行うと、ステップ電圧Ｖｓｔｅｐのｎ段の階段波が参照電圧として出力される。

階段波の第６段で信号出力Ｖｓｉｇを超えるので、加算器１０５の出力電圧Ｖａ２はサンプルホールド回路１０７の出力電圧Ｖｓｈを超え、電圧比較器１０８が高レベルを出力する。電圧比較器１０８の高レベル出力はＯＲ回路２０１を経由して、ＡＮＤ回路２０２に与えられると、クロック信号ＣＫ１がＳＲフリップフロップ２０３のセット入力に与えられるようになり、ＳＲフリップフロップ２０３はセットされる。これにより、ＡＮＤ回路２０４を経由して、クロック信号ＣＫ２がＳＲフリップフロップ１１２のリセット入力に与えられるようになり、ＳＲフリップフロップ２０５がクロック信号ＣＫ２に同期してリセットされる。したがって、ＡＮＤ回路２０６からは、参照電圧Ｖｒｅｆの電圧変化が信号電圧成分Ｖｓｉｇ以上になった直後のＣＫ１からＣＫ２までのタイミングで高レベルとなる上位ディジタル値決定信号ＧＨが生成される。

この上位ディジタル値決定信号ＧＨにより、タイミング発生回路１１０から出力される参照電圧発生器１０３の階段波と同期したディジタル値ＣＮＴが、データラッチ２０７にラッチされＡＤ変換の上位ディジタル値の５が決定される。また、上位ディジタル値決定信号ＧＨはＯＲ回路２０８を経由してサンプルホールド回路１０７に与えられ、この時の加算器１０５の出力Ｖａ２をサンプルホールドする。サンプルホールドされる電圧(以下残差電圧と記す。)は、ＶｒｅｆとＶｉｎ’の差電圧（６−５．４）×Ｖｓｔｅｐ（以下、超過電圧と記す。）を差動増幅器１０４が増幅した電圧となる。

信号電圧Ｖｓｉｇが参照電圧発生器１０３の発生する階段波の振幅以上の場合には、電圧比較器１０７の出力は高レベルとならないが、この場合には変換されたディジタル値が最大値になるのが望ましく、このためにＯＲ回路２０１が設けられている。ＯＲ回路２０１には、第１のＡＤ変換期間ＡＤ１の参照電圧の階段波のピークで高レベルとなるパルスＨＣを与えることで、上位ディジタル値決定信号ＧＨを発生させる。この時、差動増幅器１０４の出力Ｖａ１はクランプ時より低く、サンプルホールド回路１０６はこの電圧を保持し、信号電圧ＶｓｉｇがＡＤ変換範囲以上であったことを記憶する。入力信号Ｖｓｉｇと第１のＡＤ変換期間ＡＤ１後のサンプルホールド回路１０６の出力の関係は図６のようになる。ＡＤ変換範囲外の入力信号に対しては実線のように直線性がなくても良く、差動増幅器１０４の増幅率を高く設定できるため、サンプルホールド回路１０６で発生する雑音の影響を受けにくくできる。

このようにして、第１のＡＤ変換が行われたのち、入力端子の電圧は無信号レベルＶｒ’にされ、下位のディジタル値を決定するための第２のＡＤ変換を開始する。

第２のＡＤ変換期間ＡＤ２では、参照信号発生器１０３は振幅がＶｓｔｅｐの１／２倍ずつ減少する方形波を、図４の回路構成に図５に示すタイミングでスイッチ動作させることで次のように発生する。スイッチ４０８が閉じた状態で、スイッチ４０５を閉じキャパシタ４０６と４０７を放電し、スイッチ４０５を開いてからスイッチ４０２を端子ａに切り替え、キャパシタ４０６と４０７を電圧Ｖｓｔｅｐに充電する。

スイッチ４０８を開きキャパシタ４０７の電圧Ｖｓｔｒが影響を受けないようにしてから、スイッチ４０５を閉じキャパシタ４０６のみを放電する。スイッチ４０５を開いてからスイッチ４０８を閉じると、キャパシタ４０６と４０７で電荷は再分配される。キャパシタ４０６と４０７の静電容量は同じなので、電荷は１／２ずつ分配され、充電電圧は（Ｖｓｔｅｐ／２）になる。したがって、演算増幅器４０４からは振幅が（Ｖｓｔｅｐ／２）の方形波状の参照電圧出力Ｖｒｅｆが出力される。さらに、スイッチ４０５とスイッチ４０８の開閉を繰り返すことで、１／２倍ずつ減少する方形波が参照電圧出力Ｖｒｅｆとして出力される。

このように発生された振幅がＶｓｔｅｐの１／２倍ずつ減少する方形波状の参照電圧Ｖｒｅｆは、差動増幅器１０４で増幅され、加算器１０５を経由して電圧比較器１０８に入力される。サンプルホールド回路１０７に保持されている信号は第１のＡＤ変換期間ＡＤ１の超過電圧を差動増幅器１０４で増幅し加算器１０５を経由した電圧なので、超過電圧分と参照電圧を比較した結果が電圧比較器１０８から出力されることになる。

超過電圧（０．６×Ｖｓｔｅｐ）より参照電圧（Ｖｓｔｅｐ／２）は小さいので、電圧比較器１０８から低レベルが出力され、ＯＲ回路２０８を経由してＮＯＴ回路２０９から高レベルのＧＬ信号が出力され、下位ディジタル値の最上位ビット決定パルスＬ１はＡＮＤ回路２１０−１を経由してＳＲフリップフロップ２１１−１をリセットする。下位ディジタル値の最上位ビットＤ１は０になる。

また、ＡＮＤ回路２１３はＳＵＰ信号を通過させ、ＳＲフリップフロップ２１５はセットされ、ＳＵＭ信号が高レベルとなり、積算器１０６は差動アンプ１０４の出力信号を積算する。この積算動作により、積算器の出力Ｖｓｕｍはサンプルホールド回路１０６の出力Ｖｓｈに近付く。また、加算器１０５の出力がＶｓｈより大きくなりＧＬ信号が低レベルになっても、ＳＲフリップフロップ２１１と２１５へのセットやリセットの入力が低レベルになるだけで出力は保持される。ＳＵＭ信号が低レベルになると、ＮＯＴ回路２１４がＳＲフリップフロップ２１５をリセットし、ＳＵＭ信号が低レベルとなる。

次に参照電圧発生器１０３は、Ｖｓｔｅｐ／４の振幅の信号を発生する。積算器１０６には、Ｖｓｔｅｐ／２を増幅器１０４で増幅した電圧が保持されているため、加算器１０５の出力は（Ｖｓｔｅｐ／２＋Ｖｓｔｅｐ／４＝０．７５×Ｖｓｔｅｐ）を増幅器１０４で増幅したのと同じ電圧となる。超過電圧（０．６×Ｖｓｔｅｐ）より参照電圧（０．７５×Ｖｓｔｅｐ）は大きいので、電圧比較器１０８から高レベルが出力され、ＯＲ回路２０８を経由してＮＯＴ回路２０９から低レベルのＧＬ信号が出力され、下位ディジタル値のビット決定パルスＬ２はＡＮＤ回路２１０−２でブロックされ、ＳＲフリップフロップ２１１−１はセットされたままになり、下位ディジタル値の上位から２番目のビットＤ１は１になる。また、ＡＮＤ回路２１３はＳＵＰ信号をブロックし、ＳＵＭ信号は出力されず、積算器１０６に保持されている信号は変わらない。

さらに下位のビットに対しても同様の操作を繰り返すことで、ＳＲフリップフロップ２１１に変換値が順次確定され、積算器１０６の保持している信号はサンプルホールド回路１０７に保持されている信号に下側から近付いていく。

このようにして決定された上位と下位のディジタル値は、ゲート信号ＡＤＣＫ
のタイミングでデータラッチ２１２に取り込まれ、全ビットタイミングの揃ったＡＤ変換値が出力端子１１１に出力される。

以上述べたように、比較回数が上位ディジタル値を決定する際のｎ回と下位ディジタル値を決定する際のm回の合計（ｎ＋ｍ）回で、（ｎ×２^ｍ）階調のディジタル値を得ることができる。図３ではｎ＝８，ｍ＝６の時を図示しているが、例えばｎ＝１６，ｍ＝１２の組み合わせでも良く、この場合にはたった２８回の電圧比較で６５，５３６階調つまり１６ビットのＡＤ変換を実現することもでき、アナログ信号処理を狭帯域化できるため低雑音で高分解能なＡＤ変換が可能となる。

図７はこの発明の第二の実施例に係るＡＤ変換回路のブロック図、図９はその動作を説明するためのタイミング図である。図１に示した回路に対応するもので、同一のブロックには同一の符号を付けている。異なっているのは、加算器１０５と積算器１０６がクランプ回路７０１と初期化機能付きのサンプルホールド回路７０２で置き換えられていることであり、以下この部分についてのみ説明する。

初期化機能付きのサンプルホールド回路７０２の詳細ブロック図を図８に示す。無信号期間ＰＣと第１のＡＤ変換期間ＡＤ１では、高レベルの初期化信号ＲＳＴによりスイッチ８０３が閉じられ、キャパシタ８０４は定電圧源８０６の電位に初期化され、バッファアンプ８０５から一定電圧が出力される。また無信号期間ＰＣでクランプパルスCP2が与えられ、クランプ回路７０１の出力は所定電圧にバイアス点が設定される。第１のＡＤ変換期間ＡＤ１では、差動増幅器１０４の出力の電圧変化と同じ電圧変化がクランプ回路７０１の出力に生じるため、クランプ回路７０１の出力は図１の加算器１０５の出力と同じになり、電圧比較器１０８の出力の反転するタイミングで上位ディジタル値が決定されるとともに、サンプルホールド回路１０６には参照信号超過分を差動増幅器１０４で増幅した電圧とサンプルホールド回路７０２の初期化電圧の和が保持される。

第２のＡＤ変換期間ＡＤ２では、参照信号発生器１０３の発生する振幅が１／２倍ずつ減少する方形波列の低レベルの期間にクランプパルスCP2が与えられる。このため、クランプ回路７０１の出力は方形波の高レベル期間にサンプルホールド回路７０２の出力電圧Ｖｓｕｍと差動増幅器１０４により増幅された参照信号発生器１０３の出力電圧変化が加算された信号が出力され、電圧比較器１０８でサンプルホールド回路１０６に保持されている電圧と比較される。クランプ回路７０１の出力がサンプルホールド回路１０６の出力電圧より低い時には、ＡＤ変換制御回路１０９からSUM信号が発生され、このときのクランプ回路７０１の出力がサンプルホールド回路１０６に取り込まれる。また、クランプ回路７０１の出力がサンプルホールド回路１０６の出力電圧より高い時には、SUM信号は低レベルでサンプルホールド回路１０６の出力は変化しない。したがって、サンプルホールド回路１０６の出力電圧は、サンプルホールド回路１０６に保持された電圧に下側から順次近付き、下位のディジタル値が決定され、上位ディジタル値と合成してＡＤ変換値が決定できる。

図１０は本発明の第３の実施例に係る固体撮像素子のブロック図、図１１はその動作を説明するためのタイミング図である。画素が１列に並んだ所謂ラインセンサであり、図では代表として２画素分のみ示している。

画素１０００は、光電変換機能と電荷蓄積機能を有した光ダイオード１００１と、その信号電荷を読み出すためのスイッチ１００２と、読み出された信号電荷量を電圧に変換するためのキャパシタ１００４と、信号読み出しに先だってキャパシタ１００４をリセットするためのスイッチ１００３と、低インピーダンスの電圧出力を得るためのMOSトランジスタ１００５と定電流源１００６のソースフォロア回路で構成されている。なお、キャパシタ１００４は高い電荷電圧変換利得を得るため、キャパシタ素子が設けられず、MOSトランジスタ１００５とスイッチ１００２，１００３の寄生容量のみで構成されていても良い。

光ダイオード１００１から信号の読み出しに先だって、RSパルスによってスイッチ１００３を閉じキャパシタ１００４を放電する。この際にスイッチ１００３のオン抵抗による熱雑音が発生するため、ソースフォロア回路の出力VA1，Ｖａ２，…には電圧変動が生じるが、CPパルスが与えられ、ＡＤ変換部１００７のクランプ動作によりキャンセルされる。

読み出しパルスＲＤが与えられると、読み出しスイッチ１００２が閉じられ、光ダイオード１００１から信号電荷がキャパシタ１００４に転送され、信号電荷量に比例した電圧変化に変換される。この電圧変化は、ソースフォロア回路の出力VA1，Ｖａ２，…に電圧変化として出力され、ＡＤ変換部１００７へ入力される。

ＡＤ変換部１００７は前述のＡＤ変換動作を行い真の信号である入力信号の変化電圧を、第１のＡＤ変換期間ＡＤ１では参照信号Vrefの階段波と比較して上位のディジタル値を決定し、第２のＡＤ変換期間ＡＤ２では前記階段波のステップ電圧を１／２倍ずつに減じた振幅の参照信号Vrefとを用いて下位のディジタル値を上位ビットから１ビットずつ決定する。

このように決定されたディジタル値は、クロック信号ＡＤＣＫのタイミングでラッチされ、走査回路１００９を経由して出力端子１０１１から順時出力される。また、この走査出力と同時に画素から次の信号を読み出してＡＤ変換が行なわれる。

ソースフォロア回路の出力電圧のばらつきはＡＤ変換部１００７のクランプ動作によりキャンセルされ、入力信号との比較に使われる参照信号Ｖｒｅｆは１つの参照信号発生器１００８から全ＡＤ変換部１００７に供給されるため変換利得ばらつきも発生しない。走査出力時間をＡＤ変換時間にでき、ＡＤ変換に必要な電圧比較回数も少なくできるため、電圧比較器の信号帯域幅を狭くすることができる。したがって、低雑音で高分解能なディジタル出力の撮像素子を実現することができる。

図１２は本発明の第４の実施例に係る固体撮像素子のブロック図、図１３はその動作を説明するためのタイミング図である。画素が行列状に並んだ所謂エリアセンサであり、図では代表として縦方向・横方向それぞれ２画素分のみ示しており、図１０と同一機能の構成要素には同一の符号を付している。

まず、第１行の画素信号を読み出すために、行選択パルスＬＳ１を高レベルにし、列選択スイッチ１２０１−１１，１２０１−１２，…を閉じることで、第１行の画素１０００−１１，１０００−１２，…の信号が信号線ＶＡ１，Ｖａ２，…に出力される。このとき、リセットパルスＲＳ１も与えられ、スイッチ１００３−１１，１００３−１２，…によりキャパシタ１００４−１１，１００４−１２，…は放電されている。信号線電圧ＶＡ１，Ｖａ２，…は、ＭＯＳトランジスタ１００５の閾値電圧ばらつきやスイッチ１００３のオン抵抗が発生する熱雑音により変動が生じるが、ＡＤ変換部１００７のクランプ動作によりキャンセルされる。

次に第１行の読み出しパルスＲＤ１が与えられ、スイッチ１００２‐１１，１００２‐１２，…が閉じられると光ダイオード１００１‐１１，１００２‐１２，…からキャパシタ１００４−１１，１００４−１２，…へ信号電荷が転送され、信号線電圧ＶＡ１，Ｖａ２，…には信号電荷量に比例した電圧変化が生じる。

第１のＡＤ変換期間ＡＤ１−１では、参照信号発生器１００８から階段波が出力され、これと真の信号電圧である信号線電圧ＶＡ１，Ｖａ２，…に生じた電圧変化がそれぞれＡＤ変換部１００７−１，１００７−２，…で比較され、上位ディジタル値が決定されるとともに、ＡＤ変換部にそれぞれ残差電圧が保持される。

次に、行選択パルスＬＳ１が低レベルにされ、ＦＰパルスが高レベルになると、信号線電圧ＶＡ１，Ｖａ２，…はそれぞれスイッチ１２０２−１，１２０２−２，…で接地される。これにより第２のＡＤ変換期間ＡＤ２−１にソースフォロア雑音がＡＤ変換部１００７に入らないようにしている。

第２のＡＤ変換期間ＡＤ２では、前記階段波のステップ電圧を１／２倍ずつに減じた振幅の参照信号Vrefとを用いて下位のディジタル値を上位ビットから１ビットずつ決定する。このように決定されたディジタル値は、クロック信号ＡＤＣＫのタイミングでラッチされ、走査回路１００９を経由して出力端子１０１１から順時出力される。この第１行のＡＤ変換値を走査出力している期間に、第２行の画素１０００−２１，１０００−２２，…から信号を読み出しＡＤ変換が行なわれる。同様に、第ｎ行の出力と第（ｎ＋１）行のＡＤ変換とが同時実行される。

ソースフォロア回路の出力電圧のばらつきはＡＤ変換部１００７のクランプ動作によりキャンセルされ、入力信号との比較に使われる参照信号Ｖｒｅｆは１つの参照信号発生器１００８から全ＡＤ変換部１００７に供給されるため変換利得ばらつきも発生しない。１行分の出力時間をＡＤ変換時間にでき、ＡＤ変換に必要な電圧比較回数も少なくできるため、電圧比較にかけられる時間が長くなり、信号帯域幅を狭くすることができる。したがって、低雑音で高分解能なディジタル出力の撮像素子を実現することができる。

図１４は本発明の第5の実施例に係るＣＣＤ固体撮像素子のブロック図、図１５はその動作を説明するためのタイミング図である。図では代表として縦方向・横方向それぞれ２画素分のみを示している。また、画素１４１と垂直転送ＣＣＤ１４２は一般的なＣＣＤ固体撮像素子であるインターライン型ＣＣＤなので、画素から信号電荷を読み出しＣＣＤ電荷転送路１４２内を転送する動作タイミングは省略し、ＡＤ変換動作に係わるタイミングのみを示している。

画素１４１で光電変換された信号電荷は、ＣＣＤ電荷転送路１４２に読み出された後、下方向へ順時転送され、ＣＣＤ電荷転送路の最終転送段電極１４２Ｌに低レベルが与えられた時に信号電荷は出力ゲート１４３を介して電荷電圧変換回路１４４に送られる。ＣＣＤ撮像素子では転送効率を上げやすいため、信号電荷として電子が使われるので、電荷電圧変換回路１４４の出力ＶＡ１，Ｖａ２，…は負極性の信号になる。このため、参照電圧Ｖｒｅｆとして負極性の信号を与え、ＡＤ変換部１４６での大小比較も負極性信号として扱っている。また、負極性の参照電圧Ｖｒｅｆは、例えば図４の参照電圧発生回路においてスイッチ４０２−１の切り替えを反転させることで発生することができる。また、１つの電荷電圧変換回路１４４に対しスイッチ１４５を介して２つのＡＤ変換部１４６を設け、画素信号が必要な第１のＡＤ変換と不要な第２の第１のＡＤ変換を同時に実行できるようにしている。

電荷電圧変換回路１４４の初期化のために、リセットパルスＲＳを与えＭＯＳトランジスタスイッチ１４４ａを導通させ、電荷電圧変換用キャパシタ１４４ｂが初期化電圧VＲＤに設定され、ＭＯＳトランジスタ１４４cと低電流源１４４dのソースフォロアでバッファされ出力される。信号選択スイッチ１４５をａ側に接続することで、ＡＤ変換部１４６−１ａ，１４６−２ａ，…に入力される。クランプパルスＣＰａを与えることで、電荷電圧変換回路１４４の出力に生じる電圧変動はＡＤ変換部１４６−１ａ，１４６−２ａ，…でキャンセルされる。

最終転送段電極１４２Lに低レベルのパルスを与えることで、１行分の画素１４１−１１，１４１−１２，…の信号電荷が電荷電圧変換回路１４４に転送され、真の信号電圧である電圧変化Ｖsig11，Ｖsig12，…がＡＤ変換部１４６−１ａ，１４６−２ａ，…に入力される。第１のＡＤ変換期間ＡＤ１では、参照信号発生器１４８ａから負極性の階段波が出力され、これと真の信号電圧である信号線に生じた電圧変化Ｖsig11，Ｖsig12，…がそれぞれＡＤ変換部１４６−１ａ，１４６−２ａ，…で比較され、上位ディジタル値が決定されるとともに、ＡＤ変換部にそれぞれ残差電圧が保持される。

次に信号選択スイッチ１４５をb側に接続する。ＡＤ変換部１４６−１ａ，１４６−２ａ，…には直流バイアス電圧ＶＢが入力され、第２のＡＤ変換期間ＡＤ２が開始される。第２のＡＤ変換期間ＡＤ２では、前記階段波のステップ電圧を１／２倍ずつに減じた振幅の参照信号Vrefとを用いてＡＤ変換部１４６−１ａ，１４６−２ａ，…にそれぞれ保持されている残差電圧と比較することで、下位のディジタル値を上位ビットから１ビットずつ決定する。このように決定されたディジタル値は、クロック信号ＡＤＣＫａのタイミングでラッチしてＡＤ変換部１４６−１a，１４６−２a，…から出力される。また、第２のＡＤ変換期間ＡＤ２では、電荷電圧変換回路１４４の出力はＡＤ変換部１４６−１b，１４６−２b，…に接続され、参照信号発生器１４８ａから出力された負極性の階段波で、第１のＡＤ変換が同時に行われ、２行目の信号に対する上位ディジタル値が決定される。。

確定されたＡＤ変換部１４６−１ａ，１４６−２ａ，…の出力ディジタル値ＤＶ１ａ，ＤＶ２ａ，…は、走査回路１４７により順時選択されて出力端子１０１１からディジタル出力信号Ｐ１１，Ｐ１２，…が出力される。この走査出力している期間に、ＡＤ変換部１４６−１b，１４６−２b，…では第２行の画素１４１−２１，１４１−２２，…信号の下位のＡＤ変換が同時実行され、ＡＤ変換部１４６−１a，１４６−２a，…では第３行の画素信号の上位のＡＤ変換が同時実行される。次の行以降もディジタル値の出力と上位と下位のＡＤ変換が同時実行される。

この構成により、２行分の出力時間をＡＤ変換時間にでき、ＡＤ変換に必要な電圧比較回数も少ないため、１回の電圧比較にかけられる時間がさらに長くでき、信号帯域幅を狭くすることができる。したがって、低雑音で高分解能なディジタル出力の撮像素子を実現することができる。

ＡＤ変換回路のブロック図（実施例１）ＡＤ変換制御回路のブロック図（実施例１）ＡＤ変換動作のタイミング図（実施例１）参照電圧発生回路のブロック図（実施例１）参照電圧発生回路の動作タイミング図（実施例１）入力信号との関係を説明するための図（実施例１）ＡＤ変換回路のブロック図（実施例2）初期化機能付きのサンプルホールド回路のブロック図（実施例2）ＡＤ変換動作のタイミング図（実施例2）固体撮像素子のブロック図（実施例３）固体撮像素子の動作タイミング図（実施例３）固体撮像素子のブロック図（実施例４）固体撮像素子の動作タイミング図（実施例４）ＣＣＤ固体撮像素子のブロック図（実施例５）ＣＣＤ固体撮像素子の動作タイミング図（実施例５）ＣＣＤ固体撮像素子のブロック図（従来例）

符号の説明

１０１…入力端子
１０２，７０１…クランプ回路
１０３，１４８，１００８…参照信号発生器
１０４…差動増幅器
１０５…加算器
１０６…積算回路
１０７，７０２…サンプルホールド回路
１０８…電圧比較器
１０９…ＡＤ変換制御回路
１１０…タイミング発生回路
１１１，１０１１…出力端子
１４１，１０００…画素
１４２…ＣＣＤ電荷転送路
１４３…出力ゲート
１４４…電荷電圧変換回路
１４６，１００７…ＡＤ変換部
１４７，１００９…走査回路
１００６…低電流源
２０１，２０８…ＯＲ回路
２０２，２０４，２０６，２１０，２１３…ＡＮＤ回路
２０３，２０５，２１１，２１５…ＳＲフリップフロップ
２０７，２１２…データラッチ
２０９，２１４…ＮＯＴ回路
４０１，８０６…定電圧源
１４５，４０２，４０５，４０８，８０３，８０２，１００２，１００３，１２０１，１２０２…スイッチ
４０３，４０６，４０７，８０４，１００４…キャパシタ
４０４…演算増幅器
８０１，８０５…バッファアンプ
１００１…光ダイオード
１００５…MOSトランジスタ

Claims

入力信号と参照電圧とがそれぞれ入力に供給される第１の差動増幅器と、所定時点の前記第１の差動増幅器の入力電圧を一致させられるように供給経路の少なくとも一方に設けられた第１のクランプ手段と、前記第１の差動増幅器の出力信号を選択的に積算する積算手段と、前記積算手段の保持信号に前記第１の差動増幅器の出力信号を加算する加算手段と、前記加算手段の出力信号をサンプルホールドするための第１のサンプルホールド手段と、前記加算手段の出力信号と前記第１のサンプルホールド手段の出力信号との差電圧を増幅するための第２の差動増幅器と、前記参照電圧を発生する参照電圧発生手段とを少なくとも有し、前記入力信号の第１の時点においては、前記第１のクランプ手段にクランプ動作をさせるとともに前記第１のサンプルホールド手段に前記第１の差動増幅器の出力信号と初期化された前記積算手段の出力信号の加算信号をホールドさせ、前記入力信号の第２の時点においては前記参照電圧として階段波形を与え、前記第２の差動増幅器の出力が反転するタイミングに応じて上位のディジタル値を決定するとともに、前記第１のサンプルホールド手段に前記加算手段の出力電圧をホールドさせ、第３の時点においては第２の時点の参照電圧の階段波のステップ電圧に対して振幅を１／２倍ずつ低減した参照電圧を複数回発生させ、前記比較手段の出力が反転するか否かにより下位ディジタル値を上位から決定すると共に、前記比較手段の出力が反転しない場合は前記積算手段に前記第１の差動増幅器の出力信号を積算し、前記第１のサンプルホールド手段に保持された電圧をＡＤ変換して下位のディジタル値を決定し、前記上位のディジタル値と前記下位のディジタル値を合成して出力する出力手段を有し、前記第１の時点と前記第２の時点の入力信号の差電圧に対応するディジタル値を得ることを特徴とするＡＤ変換回路。
前記入力信号の供給経路に、前記入力信号と所定電圧を切り替えるための切り替え手段を有し、前記入力信号の第１および第２の時点においては前記切り替え手段により前記入力信号が選択され、前記入力信号の第３の時点においては前記切り替え手段により前記所定電圧が選択されることを特徴とする請求項１のＡＤ変換回路。
前記第１の差動増幅器の出力信号を選択的に積算する積算手段は、前記第１の差動増幅器の出力信号をクランプするための第２のクランプ手段と、前記第２のクランプ手段の出力をサンプルホールドし前記第２のクランプ手段に帰還をかけるための第２のサンプルホールド手段とで構成されることを特徴とした請求項１から請求項２記載のＡＤ変換回路。
複数の光電変換手段と、前記光電変換手段から信号電荷を読み出し信号電圧に変換する複数の信号検出手段と、前記信号検出手段に対応して設けられ信号電圧をディジタル値に変換する複数の請求項１から請求項３のいずれかに記載のＡＤ変換回路と、前記複数のＡＤ変換回路のディジタル値出力を順次選択して出力する手段を少なくとも有し、前記ＡＤ変換回路の前記参照電圧発生手段を複数のＡＤ変換回路で共用することを特徴とする固体撮像装置。
複数の光電変換手段と、前記光電変換手段から信号電荷を読み出し信号電圧に変換する複数の信号検出手段と、前記信号検出手段それぞれに対して信号電圧をディジタル値に変換する互いに異なった位相で動作する複数の請求項１から請求項４のいずれかに記載のＡＤ変換回路と、前記複数のＡＤ変換回路のディジタル値出力を順次選択して出力する手段を少なくとも有し、前記ＡＤ変換回路の前記参照電圧発生手段を複数のＡＤ変換回路で共用することを特徴とする固体撮像装置。