JP4367397B2 - 画像読取装置及び画像読取方法 - Google Patents

Description

本発明は画像読取装置及び画像読取方法に係り、特に画像読み取りのための撮像素子にグローバルシャッタ型のＣＭＯＳセンサを用いた画像読取装置及び画像読取方法に関する。

画像読取装置には、撮像素子としてラインセンサ型とエリアセンサ型とがある。ラインセンサ型は原稿全体をスキャンする必要があるために、読み取りに時間がかかるという問題がある。一方、エリアセンサ型は原稿全体を一度に読み取れるために高速であるという特徴があるが、従来、画素数が少なかったために高精細な読み取りが難しいという問題があった。しかしながら、近年、エリアセンサの画素数が８Ｍを越えるものも現れるなど急速に画素数を増やしており、特にセンサから高速に信号を読み出せるＣＭＯＳセンサが注目されている。

図６は従来の画像読取装置の一例の構成図を示す。この画像読取装置は、ＣＭＯＳセンサを使ったエリア型画像読取装置であり、まず、読み取り対象の原稿１０３があり、その原稿１０３を自動的に交換する自動原稿交換装置１０７がある。原稿１０３の種類としては、Ａ４などの定型の紙に印刷されたものや、映画フィルムのようなテープ状に連続しているもの、あるいは本のように紙に印刷されて一方を綴じられたものなどがある。自動原稿交換装置１０７はそれらの原稿の種類に応じた形態をとる必要がある。

原稿１０３の傍に原稿１０３を照らす発光装置１０４がある。発光装置１０４はハロゲンランプ、キセノンランプ、蛍光管、発光ダイオード（ＬＥＤ）などでできており、原稿１０３から十分な光量の光が出るようにする。このとき、発光装置１０４の角度や、原稿１０３が紙などの反射型かフィルムのような透過型かにより、様々な設置方法が考えられる。

原稿１０３から出た光は縮小光学系１０２により縮小されてからＣＭＯＳセンサ１０１に入り、電気信号に変換される。縮小光学系１０２は、通常、固体撮像素子であるＣＭＯＳセンサ１０１が原稿１０３よりも小さいので縮小する必要があるために設けられている。ＣＭＯＳセンサ１０１により得られた電気信号は画像処理装置１０５に入力されて、画像圧縮やテキストの電子化などの処理が施され、出力装置１０６に送られる。出力装置１０５はハードディスク、フラッシュメモリ、ＤＶＤ（Digital Versatile Disc）などの記録メディアであったり、モニタやプロジェクタなどの映像出力機器であったりする。

ここで、ＣＭＯＳセンサ１０３について更に詳しく説明すると、これは従来から知られているローリングシャッタ型ＣＭＯＳセンサである（例えば、特許文献１参照）。図７は上記の従来のＣＭＯＳセンサの一例の等価回路図を示す。同図に示すＣＭＯＳセンサは、簡単のため、単位画素１が横方向２画素、縦方向２画素の２×２画素の配置とされている。単位画素１は、被写体像を光電変換するフォトダイオード（ＰＤ）２と、信号電荷の増幅用ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴ）３と、電荷転送用ＭＯＳＦＥＴ４と、リセット用ＭＯＳＦＥＴ５と、選択用ＭＯＳＦＥＴ７とよりなり、電源ライン６がＭＯＳＦＥＴ３、５のドレインに接続され、増幅用ＭＯＳＦＥＴ３のソースが選択用ＭＯＳＦＥＴ７のドレインに接続されている。

増幅用ＭＯＳＦＥＴ３のゲート電極はフローティングディフュージョン（ＦＤ）になっており、フォトダイオード２の電荷が電荷転送用ＭＯＳＦＥＴ４のドレイン−ソースを介して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）に転送される。また、増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）の電位は、リセット用ＭＯＳＦＥＴ５によりリセットされる。

選択用ＭＯＳＦＥＴ７がオン状態になると、増幅用ＭＯＳＦＥＴ３のソースを選択用ＭＯＳＦＥＴ７のドレイン・ソースを通して画素出力ライン８に導通させる。画素出力ライン８は定電流供給用ＭＯＳＦＥＴ９のドレインに接続されている。定電流供給用ＭＯＳＦＥＴ９は、増幅用ＭＯＳＦＥＴ３のソースフォロア回路の負荷として作用する。定電流供給用ＭＯＳＦＥＴ９は、ゲート電位供給ライン１３のゲート電位により制御される。

また、リセット用制御ライン１０、電荷転送用制御ライン１１、画素選択用制御ライン１２は、それぞれリセット用ＭＯＳＦＥＴ５、電荷転送用ＭＯＳＦＥＴ４、選択用ＭＯＳＦＥＴ７の各ゲート電極に接続されており、その電位はそれぞれパルス供給端子１５、１４、１６から、ＭＯＳＦＥＴ１９、２０、２１のドレイン・ソースをそれぞれ通して供給される。

垂直シフトレジスタ１７は、行順次走査のために２×２画素の行を選択する回路で、その垂直シフトレジスタ出力線１８−１、１８−２が、各行のＭＯＳＦＥＴ１９、２０、２１のゲート電極に接続されており、パルス供給端子１５、１４、１６の端子に供給されたパルスがどの行の画素を制御するかを決定する。

また、読み出しブロック２２は、リセット信号出力を保持する容量２３、光信号出力を保持する容量２４、どちらの容量に保持するかを選択するスイッチ用ＭＯＳＦＥＴ２５及び２６、水平出力線２７、２８に接続されたスイッチ用ＭＯＳＦＥＴ２９、３０からなる。スイッチ用ＭＯＳＦＥＴ２５、２６は端子３７、３８からそのゲート電極に供給されるパルスによりスイッチング制御される。

水平シフトレジスタ３４は、２×２画素のうち、どの列の画素の保持信号を水平出力線２７、２８に出力するかをスイッチ用ＭＯＳＦＥＴ２９、３０のゲートに接続された水平シフトレジスタ出力線３５−１、３５−２への出力電位で決定する。また、水平出力線２７、２８をリセットするための電位を端子３３から供給し、リセットのタイミングは端子３６から供給するパルスでスイッチ用ＭＯＳＦＥＴ３１、３２をスイッチング制御して行う。水平出力線２７、２８は差動アンプ３９の入力端子に接続されている。差動アンプ３９はリセット信号出力と光信号出力の差をとり、その差信号をアンプ出力端子４０からセンサ外に出力する。

次に、図７に示す従来のＣＭＯＳセンサの動作について図８のタイミングチャートを併せ参照して説明する。なお、図７中のＭＯＳＦＥＴはすべてＮ型とし、よって、ＭＯＳＦＥＴはそのゲート電位がハイレベル（Ｈｉｇｈ）でオン、ローレベル（Ｌｏｗ）でオフとなる。

まず、垂直シフトレジスタ出力線１８−１の電位が図８（Ｄ）に示すように時刻ｔ１でＨｉｇｈとなり、これにより１行目の画素１が選択される。続いて、パルス供給端子１６の入力パルスが図８（Ｃ）に示すように時刻ｔ２（＞ｔ１）でＨｉｇｈになり、これにより１行目の画素１の選択用ＭＯＳＦＥＴ７がオン状態になるため、１行目の画素１の増幅用ＭＯＳＦＥＴ３のソースが選択用ＭＯＳＦＥＴ７のドレイン・ソースと画素出力ライン８を通して定電流供給用ＭＯＳＦＥＴ９につながり、ソースフォロア回路を形成する。

この状態で、最初にパルス供給端子１５に図８（Ｂ）に示すように一定時間Ｈｉｇｈのパルスが供給され、１行目の画素１のリセット用ＭＯＳＦＥＴ５のドレイン・ソースを通して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）がリセットされる。その後の時刻ｔ３（＞ｔ２）で、パルス供給端子３７の入力パルスが図８（Ｉ）に示すようにＨｉｇｈになり、スイッチ用ＭＯＳＦＥＴ２５をオン状態とし、容量２３に１行目の画素１のソースフォロワ回路から出力されたリセット信号出力が保持される。

次に、パルス供給端子１４に時刻ｔ４（＞ｔ３）で図８（Ａ）に示すようにＨｉｇｈパルスが印加されると、１行目の画素１内の電荷転送用ＭＯＳＦＥＴ４がオンし、１行目の画素１内のフォトダイオード２に蓄積されている電荷が電荷転送用ＭＯＳＦＥＴ４のドレイン・ソースを介して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）に転送される。その後の時刻ｔ５（＞ｔ４）で、パルス供給端子３８に図８（Ｊ）に示すようにＨｉｇｈパルスが印加されると、容量２４に１行目の画素１のソースフォロワ回路から出力された光信号出力が保持される。続いて、パルス供給端子１６の入力パルスが図８（Ｃ）に示すように、時刻ｔ６（＞ｔ５）でＬｏｗになるため、１行目の画素１内の選択用ＭＯＳＦＥＴ７がオフになり、１行目の画素１からの出力はなくなる。

端子３６の入力信号はこの間図８（Ｈ）に示すようにＨｉｇｈであり、水平出力ライン２７、２８はリセット状態になっている。しかし、上記の時刻ｔ６で端子３６の入力信号が図８（Ｈ）に示すようにＬｏｗになり、この状態で水平シフトレジスタ出力線３５−１に図８（Ｆ）に示すＨｉｇｈパルスを印加すると、１列目のスイッチ用ＭＯＳＦＥＴ２９、３０がそれぞれオンとされるため、１列目の容量２３、２４の各信号が１列目のスイッチ用ＭＯＳＦＥＴ２９、３０を通して水平出力ライン２７、２８にそれぞれ出力されて差動アンプ３９に供給される。差動アンプ３９は１列目の容量２３、２４の各信号、すなわち、リセット信号出力と光信号出力との差をとり、増幅用ＭＯＳＦＥＴ３のしきい値ばらつきに起因したノイズを除去した光信号を出力端子４０より出力する。

次に、端子３６に図８（Ｈ）に示す時刻ｔ７（＞ｔ６）でＨｉｇｈパルスを印加すると、水平出力ライン２７、２８が再びリセットされ、その後水平シフトレジスタ出力線３５−２に、図８（Ｇ）に示すように時刻ｔ８（＞ｔ７）でＨｉｇｈパルスが印加され、２列目のスイッチ用ＭＯＳＦＥＴ２９、３０がそれぞれオンとされるため、２列目の容量２３、２４の各信号が２列目のスイッチ用ＭＯＳＦＥＴ２９、３０を通して水平出力ライン２７、２８にそれぞれ出力されて差動アンプ３９に供給され、２列目の信号が１列目と同様に差動アンプ３９から出力端子４０に出力される。

その後、図８（Ｄ）に示す時刻ｔ９（＞ｔ８）で垂直シフトレジスタ出力線１８−１の電位がＬｏｗとなり、１行目の処理が終わる。次に時刻ｔ１０（＞ｔ９）で図８（Ｅ）に示すように、垂直シフトレジスタ出力線１８−２の電位がＨｉｇｈになり、以下１行目と同様な処理が行われ、全画素の読み出しが終了する。

従って、このＣＭＯＳセンサの場合、１行目と２行目のフォトダイオード２で光電変換しているタイミングが異なる。このような撮像方式をローリングシャッタ、あるいはフォーカルプレーンと呼ぶ。

特開２００３−１７６７７号公報

しかしながら、図７に示すような構成の従来のローリングシャッタ型ＣＭＯＳセンサ１０１は、１行ずつ順番に読み出しを行うもので、読み出しが終了するまで電荷は図７のフォトダイオード２に蓄えられている。従って、図６に示した従来の画像読取装置では、ローリングシャッタ型ＣＭＯＳセンサ１０１からの読み出しが終了するまで、次の原稿をセッティングできないという問題がある。もしも、ローリングシャッタ型ＣＭＯＳセンサ１０１からの信号読み出しが終了する前に原稿１０３を交換すると、読み出しが終わっていない行のフォトダイオードは次の原稿の情報も光電変換してしまうため、得られる画像は次の原稿が重なって読み取られてしまうためである。

従って、原稿の読み取りプロセスは、図９に模式的に示すように、まず、原稿交換１１０を行ってから露光と信号読み出し作業を行う（１１１）。ここで、「露光」というのは、原稿１０３から来る光をローリングシャッタ型ＣＭＯＳセンサ１０１のフォトダイオードで光電変換することをいう。それが終了してから次の原稿交換を行い（１１２）、さらに露光と信号読み出しをする（１１３）というプロセスフローで行う必要がある。この結果、一定時間に読み取れる原稿の量は、ローリングシャッタ型ＣＭＯＳセンサ１０１の露光と信号読出しの時間に律速されてしまうという問題がある。

この問題を避ける方法として、図１０に示すようにローリングシャッタ型ＣＭＯＳセンサ１０１の光入射面前方に、メカニカルシャッタ１０８を設ける方法や、発光装置１０４の発光制御を行うための特別な発光装置制御回路１０９を設けるという方法が考えられる。メカニカルシッャタ１０８を設けた場合は、そのオープン期間に対応して全ラインの１フレーム期間の露光を行い、そのクローズ期間で各１ラインずつ順次に読み出しを行うことで、露光プロセスと信号読出しプロセスが分離できる。

また、発光装置制御回路１０９を設けた場合も、上記のオープン期間を発光期間とし、上記のクローズ期間を消灯期間とすることで、露光プロセスと信号読出しプロセスが分離できる。露光プロセスと信号読出しプロセスが分離できると、信号読出しプロセスのときに原稿１０３の交換ができるため、読取時間が短縮できる。しかし、上記のいずれの場合も機構がその分複雑になる。特に発光装置制御回路１０９を使った場合には、原稿に外光が当たらないような構造にする必要があり、装置全体が大きくなる。

本発明は以上の点に鑑みてなされたもので、装置を複雑かつ大型化することなく、センサからの読み出し操作が終了する前に原稿の交換を可能にする画像読取装置及び画像読取方法を提供することを目的とする。

上記の目的を達成するために、本発明の画像読取装置は読み取り対象の原稿からの光を撮像素子により光電変換して、原稿の画像信号を出力する画像読取装置において、第１の導電型の基板上に、リング状ゲート電極を持つ光信号出力用トランジスタとフォトダイオードとを含む画素が複数２次元配列されており、原稿を複数の全画素のフォトダイオードに同時に露光して光電変換して得た電荷を全画素に蓄積した後、露光期間に蓄積した電荷を各画素から原稿の画像信号として順次出力する、撮像素子としてのグローバルシャッタ型ＣＭＯＳセンサと、グローバルシャッタ型ＣＭＯＳセンサから出力された画像信号に対して所定の信号処理を行って映像信号を出力する信号処理手段と、原稿からの光による光像をグローバルシャッタ型ＣＭＯＳセンサの撮像面積の大きさに縮小してグローバルシャッタ型ＣＭＯＳセンサに結像する縮小光学系とを有し、上記画素の各々は、基板の表面に設けられた第２の導電型のウェル領域と、ウェル領域中に設けられた第１の導電型のフォトダイオードの光電変換領域と、光電変換領域以外のウェル領域上に絶縁膜を挟んで設けられたリング状ゲート電極と、絶縁膜上のリング状ゲート電極と光電変換領域の間の、ウェル領域上に絶縁膜を挟んで設けられた転送ゲート電極と、ウェル領域の表面のうち、リング状ゲート電極と転送ゲート電極に対応する領域を除いた部分の少なくとも一部に設けられた、ウェル領域と電気的に一体化した高濃度の第２の導電型のドレイン領域と、リング状ゲート電極の中心開口部に対応するウェル領域中の位置に設けられた第２の導電型のソース領域と、ソース領域を取り囲み、かつ、ドレイン領域まで達しないようにウェル領域中にウェル領域と接して設けられたウェル領域と反対導電型である第１の導電型のソース近傍領域とを有することを特徴とする。

また、上記の目的を達成するため、本発明の画像読取方法は、自動原稿交換装置により交換された読み取り対象の原稿からの光を、グローバルシャッタ型ＣＭＯＳセンサにより光電変換して、原稿の画像信号を出力する画像読取方法であって、自動原稿交換装置により交換された読み取り対象の原稿を交換する原稿交換ステップと、原稿からの光をグローバルシャッタ型ＣＭＯＳセンサの複数の全画素のフォトダイオードに同時に露光して光電変換して得た電荷を全画素にそれぞれ蓄積する露光ステップと、露光ステップで蓄積した電荷を同じ画素内の信号出力用トランジスタへ転送することを全画素一斉に行う転送ステップと、全画素の信号出力用トラジスタへ転送された電荷をしきい値の変化として順次読み出す信号読み出しステップとを１画像読み出し期間単位で繰り返すと共に、信号読み出しステップ終了前に原稿交換ステップを開始し、それらのステップの期間が重なっていることを特徴とする。

この発明では、原稿からの光をグローバルシャッタ型ＣＭＯＳセンサの複数の全画素のフォトダイオードに同時に露光して光電変換して得た電荷を全画素にそれぞれ蓄積し、その電荷を同じ画素内の信号出力用トランジスタへ転送することを全画素一斉に行ってから各画素の信号出力用トランジスタから電荷をしきい値の変化として順次に読み出すようにしたため、信号読み出し中は、各画素の原稿から光電変換して得られた電荷は既に信号出力用トランジスタへ転送され終わっているため、信号読み出しステップの開始と同時に原稿交換ステップによる次の原稿の交換作業を開始することができる。

ここで、上記の画像読取方法で用いる上記のグローバルシャッタ型ＣＭＯＳセンサは、
基板上のリング状ゲート電極と、リング状ゲート電極の中央開口部に対応する基板の位置に設けられたソース領域と、ソース領域を取り囲み、かつ、リング状ゲート電極の外周に達しないように基板に設けられたソース近傍領域とからなる信号出力用トランジスタと、光を電荷に変換して蓄積するフォトダイオード と、フォトダイオードに蓄積された電荷をソース近傍領域へ転送する電荷転送手段とを含む画素が複数２次元配列された構造であり、各画素内の転送手段は、フォトダイオードに蓄積された電荷を、同じ画素内の対応するソース近傍領域へ全画素一斉に転送し、信号出力用トランジスタは、入力された電荷の量をしきい値の変化として出力することを特徴とする。

本発明によれば、グローバルシャッタ型ＣＭＯＳエリアセンサを用いたことにより、複雑な機構や制御なしに露光と信号読出し作業が分離できるため、信号読出し作業中に原稿の交換が行え、よって、単位時間当たりの画像読み取り量が装置を大型化することなく増加させることができる。

次に、本発明の実施の形態について図面と共に説明する。図１は本発明になる画像読取装置の一実施の形態の構成図を示す。同図中、図６と同一構成部分には同一符号を付し、素の説明を省略する。図１に示す本実施の形態の画像読取装置は、撮像素子としてグローバルシャッタ型ＣＭＯＳセンサ２０１を用いた点に特徴がある。そこで、このグローバルシャッタ型ＣＭＯＳセンサ２０１について詳細に説明する。

図２はグローバルシャッタ型ＣＭＯＳセンサ２０１の一実施の形態の構成図を示し、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。図２（Ａ）、（Ｂ）に示すように、本実施の形態のＣＭＯＳセンサ２０１は、ｐ^＋型基板４１上にｐ⁻型エピタキシャル層４２を成長し、このエピタキシャル層４２の表面にｎウェル４３がある。ｎウェル４３上にはゲート酸化膜４４を挟んで第１のゲート電極である平面形状がリング状のゲート電極４５が形成されている。

リング状ゲート電極４５の中心部に対応したｎウェル４３の表面にはｎ^＋型のソース領域４６が形成されており、そのソース領域４６に隣接してソース近傍ｐ型領域４７が形成され、更にソース領域４６とソース近傍ｐ型領域４７の外側の離間した位置にはｎ^＋型のドレイン領域４８が形成されている。更に、ドレイン領域４８の下のｎウェル４３中には埋め込みのｐ⁻型領域４９がある。この埋め込みのｐ⁻型領域４９とｎウェル４３は、図２（Ａ）に示す埋め込みフォトダイオード５０を構成している。

埋め込みフォトダイオード５０とリング状ゲート電極４５との間には、第２のゲート電極である転送ゲート電極５１がある。ドレイン領域４８、リング状ゲート電極４５、ソース領域４６、転送ゲート電極５１には、それぞれメタル配線であるドレイン電極配線５２、リング状ゲート電極配線５３、ソース電極配線（出力線）５４、転送ゲート電極配線５５が接続されている。また、上記の各構成の上方には、図２（Ｂ）に示すように遮光膜５６が形成されており、その遮光膜５６の埋め込みフォトダイオード５０に対応した位置には開口部５７が穿設されている。この遮光膜５６は金属、あるいは有機膜等で形成される。光は、開口部５７を通して埋め込みフォトダイオード５０に達して光電変換される。

次に、ＣＭＯＳセンサの画素構造と撮像素子全体の構造について、電気回路で表現した図３と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域６１に配置されている。図３ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素６２を代表として等価回路で表現している。この画素６２は、リング状ゲートＭＯＳＦＥＴ６３と、フォトダイオード６４と、転送ゲートＭＯＳＦＥＴ６５とからなり、リング状ゲートＭＯＳＦＥＴ６３のドレインがフォトダイオード６４のｎ側端子とドレイン電極配線６６（図２の５２に相当）に接続され、転送ゲートＭＯＳＦＥＴ６５のソースがフォトダイオード６４のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ６３のバックゲートに接続されている。

なお、上記のリング状ゲートＭＯＳＦＥＴ６３は、図２（Ｂ）ではリング状ゲート電極４５直下のソース近傍ｐ型領域４７をゲート領域とし、ｎ^＋型のソース領域４６及びｎ^＋型のドレイン領域４８を有するｎチャネルＭＯＳＦＥＴである。また、上記の転送ゲートＭＯＳＦＥＴ６５は、図２（Ｂ）では転送ゲート電極５１直下のｎウェル４３をゲート領域、フォトダイオード５０の埋め込みのｐ⁻型領域４９をソース領域、ソース近傍ｐ型領域４７をドレインとするｐチャネルＭＯＳＦＥＴである。

図３において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路６７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ６８に供給される。垂直シフトレジスタ６８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。

各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路は垂直レジスタ６８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線６９（図２の５３に相当）を介してリング状ゲート電位制御回路７０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線７１（図２の５５に相当）を介して転送ゲート電位制御回路７２に接続され、各画素のドレイン電極は、ドレイン電極配線６６（図２の５２に相当）を介してドレイン電位制御回路７３に接続されている。上記の各制御回路７０、７２、７３には垂直シフトレジスタ６８の出力信号が供給される。

なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路７３は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ６８の両方と接続して表現している。

画素６２のリング状ゲートＭＯＳＦＥＴ６３のソース電極は、ソース電極配線７４（図２の５４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路７５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路７６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。

信号読み出し回路７６は次のように構成されている。画素６２の出力はリング状ゲートＭＯＳＦＥＴ６３のソースから行われ、出力線７４には負荷、例えば電流源７７が繋がっている。従って、ソースフォロア回路となっている。電流源７７にはキャパシタＣ１とキャパシタＣ２の各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣ１、Ｃ２の各一端は、また差動アンプ７８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣ１及びＣ２の電位差を差動アンプ７８から出力するようになっている。

このような信号読み出し回路７６はＣＤＳ回路（相関二重サンプリング回路）と呼ばれ、ここに描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路７６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ７９から出力される信号によりスイッチング制御される。

次に、図３に示すＣＭＯＳセンサの駆動方法について、図４のタイミングチャートと共に説明する。まず、図４（１）に示す期間では、埋め込みのフォトダイオード（図２（Ａ）の５０、図３の６４等）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ⁻型領域４９にホールが蓄積される。このとき転送ゲート電極５１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ６５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。

続く図４（２）に示す期間では、前フレームの読み出しが終了すると、同図（Ａ）に示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。最初に行うのは全画素一斉にフォトダイオード（図２（Ａ）の５０、図３の６４等）からリング状ゲート電極（図２の４５）のソース近傍ｐ型領域（図２の４７）にホールを転送することである。そのため、図４（Ｂ）に示すように転送ゲート電位制御回路７２から出力される転送ゲート制御信号がＶｄｄからＬｏｗ２に下がり、転送ゲート電極（図２の４１）の電位がＬｏｗ２となり、転送ゲートＭＯＳＦＥＴ６５がオン状態になる。

このとき、リング状ゲート電位制御回路７０により制御されるリング状ゲート電極配線６９の電位は、図４（Ｃ）に示すように、ＬｏｗからＬｏｗ１になるが、Ｌｏｗ２の方がＬｏｗ１よりも大きい。Ｌｏｗ１はＬｏｗと同じでもよい。最も簡便にはＬｏｗ１＝Ｌｏｗ＝０（Ｖ）に設定する。

一方、ソース電位制御回路７５からスイッチＳＷ１を介してソース電極配線７４からリング状ゲートＭＯＳＦＥＴ６３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図４（Ｄ）に示すように電位Ｓ１に設定される。Ｓ１＞Ｌｏｗ１であり、これにより、リング状ゲートＭＯＳＦＥＴ６３がオフのままであり、電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下に一斉に転送される。

図２（Ｂ）に示すリング状ゲート電極４５の下の領域で、ソース近傍ｐ型領域４７が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホールはソース近傍ｐ型領域４７に達し、そこに蓄積される。ホールが蓄積される結果、ソース近傍ｐ型領域４７の電位が上昇する。

続いて、図４（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極が再びＶｄｄになり、転送ゲートＭＯＳＦＥＴ６５がオフになる。これにより、フォトダイオード（図２（Ａ）の５０、図３の６４等）では再び光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ⁻型領域４９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。

一方、読み出し操作は行単位で順番に行われるので、１行目〜（ｓ−１）行目を読み出す期間（３）では、リング状ゲート電極の電位は図４（Ｃ）に示すようにＬｏｗの状態で、ソース近傍ｐ型領域４７にホールを蓄積したまま待機状態となる。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値をとり得る。また、リング状ゲート電極電位は行毎に様々な値をとり得るが、ｓ行目ではＬｏｗに設定され、リング状ゲートＭＯＳＦＥＴ６３がオフ状態である。

続く図４（４）〜（６）に示す期間では、画素の信号読み出しが行われる。ｓ行目ｔ列目の画素６２について代表してこの信号読み出し動作について説明するに、まず、ソース近傍ｐ型領域４７にホールを蓄積した状態で、図４（Ｅ）に示す垂直シフトレジスタ６８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図４（Ｋ）に示すように、ＬｏｗからＶｇ１に上げる。

ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ （ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図４（Ｉ）に示すようにオフ、スイッチＳＷ２が同図（Ｊ）に示すようにオン、スイッチｓｃ１が同図（Ｍ）に示すようにオン、スイッチｓｃ２が同図（Ｎ）に示すようにオフとされる。

この結果、リング状ゲートＭＯＳＦＥＴ６３のソースに接続されたソースフォロア回路が働き、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図４（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはバックゲート（ソース近傍ｐ型領域４７）にホールがある状態での、リング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。このソース電位Ｓ２がオンとされているスイッチｓｃ１を通してキャパシタＣ１に記憶される。

続く図４（５）に示す期間では、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図４（Ｋ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｉ）、（Ｊ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路７５から出力されるソース電位を同図（Ｌ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。

上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。簡便な設定では、Ｈｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとする。また、リング状ゲートＭＯＳＦＥＴ６３がオンして電流が流れないような電位設定にすることが望ましい。この結果、ソース近傍ｐ型領域４７のポテンシャルが上昇し、ｎウェル４３のバリアを越えてホールがエピタキシャル層４２に排出される（リセット）。

続く図４（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。ただし、期間（４）とは異なり、図４（Ｍ）、（Ｎ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極は図４（Ｋ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板に排出されていて、ソース近傍ｐ型領域４７にはホールが存在しないので、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図４（Ｌ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バックゲート（ソース近傍ｐ型領域４７）にホールがない状態でのリング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。

このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣ２に記憶される。差動アンプ７８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ７８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ７９から出力される図４（Ｆ）に示すパルスのうち、同図（Ｏ）に示すｔ列目の出力パルスに基づき、図３の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図４（Ｐ）にハッチングにより模式的に示すように、差動アンプ７８からのホール電荷によるしきい値変化分が画素６２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。

続いて、図４に（７）で示す期間では、再びリング状ゲート電極４５の電位を図４（Ｂ）に示すようにＬｏｗにし、ソース近傍ｐ型領域４７にはホールがない状態で、全ての行の信号処理が終了するまで（ｓ＋１行〜ｎ行の画素の読み出しが終了するまで）待機する。これらの読み出し期間中、フォトダイオード６４では光電変換効果によるホールの蓄積が進行している。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、各画素から図４（Ｇ）に示す出力信号が読み出される。すべての画素から信号を読み出すと、再び次のフレームが開始される。

上記の図２（Ａ）、（Ｂ）に示す構成の固体撮像素子は、リング状のゲート電極４５を持つリング状ゲートＭＯＳＦＥＴ６３が増幅用ＭＯＳＦＥＴであり、図３に示したように各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサの一種である。そして、このＣＭＯＳセンサは、フォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下のソース近傍ｐ型領域４７に一斉に転送されるようにすることで、グローバルシャッタを実現している。

なお、図４の期間（５）のリセット時のソース電極配線７４の電位供給は、ソース電位制御回路７５から供給する以外の次の方法もある。すなわち、上記期間（５）でスイッチＳＷ１、ＳＷ２をともにオフとして、ソース電極配線７４をフローティングにする。ここでリング状ゲート電極配線６９の電位をＨｉｇｈ１とすると、リング状ゲートＭＯＳＦＥＴ６３がオン状態となり、ソース電極にドレインから電流が供給され、ソース電極電位が上昇する。この結果、ソース近傍ｐ型領域４７のポテンシャルが持ち上げられ、ｎウェル４３のバリアを越えて、ホールがｐ型エピタキシャル層４２に排出される（リセット）。ホールが完全に排出されたときのソース電極電位は、Ｈｉｇｈ１−Ｖｔｈ０になる。この方法では、ソース電位制御回路７５のうち、Ｈｉｇｈｓを供給するトランジスタを削減することができ、その結果、チップ面積を減らすことができる。

なお、図３の画素６２の回路構成は簡略化して示してある。画素６２の回路は、厳密には、転送ゲートＭＯＳＦＥＴ６５のソースとリング状ゲートＭＯＳＦＥＴ６３のバックゲートとの間に、リング状ゲート電極配線６９と転送ゲート電極配線７１の各電位に連動したスイッチが設けられる構成である。このスイッチは、リング状ゲート電極配線６９の電位Ｌｏｗ１と、転送ゲート電極配線７１の電位Ｌｏｗ２との間に、Ｌｏｗ１≦Ｌｏｗ２の関係があるときはオン状態になり、Ｌｏｗ１＞Ｌｏｗ２の関係があるときにはオフ状態になる。

このスイッチを設けることにより、リング状ゲート電極４５（電位Ｌｏｗ１）の下の基板電位が、転送ゲート電極６１（電位Ｌｏｗ２）の下の基板電位よりも高くなっていて、リング状ゲート電極４５（電位Ｌｏｗ１）の下の基板電位がバリアとして働き、ホールがソース近傍ｐ型領域４７に達することができないという現象を回路的に表現できる。しかしながら、転送時は上記のＬｏｗ１≦Ｌｏｗ２の条件は、電位制御回路７０、７２等により常に満たされているので、図３ではこのスイッチを省略して図示している。

次に、上記の構成及び動作をするグローバルシャッタ型ＣＭＯＳセンサ２０１を用いた、本実施の形態の画像読取装置の画像読み取りのプロセスフローについて図５を参照して説明する。まず、原稿交換作業が行われる（図５の３０１）。これは図１の自動原稿交換装置１０７により行われる。原稿交換を行うと、続いてグローバルシャッタ型ＣＭＯＳセンサ２０１による露光、つまり原稿１０３からの光をフォトダイオード５０で光電変換する（図５の３０２）。これは図４の期間（１）に当たる。この露光は、各ライン毎にタイミングがずれることなく同一の１フレーム期間で行われる。

次に、一定期間の露光後、グローバルシャッタ型ＣＭＯＳセンサ２０１内の転送ゲート（図３の転送ゲートＭＯＳＦＥＴ６５等）により、全画素の電荷が一斉に各画素の所定領域（図３のリング状ゲートＭＯＳＦＥＴ６３のバックゲート（図２（Ｂ）のソース近傍ｐ型領域４７））に転送される（図５の３０３）。これは図４の期間（２）に当たる。その後、読み出し回路により、読み出し期間内で、順次各画素からの信号が読み出される（図５の３０４）。

この信号読み出し期間内で次の原稿の交換作業が並行して行われる（図５の３０５）。この交換作業中にグローバルシャッタ型ＣＭＯＳセンサ２０１のフォトダイオード５０には、次の原稿からの光が入り、光電変換が行われるが、交換直前の原稿１０３を露光して得られた信号電荷は、図５の転送期間３０３で既に図２（Ｂ）に示したソース近傍ｐ型領域４７に転送済みなので、このときフォトダイオード５０で光電変換して得られた電荷は、交換直前の原稿１０３を露光して得られた信号電荷に影響を与えない。

図５の３０４で示す期間で最初の原稿の信号読み出しが終了した後、次の原稿の交換作業３０５が終了する。続いてグローバルシャッタ型ＣＭＯＳセンサ２０１のフォトダイオード５０が、交換された次の原稿からの光を光電変換して新しい電荷の蓄積を開始する（図５の３０６）。これは図４の期間（１）に当たる。この露光は、各ライン毎にタイミングがずれることなく同一の１フレーム期間で行われる。以下、上記と同様にして信号電荷の転送（図５の３０７）、信号読み出し（図５の３０８）が順次に行われる。

以下、上記と同様の動作が繰り返され、前の原稿を読み取った信号の読み出し期間中に並行して、次の原稿の交換作業が開始され、前の原稿の読み出し信号出力終了後に、交換終了した次の原稿の読み取りが開始されるので、図６に示した従来の画像読取装置に比べて単位時間当りの画像読み取り量を増加でき、また、図１０に示した従来の画像読取装置で必要としたメカニカルシャッタ１０８や発光装置制御回路１０９が不要であるので、装置の構成が簡単で制御も簡単となり、装置全体の小型化も可能である。

なお、本発明は以上の実施の形態に限定されるものではなく、例えば、図５で原稿交換ステップ３０５は信号読出しステップ３０４よりも長いが、短くするようにしてもよく、また、両ステップ３０４と３０５の開始時刻は同時でなくてもよく、要は信号読出しステップの終了前に原稿交換ステップが開始され、両ステップの期間が重なっていればよい。

本発明の画像読取装置の一実施の形態の構成図である。 図１のグローバルシャッタ型ＣＭＯＳセンサの１画素分の素子構造の平面図とそのＸ−Ｘ’線に伴う断面図である。 本発明で用いるグローバルシャッタ型ＣＭＯＳセンサの全体構成を電気等価回路で示した図である。 図２のＣＭＯＳセンサの動作を説明するタイミングチャートである。 本発明の画像読取装置の一実施の形態のプロセスフロー説明図である。 従来の画像読取装置の一例の構成図である。 従来の画像読取装置で用いられるローリングシャッタ型ＣＭＯＳセンサの一例の回路図である。 図７の動作説明用タイミングチャートである。 図６の従来の画像読取装置の一例のプロセスフローを示す図である。 ローリングシャッタ型ＣＭＯＳセンサを用いたまま課題を解決しようとした場合の従来の画像読取装置の構成図である。

符号の説明

４３ ｎウェル
４５ リング状ゲート電極
４６ ｎ^＋型ソース領域
４７ ソース近傍ｐ型領域
４８ ｎ^＋型ドレイン領域
４９ 埋め込みｐ⁻型領域
５０、６４ フォトダイオード
５１ 転送ゲート電極
５２、６６ ドレイン電極配線
５３、６９ リング状ゲート電極配線
５４、７４ ソース電極配線（出力線）
５５、７１ 転送ゲート電極配線
６１ 画素敷き詰め領域
６２ 画素
６３ リング状ゲートＭＯＳＦＥＴ
６５ 転送ゲートＭＯＳＦＥＴ
１０２ 縮小光学系
１０３ 原稿
１０４ 発光装置
１０５ 画像処理装置
１０６ 出力装置
１０７ 原稿自動交換装置
２０１ グローバルシャッタ型ＣＭＯＳセンサ
３０１、３０５ 原稿交換ステップ
３０２、３０６ 露光ステップ
３０３、３０７ 転送ステップ
３０４、３０８ 信号読み出しステップ

Claims (3)

1. 読み取り対象の原稿からの光を撮像素子により光電変換して、前記原稿の画像信号を出力する画像読取装置において、
   第１の導電型の基板上に、リング状ゲート電極を持つ光信号出力用トランジスタとフォトダイオードとを含む画素が複数２次元配列されており、前記原稿を前記複数の全画素の前記フォトダイオードに同時に露光して光電変換して得た電荷を全画素に蓄積した後、露光期間に蓄積した前記電荷を各画素から前記原稿の画像信号として順次出力する、前記撮像素子としてのグローバルシャッタ型ＣＭＯＳセンサと、
   前記グローバルシャッタ型ＣＭＯＳセンサから出力された画像信号に対して所定の信号処理を行って映像信号を出力する信号処理手段と、
   前記原稿からの光による光像を前記グローバルシャッタ型ＣＭＯＳセンサの撮像面積の大きさに縮小して前記グローバルシャッタ型ＣＭＯＳセンサに結像する縮小光学系と
   を有し、前記画素の各々は、
   前記基板の表面に設けられた第２の導電型のウェル領域と、
   前記ウェル領域中に設けられた第１の導電型の前記フォトダイオードの光電変換領域と、
   前記光電変換領域以外の前記ウェル領域上に絶縁膜を挟んで設けられた前記リング状ゲート電極と、
   前記絶縁膜上の前記リング状ゲート電極と前記光電変換領域の間の、前記ウェル領域上に前記絶縁膜を挟んで設けられた転送ゲート電極と、
   前記ウェル領域の表面のうち、前記リング状ゲート電極と前記転送ゲート電極に対応する領域を除いた部分の少なくとも一部に設けられた、前記ウェル領域と電気的に一体化した高濃度の第２の導電型のドレイン領域と、
   前記リング状ゲート電極の中心開口部に対応する前記ウェル領域中の位置に設けられた第２の導電型のソース領域と、
   前記ソース領域を取り囲み、かつ、前記ドレイン領域まで達しないように前記ウェル領域中に該ウェル領域と接して設けられた該ウェル領域と反対導電型である第１の導電型のソース近傍領域と
   を有することを特徴とする画像読取装置。
2. 自動原稿交換装置により交換された読み取り対象の原稿からの光を、グローバルシャッタ型ＣＭＯＳセンサにより光電変換して、前記原稿の画像信号を出力する画像読取方法であって、
   前記自動原稿交換装置により交換された読み取り対象の前記原稿を交換する原稿交換ステップと、
   前記原稿からの光を前記グローバルシャッタ型ＣＭＯＳセンサの複数の全画素のフォトダイオードに同時に露光して光電変換して得た電荷を全画素にそれぞれ蓄積する露光ステップと、
   前記露光ステップで蓄積した前記電荷を同じ画素内の信号出力用トランジスタへ転送することを全画素一斉に行う転送ステップと、
   全画素の前記信号出力用トラジスタへ転送された前記電荷を、しきい値の変化として各画素から順次読み出す信号読み出しステップと
   を１画像読み出し期間単位で繰り返すと共に、前記信号読み出しステップ終了前に前記原稿交換ステップを開始し、それらのステップの期間が重なっていることを特徴とする画像読取方法。
3. 前記グローバルシャッタ型ＣＭＯＳセンサは、
   基板上のリング状ゲート電極と、前記リング状ゲート電極の中央開口部に対応する前記基板の位置に設けられたソース領域と、前記ソース領域を取り囲み、かつ、前記リング状ゲート電極の外周に達しないように前記基板に設けられたソース近傍領域とからなる信号出力用トランジスタと、
   光を電荷に変換して蓄積する前記フォトダイオードと、
   前記フォトダイオードに蓄積された前記電荷を前記ソース近傍領域へ転送する電荷転送手段とを含む画素が複数２次元配列された構造であり、
   各画素内の前記転送手段は、前記フォトダイオードに蓄積された前記電荷を、同じ画素内の対応する前記ソース近傍領域へ全画素一斉に転送し、前記信号出力用トランジスタは、入力された電荷の量をしきい値の変化として出力することを特徴とする請求項２記載の画像読取方法。

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