JP4375198B2 - 負荷駆動用半導体装置 - Google Patents

Description

本発明は、ハイサイドドライバにより制御される第１半導体スイッチング素子及びローサイドドライバにより制御される第２半導体スイッチング素子を備えた負荷駆動用半導体装置に関する。

例えば非特許文献１には、エアバッグ用スクイブの駆動に使用されるスクイブドライバＩＣが示されており、図３には、そのドライバ部分の回路構成が示されている。この図３において、ハイサイド回路１は、チャージポンプ式のハイサイドドライバ２によりゲート電圧制御が行われるｎチャネル型ＭＯＳＦＥＴ３を備えており、そのＭＯＳＦＥＴ３は、ドレインが電源端子ＶBBに接続され、ソースが出力端子ＳＨに接続されている。ローサイド回路４は、ローサイドドライバ５によりオンオフ制御されるｎチャネル型ＭＯＳＦＥＴ６を備えており、そのＭＯＳＦＥＴ６は、ドレインが出力端子ＳＬに接続され、ソースがグランド端子ＧＮＤに接続されている。ハイサイド回路１の出力端子ＳＨとローサイド回路４の出力端子ＳＬとの間には、負荷であるスクイブ７（図３では等価抵抗として表記）が接続される。
著者の氏名：株式会社東芝セミコンダクター社、表題：ＴＰＤ２００４Ｆ データシート、関連箇所：２頁の「ブロック図」、媒体のタイプ：Online、掲載年月日：２００３年１２月９日、掲載者：株式会社東芝セミコンダクター社、掲載場所：インターネット〈ＵＲＬ：http://www.semicon.toshiba.co.jp/td/ja/Linear#ICs/Intelligent#Power#Devices/20040107#TPD2004F#datasheet.pdf〉、関連する箇所が開示されている頁：２頁、検索日：２００４年１０月１８日、情報の情報源及びアドレス：http://www.semicon.toshiba.co.jp/

図３の回路では、ローサイドＭＯＳＦＥＴ６は、通常時においてフルオン状態で使用され、ハイサイドＭＯＳＦＥＴ３による負荷電流の制御が不能な状態となったときにオフされてスクイブ７への通電路を遮断する機能を果たす。このため、通常時においては、当該ＭＯＳＦＥＴ６のドレイン・ソース間には電圧がほとんど印加されず、その発熱量は問題にならない。これに対して、ハイサイドＭＯＳＦＥＴ３のドレイン・ソース間には電源電圧がそのまま印加されることになるので、そのＭＯＳＦＥＴ３での発熱量が増大することになる。つまり、２つのＭＯＳＦＥＴ３及び６が設けられているにも拘らず、発熱の大半がハイサイドＭＯＳＦＥＴ３に偏ることになるため、そのＭＯＳＦＥＴ３の熱マージンが小さくなるという問題点があった。このため、従来の構成では、ＭＯＳＦＥＴ３が熱破壊する事態を未然に防ぐために、当該ＭＯＳＦＥＴ３のサイズを大きくする必要が生ずることになり、結果的にコスト競争力の低下を来たしてしまう。

本発明は上記事情に鑑みてなされたものであり、その目的は、負荷駆動のために設けられた半導体スイッチング素子の熱マージンを、当該半導体スイッチング素子の大型化を伴うことなく確保できるようになる負荷駆動用半導体装置を提供することにある。

請求項１記載の手段によれば、負荷とグランド端子との間にされた第２半導体スイッチング素子がローサイドドライバによりオンされた状態（つまり、第２半導体スイッチング素子の制御端子に対する印加電圧のレベルが相対的に高い状態）では、その半導体スイッチング素子の負荷側電圧レベルが低下することになるため、電源端子と負荷との間に接続された第１半導体スイッチング素子の分担電圧が上昇することになる。この場合、第２半導体スイッチング素子がオンされるのに応じて、その負荷側電圧レベルが設定電圧未満となったときには、電圧調整手段が、第２半導体スイッチング素子の制御端子に印加される電圧のレベルを強制的に低下させるようになるため、当該第２半導体スイッチング素子の分担電圧が上昇すると同時に第１半導体スイッチング素子の分担電圧が低下するようになる。このように電源電圧が第１及び第２半導体スイッチング素子の双方で分担された状態になる結果、従来構成のように、発熱の大半が第１半導体スイッチング素子に偏ることがなくなり、その半導体スイッチング素子の熱マージンを大きくできる。これにより、第１半導体スイッチング素子が熱破壊する事態を未然に防ぐために、当該半導体スイッチング素子のサイズを大きくする必要がなくなり、結果的にコスト競争力の低下を来たす恐れがなくなる。

請求項２記載の手段によれば、第２半導体スイッチング素子がオンされ、これに応じて当該半導体スイッチング素子の負荷側電圧レベルが設定電圧より低くなった状態では、第１ダイオード回路が非道通状態になる。すると、第２半導体スイッチング素子の制御端子とグランド端子との間に順方向に介在された第２ダイオード回路が導通状態となって、その制御端子の電圧レベルを引き下げるようになるため、当該第２半導体スイッチング素子の分担電圧が上昇すると同時に第１半導体スイッチング素子の分担電圧が低下するようになる。

以下、本発明を車両用のエアバッグＥＣＵに適用した一実施例について図１及び図２を参照しながら説明する。
図２には、本発明の動作原理を説明するための回路構成図が示されている。この図２は、エアバッグＥＣＵのドライバ部分を示すものであり、ハイサイド回路１１は、チャージポンプ式の昇圧回路（図示せず）から給電されるハイサイドドライバ１２によりゲート端子（制御端子に相当）の電圧制御が行われるｎチャネル型のＬＤＭＯＳ（Laterally Diffused MOSFET）１３（第１半導体スイッチング素子に相当）を備えており、そのＬＤＭＯＳ１３は、ドレインが電源端子ＶBBに接続され、ソースが出力端子ＳＨに接続されている。ローサイド回路１４は、ローサイドドライバ１５によりゲート端子（制御端子に相当）の電圧制御が行われるｎチャネル型ＬＤＭＯＳ１６（第２半導体スイッチング素子に相当）を備えており、そのＬＤＭＯＳ１６は、ドレインが出力端子ＳＬに接続され、ソースがグランド端子に接続されている。ハイサイド回路１１の出力端子ＳＨとローサイド回路１４の出力端子ＳＬとの間には、負荷であるエアバッグ用スクイブ１７（図２では等価抵抗として表記）が接続される。ここまで説明した回路構成は、「背景技術」の項で説明した図３の回路構成と基本的に同じであり、ローサイドドライバ１５によりオンオフ制御されるローサイドＬＤＭＯＳ１６は、通常時においてフルオン状態で使用され、ハイサイドＬＤＭＯＳ１３による負荷電流の制御が不能な状態となったときにオフされてスクイブ１７への通電路を遮断する機能を果たすことになる。本実施例では、このような基本回路に対し、図中に破線で囲った状態で示した追加回路ＡＤＣを設けた構成に特徴を有する。

この追加回路ＡＤＣは、ローサイドＬＤＭＯＳ１６のドレイン電圧及び設定電圧Ｖbaseが入力される電圧調整手段Ａ１（図２では演算増幅器記号にて表記）と、回路切換手段ＳＷ１（図２ではスイッチ記号にて表記）とで構成されている。回路切換手段ＳＷ１は、電源端子ＶBBの電圧レベルが相対的に低く、ハイサイドＬＤＭＯＳ１３での発熱が問題にならない状況ではオフ状態を呈する構成となっており、このオフ状態では、追加回路ＡＤＣがローサイド回路１４に影響を及ぼすことはない。これに対して、電源端子ＶBBの電圧レベルが相対的に高くなってＬＤＭＯＳ１３での発熱が問題になってくると、回路切換手段ＳＷ１がオン状態を呈する構成となっている。尚、この回路切換手段ＳＷ１は必要に応じて設ければ良いものである。

このような回路切換手段ＳＷ１のオン状態において、電圧調整手段Ａ１は、ＬＤＭＯＳ１６のドレイン電圧と設定電圧Ｖbaseとを比較し、ドレイン電圧＜Ｖbaseの関係にあるときには、当該ＬＤＭＯＳ１６のゲート電圧を低下させるように機能する。このようにＬＤＭＯＳ１６のゲート電圧が下がると、そのドレイン電圧が上昇するようになり、これに応じてドレイン電圧＞Ｖbaseの関係になると、電圧調整手段Ａ１は、ＬＤＭＯＳ１６のゲート電圧を上昇させるように機能して、当該ＬＤＭＯＳ１６のドレイン電圧を低下させるようになる。以上のような機能が交互に働くことによって、最終的には、ＬＤＭＯＳ１６のドレイン電圧と設定電圧Ｖbaseとが等しくなるように制御される。つまり、設定電圧Ｖbaseを所望の電圧に設定することで、ＬＤＭＯＳ１６のドレイン電圧を設定電圧に維持できることになり、これに伴い、ハイサイドＬＤＭＯＳ１３のドレイン・ソース間に印加される電圧レベルが低くなり、以て当該ＬＤＭＯＳ１３での発熱量を抑制できるようになる。

図１には、本実施例の具体的な回路構成が示されている。この図１の例では、カレントミラー回路として機能するように接続されたｎｐｎ型バイポーラトランジスタ１８及び１９と、電源端子ＶBBから給電されるように接続され、ローサイドドライバ１５に対し一方のトランジスタ１９を通じて定電流を供給するための定電流回路２０と、電圧発生回路として機能する例えば合計５個のダイオードＤ１〜Ｄ５とを追加回路として設けている。

この場合、第１ダイオード回路２１を構成する４個のダイオードＤ１〜Ｄ４が、ローサイド回路１４の出力端子ＳＬ（ローサイドＬＤＭＯＳ１６のドレイン）とバイポーラトランジスタ１８のコレクタとの間に図示極性で直列接続され、第２ダイオード回路２２を構成する残りのダイオードＤ５が、ＬＤＭＯＳ１６のゲートとバイポーラトランジスタ１８のコレクタとの間に図示極性で接続される。また、当該バイポーラトランジスタ１８のエミッタはグランド端子ＧＮＤに接続される。

これにより、第１ダイオード回路２１は、ＬＤＭＯＳ１６のドレイン（負荷側端子）とグランド端子ＧＮＤとの間に順方向に介在された状態となり、また、第２ダイオード回路２２は、ＬＤＭＯＳ１６のゲートとグランド端子ＧＮＤとの間に順方向に介在された状態となるものであり、これら第１ダイオード回路２１、第２ダイオード回路２２及びバイポーラトランジスタ１８によって本発明でいう電圧調整手段２３が構成される。尚、ＬＤＭＯＳ１６をフルオンさせるために当該ＬＤＭＯＳ１６印加されるゲート電圧のレベルは、ダイオードＤ５の順方向電圧降下及びバイポーラトランジスタ１８のコレクタ・エミッタ間電圧の合計電圧より高いレベルとなるものである。

以下においては、このような回路構成の作用について説明する。但し、以下の説明において、第１ダイオード回路２１の導通状態においてダイオードＤ１〜Ｄ４及びバイポーラトランジスタ１８のコレクタ・エミッタ間を通じて流れる電流をＩ１、第２ダイオード回路２２の導通状態においてダイオードＤ５及びバイポーラトランジスタ１８のコレクタ・エミッタ間を通じて流れる電流をＩ２、ダイオードＤ１〜Ｄ５の各順方向電圧降下をＶｆ、バイポーラトランジスタ１８のコレクタ・エミッタ間電圧をＶceとする。

今、ローサイドＬＤＭＯＳ１６がフルオンされた状態（ＬＤＭＯＳ１６のゲート電圧が相対的に高い状態）にあるときには、そのＬＤＭＯＳ１６のドレイン電圧がほぼ０Ｖとなって第１ダイオード回路２１が非道通状態に保持されるため、電流Ｉ１が流れることはない。また、このようなＬＤＭＯＳ１６のフルオン状態では、当該ＬＤＭＯＳ１６のゲート電圧のレベルが「Ｖce＋Ｖｆ」より高い状態にあるため、第２ダイオード回路２２が導通して電流Ｉ２のみが流れることになる。

このように電流Ｉ２が流れると、ＬＤＭＯＳ１６のゲート電圧が「Ｖce＋Ｖｆ」まで低下するため、ＬＤＭＯＳ１６のドレイン電圧が上昇するようになり、これに伴い当該ドレイン電圧が「ＬＤＭＯＳ１６のゲート電圧＋３Ｖｆ」（設定電圧Ｖbaseに相当）以上に上昇すると、第１ダイオード回路２１が導通状態となって電流Ｉ１が流れるようになる。従って、第１ダイオード回路２１及び第２ダイオード回路２２が交互に導通状態を呈するという一連の動作によって、ＬＤＭＯＳ１６のドレイン電圧が、「ＬＤＭＯＳ１６のゲート電圧＋３Ｖｆ」に固定された状態となる。

この結果、電源端子ＶBBによる電源電圧が、ハイサイドＬＤＭＯＳ１３及びローサイドＬＤＭＯＳ１６の双方で分担して負担されることになるから、従来構成のように、発熱の大半がハイサイドＬＤＭＯ１３に偏ることがなくなり、そのＬＤＭＯＳ１３の熱マージンを大きくできる。このため、ＬＤＭＯＳ１３が熱破壊する事態を未然に防ぐために、当該ＬＤＭＯＳ１３のサイズを大きくする必要がなくなり、結果的にコスト競争力の低下を来たす恐れがなくなる。

（その他の実施の形態）
尚、本発明は上記した実施例に限定されるものではなく、例えば以下に述べるような変形或いは拡大が可能である。
半導体スイッチング素子の例としてＬＤＭＯＳ１３及び１６を挙げたが、負荷駆動能力を備えた素子であれば、他のスイッチング素子（ＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタなど）でも良い。

本発明の一実施例を示す回路構成図 同実施例の動作原理を説明するための回路構成図 従来例を示す回路構成図

符号の説明

１１はハイサイド回路、１２はハイサイドドライバ、１３はハイサイドＬＤＭＯＳ（第１半導体スイッチング素子）、１４はローサイド回路、１５はローサイドドライバ、１６はローサイドＬＤＭＯＳ（第２半導体スイッチング素子）、１７はエアバッグ用スクイブ（負荷）、２１は第１ダイオード回路、２２は第２ダイオード回路、２３及びＡ１は電圧調整手段を示す。

Claims (3)

1. 電源端子と負荷との間に接続される第１半導体スイッチング素子と、
   前記負荷とグラント端子との間に接続される第２半導体スイッチング素子と、
   前記第１半導体スイッチング素子の制御端子に対する印加電圧を制御することにより前記負荷に流れる電流を制御するハイサイドドライバと、
   前記第２半導体スイッチング素子の制御端子に対する印加電圧を制御することにより当該半導体スイッチング素子をオンオフ制御するローサイドドライバと、
   前記第２半導体スイッチング素子の負荷側電圧レベルが設定電圧未満の状態時に、当該半導体スイッチング素子の制御端子に対し前記ローサイドドライバから印加される電圧のレベルを強制的に低下させる電圧調整手段と、
   を備えたことを特徴とする負荷駆動用半導体装置。
2. 前記電圧調整手段は、
   前記第２半導体スイッチング素子の負荷側端子とグランド端子との間に順方向に介在され、当該負荷側端子の電圧レベルが前記設定電圧以上あるときのみ導通状態を呈する第１ダイオード回路と、
   前記第２半導体スイッチング素子の制御端子とグランド端子との間に順方向に介在され、前記第１ダイオード回路が非道通状態にある期間に導通状態を呈して前記制御端子の電圧レベルを引き下げる第２ダイオード回路と、
   を含んで構成されていることを特徴とする請求項１記載の負荷駆動用半導体装置。
3. 前記第１及び第２の半導体スイッチング素子は、ＭＯＳＦＥＴであることを特徴とする請求項１または２記載の負荷駆動用半導体装置。
   
   

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