JP4378312B2

JP4378312B2 - Fin field effect transistor and integrated circuit

Info

Publication number: JP4378312B2
Application number: JP2005112404A
Authority: JP
Inventors: ケリー・バーンスタイン; エドワード・ジェイ・ノワク; ベスアン・レイニー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2004-04-12
Filing date: 2005-04-08
Publication date: 2009-12-02
Anticipated expiration: 2025-04-08
Also published as: US7964466B2; TW200605147A; CN100524815C; US7777276B2; JP2005303304A; TWI351714B; US7368355B2; US20080099795A1; US20100203689A1; US20060255410A1; US20050224890A1; US7115920B2; CN1684271A

Description

本発明は、ＦｉｎＦＥＴ（ｆｉｎ電界効果トランジスタ）に関する。さらに詳細には、本発明は、駆動強度を調整したＦｉｎＦＥＴとその製造方法、ＦｉｎＦＥＴの駆動強度を調整する方法、および駆動強度を調整したＦｉｎＦＥＴを利用した回路に関する。 The present invention relates to a FinFET (fin field effect transistor). More specifically, the present invention relates to a FinFET with adjusted driving strength and a method for manufacturing the same, a method for adjusting the driving strength of FinFET, and a circuit using a FinFET with adjusted driving strength.

集積回路技術および相補型金属酸化膜シリコン（ＣＭＯＳ）技術では高性能化が進んでおり、それに伴いトランジスタの小型化も進んでいる。高性能回路の研究を推し進めるための技術として、約６５ｎｍ以下のＦｉｎＦＥＴ技術が登場している。大きさが６５ｎｍ以下となる高い性能レベルでは、集積回路内のトランジスタの駆動強度を極めて精細に調整することが重要であるが、ＦｉｎＦＥＴの構造の量子化された性質のために、現時点では、ＦｉｎＦＥＴで構成した回路でトランジスタの駆動強度を極めて精細に調整する方法は存在しない。 In integrated circuit technology and complementary metal oxide silicon (CMOS) technology, higher performance is progressing, and accordingly, miniaturization of transistors is also progressing. As a technology for promoting research on high-performance circuits, a FinFET technology of about 65 nm or less has appeared. At high performance levels where the size is 65 nm or less, it is important to finely adjust the driving strength of the transistors in the integrated circuit, but because of the quantized nature of the structure of the FinFET, at the present time, the FinFET There is no method for adjusting the driving strength of a transistor with a circuit configured as described above.

したがって、本発明の目的は、駆動強度の精細調整が可能なＦｉｎＦＥＴ、およびＦｉｎＦＥＴの駆動強度を精細調整する方法を提供することである。 Accordingly, an object of the present invention is to provide a FinFET capable of finely adjusting the driving strength and a method for finely adjusting the driving strength of the FinFET.

本発明の第１の態様は、ソースおよびドレイン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部から第２の端部まで第１の長手方向軸に沿って延びる第１の単結晶フィンであり、第１の端部がソースと接触し、第２の端部がドレインと接触し、第１の長手方向軸が結晶面と整列されている第１の単結晶フィン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部から第２の端部まで第２の長手方向軸に沿って延びる第２の単結晶フィンであり、第１の端部がソースと接触し、第２の端部がドレインと接触し、第２の長手方向軸が、上記結晶面に対して回転した平面と整列されている第２の単結晶フィン、ならびに第１のフィンの第１および第２の側壁上と、第２のフィンの第１および第２の側壁上とに形成されたゲート誘電体と接触した導電性ゲートを含む電子デバイスである。 A first aspect of the invention has a source and a drain, first and second opposing ends, and first and second opposing sidewalls, from the first end to the second end. A first single crystal fin extending along a first longitudinal axis until the first end is in contact with the source, the second end is in contact with the drain, and the first longitudinal axis is the crystal A first single crystal fin aligned with the surface; first and second opposing ends; and first and second opposing sidewalls; from the first end to the second end A second single crystal fin extending along the second longitudinal axis until the first end is in contact with the source, the second end is in contact with the drain, and the second longitudinal axis is A second single crystal fin aligned with a plane rotated relative to the crystal plane; and first and second sidewalls of the first fin; An electronic device that includes a conductive gate in contact with the gate dielectric formed on the first and second on the sidewalls of the fin.

本発明の第２の態様は、電子デバイスの駆動強度を調整する方法であって、単結晶材料中にソースおよびドレインを形成するステップ、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部から第２の端部まで第１の長手方向軸に沿って延びる第１の単結晶フィンであり、第１の端部がソースと接触し、第２の端部がドレインと接触している第１の単結晶フィンを、上記単結晶材料から形成するステップ、第１の長手方向軸を上記単結晶材料の結晶面と整列させるステップ、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部から第２の端部まで第２の長手方向軸に沿って延びる第２の単結晶フィンであり、第１の端部がソースと接触し、第２の端部がドレインと接触している第２の単結晶フィンを、上記単結晶材料から形成するステップ、第２の長手方向軸を、上記結晶面に対して回転した平面と整列させるステップ、ならびに第１のフィンの第１および第２の側壁上と、第２のフィンの第１および第２の側壁上とに形成されたゲート誘電体と接触した導電性ゲートを提供するステップを含む方法である。 A second aspect of the present invention is a method for adjusting the driving strength of an electronic device, comprising the steps of forming a source and a drain in a single crystal material, first and second opposing ends, A first single crystal fin having a second opposing sidewall and extending along a first longitudinal axis from the first end to the second end, the first end being a source and Forming a first single crystal fin in contact with and having a second end in contact with the drain from the single crystal material, aligning a first longitudinal axis with a crystal plane of the single crystal material , Having first and second opposing ends and first and second opposing sidewalls, extending from the first end to the second end along a second longitudinal axis. 2 single crystal fins, first end in contact with the source, second end in contact with the drain Forming a second single crystal fin from the single crystal material, aligning a second longitudinal axis with a plane rotated with respect to the crystal plane, and the first and first of the first fin Providing a conductive gate in contact with a gate dielectric formed on the second sidewall and on the first and second sidewalls of the second fin.

本発明の第３の態様は、第１のトランジスタと、第２のトランジスタとを含む集積回路であって、該第１のトランジスタが、第１のソースおよび第１のドレイン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部から第２の端部まで第１の長手方向軸に沿って延びる第１の単結晶フィンであり、第１の端部が第１のソースと接触し、第２の端部が第１のドレインと接触し、第１の長手方向軸が結晶面と整列されている第１の単結晶フィン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部から第２の端部まで第２の長手方向軸に沿って延びる第２の単結晶フィンであり、第１の端部が第１のソースと接触し、第２の端部が第１のドレインと接触し、第２の長手方向軸が、上記結晶面に対して回転した平面と整列されている第２の単結晶フィン、ならびに第１のフィンの第１および第２の側壁上と、第２のフィンの第１および第２の側壁上とに形成されたゲート誘電体と接触した第１の導電性ゲートを含み、該第２のトランジスタが、第２のソースおよび第２のドレイン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部から第２の端部まで第３の長手方向軸に沿って延びる第３の単結晶フィンであり、第１の端部が第２のソースと接触し、第２の端部が第２のドレインと接触し、第３の長手方向軸が上記結晶面と整列されている第３の単結晶フィン、ならびに第３のフィンの第１および第２の側壁上と、第３のフィンの第１および第２の側壁上とに形成されたゲート誘電体と接触した第２の導電性ゲートを含む、集積回路である。 A third aspect of the present invention is an integrated circuit including a first transistor and a second transistor, wherein the first transistor includes a first source and a first drain, a first and a second transistor. A first single crystal fin having first and second opposing sidewalls and extending along a first longitudinal axis from the first end to the second end. A first single crystal fin having a first end in contact with the first source, a second end in contact with the first drain, and a first longitudinal axis aligned with the crystal plane; , Having first and second opposing ends and first and second opposing sidewalls, extending from the first end to the second end along a second longitudinal axis. Two single crystal fins, with a first end in contact with the first source, a second end in contact with the first drain, and a second longitudinal direction. A second single crystal fin whose axis is aligned with a plane rotated relative to the crystal plane, and on the first and second sidewalls of the first fin, and the first and second of the second fin; A first conductive gate in contact with a gate dielectric formed on the sidewalls of the second transistor, the second transistor having a second source and a second drain, a first and a second opposite end A third single crystal fin having first and second opposing side walls and extending along a third longitudinal axis from the first end to the second end; A third single crystal fin having an end in contact with the second source, a second end in contact with the second drain, and a third longitudinal axis aligned with the crystal plane; and a third Formed on the first and second side walls of the first fin and on the first and second side walls of the third fin. It includes a second conductive gate in contact with preparative dielectric, which is an integrated circuit.

本発明の第４の態様は、集積回路内の第１のトランジスタと第２のトランジスタの間の駆動強度比を調整する方法であって、第１のトランジスタを提供するステップと、第２のトランジスタを提供するステップとを含み、該第１のトランジスタが、第１のソースおよび第１のドレイン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部から第２の端部まで第１の長手方向軸に沿って延びる第１の単結晶フィンであり、第１の端部が第１のソースと接触し、第２の端部が第１のドレインと接触し、第１の長手方向軸が結晶面と整列されている第１の単結晶フィン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部から第２の端部まで第２の長手方向軸に沿って延びる第２の単結晶フィンであり、第１の端部が第１のソースと接触し、第２の端部が第１のドレインと接触し、第２の長手方向軸が、上記結晶面に対して回転した平面と整列されている第２の単結晶フィン、ならびに第１のフィンの第１および第２の側壁上と、第２のフィンの第１および第２の側壁上とに形成されたゲート誘電体と接触した第１の導電性ゲートを含み、該第２のトランジスタが、第２のソースおよび第２のドレイン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部から第２の端部まで第３の長手方向軸に沿って延びる第３の単結晶フィンであり、第１の端部が第２のソースと接触し、第２の端部が第２のドレインと接触し、第３の長手方向軸が上記結晶面と整列されている第３の単結晶フィン、ならびに第３のフィンの第１および第２の側壁上と、第３のフィンの第１および第２の側壁上とに形成されたゲート誘電体と接触した第２の導電性ゲートを含む、方法である。 A fourth aspect of the present invention is a method for adjusting a drive strength ratio between a first transistor and a second transistor in an integrated circuit, the step of providing the first transistor, and a second transistor The first transistor has a first source and a first drain, first and second opposing ends, and first and second opposing sidewalls. A first single crystal fin extending along a first longitudinal axis from the first end to the second end, the first end contacting the first source, and the second end A first single crystal fin having a portion in contact with the first drain and a first longitudinal axis aligned with the crystal plane; first and second opposing ends; and first and second opposing And extending along the second longitudinal axis from the first end to the second end. A second single crystal fin, wherein the first end is in contact with the first source, the second end is in contact with the first drain, and the second longitudinal axis is relative to the crystal plane; Formed on the first and second sidewalls of the first fin, and on the first and second sidewalls of the second fin. A first conductive gate in contact with the gate dielectric, the second transistor including a second source and second drain, first and second opposing ends, and first and second A third single crystal fin having opposing sidewalls and extending along a third longitudinal axis from the first end to the second end, the first end being a second source A third unitary contact, wherein the second end is in contact with the second drain and the third longitudinal axis is aligned with the crystal plane. Including a fin and a second conductive gate in contact with a gate dielectric formed on the first and second sidewalls of the third fin and on the first and second sidewalls of the third fin. Is the way.

本発明の第５の態様は、ソースおよびドレイン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部がソースと接触し、第２の端部がドレインと接触し、第１の長手方向軸が結晶面と整列されている第１の単結晶フィン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部がソースと接触し、第２の端部がドレインと接触している第２の単結晶フィン、第１のフィンの第１および第２の側壁上と、第２のフィンの第１の側壁上とに形成されたゲート誘電体と接触した第１の導電性ゲート、ならびに第２のフィンの第２の側壁上に形成されたゲート誘電体と接触した第２の導電性ゲートを含む電子デバイスである。 A fifth aspect of the invention has a source and drain, first and second opposing ends, and first and second opposing sidewalls, the first end contacting the source, A first single crystal fin having a second end in contact with the drain and a first longitudinal axis aligned with the crystal plane; first and second opposing ends; and first and second A second single crystal fin having first and second sidewalls, the first end contacting the source and the second end contacting the drain; and first and second sidewalls of the first fin A first conductive gate in contact with a gate dielectric formed on the first sidewall of the second fin and a gate dielectric formed on the second sidewall of the second fin; An electronic device comprising a contacted second conductive gate.

本発明の第６の態様は、電子デバイスの駆動強度を調整する方法であって、ソースおよびドレインを提供するステップ、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部がソースと接触し、第２の端部がドレインと接触している第１の単結晶フィンを提供するステップ、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部がソースと接触し、第２の端部がドレインと接触している第２の単結晶フィンを提供するステップ、第１のフィンの第１および第２の側壁上と、第２のフィンの第１の側壁上とに形成されたゲート誘電体と接触する第１の導電性ゲートを提供するステップ、第２のフィンの第２の側壁上に形成されたゲート誘電体と接触する第２の導電性ゲートを提供するステップ、ならびに第１のゲートを第１の電圧レベルの第１の電圧源に接続し、第２のゲートを、第１の電圧レベルとは異なる第２の電圧レベルの第２の電圧源に接続するステップを含む方法である。 A sixth aspect of the present invention is a method for adjusting the driving strength of an electronic device, the step of providing a source and a drain, first and second opposing ends, and first and second opposing Providing a first single crystal fin having a side wall, a first end in contact with the source, and a second end in contact with the drain; first and second opposing ends Providing a second single crystal fin having first and second opposing sidewalls, wherein the first end is in contact with the source and the second end is in contact with the drain; Providing a first conductive gate in contact with a gate dielectric formed on the first and second sidewalls of the first fin and on the first sidewall of the second fin; A second conductive gate in contact with the gate dielectric formed on the second sidewall of the fin Providing a first voltage source at a first voltage level and connecting the second gate to a second voltage source at a second voltage level different from the first voltage level. A method comprising the step of connecting to

本発明の第７の態様は、第１のトランジスタと、第２のトランジスタとを含む集積回路であって、該第１のトランジスタが、第１のソースおよび第１のドレイン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部が第１のソースと接触し、第２の端部が第１のドレインと接触している第１の単結晶フィン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部が第１のソースと接触し、第２の端部が第１のドレインと接触している第２の単結晶フィン、第１のフィンの第１および第２の側壁上と、第２のフィンの第１の側壁上とに形成されたゲート誘電体と接触した第１の導電性ゲート、ならびに第２のフィンの第２の側壁上に形成されたゲート誘電体と接触した第２の導電性ゲートを含み、該第２のトランジスタが、第２のソースおよび第２のドレイン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部が第２のソースと接触し、第２の端部が第２のドレインと接触している第３の単結晶フィン、ならびに第３のフィンの第１および第２の側壁上と、第３のフィンの第１および第２の側壁上とに形成されたゲート誘電体と接触した第３の導電性ゲートを含む、集積回路である。 A seventh aspect of the present invention is an integrated circuit including a first transistor and a second transistor, wherein the first transistor includes a first source and a first drain, a first and a second transistor. , Opposite end portions, and first and second opposite sidewalls, wherein the first end portion is in contact with the first source and the second end portion is in contact with the first drain. Having a first single crystal fin, first and second opposing ends, and first and second opposing sidewalls, wherein the first end is in contact with the first source and the second A second single crystal fin whose end is in contact with the first drain, a gate formed on the first and second sidewalls of the first fin, and on the first sidewall of the second fin; A first conductive gate in contact with the dielectric, and a gate in contact with the gate dielectric formed on the second sidewall of the second fin; The second transistor has a second source and drain, first and second opposing ends, and first and second opposing sidewalls; A third single crystal fin having a first end in contact with the second source and a second end in contact with the second drain, and on the first and second sidewalls of the third fin; And a third conductive gate in contact with the gate dielectric formed on the first and second sidewalls of the third fin.

本発明の第８の態様は、集積回路内の第１のトランジスタと第２のトランジスタの間の駆動強度比を調整する方法であって、第１のソースおよび第１のドレイン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部が第１のソースと接触し、第２の端部が第１のドレインと接触している第１の単結晶フィン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部が第１のソースと接触し、第２の端部が第１のドレインと接触している第２の単結晶フィン、第１のフィンの第１および第２の側壁上と、第２のフィンの第１の側壁上とに形成されたゲート誘電体と接触した第１の導電性ゲート、ならびに第２のフィンの第２の側壁上に形成されたゲート誘電体と接触した第２の導電性ゲートを含む第１のトランジスタを提供するステップと、第２のソースおよび第２のドレイン、第１および第２の対向する端部と、第１および第２の対向する側壁とを有し、第１の端部が第２のソースと接触し、第２の端部が第２のドレインと接触している第３の単結晶フィン、ならびに第３のフィンの第１および第２の側壁上と、第３のフィンの第１および第２の側壁上とに形成されたゲート誘電体と接触した第３の導電性ゲートを含む第２のトランジスタを提供するステップと、第１のゲートを第１の電圧レベルの第１の電圧源に接続し、第２のゲートを、第１の電圧レベルとは異なる第２の電圧レベルの第２の電圧源に接続するステップとを含む方法である。 According to an eighth aspect of the present invention, there is provided a method for adjusting a drive intensity ratio between a first transistor and a second transistor in an integrated circuit, the first source and the first drain, the first and the second Two opposing ends and first and second opposing sidewalls, the first end being in contact with the first source and the second end being in contact with the first drain A first single crystal fin, first and second opposing ends, and first and second opposing sidewalls, wherein the first end is in contact with the first source and the second Are formed on the second single crystal fin in contact with the first drain, on the first and second sidewalls of the first fin, and on the first sidewall of the second fin. A first conductive gate in contact with the gate dielectric, and a first in contact with the gate dielectric formed on the second sidewall of the second fin; Providing a first transistor including a plurality of conductive gates, a second source and a second drain, first and second opposing ends, and first and second opposing sidewalls. And a third single crystal fin having a first end in contact with the second source and a second end in contact with the second drain, and the first and second of the third fin Providing a second transistor including a third conductive gate in contact with a gate dielectric formed on the sidewalls and on the first and second sidewalls of the third fin; and To a first voltage source at a first voltage level and connecting a second gate to a second voltage source at a second voltage level different from the first voltage level. is there.

本発明の特徴は、添付の特許請求の範囲に記載されている。ただし、本発明自体については、以下の例示的な実施形態の詳細な説明を添付の図面と併せて読むことにより最もよく理解されるであろう。 The features of the invention are set forth in the appended claims. The invention itself, however, will be best understood by reading the following detailed description of exemplary embodiments in conjunction with the accompanying drawings.

結晶性固体では、その固体を構成する原子が周期的に立体配置されており、これを格子と呼ぶ。結晶格子は必ずある体積を有し、この体積がその格子全体を現し、結晶全体にわたって規則的に繰り返されることになる。本開示において結晶性半導体材料について述べる際には、以下の従来の約束事を用いる。 In a crystalline solid, atoms constituting the solid are periodically arranged in a three-dimensional arrangement, which is called a lattice. The crystal lattice necessarily has a volume, which represents the entire lattice and is repeated regularly throughout the crystal. In describing the crystalline semiconductor material in this disclosure, the following conventional conventions are used.

格子内での方向は、その方向に向くベクトルの各成分と同じ関係にある３つ１組の整数で表す。例えば、シリコンなど、ダイヤモンド型結晶格子を有する立方格子では、その体対角線は、［１１１］方向に沿って存在する。この括弧［］はある具体的な方向を表すものである。結晶格子内の多くの方向は、配向軸の選び方によって決まるものであり、対称変換を行えば等価である。例えば、立方格子内の結晶方向［１００］、［０１０］および［００１］は、全て結晶学的には等価である。ある方向と、それと等価な全ての方向とは、括弧＜＞で表される。したがって、＜１００＞方向は、等価な正方向［１００］、［０１０］および［００１］、ならびに等価な負方向［−１００］、［０−１０］および［００−１］を示している。 The direction in the lattice is represented by a set of three integers having the same relationship as each component of the vector facing the direction. For example, in a cubic lattice having a diamond-type crystal lattice, such as silicon, the body diagonal line exists along the [111] direction. The brackets [] indicate a specific direction. Many directions in the crystal lattice are determined by how the orientation axes are selected, and are equivalent if symmetric transformation is performed. For example, the crystal directions [100], [010] and [001] in the cubic lattice are all crystallographically equivalent. A direction and all equivalent directions are represented by parentheses <>. Accordingly, the <100> direction indicates equivalent positive directions [100], [010] and [001], and equivalent negative directions [−100], [0-10] and [00-1].

結晶内の平面も、３つ１組の整数で指定することができる。３つの整数を用いて１組の平行な平面を既定し、括弧（）で囲んだ整数の各組が、１つの具体的な平面を指定する。例えば、［１００］方向に直交する平面の正しい表示は（１００）である。したがって、立方格子では、方向または平面が既知であれば、それに直交する平面または方向は、計算しなくても直ちに決定することができる。結晶格子内の多くの平面は、配向軸の選び方によって決まるものであり、対称変換を行えば等価である。例えば、平面（１００）、（０１０）および（００１）は、全て結晶学的には等価である。ある平面と、それと等価な全ての平面とは、括弧｛｝で表される。したがって、｛１００｝平面は、等価な正平面（１００）、（０１０）および（００１）、ならびに等価な平面（−１００）、（０−１０）および（００−１）を示している。 The plane in the crystal can also be specified by a set of three integers. A set of parallel planes is defined using three integers, and each set of integers enclosed in parentheses () specifies one specific plane. For example, the correct display of the plane orthogonal to the [100] direction is (100). Thus, in a cubic lattice, if the direction or plane is known, the plane or direction orthogonal to it can be determined immediately without calculation. Many planes in the crystal lattice are determined by how the orientation axes are selected, and are equivalent if symmetric transformation is performed. For example, the planes (100), (010) and (001) are all crystallographically equivalent. A plane and all equivalent planes are represented by parentheses {}. Therefore, the {100} plane indicates equivalent regular planes (100), (010) and (001), and equivalent planes (−100), (0-10) and (00-1).

図１は、本発明の様々な実施形態による様々なＦｉｎＦＥＴの代表的なフィン部分を示す等角投影図である。図１において、基板１００は、上部表面１１０を有する支持層１０５と、支持層１０５の上部表面１１０上に形成された、上部表面１２０を有する分離層１１５とを含む。分離層１１５は、埋込み酸化物層（ＢＯＸ）、またはドープ半導体領域を含むことができる。フィン１２５および１３０は、埋込み分離１１５の上部表面１２０上に形成された結晶性半導体材料で構成される。フィン１２５および１３０は、Ｓｉ、Ｇｅ、ＧａＰ、ＩｎＡｓ、ＩｎＰ、ＳｉＧｅ、ＧａＡｓまたはその他のIII−V族化合物など（ただしこれらに限定されない）、任意の適当な半導体材料で構成することができる。フィン１２５は、結晶面１４０と平行な複数の平行側壁１３５を有する（図１には１つしか示していない）。フィン１３０は、結晶面１５０と平行な複数の側壁１４５を有する（図１には１つしか示していない）。平面１５０は、共通軸１５２の周りに角度θだけ結晶面１４０からずれている。一例では、フィン１２５および１３０は、ＮＦＥＴＦｉｎＦＥＴ（以下、ＮＦｉｎＦＥＴとする）で使用する場合には、単結晶シリコンを含み、結晶面１４０は結晶面｛１００｝であり、ＰＦＥＴＦｉｎＦＥＴ（以下、ＰＦｉｎＦＥＴとする）で使用する場合には、単結晶シリコンを含み、結晶面１４０は結晶面｛１１０｝である。一例では、結晶面１４０が｛１００｝結晶面である場合には、θは、フィン１３０の結晶面｛１１０｝までの回転を規定し、結晶面１４０が結晶面｛１１０｝である場合には、θは、フィン１４０の結晶面｛１００｝までの回転を規定する。 FIG. 1 is an isometric view showing representative fin portions of various FinFETs according to various embodiments of the present invention. In FIG. 1, the substrate 100 includes a support layer 105 having an upper surface 110 and a separation layer 115 having an upper surface 120 formed on the upper surface 110 of the support layer 105. The isolation layer 115 can include a buried oxide layer (BOX) or a doped semiconductor region. Fins 125 and 130 are comprised of a crystalline semiconductor material formed on top surface 120 of buried isolation 115. Fins 125 and 130 may be composed of any suitable semiconductor material, such as, but not limited to, Si, Ge, GaP, InAs, InP, SiGe, GaAs, or other III-V group compounds. The fin 125 has a plurality of parallel side walls 135 parallel to the crystal plane 140 (only one is shown in FIG. 1). The fin 130 has a plurality of side walls 145 parallel to the crystal plane 150 (only one is shown in FIG. 1). The plane 150 is offset from the crystal plane 140 by an angle θ around the common axis 152. In one example, when used in an NFET FinFET (hereinafter referred to as N FinFET), the fins 125 and 130 include single crystal silicon, the crystal plane 140 is the crystal plane {100}, and the PFET FinFET (hereinafter referred to as PFET). When used in a FinFET), it includes single crystal silicon and the crystal plane 140 is the crystal plane {110}. In one example, when the crystal plane 140 is a {100} crystal plane, θ defines the rotation of the fin 130 to the crystal plane {110}, and when the crystal plane 140 is the crystal plane {110}. , Θ define the rotation of the fin 140 to the crystal plane {100}.

フィン１２５は、平面１４０内で上部表面１２０または埋込み分離層１１５と平行な方向に物理長さＬを有し、物理長さＬの方向に垂直な方向に物理高さＨを有する。フィン１３０は、平面１５０（平面１４０から角度θだけずれて（回転して）いる）内で上部表面１２０または埋込み分離層１１５と平行な方向に物理長さＬθを有し、物理長さＬθの方向に垂直な方向に物理高さＨを有する。ＦｉｎＦＥＴでは、フィンの物理高さによってトランジスタの電気的チャネルの幅が決まることに留意されたい。シングル・ゲートＦｉｎＦＥＴ（フィンの片側にゲートが形成される）では、物理高さＨによって電気的チャネルの幅Ｗが決まる。ダブル・ゲートＦｉｎＦＥＴでは、フィンの両側にそれぞれゲートがあるのでチャネル幅は高さの２倍になり、Ｗは２Ｈによって決まる。（以下のダブル・ゲートＦｉｎＦＥＴの定義参照）。従来のＦＥＴの場合と同様に、ＦｉｎＦＥＴのフィンの物理長さはＦｉｎＦＥＴのチャネル長を規定するので、以下に記載のＬまたはＬθは、チャネル長を指している場合もあることを理解されたい。 The fin 125 has a physical length L in a direction parallel to the upper surface 120 or the buried isolation layer 115 in the plane 140 and a physical height H in a direction perpendicular to the direction of the physical length L. The fin 130 has a physical length Lθ in a direction parallel to the upper surface 120 or the buried isolation layer 115 in the plane 150 (developed (rotated) from the plane 140 by an angle θ), and has a physical length Lθ. It has a physical height H in a direction perpendicular to the direction. Note that in FinFETs, the physical height of the fin determines the width of the transistor's electrical channel. In a single gate FinFET (where the gate is formed on one side of the fin), the physical height H determines the width W of the electrical channel. In double-gate FinFETs, there are gates on both sides of the fin, so the channel width is twice the height and W is determined by 2H. (See definition of double-gate FinFET below). As with conventional FETs, the physical length of the FinFET fin defines the channel length of the FinFET, so it should be understood that L or Lθ described below may refer to the channel length.

フィン１２５および１３０をＦｉｎＦＥＴに組み込んだ場合には、反転キャリア流の方向はそれぞれ方向１５５および１６０である。方向１５５は側壁１３５と平行であり、方向１６０は側壁１４５と平行である。周知の通り、反転キャリア流は、ＦｉｎＦＥＴのフィンの結晶配向の影響を受ける。ＮＦｉｎＦＥＴの場合には、反転キャリア（電子）の移動度は結晶面｛１００｝に沿って最大となり、ＰＦｉｎＦＥＴの場合には、反転キャリア（正孔）の移動度は結晶面｛１１０｝に沿って最大となる。これは、図２に示すように、ＦｉｎＦＥＴの相互コンダクタンス（Ｇｍ）に反映されるが、これについて以下で述べる。 When fins 125 and 130 are incorporated into a FinFET, the direction of the inverted carrier flow is directions 155 and 160, respectively. Direction 155 is parallel to sidewall 135 and direction 160 is parallel to sidewall 145. As is well known, the inversion carrier flow is influenced by the crystal orientation of the FinFET fin. In the case of N FinFET, the mobility of inversion carriers (electrons) is maximized along the crystal plane {100}, and in the case of P FinFET, the mobility of inversion carriers (holes) is on the crystal plane {110}. Along the maximum. As shown in FIG. 2, this is reflected in the mutual conductance (Gm) of the FinFET, which will be described below.

図２は、ＦｉｎＦＥＴの線形領域／飽和領域における相互コンダクタンスの低下を、軸外し角度θに対してプロットした図である。相互コンダクタンス（Ｇｍ）は、入力電圧に対する出力電流の比であり、ＦＥＴの利得を示す測度である。図２では、トランジスタが線形領域で動作しているときの相互コンダクタンスＧｍｌｉｎ（上側の曲線）と、トランジスタが飽和領域で動作しているときの相互コンダクタンスＧｍｓａｔ（下側の曲線）とが、θ＝０においてのみ等しい（θは最大移動度軸からのずれ）。θが増大するにつれて、次第にＧｍｓａｔはＧｍｌｉｎより増加が小さくなっていく。 FIG. 2 is a graph plotting the decrease in transconductance in the linear / saturated region of the FinFET against the off-axis angle θ. Mutual conductance (Gm) is the ratio of output current to input voltage and is a measure of the gain of the FET. In FIG. 2, the transconductance Gm lin (upper curve) when the transistor is operating in the linear region and the transconductance Gm sat (lower curve) when the transistor is operating in the saturation region are Equal only at θ = 0 (θ is the deviation from the maximum mobility axis). As θ increases, Gm sat gradually increases less than Gm lin.

図２の曲線は、少なくとも部分的には、以下のように説明することができる。ＮＦＥＴのチャネル中の電子（反転キャリア）の移動度は、｛１００｝平面内でほぼ最高となり、｛１１０｝平面内ではこれより大幅に低下する。｛１１０｝平面内での電子移動度は、｛１００｝平面内の約半分である。ＰＦＥＴのチャネル中の正孔（反転キャリア）の移動度は、｛１１０｝平面内で最高となり、｛１００｝平面内ではこれより大幅に低下する。｛１００｝平面内での正孔移動度は、｛１１０｝平面内の約半分である。｛１００｝平面および｛１１０｝平面は、｛１００｝表面ウェハから切り出した垂直表面で構成した場合には、互いに４５°の角度をなして配向される。 The curve of FIG. 2 can be described, at least in part, as follows. The mobility of electrons (inverted carriers) in the channel of the NFET is almost the highest in the {100} plane and significantly lower in the {110} plane. The electron mobility in the {110} plane is about half that in the {100} plane. The mobility of holes (inverted carriers) in the channel of the PFET is highest in the {110} plane and significantly lower in the {100} plane. The hole mobility in the {100} plane is about half that in the {110} plane. The {100} plane and the {110} plane are oriented at an angle of 45 ° to each other when configured with a vertical surface cut from a {100} surface wafer.

図３は、本発明の第１の実施形態によるＦｉｎＦＥＴトランジスタの上面図であり、図４は、図３の線３Ｂ−３Ｂに沿った側面図である。図３では、ＦｉｎＦＥＴ２００は、垂直単結晶フィン２１０および角度付き単結晶フィン２１５の両端と物理的かつ電気的に接触した平行なソース／ドレイン２０５Ａおよび２０５Ｂを含む。垂直フィン２１０は、長手方向に平面２２０と整列されており、角度付きＦｉｎ２１５は、長手方向に平面２２５と整列されている。平面２２５は、（図１に示し上述したように、平面２１０および２２５の双方に共通な軸の周りの回転によって）結晶面２２０から角度θだけずれて（回転して）いる。角度θは、反転キャリアの移動度がより高くなる方向から多数キャリアの移動度がより低くなる方向への回転も表す。フィン２１０は、ソース／ドレイン２０５Ａおよび２０５Ｂに対して直交する。共通ゲート２３０は、垂直フィン２１０および角度付きフィン２１５を覆うように形成され、各フィンの両側に形成されるゲート誘電体２３５によってそれらのフィンから電気的に絶縁される。垂直フィン２１０はチャネル長Ｌを有し、角度付きフィン２１５はチャネル長Ｌθを有する。ここで、Ｌθ＝Ｌ／ｃｏｓθである。垂直フィン２１０および角度付きフィン２１５は、同じ高さＨを有する（図４参照）。 3 is a top view of the FinFET transistor according to the first embodiment of the present invention, and FIG. 4 is a side view taken along line 3B-3B of FIG. In FIG. 3, FinFET 200 includes parallel source / drains 205A and 205B in physical and electrical contact with both ends of vertical single crystal fin 210 and angled single crystal fin 215. The vertical fins 210 are aligned with the plane 220 in the longitudinal direction, and the angled Fins 215 are aligned with the plane 225 in the longitudinal direction. Plane 225 is offset (rotated) from crystal plane 220 by angle θ (by rotation about an axis common to both planes 210 and 225, as shown in FIG. 1 and described above). The angle θ also represents the rotation from the direction in which the mobility of the inverted carrier becomes higher to the direction in which the mobility of the majority carrier becomes lower. Fin 210 is orthogonal to source / drains 205A and 205B. A common gate 230 is formed over the vertical fins 210 and the angled fins 215 and is electrically isolated from those fins by a gate dielectric 235 formed on each side of each fin. The vertical fin 210 has a channel length L, and the angled fin 215 has a channel length Lθ. Here, Lθ = L / cos θ. The vertical fins 210 and the angled fins 215 have the same height H (see FIG. 4).

図４を参照すると、垂直フィン２１０および角度付きフィン２１５が高さＨを有し、垂直フィン２１０の上部表面２３５と角度付きフィン２１５の上部表面２３７とが誘電キャップ２４０によってゲート２３０から電気的に絶縁されていることが分かる。ここで、誘電キャップ２４０をゲート誘電体２３０で置き換えることも可能であることに留意されたい。垂直フィン２１０および角度付きフィン２１５は、絶縁層２５０の上部表面２４５上に形成され、絶縁層２５０は、基板２６０の上部表面２５５上に形成される。 Referring to FIG. 4, the vertical fin 210 and the angled fin 215 have a height H, and the upper surface 235 of the vertical fin 210 and the upper surface 237 of the angled fin 215 are electrically connected from the gate 230 by the dielectric cap 240. It can be seen that they are insulated. It should be noted here that the dielectric cap 240 can be replaced by the gate dielectric 230. Vertical fins 210 and angled fins 215 are formed on top surface 245 of insulating layer 250, and insulating layer 250 is formed on top surface 255 of substrate 260.

第１の例では、ＦｉｎＦＥＴ２００はＮＦｉｎＦＥＴであり、ソース／ドレイン２０５Ａおよび２０５ＢはＮ型にドープされ、垂直フィン２１０および角度付きフィン２１５は、Ｐドープした単結晶シリコン、わずかにＮドープした単結晶シリコンまたは真性単結晶シリコンを含み、平面２２０は｛１００｝結晶面であり、θは｛１１０｝結晶面までの回転角である。第２の例では、ＦｉｎＦＥＴ２００はＰＦｉｎＦＥＴであり、ソース／ドレイン２０５Ａおよび２０５ＢはＰ型にドープされ、垂直フィン２１０および角度付きフィン２１５は、Ｎドープした単結晶シリコン、わずかにＰドープした単結晶シリコンまたは真性単結晶シリコンを含み、平面２２０は｛１１０｝結晶面であり、θは｛１００｝結晶面までの回転角である。 In the first example, FinFET 200 is an N FinFET, source / drains 205A and 205B are N-doped, and vertical fin 210 and angled fin 215 are P-doped single crystal silicon, slightly N-doped single crystal. It includes silicon or intrinsic single crystal silicon, the plane 220 is the {100} crystal plane, and θ is the rotation angle up to the {110} crystal plane. In a second example, FinFET 200 is a P FinFET, source / drains 205A and 205B are doped P-type, and vertical fin 210 and angled fin 215 are N-doped single crystal silicon, slightly P-doped single crystal. It includes silicon or intrinsic single crystal silicon, the plane 220 is the {110} crystal plane, and θ is the rotation angle up to the {100} crystal plane.

わずかにドープしたＮまたはＰの単結晶シリコンは、通常の動作電圧をゲートに印加したときにＦｉｎＦＥＴのソースとドレインの間のフィンのゲートの下のチャネル領域に反転層が形成されるのを妨げない程度のドーピング・レベルを有するものとして定義される。一例では、わずかにドープしたシリコンのＮまたはＰのドーパント種濃度は、約１０^１５ａｔｍ／ｃｍ^３以下である。 Slightly doped N or P single crystal silicon prevents the formation of an inversion layer in the channel region under the fin gate between the source and drain of the FinFET when a normal operating voltage is applied to the gate. Defined as having a low degree of doping level. In one example, the N or P dopant species concentration of slightly doped silicon is about 10 ¹⁵ atm / cm ³ or less.

トランジスタの駆動強度は、そのトランジスタが供給できる電流量を示す測度である。集積回路中のＰＦＥＴとＮＦＥＴの間の駆動強度比は、上述のように重要な考慮事項である。ＦｉｎＦＥＴ２００の相対駆動強度は、下記の数式１で与えられている。
β≒（Ｗ／Ｌ）（３＋（ｃｏｓθ）（１−０．９（｜θ／４５°｜）））、｜θ｜＜４５° （１） The drive strength of a transistor is a measure that indicates the amount of current that the transistor can supply. The drive strength ratio between PFET and NFET in an integrated circuit is an important consideration as described above. The relative drive strength of the FinFET 200 is given by Equation 1 below.
β≈ (W / L) (3+ (cos θ) (1−0.9 (| θ / 45 ° |))), | θ | <45 ° (1)

ここで、β＝トランジスタの相対駆動強度、Ｗ＝各フィンのチャネル幅、Ｌ＝３つの垂直フィン２０５の長さ、θ＝３つの垂直フィンと角度付きフィンとの間の角度である。 Where β = the relative driving strength of the transistors, W = the channel width of each fin, L = the length of the three vertical fins 205, and θ = the angle between the three vertical fins and the angled fin.

図３および図４には、３つの垂直フィン２１０および１つの角度付きフィン２１５を示しているが、１つ以上の任意数の垂直フィン２１０および１つ以上の任意数の角度付きフィン２１５を設けることができる。少なくとも１つの垂直フィン２１０および少なくとも１つの角度付きフィン２１５が存在していなければならない。一般に、Ｎ個の垂直フィン２１０およびＭ個の角度付きフィン２１５が存在する場合には、駆動強度の調整が可能なＦｉｎＦＥＴの相対駆動強度は、下記の数式２で与えられる。
β≒（Ｗ／Ｌ）（Ｎ＋Ｍｃｏｓ（θ）（１−０．９（｜θ／４５°｜）））、｜θ｜＜４５° （２） 3 and 4 show three vertical fins 210 and one angled fin 215, but one or more any number of vertical fins 210 and one or more any number of angled fins 215 are provided. be able to. There must be at least one vertical fin 210 and at least one angled fin 215. In general, when there are N vertical fins 210 and M angled fins 215, the relative driving strength of the FinFET whose driving strength can be adjusted is given by the following Equation 2.
β≈ (W / L) (N + M cos (θ) (1−0.9 (| θ / 45 ° |))), | θ | <45 ° (2)

ここで、β＝トランジスタの相対駆動強度、Ｎ＝垂直フィンの数、Ｍ＝角度付きフィンの数、Ｗ＝各フィンのチャネル幅、Ｌ＝垂直フィンの長さ、θ＝垂直フィンと角度付きフィンとの間の角度（単位：°）である。 Where β = transistor relative drive strength, N = number of vertical fins, M = number of angled fins, W = channel width of each fin, L = length of vertical fin, θ = vertical fin and angled fin Is an angle between (in degrees).

垂直フィンのみを使用したＦｉｎＦＥＴでは、駆動強度制御の精細度はフィン数に関係し、膨大な数のフィンを設けない限り極めて粗いものとなる。少なくとも１つの垂直フィンおよび少なくとも１つの角度付きフィンを有するＦｉｎＦＥＴの駆動強度は、各タイプのフィンの総数によって調整することができるだけでなく、１つまたは複数の角度付きフィンの垂直フィンに対する角度によって調整することもできる。この調整の度合いは、フィン角度（θ）の増分変化をイメージングする際のプロセスの増分制御と、対応する最大角度（約４５°）における、実現可能な最小限のキャリア移動度の低下（約０．５）とによってのみ制限される。複数の角度付きフィンがあれば、増分を約０．５より小さくすることができる。表１を参照されたい。 In a FinFET that uses only vertical fins, the definition of drive strength control is related to the number of fins, and is extremely coarse unless a large number of fins are provided. The drive strength of a FinFET having at least one vertical fin and at least one angled fin can be adjusted not only by the total number of each type of fin, but also by the angle of one or more angled fins to the vertical fin. You can also This degree of adjustment is based on incremental control of the process in imaging incremental changes in the fin angle (θ) and the minimum possible reduction in carrier mobility (about 0) at the corresponding maximum angle (about 45 °). .5) and only. With multiple angled fins, the increment can be less than about 0.5. See Table 1.

本発明の第２の実施形態について述べる前に、「ダブル・ゲート」および「スプリット・ゲート」という用語を定義しておく必要がある。ダブル・ゲート・トランジスタとは、互いに依存した２つのゲートを有するトランジスタとして定義される。ＦｉｎＦＥＴの場合には、これらのゲートはフィンの両側壁上に位置し、電気的に接続される。図５および図６に示すように、これらのゲートを一体化することもできる。スプリット・ゲート・トランジスタは、互いに独立した２つのゲートを有するトランジスタとして定義される。ＦｉｎＦＥＴの場合には、これらのゲートはフィンの両側壁上に位置し、互いに電気的に絶縁される。 Before describing the second embodiment of the present invention, the terms "double gate" and "split gate" must be defined. A double-gate transistor is defined as a transistor having two gates that are dependent on each other. In the case of a FinFET, these gates are located on both side walls of the fin and are electrically connected. These gates can be integrated as shown in FIGS. A split gate transistor is defined as a transistor having two gates independent of each other. In the case of a FinFET, these gates are located on both side walls of the fin and are electrically isolated from each other.

図５は、本発明の第２の実施形態によるＦｉｎＦＥＴを示す上面図であり、図６は、図５の線４Ｂ−４Ｂに沿ってとった側面図である。図５において、ＦｉｎＦＥＴ３００は、単結晶ダブル・ゲート・フィン３１０および単結晶スプリット・ゲート・フィン３１５の両端部と物理的かつ電気的に接触する平行なソース／ドレイン３０５Ａおよび３０５Ｂを含む。ダブル・ゲート・フィン３１０およびスプリット・ゲート・フィン３１５は、互いに平行な複数の平面３２０と長手方向に整列されている。平面３２０は、より反転キャリアの移動度が高い平面にすることができ、例えば、ＮＦｉｎＦＥＴの場合には平面｛１００｝、ＰＦｉｎＦＥＴの場合には平面｛１１０｝にすることができる。ダブル・ゲート・フィン３１０およびスプリット・ゲート・フィン３１５は、ソース／ドレイン３０５Ａおよび３０５Ｂに対して直交している。ダブル・ゲート・フィン３１０およびスプリット・ゲート・フィン３１５の側壁上には、ゲート誘電体３３０が形成される。ダブル・ゲート・フィン３１０を覆うように第１のゲート３３５が形成され、第１のゲート３３５は、各ダブル・ゲート・フィン３１０の両側壁上に形成されたゲート誘電体３３０と接触する。第１のゲート３３５は、スプリット・ゲート・フィン３１５の第１の側面３４０Ａ上に形成されたゲート誘電体とも接触している。第２のゲート３４５は、スプリット・ゲート・フィン３１５の第２の側面上に形成されたゲート誘電体３３０と接触している。ダブル・ゲート・フィン３１０およびスプリット・ゲート・フィン３１５は、同じチャネル長Ｌを有し、同じ高さＨを有する（図６参照）。 FIG. 5 is a top view showing a FinFET according to the second embodiment of the present invention, and FIG. 6 is a side view taken along line 4B-4B in FIG. In FIG. 5, FinFET 300 includes parallel source / drains 305A and 305B in physical and electrical contact with both ends of single crystal double gate fin 310 and single crystal split gate fin 315. Double gate fin 310 and split gate fin 315 are longitudinally aligned with a plurality of parallel planes 320. The plane 320 can be a plane with higher inversion carrier mobility, for example, a plane {100} in the case of N FinFET and a plane {110} in the case of P FinFET. Double gate fin 310 and split gate fin 315 are orthogonal to source / drain 305A and 305B. Gate dielectric 330 is formed on the sidewalls of double gate fin 310 and split gate fin 315. A first gate 335 is formed to cover the double gate fins 310, and the first gate 335 contacts the gate dielectric 330 formed on both side walls of each double gate fin 310. The first gate 335 is also in contact with the gate dielectric formed on the first side 340 A of the split gate fin 315. The second gate 345 is in contact with the gate dielectric 330 formed on the second side of the split gate fin 315. Double gate fin 310 and split gate fin 315 have the same channel length L and the same height H (see FIG. 6).

図６を参照すると、ダブル・ゲート・フィン３１０およびスプリット・ゲート・フィン３１５が高さＨを有し、ダブル・ゲート・フィン３１０の上部表面３５０が誘電キャップ３５５によって第１のゲート３３５から電気的に絶縁されていることが分かる。スプリット・ゲート・フィン３１５の上部表面３６０上には、誘電キャップ３６５が形成されている。ここで、誘電キャップ３５５および３６５をゲート誘電体３３０で置き換えることも可能であることに留意されたい。ダブル・ゲート・フィン３１０およびスプリット・ゲート・フィン３１５は、絶縁層３７５の上部表面３７０上に形成され、絶縁層３７０は、基板３８５の上部表面３８０上に形成される。 Referring to FIG. 6, double gate fin 310 and split gate fin 315 have a height H, and top surface 350 of double gate fin 310 is electrically isolated from first gate 335 by dielectric cap 355. It can be seen that they are insulated. A dielectric cap 365 is formed on the upper surface 360 of the split gate fin 315. Note that it is also possible to replace the dielectric caps 355 and 365 with a gate dielectric 330. Double gate fin 310 and split gate fin 315 are formed on top surface 370 of insulating layer 375, and insulating layer 370 is formed on top surface 380 of substrate 385.

第１の例では、ＦｉｎＦＥＴ３００はＮＦｉｎＦＥＴであり、ソース／ドレイン３０５Ａおよび３０５ＢはＮ型にドープされ、ダブル・ゲート・フィン３１０およびスプリット・ゲート・フィン３１５は、Ｐドープした単結晶シリコン、わずかにＮドープした単結晶シリコンまたは真性単結晶シリコンを含み、平面３２０は｛１００｝配向を有する。第２の例では、ＦｉｎＦＥＴ３００はＰＦｉｎＦＥＴであり、ソース／ドレイン３０５Ａおよび３０５ＢはＰ型にドープされ、ダブル・ゲート・フィン３１０およびスプリット・ゲート・フィン３１５は、Ｎドープした単結晶シリコン、わずかにＰドープした単結晶シリコンまたは真性単結晶シリコンを含み、平面３２０は｛１１０｝結晶面である。 In the first example, FinFET 300 is an N FinFET, source / drains 305A and 305B are N-type doped, double gate fin 310 and split gate fin 315 are P-doped single crystal silicon, slightly The plane 320 has {100} orientation, including N-doped single crystal silicon or intrinsic single crystal silicon. In the second example, FinFET 300 is a P FinFET, source / drains 305A and 305B are P-doped, double gate fin 310 and split gate fin 315 are N-doped single crystal silicon, slightly The plane 320 is a {110} crystal plane including P-doped single crystal silicon or intrinsic single crystal silicon.

第２のゲート３４５に印加する電圧がゼロであるときには、スプリット・ゲート・フィン３１５の駆動強度に対する寄与はダブル・ゲート・フィン３１０の約半分である。第２のゲート３４５に印加する電圧を変化させることにより、スプリット・ゲート・フィン３１５の駆動強度に対する寄与を、ゼロからダブル・ゲート・フィン３１０と同程度まで変化させることができる。電圧（絶対値）をゼロから第１のゲート３３５に印加する電圧（絶対値）に向かって上昇させると、スプリット・ゲート・フィン３１５の駆動強度を増大させることができる。第２のゲート３４５を、ＮＦｉｎＦＥＴの場合にはソースより負側に、ＰＦｉｎＦＥＴの場合にはソースより正側にバイアスすると、スプリット・ゲート・フィン３１５の駆動強度を低下させることができる。 When the voltage applied to the second gate 345 is zero, the contribution to the drive strength of the split gate fin 315 is about half that of the double gate fin 310. By changing the voltage applied to the second gate 345, the contribution to the drive strength of the split gate fin 315 can be varied from zero to the same level as the double gate fin 310. When the voltage (absolute value) is increased from zero toward the voltage (absolute value) applied to the first gate 335, the drive strength of the split gate fin 315 can be increased. When the second gate 345 is biased to the negative side from the source in the case of N FinFET and to the positive side from the source in the case of P FinFET, the driving strength of the split gate fin 315 can be lowered.

図５および図６には、３つのダブル・ゲート・フィン３１０および１つのスプリット・ゲート・フィン３１５を示しているが、１つ以上の任意数のダブル・ゲート・フィン３１０および１つ以上の任意数のスプリット・ゲート・フィン３１５を設けることができる。例えば、１組のフィンの中で最も外側の２つのフィンをスプリット・ゲート・フィンとしてきわめて容易に作製することができる。内側のフィンはスプリット・ゲート・フィンとして形成することができるが、より複雑なゲート形状構成（上面図または平面図として見て）が必要となることがある。 5 and 6 show three double gate fins 310 and one split gate fin 315, but one or more any number of double gate fins 310 and one or more optional A number of split gate fins 315 can be provided. For example, the outermost two fins in a set of fins can be very easily made as split gate fins. The inner fin can be formed as a split gate fin, but a more complex gate shape configuration (as viewed in top or plan view) may be required.

雑音余裕度、性能および電力の間のバランスを取るために、多くの高性能ＣＭＯＳ回路では、特定のＰＦＥＴと特定のＮＦＥＴの間の精細な駆動強度比を必要とする。駆動強度比（β比とも呼ばれる）は、ＰＦＥＴの有効チャネル幅と長さの比（Ｗ／Ｌ）をＮＦＥＴの有効チャネル幅と長さの比（Ｗ／Ｌ）で割った商である。上述のＦｉｎＦＥＴトランジスタでは、β比の精細な調整が可能である。 In order to balance noise immunity, performance and power, many high performance CMOS circuits require a fine drive strength ratio between a specific PFET and a specific NFET. The drive strength ratio (also called β ratio) is a quotient obtained by dividing the effective channel width / length ratio (W / L) of the PFET by the effective channel width / length ratio (W / L) of the NFET. In the above-mentioned FinFET transistor, the β ratio can be finely adjusted.

図７および図８では、トランジスタの本体（ソース／ドレインは除く）は１つまたは複数の単結晶フィンで構成される。したがって、図７および図８の説明では、「フィン」という用語を「本体」と読むこともできる。 7 and 8, the body of the transistor (excluding the source / drain) is composed of one or more single crystal fins. Therefore, in the description of FIGS. 7 and 8, the term “fin” can also be read as “body”.

図７は、本発明の第１の実施形態による駆動強度が調整されたＦｉｎＦＥＴを利用した例示的な回路を示す図である。図７では、ラッチ回路４００は、トランジスタＴ１、Ｔ２およびＴ３と、インバータＩ１とを含む。トランジスタＴ１、Ｔ２およびＴ３は、ダブル・ゲートＦｉｎＦＥＴトランジスタである。トランジスタＴ１は、１つのフィン４０５を有するＮＦｉｎＦＥＴとして示してある。トランジスタＴ２は、３つの垂直フィン４１０と、１つの角度付きフィン４１５と、共通ゲートとを有するＮＦｉｎＦＥＴとして示してある。角度付きフィン４１５には、記号θも示してある。トランジスタＴ３は、４つの垂直フィン４２０と共通ゲートとを有するＰＦｉｎＦＥＴとして示してある。トランジスタＴ１のソースは入力信号に結合され、トランジスタＴ１のゲートはＣＬＫ信号に結合され、トランジスタＴ１のドレインは、トランジスタＴ２およびＴ３のゲート、トランジスタＴ２およびＴ３のドレイン、ならびにインバータＩ１の入力および出力に結合される。トランジスタＴ３のソースはＶＤＤに結合され、トランジスタＴ２のソースはＶＳＳに結合される。 FIG. 7 is a diagram illustrating an exemplary circuit using a FinFET with adjusted driving strength according to the first embodiment of the present invention. In FIG. 7, latch circuit 400 includes transistors T1, T2, and T3, and inverter I1. Transistors T1, T2, and T3 are double gate FinFET transistors. Transistor T1 is shown as an N FinFET with one fin 405. Transistor T2 is shown as an N FinFET having three vertical fins 410, one angled fin 415, and a common gate. The angled fin 415 is also shown with the symbol θ. Transistor T3 is shown as a P FinFET having four vertical fins 420 and a common gate. The source of transistor T1 is coupled to the input signal, the gate of transistor T1 is coupled to the CLK signal, the drain of transistor T1 is connected to the gates of transistors T2 and T3, the drains of transistors T2 and T3, and the input and output of inverter I1. Combined. The source of transistor T3 is coupled to VDD and the source of transistor T2 is coupled to VSS.

ラッチ回路４００の駆動強度比（β比とも呼ばれる）β_Ｔ３／β_Ｔ２は、トランジスタＴ２のフィン４１５を、フィン４１５内の反転キャリアの移動度がフィン４１０内の反転キャリアの移動度より低くなるような方向に、フィン４１０の向きに対して相対的に回転させることによって調整することができる（「回路製造中に設定される」という意味である）。 The drive strength ratio (also called β ratio) β _T3 / β _T2 of the latch circuit 400 is such that the mobility of the inverted carriers in the fin 415 is lower than the mobility of the inverted carriers in the fin 410 of the transistor T2. Can be adjusted by rotating relative to the direction of the fin 410 (meaning “set during circuit manufacture”).

図７ではトランジスタＴ２しか示しておらず、またトランジスタＴ２のみについて駆動強度が調整可能であると述べたが、本発明の第１の実施形態によれば、トランジスタＴ２およびＴ３の一方または両方の駆動強度を調整可能にすることができることに留意されたい。 Although only the transistor T2 is shown in FIG. 7 and it has been described that the driving strength can be adjusted only for the transistor T2, according to the first embodiment of the present invention, driving of one or both of the transistors T2 and T3 is performed. Note that the intensity can be adjustable.

図８は、本発明の第２の実施形態による駆動強度が調整されたＦｉｎＦＥＴを利用した例示的な回路を示す図である。図８では、ラッチ回路４５０は、トランジスタＴ４、Ｔ５およびＴ６と、インバータＩ２とを含む。トランジスタＴ４は、ダブル・ゲートＦｉｎＦＥＴトランジスタである。トランジスタＴ５およびＴ６は、複数のダブル・ゲート・フィンおよび１つのスプリット・ゲート・フィンをそれぞれ有する混合ゲートＦｉｎＦＥＴトランジスタである。トランジスタＴ４は、１つのダブル・ゲート・フィン４５５を有するＮＦｉｎＦＥＴとして示してある。トランジスタＴ５は、３つのフィン４６０および１つのフィン４６５と、フィン４６０の全てのゲート領域およびフィン４６５の第１のゲート領域に共通の第１のゲートと、フィン４６５の第２のゲート領域にのみ接続された第２のゲートとを有するＮＦｉｎＦＥＴとして示してある。トランジスタＴ６は、３つのフィン４７０および１つのフィン４７５と、フィン４７０の全てのゲート領域およびフィン４７５の第１のゲート領域に共通の第１のゲートと、フィン４７５の第２のゲート領域にのみ接続された第２のゲートとを有するＰＦｉｎＦＥＴとして示してある。トランジスタＴ４のソースは入力信号に結合され、トランジスタＴ４のゲートはＣＬＫ信号に結合され、トランジスタＴ４のドレインは、トランジスタＴ５およびＴ６の第１のゲートと、トランジスタＴ５およびＴ６のドレインと、インバータＩ２の入力および出力とに結合される。トランジスタＴ５の第２のゲートは電圧源ＶＴＵＮＥ−Ｎに結合され、トランジスタＴ６の第２のゲートは電圧源ＶＴＵＮＥ−Ｐに結合される。トランジスタＴ６のソースはＶＤＤに結合され、トランジスタＴ５のソースはＶＳＳに結合される。 FIG. 8 is a diagram illustrating an exemplary circuit using a FinFET with adjusted driving strength according to the second embodiment of the present invention. In FIG. 8, latch circuit 450 includes transistors T4, T5 and T6, and inverter I2. Transistor T4 is a double gate FinFET transistor. Transistors T5 and T6 are mixed gate FinFET transistors each having a plurality of double gate fins and one split gate fin. Transistor T4 is shown as an N FinFET with one double gate fin 455. Transistor T5 includes three fins 460 and one fin 465, a first gate common to all gate regions of fin 460 and the first gate region of fin 465, and a second gate region of fin 465 only. It is shown as an N FinFET having a second gate connected. Transistor T6 includes three fins 470 and one fin 475, a first gate common to all gate regions of fin 470 and the first gate region of fin 475, and only to a second gate region of fin 475. It is shown as a P.sub.FinFET with a second gate connected. The source of transistor T4 is coupled to the input signal, the gate of transistor T4 is coupled to the CLK signal, the drain of transistor T4 is the first gate of transistors T5 and T6, the drains of transistors T5 and T6, and the inverter I2 Combined with input and output. The second gate of transistor T5 is coupled to voltage source VTUNE-N, and the second gate of transistor T6 is coupled to voltage source VTUNE-P. The source of transistor T6 is coupled to VDD and the source of transistor T5 is coupled to VSS.

ラッチ回路４５０の駆動強度比β_Ｔ６／β_Ｔ５は、ＶＴＵＮＥ−ＮまたはＶＴＵＮＥ−Ｐあるいはその両方を調節することによって動的に調整することができる（「動作中に設定される」という意味である）。さらに、ラッチ回路４５０の駆動強度比β_Ｔ６／β_Ｔ５は、ＶＴＵＮＥ−ＮおよびＶＴＵＮＥ−Ｐの電圧レベルを設定するヒューズをプログラミングすることによって恒久的に固定することもできる。 The drive strength ratio β _T6 / β _T5 of the latch circuit 450 can be dynamically adjusted by adjusting VTUNE-N and / or VTUNE-P (meaning “set during operation”). ). Further, the drive strength ratio β _T6 / β _T5 of the latch circuit 450 can be permanently fixed by programming the fuses that set the voltage levels of VTUNE-N and VTUNE-P.

トランジスタＴ５およびＴ６を両方とも駆動強度が調整可能なトランジスタとして示したが、本発明の第２の実施形態によれば、トランジスタＴ５およびＴ６の一方の駆動強度が調整可能であればよいことに留意されたい。 Although both transistors T5 and T6 are shown as transistors with adjustable drive strength, it should be noted that according to the second embodiment of the present invention, it is sufficient that the drive strength of one of the transistors T5 and T6 is adjustable. I want to be.

本発明の第１および第２の実施形態の方法で駆動強度比を「調整」できるその他の回路としては、静的ランダム・アクセス・メモリ（ＳＲＡＭ）回路、フェーズ・ロック・ループ（ＰＬＬ）回路、動的ドミノ回路、およびインバランス静的ＣＭＯＳ組合せ論理回路などがあるが、これらに限定されるわけではない。 Other circuits that can “adjust” the drive strength ratio with the methods of the first and second embodiments of the present invention include static random access memory (SRAM) circuits, phase locked loop (PLL) circuits, Examples include, but are not limited to, dynamic domino circuits and imbalanced static CMOS combinational logic circuits.

このように、本発明は、駆動強度の精細調整が可能なＦｉｎＦＥＴ、およびＦｉｎＦＥＴの駆動強度を精細に調整する方法を提供する。 Thus, the present invention provides a FinFET capable of finely adjusting the driving strength and a method for finely adjusting the driving strength of the FinFET.

本発明の理解のために本発明の実施形態の説明を上記に与えた。本発明は、本明細書に記載の特定の実施形態に限定されるものではなく、当業者には明らかな様々な修正、再構成および置換を、本発明の範囲を逸脱することなく行うことができることは理解されるであろう。例えば、本発明の第１の実施形態において、角度付きフィンの全体を垂直フィンに対してある角度に固定する必要はなく、角度付きフィンの一部が垂直フィンと平行になり、一部が垂直フィンに対して角度をなすように、角度付きフィンを屈曲させることもできる。したがって、頭記の特許請求の範囲は、本発明の真の趣旨および範囲に収まる全ての修正および変更を包含するものとする。 The description of the embodiments of the present invention is given above for the understanding of the present invention. The present invention is not limited to the specific embodiments described herein, and various modifications, rearrangements and substitutions apparent to those skilled in the art can be made without departing from the scope of the invention. It will be understood that it can be done. For example, in the first embodiment of the present invention, it is not necessary to fix the entire angled fins at an angle with respect to the vertical fins, some of the angled fins are parallel to the vertical fins and some are vertical. Angled fins can also be bent so that they are angled with respect to the fins. Accordingly, the appended claims are intended to cover all modifications and changes falling within the true spirit and scope of this invention.

本発明の様々な実施形態による様々なＦｉｎＦＥＴの代表的なフィン部分を示す等角投影図である。FIG. 6 is an isometric view showing representative fin portions of various FinFETs according to various embodiments of the present invention. ＦｉｎＦＥＴの線形領域／飽和領域における相互コンダクタンスの低下を、軸外し角度θに対してプロットした図である。It is the figure which plotted the fall of the mutual conductance in the linear area | region / saturation area | region of FinFET with respect to off-axis angle (theta). 本発明の第１の実施形態によるＦｉｎＦＥＴトランジスタを示す上面図である。1 is a top view showing a FinFET transistor according to a first embodiment of the present invention. FIG. 本発明の第１の実施形態によるＦｉｎＦＥＴトランジスタを示す、図３の線３Ｂ−３Ｂに沿った側面図である。4 is a side view of the FinFET transistor according to the first embodiment of the present invention, taken along line 3B-3B in FIG. 本発明の第２の実施形態によるＦｉｎＦＥＴトランジスタを示す上面図である。It is a top view which shows the FinFET transistor by the 2nd Embodiment of this invention. 本発明の第２の実施形態によるＦｉｎＦＥＴトランジスタを示す、図５の線４Ｂ−４Ｂに沿った側面図である。6 is a side view taken along line 4B-4B of FIG. 5, showing a FinFET transistor according to a second embodiment of the present invention. FIG. 本発明の第１の実施形態による、駆動強度が調整されたＦｉｎＦＥＴを利用する例示的な回路を示す図である。FIG. 3 is a diagram illustrating an exemplary circuit that utilizes a FinFET with adjusted drive strength according to a first embodiment of the present invention. 本発明の第２の実施形態による、駆動強度が調整されたＦｉｎＦＥＴを利用する例示的な回路を示す図である。FIG. 6 is a diagram illustrating an exemplary circuit that utilizes a FinFET with adjusted drive strength according to a second embodiment of the present invention.

Explanation of symbols

１００基板
１０５支持層
１１５分離層
１２５フィン
１３０フィン
１４０結晶面
１５０結晶面
１５２共通軸
100 substrate 105 support layer 115 separation layer 125 fin 130 fin 140 crystal face 150 crystal face 152 common axis

Claims

A source and a drain;
A first end and a second end opposite to the first end, a first side wall, a second side wall parallel to the first side wall, and a first upper surface and provided on the insulating layer. 1 semiconductor single crystal fin, wherein the first end is in contact with the source, the second end is in contact with the drain, and the first side wall and the second side wall are aligned with a crystal plane {100}. A first semiconductor single crystal fin being formed;
A third end and a fourth end facing the third end; a third side wall; a fourth side wall parallel to the third side wall; and a second upper surface; and provided on the insulating layer. A second semiconductor single crystal fin, wherein the third end portion is in contact with the source, the fourth end portion is in contact with the drain, and the third side wall and the fourth side wall are the crystal plane {100}. Second semiconductor single crystal fins aligned on a plane rotated by a non-zero angle θ among the angles from zero degrees to 45 degrees toward the crystal plane {110},
The first sidewall of the first semiconductor single crystal fin, the first upper surface, and the second sidewall, and the third sidewall, the second upper surface, and the fourth sidewall of the second semiconductor single crystal fin. A provided gate dielectric;
The first sidewall of the first semiconductor single crystal fin, the first upper surface and the second sidewall, the third sidewall of the second semiconductor single crystal fin, and the first sidewall provided on the gate dielectric. 2. A fin field effect transistor comprising a conductive gate covering the top surface and the fourth sidewall.

The first and second sidewalls of the first semiconductor single crystal fin are aligned with the crystal plane {110} instead of being aligned with the crystal plane {100}, and the second semiconductor The third side wall and the fourth side wall of the single crystal fin are rotated by a non-zero angle θ from zero degrees to 45 degrees from the crystal plane {100} toward the crystal plane {110}. Instead of being aligned, the crystal surface {110} is aligned to a surface rotated by a non-zero angle θ from zero to 45 degrees from the crystal plane {100}. 2. The fin field effect transistor according to 1.

The source and the drain are doped N-type, and the first semiconductor single crystal fin and the second semiconductor single crystal fin are P-doped single crystal silicon, N-doped single crystal silicon, or intrinsic single crystal silicon. The fin field effect transistor according to claim 1.

The source and the drain are doped P-type, and the first semiconductor single crystal fin and the second semiconductor single crystal fin are N-doped single crystal silicon, P-doped single crystal silicon, or intrinsic single crystal silicon. The fin field effect transistor according to claim 2.

A first fin field effect transistor and a second fin field effect transistor;
The first fin field effect transistor comprises:
A first source and a first drain;
A first end and a second end opposite to the first end, a first side wall, a second side wall parallel to the first side wall, and a first upper surface and provided on the insulating layer. 1 semiconductor single crystal fin, wherein the first end is in contact with the first source, the second end is in contact with the first drain, and the first and second sidewalls are crystal planes { 100} first semiconductor single crystal fins aligned to 100},
A third end and a fourth end facing the third end; a third side wall; a fourth side wall parallel to the third side wall; and a second upper surface; and provided on the insulating layer. A second semiconductor single crystal fin, wherein the third end is in contact with the first source, the fourth end is in contact with the first drain, and the third sidewall and the fourth sidewall are in the crystal; A second semiconductor single crystal fin aligned to a plane rotated by a non-zero angle θ among the angles from zero to 45 degrees from the plane {100} toward the crystal plane {110};
The first sidewall of the first semiconductor single crystal fin, the first upper surface, and the second sidewall, and the third sidewall, the second upper surface, and the fourth sidewall of the second semiconductor single crystal fin. A first gate dielectric provided;
A first side wall of the first semiconductor single crystal fin; the first upper surface; and the second side wall; and the third side wall of the second semiconductor single crystal fin. A first conductive gate covering the second upper surface and the fourth sidewall;
The second fin field effect transistor comprises:
A second drain connected to a second source and the first drain ;
A fifth end and a sixth end facing the fifth end; a fifth side wall; a sixth side wall parallel to the fifth side wall; and a third upper surface; and provided on the insulating layer. A third semiconductor single crystal fin, wherein the fifth end is in contact with the second source, the sixth end is in contact with the second drain, and the fifth sidewall and the sixth sidewall are in a crystal plane; A third semiconductor single crystal fin aligned with {110};
A second gate dielectric provided on the fifth sidewall, the third upper surface and the sixth sidewall of the third semiconductor single crystal fin;
A second conductive gate provided on the second gate dielectric and covering the fifth sidewall, the third upper surface and the sixth sidewall of the third semiconductor single crystal fin;
An integrated circuit comprising means for applying a voltage to the first conductive gate and the second conductive gate.

The first and second sidewalls of the first semiconductor single crystal fin are aligned with the crystal plane {110} instead of being aligned with the crystal plane {100}, and the second semiconductor The third side wall and the fourth side wall of the single crystal fin are rotated by a non-zero angle θ from zero degrees to 45 degrees from the crystal plane {100} toward the crystal plane {110}. Instead of being aligned, the crystal plane {110} is aligned to a plane rotated by a non-zero angle θ from zero degrees to 45 degrees from the crystal plane {100}. The 5th side wall and the 6th side wall of 3 semiconductor single crystal fins are aligned with the crystal plane {100} instead of being aligned with the crystal plane {110}. Integrated circuit.

The first source and the first drain are doped N-type, and the first semiconductor single crystal fin and the second semiconductor single crystal fin are P-doped single crystal silicon, N-doped single crystal silicon, or intrinsic single crystal. Silicon, the second source and the second drain are doped P-type, and the third semiconductor single crystal fin is N-doped single crystal silicon, P-doped single crystal silicon, or intrinsic single crystal silicon, The integrated circuit according to claim 5.

The first source and the first drain are doped P-type, and the first semiconductor single crystal fin and the second semiconductor single crystal fin are N-doped single crystal silicon, P-doped single crystal silicon, or intrinsic single crystal. Silicon, the second source and the second drain are doped N-type, and the third semiconductor single crystal fin is P-doped single crystal silicon, N-doped single crystal silicon, or intrinsic single crystal silicon, The integrated circuit according to claim 6.

The output of the input transistor is connected to the first conductive gate, the second conductive gate, the first drain and the second drain, the second source is connected to the voltage source VDD, and the first source is The integrated circuit according to claim 5, wherein the integrated circuit is connected to a reference voltage source VSS, and an output of the input transistor is connected to an input and an output of an inverter.

A source and a drain;
A first end and a second end opposite to the first end, a first side wall, a second side wall parallel to the first side wall, and a first upper surface and provided on the insulating layer. 1 semiconductor single crystal fin, wherein the first end is in contact with the source, the second end is in contact with the drain, and the first side wall and the second side wall are aligned with a crystal plane {100}. A first semiconductor single crystal fin being formed;
A third end and a fourth end facing the third end; a third side wall; a fourth side wall parallel to the third side wall; and a second upper surface; and provided on the insulating layer. A second semiconductor single crystal fin, wherein the third end is in contact with the source, the fourth end is in contact with the drain, and the third and fourth sidewalls are on the crystal plane {100}. Second semiconductor single crystal fins aligned,
The first sidewall of the first semiconductor single crystal fin, the first upper surface, and the second sidewall, and the third sidewall, the second upper surface, and the fourth sidewall of the second semiconductor single crystal fin. A gate dielectric provided above;
A gate dielectric is provided on the gate dielectric to cover the first sidewall of the first semiconductor single crystal fin, the first upper surface and the second sidewall, and the third sidewall of the second semiconductor single crystal fin. A first conductive gate;
Wherein provided on the gate dielectric, and a second semiconductor and the fourth second conductive gate that sidewalls and not covering from said first conductive gate being insulated monocrystalline fins, fin field effect transistor .

The first side wall and the second side wall of the first semiconductor single crystal fin are aligned with a crystal plane {110} instead of being aligned with the crystal plane {100}, and the second semiconductor single crystal fin is aligned. 11. The fin field effect according to claim 10, wherein the third side wall and the fourth side wall of the crystal fin are aligned with the crystal plane {110} instead of being aligned with the crystal plane {100}. Transistor.

The source and the drain are doped N-type, and the first semiconductor single crystal fin and the second semiconductor single crystal fin are P-doped single crystal silicon, N-doped single crystal silicon, or intrinsic single crystal silicon. The fin field effect transistor according to claim 10.

The source and the drain are doped P-type, and the first semiconductor single crystal fin and the second semiconductor single crystal fin are N-doped single crystal silicon, P-doped single crystal silicon, or intrinsic single crystal silicon. The fin field effect transistor according to claim 11.