JP4381666B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4381666B2 JP4381666B2 JP2002263772A JP2002263772A JP4381666B2 JP 4381666 B2 JP4381666 B2 JP 4381666B2 JP 2002263772 A JP2002263772 A JP 2002263772A JP 2002263772 A JP2002263772 A JP 2002263772A JP 4381666 B2 JP4381666 B2 JP 4381666B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- substrate
- sapphire substrate
- layer
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 109
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000000758 substrate Substances 0.000 claims description 149
- 229910052594 sapphire Inorganic materials 0.000 claims description 48
- 239000010980 sapphire Substances 0.000 claims description 48
- 238000000034 method Methods 0.000 claims description 20
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 16
- 229910003460 diamond Inorganic materials 0.000 claims description 12
- 239000010432 diamond Substances 0.000 claims description 12
- 238000005498 polishing Methods 0.000 claims description 12
- 238000003486 chemical etching Methods 0.000 claims description 4
- 238000010849 ion bombardment Methods 0.000 claims description 4
- 230000001678 irradiating effect Effects 0.000 claims description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000010884 ion-beam technique Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
Images
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、サファイア基板上に形成されたＧａＮ系半導体素子の熱抵抗の低減を図る技術に関するものである。
【０００２】
【従来の技術】
ワイドギャップ材料のＧａＮ系半導体は、高電流密度・高出力化を図る上で、熱伝導性に優れたＳｉＣ基板上に形成されたＧａＮ系半導体素子を用いてきた。また、サファイア基板に形成されたＧａＮ系半導体素子は、図５に示すように、構成されていた。図５において、３１はサファイア基板、３２は低温ＧａＮバッファ層、３３はアンドープＧａＮ層、３４はＡｌ0.25Ｇａ0.75Ｎ層、３５はソース、ドレイン電極、３６はゲート電極である。サファイア基板３１の熱伝導率はＳｉＣに比べて１桁程度悪いので、サファイア基板３１の薄層化により高電流密度・高出力化を図っていた（参考、非特許文献１）。
【０００３】
【非特許文献１】
安藤裕二、他５名、「薄層化サファイア基板上の１１０Ｗ出力ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴ」、電子情報通信学会技術研究報告、（社）電子通信学会、２００２年１月９日発行、Ｖｏｌ．１０１，Ｎｏ．５４９、ｐ．７−１２。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＳｉＣ基板上に形成されたＧａＮ系半導体素子は、ＳｉＣ基板自体の口径が２インチ程度であり、その大口径化に問題を抱えているために、量産化によるコストダウンは難しい。
【０００５】
一方、サファイア基板は口径が８インチまで商品化されており、サファイア基板上に形成されたＧａＮ系半導体素子の量産化によるコストダウンはＳｉＣ基板に比べて容易である。しかし、サファイア基板は熱伝導率が悪いためにサファイア基板の薄層化による熱抵抗の低減を図っているものの、研磨後のハンドリングの問題もあり、熱抵抗を十分に低減できるほどの薄層化が実現されていない。
【０００６】
本発明の目的は、このような従来技術を解決し、サファイア基板に形成されたＧａＮ系半導体素子の熱抵抗の低減を図り、高電流密度・高出力化の実現と基板の大口径化による量産効果により低価格を可能とする半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１にかかる発明は、（１）サファイア基板上に少なくともＧａＮ層を含む複数の半導体層を形成し、該複数の半導体層上に第１の半導体基板を接合する工程と、（２）前記サファイア基板を平面研磨法により薄膜化する工程と、（３）平面研磨された前記サファイア基板上に第２の半導体基板を接合する工程と、（４）前記第１の半導体基板を平面研磨法により薄膜化した後、化学的なエッチングにより選択的に除去する工程と、（５）前記複数の半導体層上に半導体素子を形成する工程と、を含むことを特徴とする半導体装置の製造方法とした。
【０００８】
請求項２にかかる発明は、（１）サファイア基板上に少なくともＧａＮ層を含む複数の半導体層を形成し、該複数の半導体層上に第１の半導体基板を接合する工程と、（２）前記サファイア基板側からレーザ光を照射して前記複数の半導体層から該サファイア基板を剥離する工程と、（３）前記サファイア基板の剥離により大気中に露出した前記複数の半導体層上に第２の半導体基板を接合する工程と、（４）前記第１の半導体基板を平面研磨法により薄膜化した後、化学的なエッチングにより選択的に除去する工程と、（５）前記複数の半導体層上に半導体素子を形成する工程と、を含むことを特徴とする半導体装置の製造方法とした。
【０００９】
請求項３にかかる発明は、請求項１又は２に記載の半導体装置の製造方法において、前記第１の半導体基板はＧａＡｓまたはＩｎＰ基板であり、前記第２の半導体基板はＳｉ、ダイアモンドまたはＡｌＮ基板であることを特徴とする半導体装置の製造方法とした。
【００１０】
請求項４にかかる発明は、請求項１記載の半導体装置の製造方法において、前記第（１）の工程は、前記第１の半導体基板および前記半導体層の表面を、前記第（３）の工程は、前記第２の半導体基板および平面研磨された前記サファイア基板の表面を、それぞれ高真空中でのイオン衝撃により活性化し、室温若しくは加熱した状態で活性な表面を相手側に接触させることにより半導体接合を行うことを特徴とする半導体装置の製造方法とした。
請求項５にかかる発明は、請求項２記載の半導体装置の製造方法において、前記第（１）の工程は、前記第１の半導体基板および前記半導体層の表面を、前記第（３）の工程は、前記第２の半導体基板および大気中に露出した前記半導体層の表面を、それぞれ高真空中でのイオン衝撃により活性化し、室温若しくは加熱した状態で活性な表面を相手側に接触させることにより半導体接合を行うことを特徴とする半導体装置の製造方法とした。
【００１１】
【発明の実施の形態】
［実施形態１］
図１は実施形態１のサファイア基板上ＧａＮ系半導体素子の断面図、図２はその半導体素子の製造方法の説明図である。まず、厚み３３０μｍのサファイア基板（０００１）１１の上に、例えばＭＯＣＶＤ等により、低温（ＬＴ）ＧａＮバッファ層１２を堆積後、アンドープのＧａＮ層１３を２．５μｍ堆積し、更に不純物濃度５×１０18ｃｍ-3のＡｌ0.25Ｇａ0.75Ｎ（１５ｎｍ厚）がアンドープＡｌ0.25Ｇａ0.75Ｎ（５ｎｍ厚）にはさまれた層１４（計２５ｎｍ厚）を堆積した半導体基板を用意する（図２(a)）。ここで、表面の粗さは１ｎｍ以下とする必要がある。
【００１２】
次に、層１４の半導体表面に高真空中にてＡｒイオンビームを照射し、表面に形成された自然酸化膜を除去して表面を活性化させ（図２(b)）、同様な方法で表面を活性化させた厚み３５０μｍのＧａＡｓ基板（００１）１５を室温若しくは４００℃以下まで加熱して直接接合する（図２(c)）。この例ではＧａＡｓ基板１５を用いたが、ＩｎＰ基板を用いてもよい。
【００１３】
次に、サファイア基板１１の裏面を、ダイアモンドパウダーを用いた平面研磨法により５０μｍ厚以下まで鏡面研磨を行う（図２(d)）。
【００１４】
次に、研磨後のサファイア基板１１の裏面を高真空中にてＡｒイオンビームの照射によって活性化させ、同様に表面を活性化させたＳｉ基板１６を室温若しくは４００℃以下まで加熱して接合する（図２(e)）。この例では、Ｓｉ基板１６を用いたが、その他にも熱伝導率のよいダイアモンド基板やＡｌＮ基板を用いてもよい。
【００１５】
次に、ＧａＡｓ基板１５を平面研磨法により１０μｍ厚まで研磨した後、硫酸系のエッチャントを用いてＧａＡｓ基板１５のみを選択エッチング除去し、層１４のアンドープのＡｌ0.25Ｇａ0.75Ｎ層を露出させる（図２(f)）。
【００１６】
その後、Ａｌ0.25Ｇａ0.75Ｎ層１４上に、リフトオフ法によりＴｉ／Ａｌを１５０／２０００Å厚形成した後、６００℃、３０秒でＲＴＡを行い、ソース、ドレイン電極を形成する（図２(g)）。
【００１７】
次に、素子の活性領域上をフォトレジストでパターニング後、Ｃｌ2系ガスを用いたＩＣＰドライエッチング法により素子分離を行う（図２(h)）。
【００１８】
その後、リフトオフ法によりＮｉ／Ａｕを２００／２０００Å厚形成して層１４のアンドープのＡｌ0.25Ｇａ0.75Ｎ層にショットキー接触させ、ゲート電極１８を形成する（図２(i)）。
【００１９】
最後に、ダイシングをしてＧａＮ系の半導体素子（この例ではＨＦＥＴ）が完成する（図２(j)）。
【００２０】
このように実施形態１では、サファイア基板１１を薄膜化し、その裏面に熱伝導率の良好なＳｉ基板１６、ダイアモンド基板、ＡｌＮ基板等（第２の半導体基板）を接合するので、基板全体の熱伝導率を向上させることができ、高電流密度・高出力化を実現できる。ＧａＡｓ基板１５、ＩｎＰ基板（第１の半導体基板）は、サファイア基板１１の薄層化の後に、Ｓｉ基板、ダイアモンド基板、ＡｌＮ基板（第２の半導体基板）を接合する際の支持基板として機能する。ＧａＡｓ基板、ＩｎＰ基板（第１の半導体基板）は、ＧａＮ系の半導体材料、サファイア基板、Ｓｉ基板、ダイアモンド基板、ＡｌＮ基板等に対して選択的に、且つ容易にエッチング除去される。また、ＧａＮ系半導体層のエピタキシャル成長用基板として使用されているサファイア基板は、大口径化が容易であるので、量産効果により低価格を実現することができる。
【００２１】
［実施形態２］
図３は実施形態２のＧａＮ系半導体素子の断面図、図４はその半導体素子の製造方法の説明図である。まず、厚み３３０μｍのサファイア基板（０００１）２１の上に、例えばＭＯＣＶＤ等により、低温（ＬＴ）ＧａＮバッファ層２２を堆積後、アンドープのＧａＮ層２３を２．５μｍ厚堆積し、さらに不純物濃度５×１０18ｃｍ-3のＡｌ0.25Ｇａ0.75Ｎ（１５ｎｍ厚）がアンドープＡｌ0.25Ｇａ0.75Ｎ（５ｎｍ厚）にはさまれた層２４（計２５ｎｍ厚）を堆積した半導体基板を用意する（図４(a)）。ここで、表面の粗さは１ｎｍ以下とする必要がある。
【００２２】
次に、層２４の半導体表面を高真空中にてＡｒイオンビームを照射し、表面に形成された自然酸化膜を除去して表面を活性化させ（図４(b)）、同様な方法で表面を活性化させた厚み３５０μｍのＧａＡｓ基板（００１）２５を室温若しくは４００℃以下まで加熱して直接接合する（図４(c)）。前例と同様、ここではＧａＡｓ基板２５を用いたが、ＩｎＰ基板を用いてもよい。
【００２３】
次に、ビーム径７ｍｍ，波長３５５ｎｍのＹＡＧレーザーをサファイア基板２１側から照射してサファイア基板２１を剥離する（Jpn Ｊ．Ａppl.Phys.Vol.38 L217 1999）（図２(d)）。
【００２４】
次に、剥離後のＧａＮ層２３の表面を高真空中にて水素プラズマ処理によって活性化させ、同様に表面を活性化させたＳｉ基板２６を室温若しくは４００℃以下まで加熱して接合する（図２(e)）。前例と同様、ここではＳｉ基板２６を用いたが、その他にも熱伝導率のよいダイアモンド基板やＡｌＮ基板を用いてもよい。
【００２５】
次に、ＧａＡｓ基板２５を平面研磨法により１０μｍまで研磨した後、硫酸系のエッチャントを用いてＧａＡｓのみを選択エッチング除去し、層２４のアンドープのＡｌ0.25Ｇａ0.75Ｎ層を露出させる（図４(f)）。
【００２６】
その後は、実施形態１と同様の作製方法により半導体素子（ＨＦＥＴ）が完成する（図４(g)〜(j)）。
【００２７】
このように実施形態２では、サファイア基板２１を除去しこれに代えて熱伝導率の良好なＳｉ基板２６、ダイアモンド基板、ＡｌＮ基板等（第２の半導体基板）を接合するので、基板全体の熱伝導率を向上させることができ、高電流密度・高出力化を実現できる。ＧａＡｓ基板２５、ＩｎＰ基板（第１の半導体基板）は、サファイア基板２１のエッチング除去後に、Ｓｉ基板、ダイアモンド基板、ＡｌＮ基板（第２の半導体基板）を接合する際の支持基板として機能する。ＧａＡｓ基板、ＩｎＰ基板（第１の半導体基板）は、ＧａＮ系の半導体材料、サファイア基板、Ｓｉ基板、ダイアモンド基板、ＡｌＮ基板等に対して選択的に、且つ容易にエッチング除去される。また、ＧａＮ系半導体層のエピタキシャル成長用基板として使用されているサファイア基板は、大口径化が容易であるので、量産効果により低価格を実現することができる。
【００２８】
【発明の効果】
以上説明したように、本発明のＧａＮ系半導体素子は、サファイア基板を薄層化してそこに熱伝導率の良好なＳｉ基板、ダイアモンド基板、ＡｌＮ基板等の第２の半導体基板を接合し、あるいはサファイア基板を除去してこれに代えて同様の第２の半導体基板を接合するので、基板全体の熱伝導率を向上させることができ、熱抵抗を従来よりも大幅に低減することができ、高電流密度・高出力化を実現できる。また、サファイア基板の大口径化による量産効果により、低価格を可能とする半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】 実施形態１のＧａＮ系半導体素子の断面図である。
【図２】 図１の半導体素子の製造方法を説明する図である。
【図３】 実施形態２のＧａＮ系半導体素子の断面図である。
【図４】 図２の半導体素子の製造方法を説明する図である。
【図５】 従来のＧａＮ系半導体素子の断面図である。
【符号の説明】
１１：サファイア基板、１２：低温ＧａＮ層、１３：アンドープＧａＮ層、１４：Ａｌ0.25Ｇａ0.75Ｎ層、１５：ＧａＡｓ基板、１６：Ｓｉ基板、１７：ソース、ドレイン電極、１８：ゲート電極
２１：サファイア基板、２２：低温ＧａＮ層、２３：アンドープＧａＮ層、２４：Ａｌ0.25Ｇａ0.75Ｎ層、２５：ＧａＡｓ基板、２６：Ｓｉ基板、２７：ソース、ドレイン電極、２８：ゲート電極
３１：サファイア基板、３２：低温ＧａＮ層、３３：アンドープＧａＮ層、３４：Ａｌ0.25Ｇａ0.75Ｎ層、３５：ソース、ドレイン電極、３６：ゲート電極
【発明の属する技術分野】
本発明は、サファイア基板上に形成されたＧａＮ系半導体素子の熱抵抗の低減を図る技術に関するものである。
【０００２】
【従来の技術】
ワイドギャップ材料のＧａＮ系半導体は、高電流密度・高出力化を図る上で、熱伝導性に優れたＳｉＣ基板上に形成されたＧａＮ系半導体素子を用いてきた。また、サファイア基板に形成されたＧａＮ系半導体素子は、図５に示すように、構成されていた。図５において、３１はサファイア基板、３２は低温ＧａＮバッファ層、３３はアンドープＧａＮ層、３４はＡｌ0.25Ｇａ0.75Ｎ層、３５はソース、ドレイン電極、３６はゲート電極である。サファイア基板３１の熱伝導率はＳｉＣに比べて１桁程度悪いので、サファイア基板３１の薄層化により高電流密度・高出力化を図っていた（参考、非特許文献１）。
【０００３】
【非特許文献１】
安藤裕二、他５名、「薄層化サファイア基板上の１１０Ｗ出力ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴ」、電子情報通信学会技術研究報告、（社）電子通信学会、２００２年１月９日発行、Ｖｏｌ．１０１，Ｎｏ．５４９、ｐ．７−１２。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＳｉＣ基板上に形成されたＧａＮ系半導体素子は、ＳｉＣ基板自体の口径が２インチ程度であり、その大口径化に問題を抱えているために、量産化によるコストダウンは難しい。
【０００５】
一方、サファイア基板は口径が８インチまで商品化されており、サファイア基板上に形成されたＧａＮ系半導体素子の量産化によるコストダウンはＳｉＣ基板に比べて容易である。しかし、サファイア基板は熱伝導率が悪いためにサファイア基板の薄層化による熱抵抗の低減を図っているものの、研磨後のハンドリングの問題もあり、熱抵抗を十分に低減できるほどの薄層化が実現されていない。
【０００６】
本発明の目的は、このような従来技術を解決し、サファイア基板に形成されたＧａＮ系半導体素子の熱抵抗の低減を図り、高電流密度・高出力化の実現と基板の大口径化による量産効果により低価格を可能とする半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１にかかる発明は、（１）サファイア基板上に少なくともＧａＮ層を含む複数の半導体層を形成し、該複数の半導体層上に第１の半導体基板を接合する工程と、（２）前記サファイア基板を平面研磨法により薄膜化する工程と、（３）平面研磨された前記サファイア基板上に第２の半導体基板を接合する工程と、（４）前記第１の半導体基板を平面研磨法により薄膜化した後、化学的なエッチングにより選択的に除去する工程と、（５）前記複数の半導体層上に半導体素子を形成する工程と、を含むことを特徴とする半導体装置の製造方法とした。
【０００８】
請求項２にかかる発明は、（１）サファイア基板上に少なくともＧａＮ層を含む複数の半導体層を形成し、該複数の半導体層上に第１の半導体基板を接合する工程と、（２）前記サファイア基板側からレーザ光を照射して前記複数の半導体層から該サファイア基板を剥離する工程と、（３）前記サファイア基板の剥離により大気中に露出した前記複数の半導体層上に第２の半導体基板を接合する工程と、（４）前記第１の半導体基板を平面研磨法により薄膜化した後、化学的なエッチングにより選択的に除去する工程と、（５）前記複数の半導体層上に半導体素子を形成する工程と、を含むことを特徴とする半導体装置の製造方法とした。
【０００９】
請求項３にかかる発明は、請求項１又は２に記載の半導体装置の製造方法において、前記第１の半導体基板はＧａＡｓまたはＩｎＰ基板であり、前記第２の半導体基板はＳｉ、ダイアモンドまたはＡｌＮ基板であることを特徴とする半導体装置の製造方法とした。
【００１０】
請求項４にかかる発明は、請求項１記載の半導体装置の製造方法において、前記第（１）の工程は、前記第１の半導体基板および前記半導体層の表面を、前記第（３）の工程は、前記第２の半導体基板および平面研磨された前記サファイア基板の表面を、それぞれ高真空中でのイオン衝撃により活性化し、室温若しくは加熱した状態で活性な表面を相手側に接触させることにより半導体接合を行うことを特徴とする半導体装置の製造方法とした。
請求項５にかかる発明は、請求項２記載の半導体装置の製造方法において、前記第（１）の工程は、前記第１の半導体基板および前記半導体層の表面を、前記第（３）の工程は、前記第２の半導体基板および大気中に露出した前記半導体層の表面を、それぞれ高真空中でのイオン衝撃により活性化し、室温若しくは加熱した状態で活性な表面を相手側に接触させることにより半導体接合を行うことを特徴とする半導体装置の製造方法とした。
【００１１】
【発明の実施の形態】
［実施形態１］
図１は実施形態１のサファイア基板上ＧａＮ系半導体素子の断面図、図２はその半導体素子の製造方法の説明図である。まず、厚み３３０μｍのサファイア基板（０００１）１１の上に、例えばＭＯＣＶＤ等により、低温（ＬＴ）ＧａＮバッファ層１２を堆積後、アンドープのＧａＮ層１３を２．５μｍ堆積し、更に不純物濃度５×１０18ｃｍ-3のＡｌ0.25Ｇａ0.75Ｎ（１５ｎｍ厚）がアンドープＡｌ0.25Ｇａ0.75Ｎ（５ｎｍ厚）にはさまれた層１４（計２５ｎｍ厚）を堆積した半導体基板を用意する（図２(a)）。ここで、表面の粗さは１ｎｍ以下とする必要がある。
【００１２】
次に、層１４の半導体表面に高真空中にてＡｒイオンビームを照射し、表面に形成された自然酸化膜を除去して表面を活性化させ（図２(b)）、同様な方法で表面を活性化させた厚み３５０μｍのＧａＡｓ基板（００１）１５を室温若しくは４００℃以下まで加熱して直接接合する（図２(c)）。この例ではＧａＡｓ基板１５を用いたが、ＩｎＰ基板を用いてもよい。
【００１３】
次に、サファイア基板１１の裏面を、ダイアモンドパウダーを用いた平面研磨法により５０μｍ厚以下まで鏡面研磨を行う（図２(d)）。
【００１４】
次に、研磨後のサファイア基板１１の裏面を高真空中にてＡｒイオンビームの照射によって活性化させ、同様に表面を活性化させたＳｉ基板１６を室温若しくは４００℃以下まで加熱して接合する（図２(e)）。この例では、Ｓｉ基板１６を用いたが、その他にも熱伝導率のよいダイアモンド基板やＡｌＮ基板を用いてもよい。
【００１５】
次に、ＧａＡｓ基板１５を平面研磨法により１０μｍ厚まで研磨した後、硫酸系のエッチャントを用いてＧａＡｓ基板１５のみを選択エッチング除去し、層１４のアンドープのＡｌ0.25Ｇａ0.75Ｎ層を露出させる（図２(f)）。
【００１６】
その後、Ａｌ0.25Ｇａ0.75Ｎ層１４上に、リフトオフ法によりＴｉ／Ａｌを１５０／２０００Å厚形成した後、６００℃、３０秒でＲＴＡを行い、ソース、ドレイン電極を形成する（図２(g)）。
【００１７】
次に、素子の活性領域上をフォトレジストでパターニング後、Ｃｌ2系ガスを用いたＩＣＰドライエッチング法により素子分離を行う（図２(h)）。
【００１８】
その後、リフトオフ法によりＮｉ／Ａｕを２００／２０００Å厚形成して層１４のアンドープのＡｌ0.25Ｇａ0.75Ｎ層にショットキー接触させ、ゲート電極１８を形成する（図２(i)）。
【００１９】
最後に、ダイシングをしてＧａＮ系の半導体素子（この例ではＨＦＥＴ）が完成する（図２(j)）。
【００２０】
このように実施形態１では、サファイア基板１１を薄膜化し、その裏面に熱伝導率の良好なＳｉ基板１６、ダイアモンド基板、ＡｌＮ基板等（第２の半導体基板）を接合するので、基板全体の熱伝導率を向上させることができ、高電流密度・高出力化を実現できる。ＧａＡｓ基板１５、ＩｎＰ基板（第１の半導体基板）は、サファイア基板１１の薄層化の後に、Ｓｉ基板、ダイアモンド基板、ＡｌＮ基板（第２の半導体基板）を接合する際の支持基板として機能する。ＧａＡｓ基板、ＩｎＰ基板（第１の半導体基板）は、ＧａＮ系の半導体材料、サファイア基板、Ｓｉ基板、ダイアモンド基板、ＡｌＮ基板等に対して選択的に、且つ容易にエッチング除去される。また、ＧａＮ系半導体層のエピタキシャル成長用基板として使用されているサファイア基板は、大口径化が容易であるので、量産効果により低価格を実現することができる。
【００２１】
［実施形態２］
図３は実施形態２のＧａＮ系半導体素子の断面図、図４はその半導体素子の製造方法の説明図である。まず、厚み３３０μｍのサファイア基板（０００１）２１の上に、例えばＭＯＣＶＤ等により、低温（ＬＴ）ＧａＮバッファ層２２を堆積後、アンドープのＧａＮ層２３を２．５μｍ厚堆積し、さらに不純物濃度５×１０18ｃｍ-3のＡｌ0.25Ｇａ0.75Ｎ（１５ｎｍ厚）がアンドープＡｌ0.25Ｇａ0.75Ｎ（５ｎｍ厚）にはさまれた層２４（計２５ｎｍ厚）を堆積した半導体基板を用意する（図４(a)）。ここで、表面の粗さは１ｎｍ以下とする必要がある。
【００２２】
次に、層２４の半導体表面を高真空中にてＡｒイオンビームを照射し、表面に形成された自然酸化膜を除去して表面を活性化させ（図４(b)）、同様な方法で表面を活性化させた厚み３５０μｍのＧａＡｓ基板（００１）２５を室温若しくは４００℃以下まで加熱して直接接合する（図４(c)）。前例と同様、ここではＧａＡｓ基板２５を用いたが、ＩｎＰ基板を用いてもよい。
【００２３】
次に、ビーム径７ｍｍ，波長３５５ｎｍのＹＡＧレーザーをサファイア基板２１側から照射してサファイア基板２１を剥離する（Jpn Ｊ．Ａppl.Phys.Vol.38 L217 1999）（図２(d)）。
【００２４】
次に、剥離後のＧａＮ層２３の表面を高真空中にて水素プラズマ処理によって活性化させ、同様に表面を活性化させたＳｉ基板２６を室温若しくは４００℃以下まで加熱して接合する（図２(e)）。前例と同様、ここではＳｉ基板２６を用いたが、その他にも熱伝導率のよいダイアモンド基板やＡｌＮ基板を用いてもよい。
【００２５】
次に、ＧａＡｓ基板２５を平面研磨法により１０μｍまで研磨した後、硫酸系のエッチャントを用いてＧａＡｓのみを選択エッチング除去し、層２４のアンドープのＡｌ0.25Ｇａ0.75Ｎ層を露出させる（図４(f)）。
【００２６】
その後は、実施形態１と同様の作製方法により半導体素子（ＨＦＥＴ）が完成する（図４(g)〜(j)）。
【００２７】
このように実施形態２では、サファイア基板２１を除去しこれに代えて熱伝導率の良好なＳｉ基板２６、ダイアモンド基板、ＡｌＮ基板等（第２の半導体基板）を接合するので、基板全体の熱伝導率を向上させることができ、高電流密度・高出力化を実現できる。ＧａＡｓ基板２５、ＩｎＰ基板（第１の半導体基板）は、サファイア基板２１のエッチング除去後に、Ｓｉ基板、ダイアモンド基板、ＡｌＮ基板（第２の半導体基板）を接合する際の支持基板として機能する。ＧａＡｓ基板、ＩｎＰ基板（第１の半導体基板）は、ＧａＮ系の半導体材料、サファイア基板、Ｓｉ基板、ダイアモンド基板、ＡｌＮ基板等に対して選択的に、且つ容易にエッチング除去される。また、ＧａＮ系半導体層のエピタキシャル成長用基板として使用されているサファイア基板は、大口径化が容易であるので、量産効果により低価格を実現することができる。
【００２８】
【発明の効果】
以上説明したように、本発明のＧａＮ系半導体素子は、サファイア基板を薄層化してそこに熱伝導率の良好なＳｉ基板、ダイアモンド基板、ＡｌＮ基板等の第２の半導体基板を接合し、あるいはサファイア基板を除去してこれに代えて同様の第２の半導体基板を接合するので、基板全体の熱伝導率を向上させることができ、熱抵抗を従来よりも大幅に低減することができ、高電流密度・高出力化を実現できる。また、サファイア基板の大口径化による量産効果により、低価格を可能とする半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】 実施形態１のＧａＮ系半導体素子の断面図である。
【図２】 図１の半導体素子の製造方法を説明する図である。
【図３】 実施形態２のＧａＮ系半導体素子の断面図である。
【図４】 図２の半導体素子の製造方法を説明する図である。
【図５】 従来のＧａＮ系半導体素子の断面図である。
【符号の説明】
１１：サファイア基板、１２：低温ＧａＮ層、１３：アンドープＧａＮ層、１４：Ａｌ0.25Ｇａ0.75Ｎ層、１５：ＧａＡｓ基板、１６：Ｓｉ基板、１７：ソース、ドレイン電極、１８：ゲート電極
２１：サファイア基板、２２：低温ＧａＮ層、２３：アンドープＧａＮ層、２４：Ａｌ0.25Ｇａ0.75Ｎ層、２５：ＧａＡｓ基板、２６：Ｓｉ基板、２７：ソース、ドレイン電極、２８：ゲート電極
３１：サファイア基板、３２：低温ＧａＮ層、３３：アンドープＧａＮ層、３４：Ａｌ0.25Ｇａ0.75Ｎ層、３５：ソース、ドレイン電極、３６：ゲート電極
Claims (5)
- （１）サファイア基板上に少なくともＧａＮ層を含む複数の半導体層を形成し、該複数の半導体層上に第１の半導体基板を接合する工程と、
（２）前記サファイア基板を平面研磨法により薄膜化する工程と、
（３）平面研磨された前記サファイア基板上に第２の半導体基板を接合する工程と、
（４）前記第１の半導体基板を平面研磨法により薄膜化した後、化学的なエッチングにより選択的に除去する工程と、
（５）前記複数の半導体層上に半導体素子を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - （１）サファイア基板上に少なくともＧａＮ層を含む複数の半導体層を形成し、該複数の半導体層上に第１の半導体基板を接合する工程と、
（２）前記サファイア基板側からレーザ光を照射して前記複数の半導体層から該サファイア基板を剥離する工程と、
（３）前記サファイア基板の剥離により大気中に露出した前記複数の半導体層上に第２の半導体基板を接合する工程と、
（４）前記第１の半導体基板を平面研磨法により薄膜化した後、化学的なエッチングにより選択的に除去する工程と、
（５）前記複数の半導体層上に半導体素子を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第１の半導体基板はＧａＡｓまたはＩｎＰ基板であり、前記第２の半導体基板はＳｉ、ダイアモンドまたはＡｌＮ基板であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記第（１）の工程は、前記第１の半導体基板および前記半導体層の表面を、前記第（３）の工程は、前記第２の半導体基板および平面研磨された前記サファイア基板の表面を、それぞれ高真空中でのイオン衝撃により活性化し、室温若しくは加熱した状態で活性な表面を相手側に接触させることにより半導体接合を行うことを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第（１）の工程は、前記第１の半導体基板および前記半導体層の表面を、前記第（３）の工程は、前記第２の半導体基板および大気中に露出した前記半導体層の表面を、それぞれ高真空中でのイオン衝撃により活性化し、室温若しくは加熱した状態で活性な表面を相手側に接触させることにより半導体接合を行うことを特徴とする請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002263772A JP4381666B2 (ja) | 2002-09-10 | 2002-09-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002263772A JP4381666B2 (ja) | 2002-09-10 | 2002-09-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004103833A JP2004103833A (ja) | 2004-04-02 |
| JP4381666B2 true JP4381666B2 (ja) | 2009-12-09 |
Family
ID=32263400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002263772A Expired - Fee Related JP4381666B2 (ja) | 2002-09-10 | 2002-09-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4381666B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4225510B2 (ja) | 2005-07-06 | 2009-02-18 | 昭和電工株式会社 | 化合物半導体発光ダイオードおよびその製造方法 |
| JP2007332012A (ja) * | 2006-06-19 | 2007-12-27 | Hitachi Cable Ltd | 半導体ウェハの製造方法 |
| US7989261B2 (en) * | 2008-12-22 | 2011-08-02 | Raytheon Company | Fabricating a gallium nitride device with a diamond layer |
| KR101984698B1 (ko) | 2012-01-11 | 2019-05-31 | 삼성전자주식회사 | 기판 구조체, 이로부터 제조된 반도체소자 및 그 제조방법 |
| CN106784073A (zh) * | 2016-12-29 | 2017-05-31 | 苏州爱彼光电材料有限公司 | 电光器件 |
| CN106601840A (zh) * | 2016-12-30 | 2017-04-26 | 苏州爱彼光电材料有限公司 | 光电器件 |
-
2002
- 2002-09-10 JP JP2002263772A patent/JP4381666B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004103833A (ja) | 2004-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110085518B (zh) | 一种选择性电化学方法剥离的可转移GaN薄膜及其器件的制备方法 | |
| CN109037066B (zh) | 半导体器件及其制造方法 | |
| CN106504988A (zh) | 一种金刚石热沉衬底GaN HEMTs制备方法 | |
| CN109860049A (zh) | 一种金刚石基氮化镓高电子迁移率晶体管异质集成方法 | |
| JP7052503B2 (ja) | トランジスタの製造方法 | |
| JP2019153603A (ja) | 半導体基板及びその製造方法 | |
| JP2012142595A (ja) | キャップ層および埋込みゲートを有する窒化物ベースのトランジスタを作製する方法 | |
| JP7433370B2 (ja) | 複合基板及びその作製方法、半導体デバイス、並びに電子機器 | |
| CN107731903A (zh) | 基于SOI结构金刚石复合衬底的GaN高电子迁移率器件及制备方法 | |
| CN108538723A (zh) | 基于金刚石的氮面极性氮化镓器件及其制造方法 | |
| CN108878511A (zh) | 基于金刚石的镓面极性氮化镓器件制造方法 | |
| CN111223929A (zh) | 具有金刚石微流道的GaN半导体结构、器件及制备方法 | |
| CN113628963A (zh) | Ⅲ族氮化物增强型hemt器件及其制造方法 | |
| CN118471808A (zh) | 一种金刚石基氮化镓hemt器件的制备方法 | |
| JP4381666B2 (ja) | 半導体装置の製造方法 | |
| CN112530803B (zh) | GaN基HEMT器件的制备方法 | |
| JP5297806B2 (ja) | Ｉｉｉ族窒化物半導体素子の製造 | |
| JP4336071B2 (ja) | 放熱性に優れた半導体装置 | |
| JP6348451B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| CN115295515A (zh) | 半导体器件的制作方法及半导体器件 | |
| CN115863400B (zh) | 一种高导热GaN基HEMT器件及其制备方法 | |
| CN109037065A (zh) | 半导体器件及其制造方法 | |
| JP2010087376A (ja) | 半導体積層体を含む半導体装置の製造方法 | |
| CN109273526B (zh) | 一种高性能晶体管及其制造方法 | |
| CN112885723A (zh) | 一种GaN器件及其生成方法、SiC衬底的剥离方法及其剥离装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050801 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071101 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090701 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090803 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090909 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090916 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151002 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |