JP4389959B2 - 固体撮像装置、固体撮像装置の信号処理方法および撮像装置 - Google Patents

Description

本発明は、固体撮像装置、固体撮像装置の信号処理方法および撮像装置に関する。

図３１に、固体撮像装置の単位画素１００の構成の一例を示す。本例のように、光電変換素子１０１で光電変換された信号電荷を転送する転送トランジスタ１０２を有する単位画素１００では、画素の浮遊拡散容量（ＦＤ；Floating Diffusion）１０６に転送できる最大蓄積電荷量Ｑfd.maxを、受光部である光電変換素子１０１の最大蓄積電荷量Ｑpd.maxよりも十分に大きくすることで、光電変換素子１０１での電荷残留をなくし完全転送を実現している。

このようにして、光電変換素子１０１で光電変換された信号電荷について、完全転送を実現することで、画像撮影時の残像を防ぎ、また入射光の輝度とセンサ出力信号の良好な線形性を実現することができる。因みに、本例に係る単位画素１００は、転送トランジスタ１０２に加えて、リセットトランジスタ１０３、増幅トランジスタ１０４および画素選択トランジスタ１０５を有する構成となっている。

しかし、図３１に示す単位画素１００では、下記の問題点が挙げられる。
（１）浮遊拡散容量１０６の最大蓄積電荷量Ｑfd.maxが光電変換素子１０１の最大蓄積電荷量Ｑpd.maxを上回っている必要があるため、電荷電圧変換効率を高めるための浮遊拡散容量１０６を小さくすることに制限がある。
（２）同様の理由から、浮遊拡散容量１０６のリセット電圧として用いられる電源電圧Ｖｄｄが下がると浮遊拡散容量１０６の最大蓄積電荷量Ｑfd.maxが小さくなるため、電源電圧Ｖｄｄの低電圧化に制限がある。

そこで、従来は、上記（１）〜（２）の問題点を次のようにして解決している。すなわち、電荷電圧変換効率を高めるため浮遊拡散容量１０６を小さくすることで最大蓄積電荷量Ｑfd.maxが小さいとき、あるいはリセット電圧（電源電圧）Ｖｄｄを低電圧化することで最大蓄積電荷量Ｑfd.maxが小さいときに、電荷転送と、信号の読み出しと、浮遊拡散容量１０６のリセットを実行した後、光電変換素子１０１から転送しきれずに残留した電荷を、再度電荷転送して信号を読み出すことで、光電変換素子１０１に蓄積された電荷を分割して全て読み出すようにしている（例えば、特許文献１参照）。

特開２００１−１７７７７５号公報

しかしながら、上記従来技術のように、一蓄積期間に光電変換素子１０１で光電変換されて蓄積された電荷を分割して転送（分割転送）し、アナログ−デジタル変換を実行する場合、アナログ−デジタル変換の処理を分割転送の分割数に応じて複数回実行する必要があるため、アナログ−デジタル変換の高速化が困難になるとともに、消費電力も増加することになる。

そこで、本発明は、全ての蓄積電荷を１回の読み出しで出力できない場合に分割して電荷転送および信号出力を行なう構成において、アナログ−デジタル変換の高速化および低消費電力化を可能にした固体撮像装置、固体撮像装置の信号処理方法および撮像装置を提供することを目的とする。

上記目的を達成するために、本発明は、光信号を信号電荷に変換する光電変換部と、当該光電変換部で光電変換された信号電荷を転送する転送素子と、当該転送素子によって転送された信号電荷を出力する出力手段とを含む単位画素が行列状に配置された画素アレイ部と、一単位の蓄積期間を通して前記光電変換部に蓄積された総信号電荷を前記転送素子によって少なくとも２回に分割して前記出力手段を介して読み出す駆動手段とを備えた固体撮像装置において、前記単位画素から分割して読み出された複数の出力信号に対して異なる変換精度でアナログ−デジタル変換を行なう
ことを特徴としている。

一単位の蓄積期間を通して光電変換部に蓄積された総信号電荷を１回の読み出しで出力できない場合に、蓄積電荷を分割して転送する分割転送による駆動法を用いた固体撮像装置において、単位画素から分割して読み出された複数の出力信号に対して同じ変換精度でアナログ−デジタル変換を行なう場合には、アナログ−デジタル変換の実行時間（処理時間）およびアナログ−デジタル変換部での消費電力が分割数に比例して増加するが、複数の出力信号に対して異なる変換精度でアナログ−デジタル変換を行なうことで、変換精度によって決まる階調数と実行時間が比例し、またアナログ−デジタル変換部を構成するカウンタの遷移数が階調数に比例するため、アナログ−デジタル変換の実行時間を短縮できるとともに、アナログ−デジタル変換部で消費される電力を低減できる。

本発明によれば、１回の読み出しで出力できない蓄積電荷を分割して転送する場合において、単位画素から分割して読み出された複数の出力信号に対して異なる変換精度でアナログ−デジタル変換を行なうことにより、アナログ−デジタル変換の高速化および低消費電力化を実現できる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係る固体撮像装置、例えばＣＭＯＳイメージセンサの構成を示すシステム構成図である。

図１に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０Ａは、光電変換部を含む単位画素（以下、単に「画素」と記述する場合もある）２０が行列状に２次元配置されてなる画素アレイ部１１と、その周辺回路とを有する構成となっている。画素アレイ部１１の周辺回路としては、例えば、垂直走査回路１２、水平走査回路１３、カラム信号選択回路１４および信号処理回路１５などが設けられている。

画素アレイ部１１の画素２０の行列状配列に対して、画素列毎に垂直信号線１１１が配線され、画素行毎に駆動制御線、例えば転送制御線１１２、リセット制御線１１３および選択制御線１１４が配線されている。

垂直信号線１１１の各一端には、定電流源１６が接続されている。定電流源１６に代えて、例えばバイアス電圧Ｖｂｉａｓでゲートがバイアスされ、後述する増幅トランジスタ２４とソースフォロア回路を構成する電流バイアス用トランジスタを用いることも可能である（図２参照）。

垂直走査回路１２は、シフトレジスタあるいはアドレスデコーダ等によって構成され、画素アレイ部１１の各画素２０を電子シャッタ行と読み出し行それぞれについて行単位で垂直方向（上下方向）に走査しつつ、電子シャッタ行に対してはその行の画素２０の信号掃き捨てを行うための電子シャッタ動作を行うとともに、読み出し行に対してはその行の画素２０の信号読み出しを行うための読み出し動作を行う。

ここでは、図示を省略するが、垂直走査回路１２は、画素２０を行単位で順に選択しつつ、読み出し行の各画素２０の信号を読み出す読み出し動作を行うための読み出し走査系と、当該読み出し走査系による読み出し走査よりもシャッタ速度に対応した時間分だけ前に同じ行（電子シャッタ行）に対して電子シャッタ動作を行うための電子シャッタ走査系とを有する構成となっている。

そして、電子シャッタ走査系によるシャッタ走査によって光電変換部の不要な電荷がリセットされたタイミングから、読み出し走査系による読み出し走査によって画素２０の信号が読み出されるタイミングまでの期間が、画素２０における信号電荷の一単位の蓄積期間（露光期間）となる。すなわち、電子シャッタ動作とは、光電変換部に蓄積された信号電荷のリセット（掃き捨て）を行い、そのリセット後から新たに信号電荷の蓄積を開始する動作である。

水平走査回路１３は、シフトレジスタあるいはアドレスデコーダ等によって構成され、画素アレイ部１１の各画素列を順に水平走査する。カラム信号選択回路１４は、水平選択スイッチや水平信号線等によって構成され、画素アレイ部１１から画素行毎に垂直信号線１１１を通して出力される画素２０の信号を、水平走査回路１３による水平走査に同期して順次出力する。

信号処理回路１５は、カラム信号選択回路１４から画素単位で出力される画素２０の信号に対して、ノイズ除去、ＡＤ（アナログ−デジタル）変換、加算処理などの各種の信号処理を実行する。本実施形態では、この信号処理回路１５の構成および動作を特徴としており、その詳細については後述する。

なお、垂直走査回路１２、水平走査回路１３および信号処理回路１５等の動作の基準となるタイミング信号や制御信号は、図示せぬタイミング制御回路で生成される。

（画素回路）
図２は、単位画素２０の回路構成の一例を示す回路図である。本回路例に係る単位画素２０は、埋め込み型フォトダイオード等の光電変換素子（光電変換部）２１に加えて、例えば転送トランジスタ(転送素子)２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ２２〜２５として、例えばＮチャネルのＭＯＳトランジスタを用いているが、これに限られるものではない。

転送トランジスタ２２は、光電変換素子２１のカソード電極と浮遊拡散容量（ＦＤ）２６との間に接続され、光電変換素子２１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲート電極（制御電極）に転送パルスＴＲＧが与えられることによって浮遊拡散容量２６に転送する。浮遊拡散容量２６は、信号電荷を電圧信号に変換する電荷電圧変換部として機能する

リセットトランジスタ２３は、電源電圧Ｖｄｄの画素電源にドレイン電極が、浮遊拡散容量２６にソース電極がそれぞれ接続され、光電変換素子２１から浮遊拡散容量２６への信号電荷の転送に先立って、ゲート電極にリセットパルスＲＳＴが与えられることによって浮遊拡散容量２６の電位をリセット電圧Ｖｒｓｔにリセットする。

増幅トランジスタ２４は、浮遊拡散容量２６にゲート電極が、電源電圧Ｖｄｄの画素電源にドレイン電極がそれぞれ接続され、リセットトランジスタ２３によってリセットされた後の浮遊拡散容量２６の電位をリセットレベルとして出力し、さらに転送トランジスタ２２によって信号電荷が転送された後の浮遊拡散容量２６の電位を信号レベルとして出力する。

選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソース電極に、ソース電極が垂直信号線１１１にそれぞれ接続され、ゲート電極に選択パルスＳＥＬが与えられることによってオン状態となり、画素２０を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線１１１に出力する。選択トランジスタ２５については、画素電源（Ｖｄｄ）と増幅トランジスタ２４のドレイン電極との間に接続した構成を採ることも可能である。

なお、ここでは、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５を有する４トランジスタ構成の単位画素２０を有するＣＭＯＳイメージセンサに適用する場合を例に挙げたが、この適用例に限られるものではない。

具体的には、図３に示すように、選択トランジスタ２５を省略し、電源電圧ＳＥＬＶｄｄを可変とすることにより、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせた３トランジスタ構成の単位画素２０′を有するＣＭＯＳイメージセンサや、図４に示すように、浮遊拡散容量ＦＤや読み出し回路２００を複数の画素で共有した構成を採るＣＭＯＳイメージセンサなどにも適用可能である。

上記構成のＣＭＯＳイメージセンサ１０Ａにおいて、単位画素２０の各構成素子（転送トランジスタ２２、リセットトランジスタ２３および選択トランジスタ２５）を駆動する垂直走査回路１２は、一単位の蓄積期間中に光電変換素子２１に蓄積された信号電荷を転送トランジスタ２２によって少なくとも２回に分割して、出力手段（リセットトランジスタ２３、浮遊拡散容量２６、増幅トランジスタ２４および選択トランジスタ２５）を介して読み出す駆動手段を構成している。

（分割転送）
上記構成のＣＭＯＳイメージセンサ１０Ａでは、垂直走査回路１２から適宜出力される転送パルスＴＲＧ、リセットパルスＲＳＴおよび選択パルスＳＥＬによる駆動の下に、一単位の蓄積期間中に光電変換素子２１に蓄積された光電荷を少なくとも２回に分割して浮遊拡散容量２６に転送（分割転送）し、増幅トランジスタ２４を通して垂直信号線１１１に読み出す動作が画素行単位で行われる。そして、分割転送にて単位画素２０から読み出された複数の信号は、後段の信号処理回路１５において加算処理される。

ここで、一例として、４分割にて分割転送を行なう場合のリセットパルスＲＳＴおよび転送パルスＴＲＧのタイミング関係を図５に示す。また、図６に入射光輝度が高い場合の動作説明図を、図７に入射光輝度が低い場合の動作説明図をそれぞれ示す。図６および図７において、各動作（１）〜（１５）は図５の各期間（１）〜（１５）に対応している。

４分割にて電荷転送を行い、それぞれの電荷転送で読み出された電荷Ｑfd1 ，Ｑfd2 ，Ｑfd3 ，Ｑfd4 を加算して、蓄積電荷Ｑpd（＝Ｑfd1 ＋Ｑfd2 ＋Ｑfd3 ＋Ｑfd4)を得るとき、入射光輝度が高く、光電変換素子２１の蓄積電荷が多い画素においては、図６に示すように、４分割して加算することで全蓄積電荷Ｑpdを読み出すことが可能である。

（信号処理回路）
図８は、信号処理回路１５の構成の一例を示すブロック図である。ここでは、分割転送の分割数ｎが例えば３（ｎ＝３）の場合を例に挙げている。

図８に示すように、本例に係る信号処理回路１５は、ノイズ除去部１５１、ＡＤ変換部１５２、信号選択部１５３、信号保持部１５４および加算部１５５を有する構成となっている。

ノイズ除去部１５１は、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路からなり、単位画素２０から順次供給されるリセットレベルと信号レベルの差分を順にとることにより、リセットノイズや増幅トランジスタ２４の閾値ばらつき等の画素固有の固定パターンノイズを除去する。ＡＤ変換部１５２は、アナログの出力信号をデジタル信号にＡＤ変換する。

信号選択部１５３は、１回目、２回目、３回目の分割転送に対応してＡＤ変換部１５２から順に出力されるデジタル信号を選択して信号保持部１５４の各保持部１５４−１，１５４−２，１５４−３に保持させる。加算部１５５は、保持部１５４−１，１５４−２，１５４−３に保持された１回目、２回目、３回目の各出力信号を加算する。

上記構成の信号処理回路１５において、ノイズ除去部１５１、ＡＤ変換部１５２、信号選択部１５３、信号保持部１５４および加算部１５５は、例えば、画素アレイ部１１と同じ半導体基板に集積される。

ただし、ノイズ除去部１５１、ＡＤ変換部１５２、信号選択部１５３、信号保持部１５４および加算部１５５の全てが画素アレイ部１１と同じ半導体基板に集積されている必要はなく、いずれか、あるいは全てが別の半導体基板に集積されていても構わない。

なお、上記の例では、ノイズ除去部１５１をＡＤ変換部１５２の前段側に配置した例を示したが、ノイズ除去部１５１をＡＤ変換部１５２の後段側に配置してデジタル処理にてＡＤ変換を実行するようにしてもよいし、ＡＤ変換部１５２にノイズ除去機能を持たせてＡＤ変換しながらノイズ除去を実行するようにしてもよい。

また、図９に示すように、ノイズ除去機能および加算機能を持つＡＤ変換部１５２によって信号処理回路１５を構成し、ＡＤ変換処理と並行してノイズ除去処理および加算処理を実行するようにしてもよい。

図１０は、ノイズ除去機能および加算機能を持つＡＤ変換部１５６の具体的な構成例を示すブロック図である。図１０に示すように、本例に係るＡＤ変換部１５６は、電圧比較器１５６１とカウンタ１５６２によって構成されている。

電圧比較器１５６１は、ランプ（ＲＡＭＰ）波形の参照信号Ｖｒｅｆを反転（−）入力とし、垂直信号線１１１を通して供給される単位画素２０の出力信号Ｖｏｕｔを非反転（＋）とし、出力信号Ｖｏｕｔが参照信号Ｖｒｅｆよりも大きいときに比較結果Ｖｃｏを出力する。

カウンタ１５６２はアップ／ダウンカウンタからなり、電圧比較器１５６１の比較結果Ｖｃｏが遷移するまでの期間、アップ／ダウン制御信号による制御の下に、クロックＣＫに同期してアップカウント／ダウンカウントのカウント動作を行なうことにより、カウント値を増減する。

図１１に、ランプ波形の参照信号Ｖｒｅｆおよび電圧比較器１５６１の比較結果Ｖｃｏの各波形とカウンタ１５６２のカウント値を示す。

本例では、３分割転送による各出力信号に対して、１回目のリセットレベルの読み出しではカウンタ１５６２のカウント値を減じ、次の１回目の信号レベルの読み出しではカウンタ１５６２のカウント値を増やすことで、結果的にリセットレベルと信号レベルの差分に相当するカウント値を得る（ノイズ除去処理）。

これにより、ノイズ除去処理をＡＤ変換処理と同時に実行している。また、１回目のＡＤ変換処理に引き続き、２回目のリセットレベルの読み出しではカウンタ１５６２のカウント値を減じ、２回目の信号レベルの読み出しではカウンタ１５６２のカウント値を増やすことで、２回目のノイズ除去処理後の結果を、１回目のノイズ除去処理結果に加算することができる（加算処理）。

すなわち、３分割転送による各出力信号に対して、リセットレベルと信号レベルの差分に相当するカウント値を得る動作を繰り返すことにより、カウンタ１５６２のカウント値は増減を繰り返し、各分割転送の読み出しにおけるリセットレベルと信号レベルの差分を加算したデジタル出力信号を得ることができる。

以上により、図８のノイズ除去部１５１、信号保持部１５３および加算部１５５の各機能をＡＤ変換部１５６に持たせることができる。

このように、ノイズ除去機能および加算機能を持つＡＤ変換部１５６によって信号処理回路１５を構成することにより、ノイズ除去部１５１および信号保持部１５３の各保持部１５３−１，１５３−２，１５３−３が不要となり、しかも保持部１５３−１，１５３−２，１５３−３の数を分割転送の分割数ｎに応じて増加させる必要もないため、信号処理回路１５の回路構成の簡略化を図ることができる。

＜ＡＤ変換での問題点＞
ここで、図１１に示すように、ｎ分割転送の全ての読み出しにおいて、単位画素２０から読み出される各出力信号に対して同じ変換精度でＡＤ変換を行なうと、ＡＤ変換の実行時間および消費電力が分割数ｎに比例して増加することになる。

＜異なる変換精度でのＡＤ変換＞
そこで、本実施形態に係るＣＭＯＳイメージセンサ１０Ａでは、図１２に示すように、１回目と２回目で異なる変換精度でＡＤ変換を実行する。具体的には、１回目の読み出しでの参照信号Ｖｒｅｆの傾きよりも、２回目の読み出しでの参照信号Ｖｒｅｆの傾きを大きくし、ＡＤ変換の最小検知量、即ち１カウントあたりの信号量を大きくすることで、２回目のＡＤ変換での変換精度を落とすようにしている。

本例に係るＡＤ変換部１５６は、加算処理についてもＡＤ変換と並行して行う構成を採っていることから、同じ重みで加算するために、２回目の読み出しにおける参照信号Ｖｒｅｆの傾きが、１回目の読み出しにおける傾きのＮ倍であった場合に、１クロックあたりのカウント数を１回目のＮ倍としてカウントすることによって変換精度を１／Ｎ倍にしている。

図１３は、光電変換素子２１の最大蓄積電荷量を１０，０００電子とした場合の、入射光強度（蓄積電荷）と読み出された信号のノイズレベルの関係を示す特性図である。ここでは、読み出しの固定パターンノイズを２ｅ−相当、読み出しのランダムノイズを７ｅ−相当、そして蓄積電荷に応じた光ショットノイズをノイズ成分として含めている。

図１３に示すように、蓄積電荷の少ない低輝度領域では暗時ノイズレベルが支配的であるが、入射光強度が強くなり蓄積電荷が多くなると、光ショットノイズが支配的となる。それゆえに、低輝度には高い変換精度のＡＤ変換を適用すれば、高輝度には低い変換精度のＡＤ変換を適用しても、例えば図１３に示すように、ＡＤ変換の量子化誤差は支配的とならず、画質劣化をほとんど引き起こさない。

この例では、１２ｂｉｔ、１０ｂｉｔ、８ｂｉｔのＡＤ変換の変換精度は１ＬＳＢあたり２．４ｅ−，９．８ｅ−，３９．１ｅ−となるため、蓄積電荷を４分割して転送した場合に、各々に図１３に示すような変換精度を適用すれば、１ＬＳＢに相当する電子数で決まる量子化誤差は、光ショットノイズなどのノイズ成分を大きく下回るため画質への影響がほとんどない。

図１０で例示したＡＤ変換部１５６の場合、変換精度によって決まる階調数と実行時間（処理時間）は比例するため、図１３に示した変換精度を適用した場合、１２ｂｉｔのＡＤ変換を４回実行する（４０９６階調×４）のに対して、１２ｂｉｔ（４０９６階調）、１０ｂｉｔ（１０２４階調）、８ｂｉｔ（２５６階調）で実行した場合は、２．６倍高速にＡＤ変換が実行されていることになる。また、カウンタ１５６２にて消費される電力もカウンタ１５６２の遷移数が階調数に比例するため約１／２．６倍に低減できる。

（本実施形態の作用効果）
上述したように、光電変換素子２１の全ての蓄積電荷を１回の読み出しで出力できない場合に、分割して電荷転送および信号出力を行なうＣＭＯＳイメージセンサ１０Ａにおいて、ｎ分割転送による単位画素２０からの出力信号に対して、異なる変換精度でＡＤ変換を施して加算することにより、画質を損なうことなく、ＡＤ変換の実行時間（変換速度）を短縮できるとともに、ＡＤ変換部１５２，１５６で消費される電力を低減できる。

より具体的には、本実施形態に係るＣＭＯＳイメージセンサ１０Ａでは、図５乃至図７で説明した分割転送による駆動法を用いていることにより、光電変換素子２１の蓄積電荷が少ない場合は最初の分割転送で全ての蓄積電荷を読み出せることになるため、図１３に併記したように、ＡＤ変換の変換精度を読み出し順に応じて徐々に低くしていくようにすることで、ＡＤ変換の高速化および低消費電力化を実現している。

［第２実施形態］
図１４は、本発明の第２実施形態に係る固体撮像装置、例えばＣＭＯＳイメージセンサの構成を示すシステム構成図であり、図中、図１と同等部分には同一符号を付して示している。

図１４に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０Ｂは、画素アレイ部１１、垂直走査回路１２、水平走査回路１３およびカラム信号選択回路１４に加えて、画素アレイ部１１の画素列毎に配置された複数のカラム回路１７を有する構成となっており、それ以外の構成については第１実施形態に係るＣＭＯＳイメージセンサ１０Ａと基本的に同じである。

複数のカラム回路１７は各々、画素アレイ部１１から垂直信号線１１１を通して画素単位で出力される画素２０の信号に対して、ノイズ除去、ＡＤ変換、加算処理などの各種の信号処理を実行する。本実施形態では、このカラム回路１７の構成および動作を特徴としている。

本実施形態に係るＣＭＯＳイメージセンサ１０Ｂにおいても、図５乃至図７で説明した分割転送による駆動法を用いている。この駆動法の場合には、最初の１回、あるいは数回の分割転送で全ての蓄積電荷が読み出される。したがって、蓄積電荷が少ない場合は最初の分割転送で全ての蓄積電荷が読み出されることになる。

（カラム回路）
図１５は、カラム回路１７の構成の一例を示すブロック図である。ここでは、分割転送の分割数ｎが例えば３（ｎ＝３）の場合を例に挙げている。

図１５に示すように、本例に係るカラム回路１７は、ノイズ除去部１７１、ＡＤ変換部１７２、信号選択部１７３、信号保持部１７４および加算部１７５を有し、図８の信号処理回路１５と基本的に同じ構成となっている。

ノイズ除去部１７１は、例えばＣＤＳ回路からなり、単位画素２０から順次供給されるリセットレベルと信号レベルの差分を順にとることにより、リセットノイズや増幅トランジスタ２４の閾値ばらつき等の画素固有の固定パターンノイズを除去する。ＡＤ変換部１７２は、アナログの出力信号をデジタル信号にＡＤ変換する。

信号選択部１７３は、１回目、２回目、３回目の分割転送に対応してＡＤ変換部１７２から順に出力されるデジタル信号を選択して信号保持部１７４の各保持部１７４−１，１７４−２，１７４−３に保持させる。加算部１７５は、保持部１７４−１，１７４−２，１７４−３に保持された１回目、２回目、３回目の各出力信号を加算する。

なお、上記の例では、ノイズ除去部１７１をＡＤ変換部１７２の前段側に配置した例を示したが、ノイズ除去部１７１をＡＤ変換部１７２の後段側に配置してデジタル処理にてＡＤ変換を実行するようにしてもよいし、ＡＤ変換部１７２にノイズ除去機能を持たせてＡＤ変換しながらノイズ除去を実行するようにしてもよい。

また、図１６に示すように、ノイズ除去機能および加算機能を持つＡＤ変換部１５６によって信号処理回路１５を構成し、ＡＤ変換処理と並行してノイズ除去処理および加算処理を実行するようにしてもよい。ノイズ除去機能および加算機能を持つＡＤ変換部１５６としては、図１０に示した回路構成のものを用いることができる。

上記構成のカラム回路１７において、同じ変換精度でＡＤ変換した場合における先述した問題点を解消するために、第１実施形態の場合と同様に、１回目と２回目で異なる変換精度でＡＤ変換を実行することを特徴としている（図１２参照）。具体的には、１回目の読み出しでの参照信号Ｖｒｅｆの傾きよりも、２回目の読み出しでの参照信号Ｖｒｅｆの傾きを大きくし、ＡＤ変換の最小検知量、即ち１カウントあたりの信号量を大きくすることで、２回目のＡＤ変換での変換精度を落とすようにする。

（本実施形態の作用効果）
上述したように、光電変換素子２１の全ての蓄積電荷を１回の読み出しで出力できない場合に、分割して電荷転送および信号出力を行なうＣＭＯＳイメージセンサ１０Ｂにおいて、ｎ分割転送による単位画素２０からの出力信号に対して、異なる変換精度でＡＤ変換を施して加算することにより、第１実施形態の場合と同様に、画質を損なうことなく、ＡＤ変換の高速化および低消費電力化を図ることができる。

［第３実施形態］
図１７は、本発明の第３実施形態に係る固体撮像装置、例えばＣＭＯＳイメージセンサの構成を示すシステム構成図であり、図中、図１と同等部分には同一符号を付して示している。

図１７に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０Ｃは、画素アレイ部１１、垂直走査回路１２、水平走査回路１３およびカラム信号選択回路１４に加えて、供給電圧制御回路３１、電圧供給回路３２およびタイミング発生回路（ＴＧ）３３を有するとともに、画素アレイ部１１の画素列毎に配置された複数のカラム回路３４を有する構成となっており、それ以外の構成については第２実施形態に係るＣＭＯＳイメージセンサ１０Ｂと基本的に同じである。

複数のカラム回路１７は各々、画素アレイ部１１から垂直信号線１１１を通して画素単位で出力される画素２０の信号に対して、ノイズ除去、ＡＤ変換、加算処理などの各種の信号処理を実行する。本実施形態では、このカラム回路１７の構成および動作を特徴としており、その詳細については後述する。

供給電圧制御回路３１は、単位画素２０内の転送トランジスタ（転送素子）２２のゲート電極（制御電極）に印加する転送パルスＴＲＧの電圧値（波高値）を制御する。この供給電圧制御回路３１の具体的な構成については後述する。

電圧供給回路３２は、供給電圧制御回路３１に対して電圧値が異なる複数の制御電圧を供給する。この複数の制御電圧は、電圧値が異なる転送パルスＴＲＧとして転送トランジスタ２２のゲート電極に供給される。この異なる電圧値の転送パルスＴＲＧの詳細については後述する。

タイミング発生回路（ＴＧ）３３は、供給電圧制御回路３２が転送トランジスタ２２のゲート電極に異なる電圧値の転送パルスＴＲＧを供給する際のタイミングを決めるタイミング信号ＰＴＲＧを発生する。

カラム回路３４は、画素アレイ部１１から垂直信号線１１１を通して画素単位で出力される画素２０の信号に対して、ノイズ除去、ＡＤ変換、加算処理などの各種の信号処理を実行する。カラム回路３４の具体的な構成および動作については後述する。

（供給電圧制御回路）
供給電圧制御回路３１は、垂直走査回路１２で選択走査された行を駆動するアドレス信号ＡＤＲを入力とし、電圧供給回路３２から与えられる複数の電圧のうちの１つを選択して転送パルスＴＲＧとして単位画素２０内の転送トランジスタ２２のゲート電極に供給する。

複数の電圧としては、転送トランジスタ２２をオン（導通）状態にするオン電圧Ｖｏｎと、転送トランジスタ２２をオフ（非導通）状態にするオフ電圧Ｖｏｆｆと、オン電圧Ｖｏｎとオフ電圧Ｖｏｆｆの間の中間電圧Ｖｍｉｄが電圧供給回路３２から供給される。ここで、中間電圧Ｖｍｉｄとは、光電変換素子２１の蓄積電荷の一部を保持したまま、残りの蓄積電荷を部分的に浮遊拡散容量２６へ転送できる電圧である。

上述した画素回路では、転送トランジスタ２２がＮチャネルであることから、オン電圧Ｖｏｎを電源電圧Ｖｄｄとし、オフ電圧Ｖｏｆｆを接地電圧、好ましくは接地電圧よりも低い電圧とする。また、本例では、中間電圧Ｖｍｉｄとして、電圧値が異なる２つの中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１を用いるものとする。

これにより、電圧供給回路３２から供給電圧制御回路３１に対して、オン電圧Ｖｏｎ、中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１およびオフ電圧Ｖｏｆｆの４つの電圧が供給される。これら４つの電圧の電圧値は、Ｖｏｆｆ＜Ｖｍｉｄ０＜Ｖｍｉｄ１＜Ｖｏｎの関係にある。そして、４つの電圧のうち、中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１およびオン電圧Ｖｏｎが転送パルスＴＲＧとして用いられる。

中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１およびオン電圧Ｖｏｎの供給タイミングを制御するために、タイミング発生回路３３から３つのタイミング信号ＰＴＲＧ１，ＰＴＲＧ２，ＰＴＲＧ３が供給電圧制御回路３１に与えられる。供給電圧制御回路３１は、中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１およびオン電圧Ｖｏｎのうちの１つを、タイミング信号ＰＴＲＧ１，ＰＴＲＧ２，ＰＴＲＧ３を基に選択して転送トランジスタ２２のゲート電極に中間電圧Ｖｍｉｄとして供給する。

図１８は、供給電圧制御回路３１の回路構成の一例を示す回路図である。図１８に示すように、本例に係る供給電圧制御回路３１は、４つの電圧、即ち中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１、オン電圧Ｖｏｎおよびオフ電圧Ｖｏｆｆに対応した４つの回路ブロック３１１〜３１４と３入力のＮＯＲ回路３１５とを有する構成となっている。

回路ブロック３１１〜３１４には、垂直走査回路１２からアドレス信号ＡＤＲが共通に与えられる。ＮＯＲ回路３１５には、タイミング発生回路３３からタイミング信号ＰＴＲＧ１，ＰＴＲＧ２，ＰＴＲＧ３が３入力として与えられる。

回路ブロック３１１は、アドレス信号ＡＤＲとタイミング信号ＰＴＲＧ１とを２入力とするＮＡＮＤ回路３１１１、レベルシフタ３１１２およびＰチャネルの駆動トランジスタ３１１３によって構成され、中間電圧Ｖｍｉｄ０を選択して転送トランジスタ２２のゲート電極に供給する。

回路ブロック３１２は、アドレス信号ＡＤＲとタイミング信号ＰＴＲＧ２とを２入力とするＮＡＮＤ回路３１２１およびＰチャネルの駆動トランジスタ３１２２によって構成され、中間電圧Ｖｍｉｄ１を選択して転送トランジスタ２２のゲート電極に供給する。

回路ブロック３１３は、アドレス信号ＡＤＲとタイミング信号ＰＴＲＧ３とを２入力とするＡＮＤ回路３１３１およびＮチャネルの駆動トランジスタ３１３２によって構成され、オン電圧Ｖｏｎを選択して転送トランジスタ２２のゲート電極に供給する。

回路ブロック３１４は、アドレス信号ＡＤＲとＮＯＲ回路３１５の出力信号とを２入力とするＡＮＤ回路３１４１、アドレス信号ＡＤＲを一方の（否定）入力とし、ＡＮＤ回路３１４１の出力信号を他方の入力とするＯＲ回路３１４２、レベルシフタ３１４３およびＮチャネルの駆動トランジスタ３１４４によって構成され、オフ電圧Ｖｏｆｆを選択して転送トランジスタ２２のゲート電極に供給する。

この回路ブロック３１４では、転送トランジスタ２２をオフするためのオフ電圧Ｖｏｆｆとして、接地電圧よりも低い電圧、例えば−１．０Ｖを供給するために、ＮＯＲ回路３１５の作用により他の回路ブロック３１１，３１２，３１３とは排他的に動作する回路構成となっている。

図１９に、供給電圧制御回路３１の入出力のタイミング関係を示す。転送トランジスタ２２のゲート電極に供給する電圧を中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１、オン電圧Ｖｏｎおよびオフ電圧Ｖｏｆｆとした場合において、アドレス信号ＡＤＲによって行が選択された際に、タイミング信号ＰＴＲＧ１，ＰＴＲＧ２，ＰＴＲＧ３によって、それぞれに対応する電圧Ｖｍｉｄ０，Ｖｍｉｄ１，Ｖｏｎを供給し、それ以外は電圧Ｖｏｆｆを供給する。

このようにして、供給電圧制御回路３１による制御の下に、垂直走査回路１２による垂直走査に同期して画素行ごとに、中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１およびオン電圧Ｖｏｎをその順番で順次転送トランジスタ２２のゲート電極に供給することにより、光電変換素子２１に蓄積された信号電荷を例えば３回に分割して浮遊拡散容量２６へ転送する３分割転送を実現できる。

＜３分割転送＞
以下に、ある画素行における３分割転送の場合の具体的な動作について、図２０のタイミングチャートおよび図２１の動作説明図を用いて説明する。図２１において、各動作（１）〜（１１）は図２０の各期間（１）〜（１１）に対応している。

ある画素行の一単位の蓄積期間中において、３分割転送を行なう場合は、垂直走査回路１２からリセットトランジスタ２３のゲート電極に対してリセットパルスＲＴＳが一定の間隔で３回与えられることで、浮遊拡散容量２６のリセット動作が３回実行される。このリセット動作に同期して供給電圧制御回路３１から、各リセット動作の一定時間後に中間電圧Ｖｍｉｄ０、中間電圧Ｖｍｉｄ１およびオン電圧Ｖｏｎがこの順番で転送トランジスタ２２のゲート電極に与えられる。

期間（１）では、光電変換素子２１に電荷Ｑｐｄが蓄積している。このとき、転送トランジスタ２２のゲート電極にオフ電圧Ｖｏｆｆが印加されており、また浮遊拡散容量２６が１回目のリセットパルスＲＳＴによってリセット済みであり、そのリセットレベルが１回目のリセットレベルとして増幅トランジスタ２４および選択トランジスタ２５を通して垂直信号線１１１に読み出される。

リセットレベルの１回目の読み出し後、期間（２）で中間電圧Ｖｍｉｄ０が転送トランジスタ２２のゲート電極に印加される。この中間電圧Ｖｍｉｄ０の印加により、光電変換素子２１の蓄積電荷Ｑｐｄの一部の電荷Ｑｍｉｄ０を残し、（Ｑｐｄ−Ｑｍｉｄ０）の電荷が浮遊拡散容量２６へ転送される。

次に、期間（３）で、転送トランジスタ２２のゲート電極にオフ電圧Ｖｏｆｆが印加され、浮遊拡散容量２６に転送された電荷（Ｑｐｄ−Ｑｍｉｄ０）に応じた信号が１回目の信号レベルとして垂直信号線１１１に読み出される。

次に、期間（４）では、２回目のリセットパルスＲＳＴがリセットトランジスタ２３のゲート電極に印加されることで浮遊拡散容量２６がリセットされる。次いで、期間（５）で、そのリセットレベルが２回目のリセットレベルとして垂直信号線１１１に読み出される。

次に、期間（６）で、中間電圧Ｖｍｉｄ１が転送トランジスタ２２のゲート電極に印加される。この中間電圧Ｖｍｉｄ１の印加により、光電変換素子２１に残っている電荷Ｑｍｉｄ０の一部の電荷Ｑｍｉｄ１を残し、（Ｑｐｄ０−Ｑｍｉｄ１）の電荷が浮遊拡散容量２６へ転送される。

次に、期間（７）で、転送トランジスタ２２のゲート電極にオフ電圧Ｖｏｆｆが印加され、浮遊拡散容量２６に転送された電荷（Ｑｐｄ０−Ｑｍｉｄ１）に応じた信号が２回目の信号レベルとして垂直信号線１１１に読み出される。

次に、期間（８）では、３回目のリセットパルスＲＳＴがリセットトランジスタ２３のゲート電極に印加されることで浮遊拡散容量２６がリセットされる。次いで、期間（９）で、そのリセットレベルが３回目のリセットレベルとして垂直信号線１１１に読み出される。

次に、期間（１０）で、オン電圧Ｖｏｎが転送トランジスタ２２のゲート電極に印加される。このオン電圧Ｖｏｎの印加により、光電変換素子２１の残りの電荷Ｑｍｉｄ１が浮遊拡散容量２６へ転送される。

次に、期間（１１）で、転送トランジスタ２２のゲート電極にオフ電圧Ｖｏｆｆが印加され、浮遊拡散容量２６に転送された電荷Ｑｍｉｄ１に応じた信号が３回目の信号レベルとして垂直信号線１１１に読み出される。

図２２に、ＴＲＧ駆動電圧（転送トランジスタ２２のゲート電極に印加する転送パルスＴＲＧ）と光電変換素子２１の保持電荷数の関係例として実験結果を示す。

ここでは、飽和電子数約５，５００ｅ−の光電変換素子２１に、転送トランジスタ２２をオン／オフする電圧Ｖｏｎ／Ｖｏｆｆの中間電圧Ｖｍｉｄを印加した場合の光電変換素子２１に保持される電荷数を示している。

図２２では、一例として、中間電圧ＶｍｉｄをＶｍｉｄ０，Ｖｍｉｄ１とし、３分割転送の駆動を実行した場合の保持電荷数Ｑｍｉｄ０，Ｑｍｉｄ１を示している。このように、中間電圧Ｖｍｉｄの電圧値および数を設定することにより、任意の転送電荷単位、任意の分割数で、光電変換素子１に蓄積された電荷を転送し、その電荷に応じた信号を出力することができる。

３分割転送の場合には、中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１が第１制御電圧となり、オン電圧Ｖｏｎが第２制御電圧となる。

＜ｎ分割転送＞
ここでは、３分割転送の場合を例に挙げて説明したが、転送動作の分割数は任意に設定可能である。そして、ｎ分割（ｎは２以上の整数）の転送を実行する場合は、図２３に示すように、ｎ−１個の中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１，……，Ｖｍｉｄ（ｎ−２）と、オン電圧Ｖｏｎとを供給電圧制御回路１３から転送トランジスタ２２のゲート電極に印加して当該転送トランジスタ２２を駆動するようにすればよい。

ｎ分割転送の場合には、中間電圧Ｖｍｉｄ０〜Ｖｍｉｄ（ｎ−２）が第１制御電圧となり、オン電圧Ｖｏｎが第２制御電圧となる。

上述したｎ分割転送による駆動の下に、画素行ごとに電荷の転送、リセット、画素選択が実行されることで、単位画素２０からリセットレベルおよび信号レベルの各信号（単位画素２０の出力信号）が列並列に、即ち画素列単位で並列的に垂直信号線１１１に読み出され、当該垂直信号線１１１を通してカラム回路３４に供給される。

分割転送による駆動法が、図２０に示すように、転送トランジスタ２２に中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１を印加して任意の電荷量単位で分割転送する方式である場合、第１，第２実施形態に係る分割転送による駆動法の場合とは逆に、高輝度の画素において最初に電荷転送および出力が発生し、低輝度の画素においては最初に電荷転送および出力が発生しない。

例えば、図２４（Ａ）に示すように、転送可能な最大電荷量が決まる。そして、図２４（Ｂ）の例のように、例えば蓄積電荷ＱpdがＱpd＞Ｑfd4.max 、かつ、Ｑpd＜Ｑfd4.max ＋Ｑfd3.max の場合、１回目、２回目にて電荷転送が発生せず出力がなく、３回目にてＱfd3(＝Ｑpd−Ｑfd4.max)が転送されて出力され、４回目でＱfd4.max が出力される。この３回目と４回目で読み出された出力信号を加算することで全蓄積電荷Ｑpdが得られる。

このように、図２１に示す分割転送による駆動法では、転送トランジスタ２２の駆動電圧によって光電変換部（受光部）で保持できる電荷量が異なることを利用して分割転送を実行する。例えば、図２０に記載した例では、転送トランジスタ２２の駆動電圧として中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１を用いることで、電荷Ｑｍｉｄ０，Ｑｍｉｄ１を光電変換部に保持し、それを超えた電荷を順次転送して読み出すことができる。

（カラム回路）
カラム回路１７としては、第２実施形態に係るＣＭＯＳイメージセンサ１０Ｂのカラム回路１７と同じ構成のものを用いることができる。すなわち、図１５に示すように、ノイズ除去部１７１、ＡＤ変換部１７２、信号選択部１７３、信号保持部１７４および加算部１７５からなる回路構成のものや、図１６に示すように、ノイズ除去機能および加算機能を持つＡＤ変換部１５６からなる回路構成のものなどを用いることができる。

上記構成のカラム回路１７において、同じ変換精度でＡＤ変換した場合における先述した問題点を解消するために、第１，第２実施形態の場合と同様に、分割転送によって読み出される出力信号に対して、ＡＤ変換部１７２，１７６にて異なる変換精度でＡＤ変換を実行することを特徴としている。

図２５は、３分割転送の際に異なる変換精度でＡＤ変換を行なうときの処理の説明図である。この処理は、１回目に相対的に低い変換精度でＡＤ変換を実行し、２回目、３回目の読み出しに対して順次変換精度を上げていく例である。このように、分割転送によるｎ回分の出力信号に対して、異なる変換精度のＡＤ変換を施して加算することにより、輝度に応じて変換精度を切り替えたＡＤ変換特性を得ることができる。

これは、入射輝度が低い場合は光電変換素子２１の蓄積電荷数が少ないため、最初の分割転送では出力が発生せず、中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１で決まる閾値を超える蓄積電荷を発生させるような輝度の場合のみ電荷が転送されることによる。

図２２に示す例のように３分割して転送した場合、保持電荷数Ｑｍｉｄ１を下回る蓄積電荷を発生しているとき、即ち入射光輝度が低いときは、３回目の転送においてのみ出力信号が得られる。一方、保持電荷数Ｑｍｉｄ０を超える蓄積電荷があるとき、即ち入射光輝度が高いときは、１回目の転送から電荷が転送されるために出力信号が得られる。

これにより、図２５に示すように、輝度が低い場合においては高いＡＤ変換精度を適用し、輝度が高い場合においては、順次低いＡＤ変換精度を混在させて適用した特性を得ることができる。

ここで、出力信号のノイズレベルは、入射光輝度がない場合に回路等で発生する暗時ノイズと、入射光輝度に応じて入射光輝度の平方根のエネルギーで発生する光ショットノイズに大きく分けられる。それゆえ、図２６に示すように、入射光輝度に比例する信号レベルに対して、ノイズレベルは、暗時ノイズに、信号レベルの平方根の特性を持つ光ショットノイズを加えた特性を有する。

ＡＤ変換精度、即ちＡＤ変換における最小検知単位はノイズレベルを下回っていることが好ましいため、低輝度では高い精度のＡＤ変換が必要であるが、高輝度では光ショットノイズが支配的となり、低精度のＡＤ変換を施してＡＤ変換の量子化誤差を大きくしても画質を損なうことがほとんどない。

＜異なるＡＤ変換精度を設定する具体例＞
続いて、図１０に示したＡＤ変換部１５６の構成にて、異なるＡＤ変換精度を設定する具体例について、図２７を用いて説明する。

参照信号Ｖｒｅｆの傾きをＮ倍に大きくすることで、１カウントあたりの電圧値、即ちＡＤ変換の最小検知量を荒くすることができる。例えば、図２７に示すように、１回目の読み出しにおいて、参照信号Ｖｒｅｆの傾きを２回目の読み出しの２倍の傾きとすることで、１回目の読み出しに変換精度の低いＡＤ変換を適用している。

一方で、３分割転送による各出力信号の加算を実行する場合には、カウンタ１５６２を動作させるクロックＣＫの１クロックにおいて、カウント値をＮカウントすることで、分割転送された出力信号を同じ重みで加算することができる。

例えば、図２７に示すように、参照信号Ｖｒｅｆを２倍の傾きとした場合には、１クロックあたり２カウントを増減することで、変換精度を落としながら同じ重みでの加算を実行している。

また、敢えてカウント値をＮ倍せずに参照信号Ｖｒｅｆの傾きを変える、あるいは参照信号Ｖｒｅｆの傾きを変えずにカウント値をＮ倍することで、分割転送された出力信号にそれぞれ任意の重みを掛けて加算することも可能である。

（本実施形態の作用効果）
上述したように、光電変換素子２１の全ての蓄積電荷を１回の読み出しで出力できない場合に、分割して電荷転送および信号出力を行なうＣＭＯＳイメージセンサ１０Ｃにおいて、ｎ分割転送による単位画素２０からの出力信号に対して、異なる変換精度でＡＤ変換を施して加算することにより、画質を損なうことなく、ＡＤ変換の実行時間（変換速度）を短縮できるとともに、ＡＤ変換部１５２，１５６で消費される電力を低減できる。

より具体的には、本実施形態に係るＣＭＯＳイメージセンサ１０Ｃでは、図２０乃至図２２で説明したように、中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１を用いた分割転送による駆動法を用いていることにより、高い輝度の場合に発生する蓄積電荷が先の読み出しで転送および出力され、低輝度では後の読み出しでのみ転送および出力がある。このため、図２７に例示するように、先の読み出しによって出力された信号に対して、より変換精度の低いＡＤ変換を適用することで、ＡＤ変換の高速化および低消費電力化を実現している。

［高変換効率］
以上説明した第１〜第３実施形態に係るＣＭＯＳイメージセンサ１０Ａ〜１０Ｃにおいて、浮遊拡散容量２６での電荷電圧変換効率を高めるべく、光電変換素子２１から信号電荷が転送される浮遊拡散容量（電荷電圧変換部）２６の寄生容量（ＦＤ容量)を微小化、具体的には、浮遊拡散容量２６が扱える最大電荷量が光電変換素子２１に蓄積可能な最大電荷量よりも小さくなるように寄生容量を小さくすることで、より高い効果を得ることができる。

すなわち、浮遊拡散容量２６の寄生容量を小さくするなどして電荷電圧変換効率を高めることで、出力信号の信号レベルに対するラインダムノイズや固定パターンノイズを相対的に小さくし、かつ、電荷電圧変換効率を高めたことによって１回の読み出しで出力できない蓄積電荷を分割転送するＣＭＯＳイメージセンサ１０Ａ〜１０Ｃにおいて、低輝度の領域に高い変換精度のＡＤ変換を適用し、光ショットノイズが支配的なノイズ成分となる高輝度の領域にて高速だが低い変換精度のＡＤ変換を適用することで、画質を損なうことなく、ＡＤ変換の高速化・低消費電力化を実現できる。

［変形例］
また、上記各実施形態では、光電変換素子２１の電荷を１つの転送トランジスタ２２によって共通の浮遊拡散容量２６に分割転送し、共通の垂直信号線１１１に順次読み出す構成の単位画素２０を有するＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、これに限られるものではなく、種々の変形例が可能である。

（変形例１）
図２８は、変形例１に係る単位画素２０Ａの画素回路を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。

図２８に示すように、本変形例１に係る単位画素２０Ａは、増幅トランジスタ２４に対して直列に接続された選択トランジスタ２５のドレイン電極と電源Ｖｄｄとの間に電流源３１を接続し、選択トランジスタ２５のドレインノードから出力信号Ｖｏｕｔを導出する構成となっている。

この単位画素２０Ａにおいて、浮遊拡散容量２６での電荷電圧変換の変換効率は、浮遊拡散容量２６と垂直信号線１１１の間の寄生容量の容量値Ｃｉで決まり、この寄生容量の容量値Ｃｉを浮遊拡散容量２６の容量値Ｃｆｄよりも小さくすることで、変換効率を上げることができる。

ここで、浮遊拡散容量２６の最大蓄積電荷量をＱfd.max、寄生容量Ｃｉの最大蓄積電荷量をＱi.maxとした場合、高変換効率の効果を得るには、
Ｑi.max＜Ｑfd.max
が条件となる。このため、最大蓄積電荷量Ｑfd.maxよりも小さい最大蓄積電荷量Ｑi.maxを単位として光電変換素子２１の蓄積電荷Ｑpdを分割転送する必要がある。

このように、電荷電圧変換効率が高い、あるいは、電圧増幅率が高い単位画素２０Ａを有するＣＭＯＳイメージセンサは、Ｓ／Ｎにおいて有利である一方で、１回の読み出しで出力できる電荷量に制限が発生する場合がある。

この単位画素２０Ａを有するＣＭＯＳイメージセンサに対して、先述した分割転送を適用し、光電変換素子２１の電荷を任意に分割して転送することにより、光電変換素子２１で発生した全ての電荷を、読み出し回路の出力範囲に応じて効率よく出力することができる。

また、図２８に示す単位画素２０Ａの例では、リセット時の電荷電圧変換部（浮遊拡散容量２６）の電圧を読み出し回路の動作点に設定する必要があるが、先述した分割転送を適用することにより、電荷電圧変換部の電位に依らず分割転送量を制御できる。

（変形例２）
図２９は、変形例２に係る単位画素２０Ｂの画素回路を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。

図２９に示すように、本変形例２に係る単位画素２０Ｂは、増幅トランジスタ２４に代えて、浮遊拡散容量２６と選択トランジスタ２５の間に反転増幅回路２７を接続するとともに、当該反転増幅回路２７に対してリセットトランジスタ２３を並列に接続した構成となっている。このように、反転増幅回路２７を画素内に持つことにより、信号レベルを増幅し、Ｓ／Ｎの改善を図ることができる。

このように、反転増幅回路２７を画素内に持つ単位画素２０Ｃを有するＣＭＯＳイメージセンサでは、反転増幅回路２７の増幅率を−Ａとすると、浮遊拡散容量２６に最大蓄積電荷量Ｑfd.maxが転送されたときの出力電圧Ｖｏｕｔの振幅−Ａ・Ｑfd.max／Ｃfdが、出力電圧Ｖｏｕｔの出力可能範囲ΔＶｏｕｔ．ｐｐを超える場合がある。

この場合、全ての電荷を信号出力するために、浮遊拡散容量２６の最大蓄積電荷量Ｑfd.maxよりも小さい電荷Ｑmid（＜Ｑfd.max）を最大とした電荷量の単位で分割転送する必要がある。

この単位画素２０Ｂを有するＣＭＯＳイメージセンサに対して、先述した分割転送を適用し、光電変換素子２１の電荷を任意に分割して転送することにより、光電変換素子２１で発生した全ての電荷を、出力電圧Ｖｏｕｔの出力可能範囲ΔＶｏｕｔ．ｐｐに応じて効率よく出力することができる。

なお、上記各実施形態では、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム回路を配置してなるカラム方式の固体撮像装置全般に対して適用可能である。

また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。

さらに、本発明は、画素アレイ部の各単位画素を行単位で順に走査して各単位画素から画素信号を読み出す固体撮像装置に限らず、画素単位で任意の画素を選択して、当該選択画素から画素単位で信号を読み出すＸ−Ｙアドレス型の固体撮像装置に対しても適用可能である。

なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

また、本発明は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。

［撮像装置］
図３０は、本発明に係る撮像装置の構成の一例を示すブロック図である。図３０に示すように、本発明に係る撮像装置５０は、レンズ群５１を含む光学系、固体撮像装置５２、カメラ信号処理回路であるＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、操作系５７および電源系５８等を有し、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、操作系５７および電源系５８がバスライン５９を介して相互に接続された構成となっている。

レンズ群５１は、被写体からの入射光（像光）を取り込んで固体撮像装置５２の撮像面上に結像する。固体撮像装置５２は、レンズ群５１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置５２として、先述した実施形態に係るＣＭＯＳイメージセンサ１０が用いられる。

表示装置５５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、固体撮像装置５２で撮像された動画または静止画を表示する。記録装置５６は、固体撮像装置５２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。

操作系５７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系５８は、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６および操作系５７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上述したように、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置において、その固体撮像装置５２として先述した第１〜第３実施形態に係るＣＭＯＳイメージセンサ１０Ａ〜１０Ｃを用いることにより、これらＣＭＯＳイメージセンサ１０Ａ〜１０Ｃでは、画質を損なうことなく、ＡＤ変換速度を短縮できるとともに、ＡＤ変換部での消費電力を低減できるため、撮像装置としての処理速度の高速化および低消費電力化を図ることができる。

本発明の第１実施形態に係るＣＭＯＳイメージセンサの構成を示すシステム構成図である。 単位画素の回路構成の一例を示す回路図である。 画素回路の構成の他の例を示す回路図である。 画素回路の構成のさらに他の例を示す回路図である。 ４分割にて分割転送を行なう場合のリセットパルスＲＳＴおよび転送パルスＴＲＧのタイミング関係を示すタイミングチャートである。 ４分割転送における入射光輝度が高い場合の動作説明図である。 ４分割転送における入射光輝度が低い場合の動作説明図である。 信号処理回路の構成の一例を示すブロック図である。 信号処理回路の構成の他の例を示すブロック図である。 ノイズ除去機能と加算機能を持つＡＤ変換部の具体的な構成の一例を示すブロック図である。 同じ変換精度でのＡＤ変換の動作タイミングを示すタイミングチャートである。 異なる変換精度でのＡＤ変換の動作タイミングを示すタイミングチャートである。 最大蓄積電荷量を１０，０００電子とした場合の、入射光強度と読み出された信号のノイズレベルの関係を示す特性図である。 本発明の第２実施形態に係るＣＭＯＳイメージセンサの構成を示すシステム構成図である。 カラム回路の構成の一例を示すブロック図である。 カラム回路の構成の他の例を示すブロック図である。 本発明の第３実施形態に係るＣＭＯＳイメージセンサの構成を示すシステム構成図である。 供給電圧制御回路の回路構成の一例を示す回路図である。 供給電圧制御回路の入出力のタイミング関係を示すタイミングチャートである。 ３分割転送の場合の駆動タイミング例を示すタイミングチャートである。 ３分割転送の場合の動作説明図である。 ＴＲＧ駆動電圧と光電変換素子の保持電荷数の関係例として実験結果を示す図である。 ｎ分割転送の場合の駆動タイミング例を示すタイミングチャートである。 光電変換部が扱える最大電荷量Ｑpd.maxと分割転送の各々の最大値Ｑfd.maxの関係を示す図である。 ３分割転送の際に異なる変換精度でＡＤ変換を行なうときの処理の説明図である。 入射光輝度に比例する信号レベルとノイズレベルの関係を示す特性図である。 異なるＡＤ変換精度を設定する具体例の説明図である。 変形例１に係る単位画素の画素回路を示す回路図である。 変形例２に係る単位画素の画素回路を示す回路図である。 本発明に係る撮像装置の構成の一例を示すブロック図である。 単位画素の構成の一例を示す回路図である。

符号の説明

１０Ａ，１０Ｂ，１０Ｃ…ＣＭＯＳイメージセンサ、１１…画素アレイ部、１２…垂直走査回路、１３…水平走査回路、１４…カラム信号選択回路、１５…信号処理回路、１７…カラム回路、２０（２０Ａ，２０Ｂ）…単位画素、２１…光電変換素子、２２…転送トランジスタ、２３…リセットトランジスタ、２４…増幅トランジスタ、２５…選択トランジスタ、３１…供給電圧制御回路、３２…電圧供給回路、３３…タイミング発生回路（ＴＧ）

Claims (13)

1. 光信号を信号電荷に変換する光電変換部と、当該光電変換部で光電変換された信号電荷を転送する転送素子と、当該転送素子によって転送された信号電荷を出力する出力手段とを含む単位画素が行列状に配置された画素アレイ部と、
   一単位の蓄積期間を通して前記光電変換部に蓄積された総信号電荷を前記転送素子によって少なくとも２回に分割して前記出力手段を介して読み出す駆動手段と、
   前記単位画素から分割して読み出された複数の出力信号に対して異なる変換精度でアナログ−デジタル変換を行なうアナログ−デジタル変換手段と
   を備えた固体撮像装置。
2. 前記単位画素から分割して読み出された複数の出力信号に対して加算処理を行なう加算手段を有する
   請求項１記載の固体撮像装置。
3. 前記出力手段は、前記転送素子によって転送された信号電荷を電圧に変換する電荷電圧変換部を有し、
   前記電荷電圧変換部は、当該電荷電圧変換部が扱える最大電荷量が前記光電変換部に蓄積可能な最大電荷量よりも小さくなるように寄生容量が小さく設定されている
   請求項１記載の固体撮像装置。
4. 前記駆動手段は、前記光電変換部に蓄積された信号電荷の一部を前記光電変換部に保持したまま、その保持量を超えた蓄積電荷を前記転送素子によって転送する制御電圧を当該転送素子に少なくとも１回与える
   請求項１記載の固体撮像装置。
5. 前記アナログ−デジタル変換手段は、入射光強度が相対的に低い場合において、前記転送素子による電荷転送が発生しないときに前記単位画素から読み出される出力信号に対するよりも、前記転送素子による電荷転送が発生するときに前記単位画素から読み出される出力信号に対して高い変換精度でアナログ−デジタル変換を行なう
   請求項１記載の固体撮像装置。
6. 前記アナログ−デジタル変換手段は、
   前記複数の出力信号を参照信号と比較する比較手段と、
   前記比較手段の比較結果に応じたカウント値だけカウント動作を行うカウント手段とを有する
   請求項１記載の固体撮像装置。
7. 前記アナログ−デジタル変換手段は、前記参照信号の傾きをＮ倍し、前記カウント手段のカウント値をＮ倍することによって変換精度を１／Ｎ倍にする
   請求項６記載の固体撮像装置。
8. 前記カウント手段は、前記比較手段の比較結果に応じたカウント値だけアップカウントまたはダウンカウントする
   請求項６記載の固体撮像装置。
9. 前記アナログ−デジタル変換手段は、前記カウント手段によるアップカウントまたはダウンカウントにより、前記単位画素から得られるリセットレベルと信号レベルの差分をとる
   請求項８記載の固体撮像装置。
10. 前記アナログ−デジタル変換手段は、前記カウント手段によるカウント動作により、前記単位画素から分割して読み出された複数の出力信号に対して加算処理を、アナログ−デジタル変換処理と並行して実行する
    請求項６記載の固体撮像装置。
11. 光信号を信号電荷に変換する光電変換部と、当該光電変換部で光電変換された信号電荷を転送する転送素子と、当該転送素子によって転送された信号電荷を出力する出力手段とを含む単位画素が行列状に配置された画素アレイ部と、
    一単位の蓄積期間を通して前記光電変換部に蓄積された総信号電荷を前記転送素子によって少なくとも２回に分割して前記出力手段を介して読み出す駆動手段とを備えた固体撮像装置の信号処理方法に当って、
    前記単位画素から分割して読み出された複数の出力信号に対して異なる変換精度でアナログ−デジタル変換を行なう
    固体撮像装置の信号処理方法。
12. 入射光強度が相対的に低い場合において、前記転送素子による電荷転送が発生しないときに前記単位画素から読み出される出力信号に対するよりも、前記転送素子による電荷転送が発生するときに前記単位画素から読み出される出力信号に対して高い変換精度でアナログ−デジタル変換を行なう
    請求項１１記載の固体撮像装置の信号処理方法。
13. 光信号を信号電荷に変換する光電変換部と、当該光電変換部で光電変換された信号電荷を転送する転送素子と、当該転送素子によって転送された信号電荷を出力する出力手段とを含む単位画素が行列状に配置されてなる固体撮像装置と、
    入射光を前記固体撮像装置の撮像面上に結像する光学系とを具備し、
    前記固体撮像装置は、
    一単位の蓄積期間を通して前記光電変換部に蓄積された総信号電荷を前記転送素子によって少なくとも２回に分割して前記出力手段を介して読み出す駆動手段と、
    前記単位画素から分割して読み出された複数の出力信号に対して異なる変換精度でアナログ−デジタル変換を行なうアナログ−デジタル変換手段とを備えた
    撮像装置。

Images