JP4390728B2 - ネットリスト生成装置 - Google Patents

Description

本発明は、ネットリスト生成装置に関し、特に階層的な処理によって配線寄生素子付きネットリストを生成するネットリスト生成装置に関する。

従来から、回路シミュレーションのために、データ量の少ない配線寄生素子付きネットリストを生成する方法が提案されている。

たとえば、特許文献１では、プリレイアウトネットリスト１と、レイアウト寄生素子抽出結果のＬＰＥネットリスト３と、ＬＰＥネットリスト３とプリレイアウトネットリスト１とを対応付けるＬＰＥ情報関連付けプロパティ２とを入力し、ＬＰＥ情報関連付けプロパティ２の内容に応じて、プリレイアウトネットリスト１およびＬＰＥネットリスト３より遅延モデルファイル５を生成する遅延モデル生成手段４と、遅延モデルファイル５およびプリレイアウトネットリスト１より遅延シミュレーション用ネットリスト７を生成する遅延シミュレーション用ネットリスト生成手段６とを備える。
特開２００４−９４４０２号公報

しかしながら、特許文献１の方法では、入力となるＬＰＥ情報関連付けプロパティの生成手段が示されていない。また、ＬＰＥ情報に記述するピン名（物理端子名）はＬＰＥネットリストには存在するがプリレイアウトネットリストには存在しておらず、プリレイアウトネットリストに記述された論理端子名のみの情報からメモリ全体の遅延シミュレーション用ネットリストを生成することは不可能である。

したがって、特許文献１では、データ量の少ない配線寄生素子付きネットリストを生成することは現実として不可能である。

それゆえに、本発明は、データ量の少ない配線寄生素子付きネットリストを生成することのできるネットリスト生成装置を提供することである。

上記課題を解決するために、本発明は、第１の回路の繰返しで構成される第２の回路の配線寄生素子付きネットリストを生成するネットリスト生成装置であって、第１の回路の物理端子座標、物理端子名および論理端子名とレイアウトデータを取得して、取得した物理端子座標、物理端子名、論理端子名およびレイアウトデータに基づいて、第１の回路の配線に寄生する寄生素子の特定、および物理端子名を含み第１の回路の内部の素子および寄生素子についての物性および接続関係を表わした第１回路情報の生成を行なう第１回路情報生成部と、第２の回路に含まれるすべての第１の回路の物理端子の接続関係を定めた接続情報を取得して、接続情報に基づいて、第２の回路に含まれるすべての第１の回路の物理端子にノード名を割当てて、第２の回路の含まれるすべての第１の回路のノード名を表わした第２回路情報を生成する第２回路情報生成部と、第１回路情報と第２回路情報とからなる第２の回路のネットリストを生成する第２回路ネットリスト生成部とを備える。

本発明のネットリスト生成装置によれば、データ量の少ない配線寄生素子付きネットリストを生成することができる。

以下、本発明の実施の形態について図面を用いて説明する。

［第１の実施形態］
本発明の実施形態では、図１に示すように複数個のメモリセルが繰返し配列されることによってメモリセルアレイが構成されていることを利用して、階層的な処理によってメモリセルアレイの配線寄生素子付きネットリストを生成する。すなわち、メモリセル単体について配線寄生素子を特定して、それを組み合わせることによってメモリセルアレイのネットリストを生成する。

ところで、階層的な処理は、従来では以下のような問題がある。

図２（ａ）は、配線寄生素子抽出前のメモリセル単体の回路例を表す図である。

図２（ｂ）は、配線寄生素子抽出後のメモリセル単体の回路例を表す図である。

図２（ｂ）に示すように、配線が分割されて、配線上にノードが生成され、生成されたノードにノード名が割当てられている。これらのノード名はＬＰＥツールによって適当に割当てられる。したがって、これらのノード名から、配線寄生素子抽出前の回路の位置を特定することが困難となり、抽出された配線寄生素子の情報を用いて回路シミュレーションを行なうことができない。

本発明の実施形態では、これらの問題を解決することができる、ネットリスト生成装置を提供する。

（構成）
図３は、第１の実施形態に係るネットリスト生成装置の構成を示す機能ブロック図である。

図３を参照して、ネットリスト生成装置１は、メモリセル情報生成部２と、メモリセルアレイ情報生成部３と、メモリセルアレイネットリスト生成部４とを備える。

回路配置装置（メモリアレイジェネレータ）は、メモリセルアレイ内のメモリセルの配置を決めるものであり、各メモリセルの物理端子名、物理端子座標および論理端子名を保有する。

図４は、メモリセルの論理端子名、物理端子座標および物理端子名の例を表わす図である。

図４を参照して、論理端子名（ｗｏｒｄ）の配線について、物理端子名ｗｌおよび物理端子名ｗｒが対応し、物理端子名ｗｌの物理端子座標がＰ１、物理端子名ｗｒの物理端子座標がＰ２である。

また、論理端子名（ＢＬ）の配線について、物理端子名ｂｔおよび物理端子名ｂｕが対応し、物理端子名ｂｔの端子の物理端子座標がＰ３、物理端子名ｂｕの物理端子座標がＰ４である。

また、論理端子名（ＩＢＬ）の配線について、物理端子名Ｉｂｔおよび物理端子名Ｉｂｕが対応し、物理端子名Ｉｂｔの端子の物理端子座標がＰ５、物理端子名Ｉｂｕの物理端子座標がＰ６である。

さらに、回路配置装置は、メモリセルの物理端子の接続情報を保有する。

図５は、論理端子名ｗｏｒｄの配線の接続関係、すなわちメモリセル間の横方向（ワード線に平行な方向）の接続関係を表わすメモリセルの物理端子の接続情報を生成する処理を説明するための図である。

図５を参照して、メモリセルＸＩ１とメモリセルＸＩ２との接続関係を調べるために、メモリセルＸＩ１の物理端子ｗｌおよび物理ｗｒの物理端子座標と、メモリセルＸＩ２の物理端子ｗｌおよび物理ｗｒの物理端子座標とが比較される。メモリセルＸ１１の物理端子ｗｒの物理端子座標（４，３）と、メモリセルＸ１２の物理端子ｗｌの物理端子座標（４，３）が等しいので、メモリセルＸＩ１の物理端子ｗｒとメモリセルＸＩ２の物理端子ｗｌとが接続されていることを表わす接続情報が生成される。

図６は、論理端子名ＢＬの配線および論理端子名ＩＢＬの配線の接続関係、すなわちメモリセル間の縦方向（ビット線に平行な方向）の接続関係を表わすメモリセルの物理端子の接続情報を生成する処理を説明するための図である。

図６を参照して、メモリセル（メモリセル）ＸＩ１とメモリセル（メモリセル）ＸＩ２との接続関係を調べるために、メモリセルＸＩ１の物理端子ｂｔおよびｂｕの物理端子座標と、メモリセルＸＩ２の物理端子ｂｔおよびｂｕの物理端子座標とが比較される。メモリセルＸ１１の物理端子ｂｕの物理端子座標（１００，１０２）と、メモリセルＸ１２の物理端子ｂｔの物理端子座標（１００，１０２）が等しいので、メモリセルＸＩ１の物理端子ｂｕとメモリセルＸＩ２の物理端子ｂｔとが接続されていることを表わす接続情報が生成される。

また、同様にして、メモリセルＸＩ１の物理端子ＩｂｔおよびＩｂｕの物理端子座標と、メモリセルＸＩ２の物理端子ＩｂｔおよびＩｂｕの物理端子座標とが比較される。メモリセルＸ１１の物理端子Ｉｂｕの物理端子座標（１０２，１０２）と、メモリセルＸ１２の物理端子Ｉｂｔの物理端子座標（１０２，１０２）が等しいので、メモリセルＸＩ１の物理端子ＩｂｕとメモリセルＸＩ２の物理端子Ｉｂｔとが接続されていることを表わす接続情報が生成される。

レイアウト装置は、メモリセルの配置およびメモリセルを接続する配線の配置の設計、つまりレイアウト設計を行い、メモリセルおよび配線の配置を表わすレイアウトデータを生成する。レイアウトデータは、回路配置装置が保有するものと同一の物理端子座標および論理端子名を含む。

メモリセル情報生成部２は、いわゆるＬＰＥツールの機能を備えるものであり、レイアウト装置からレイアウトデータを取得し、回路配置装置からメモリセルアレイを構成する１個のメモリセルの物理端子座標、物理端子名および論理端子名を取得して、取得したこれらのデータに基づいて、１個のメモリセル単体が配置されたとした場合の、メモリセルの配線に寄生する容量成分（Ｃ）および抵抗成分（Ｒ）からなる寄生素子を特定する。すなわち、メモリセル情報生成部２は、取得した物理端子座標に対応するレイアウトデータの位置に物理端子名を割当てるとともに、論理端子名で表わされる配線についてレイアウトデータに基づいて配線寄生素子を特定する。このように、物理端子名を割当てることによって、配線寄生素子抽出前のメモリセルアレイの位置を特定することが可能となる。

メモリセルの配線に寄生する容量成分（Ｃ）および抵抗成分（Ｒ）は、公知の様々な方法、たとえば、配線の素材、配線長、配線の幅、配線の厚さおよび他の配線との距離などを用いることによって特定することができる。

図７は、第１の実施形態のメモリセルの配線寄生素子を表わす図である。

図７を参照して、論理端子名ｗｏｒｄの配線について、物理端子名ｗｌの物理端子と物理端子名ｗｒの物理端子間がノードｎｅｔ１、ｎｅｔ２で分割され、抵抗成分Ｒ１，Ｒ２，Ｒ３および容量成分Ｃ１，Ｃ２，Ｃ３，Ｃ４が存在する。論理端子名ＢＬの配線について、物理端子名ｂｔの物理端子と物理端子名ｂｕの物理端子間がノードｎｅｔ１，ｎｅｔ３で分割され、抵抗成分Ｒ４，Ｒ５，Ｒ６および容量成分Ｃ５，Ｃ７，Ｃ８が存在する。論理端子名ＩＢＬの配線について、物理端子名Ｉｂｔの物理端子と物理端子名Ｉｂｕの物理端子間がｎｅｔ２、ｎｅｔ４で分割され、抵抗成分Ｒ７，Ｒ８，Ｒ９および容量成分Ｃ６，Ｃ９，Ｃ１０が存在する。

メモリセル情報生成部２は、メモリセルを構成する素子および特定した寄生素子について物性量（抵抗値、容量値など）および各素子の接続関係を表わすメモリセル情報を生成する。

図８は、第１の実施形態のメモリセル情報を表わす図である。

図８を参照して、たとえば、寄生素子の抵抗成分Ｒ１は、ノードｗｌとノードｎｅｔ１を有し、抵抗値が２Ωである。寄生素子の抵抗成分Ｒ２は、ノードｎｅｔ１とノードｎｅｔ２を有し、抵抗値が１Ωである。これにより、抵抗成分Ｒ１とＲ２は、ノードｎｅｔ１で接続されていることが表わされる。

寄生素子の容量成分Ｃ１は、ノードｗｌとノードｇｒｄを有し、容量値が１ｆＦである。ここで、ノードｇｒｄは、グランドに接続されるノードであることを表わす。寄生素子の容量成分Ｃ２は、ノードｎｅｔ１とノードｇｒｄを有し、容量値が４ｆＦである。これにより、容量成分Ｃ１とＣ２は、グランドを介して接続されていることが表わされる。

メモリセルを構成するＭＯＳトランスタＭ１は、ノードｎｅｔ１、ノードｎｅｔ３およびノードｎｅｔ１０を有し、チャンネル幅がｗ、チャンネル長がｌである。その他の物理量は省略する。

上記のように、配線寄生素子抽出前の物理端子名ｗｌがノード名として維持されるので、配線寄生素子抽出前のメモリセルアレイの位置を特定することが可能となる。

メモリセルアレイ情報生成部３は、回路配置装置からメモリセルアレイを構成するすべてのメモリセルの物理端子の接続情報を取得し、取得した接続情報に基づいて、メモリセルの物理端子の接続関係が表わされるように、すなわち、接続している２つの物理端子に同一のノード名が割当てられるようにして、メモリセルアレイを構成するすべてのメモリセルの物理端子にノード名を割当てる。メモリセルアレイ情報生成部３は、メモリセルアレイを構成するすべてのメモリセルのノード名を含むメモリセルアレイ情報を生成する。

図９は、第１の実施形態のメモリセルアレイ情報の例を表わす図である。

図９を参照して、メモリセルアレイＸは、複数個のサブ回路ＸＩ０、・・・で構成される。各サブ回路は、６個のノードを持つ。各ノードは、順番に、メモリセルの物理端子ｗｌ、ｗｒ、ｂｔ、ｂｕ、Ｉｂｔ，Ｉｂｕに対応する。また、各サブ回路の実体はメモリセルＡである。

たとえば、サブ回路ＸＩ０は、ノードＮ０，Ｎ１，ＮＬ，Ｎ（Ｌ＋６４），ＮＪ，Ｎ（Ｊ＋６４）を持ち、実体はメモリセルＡである。サブ回路ＸＩ１は、ノードＮ１，Ｎ２，Ｎ（Ｌ＋１），Ｎ（Ｌ＋６５），Ｎ（Ｊ＋１），Ｎ（Ｊ＋６５）を持ち、実体はメモリセルＡである。このように、サブ回路ＸＩ０の物理端子ｗｒに対応するノードとサブ回路ＸＩ１の物理端子ｗｌに対応するノードには、同一のノード名Ｎ１が割当てられる。これにより、サブ回路ＸＩ０とサブ回路ＸＩ１とは、ノードＮ１で接続することが表わされる。

同様に、サブ回路ＸＩｌは、ノードＮＪ，Ｎ（Ｊ＋１），ＮＰ，Ｎ（Ｐ＋１），ＮＱ，Ｎ（Ｑ＋１）を持ち、実体はメモリセルＡである。サブ回路ＸＩ（ｌ＋６４）は、ノードＮ（Ｊ＋２），Ｎ（Ｊ＋３），Ｎ（Ｐ＋１），Ｎ（Ｐ＋２），Ｎ（Ｑ＋１），Ｎ（Ｑ＋２）を持ち、実体はメモリセルＡである。このように、サブ回路ＸＩｌの物理端子ｂｕに対応するノードとサブ回路ＸＩ（ｌ＋６４）の物理端子ｂｔに対応するノードには、同一のノード名Ｎ（Ｐ＋１）が割当てられ、サブ回路ＸＩｌの物理端子Ｉｂｕに対応するノードとサブ回路ＸＩ（ｌ＋６４）の物理端子Ｉｂｔに対応するノードには、同一のノード名Ｎ（Ｊ＋１）が割当てられる。これにより、サブ回路ＸＩｌとサブ回路ＸＩ（ｌ＋６４）とは、ノードＮ（Ｐ＋１）およびノードＮ（Ｑ＋１）で接続することが表わされる。

メモリセルアレイネットリスト生成部４は、メモリセル情報とメモリセルアレイ情報とからなるメモリセルアレイのネットリストを生成する。

図１０は、第１の実施形態のメモリセルアレイのネットリストの例を表わす図である。

図１０を参照して、図６に示すメモリセル情報とメモリセルアレイ情報とからなるメモリセルアレイのネットリストが生成される。

（動作）
次に、第１の実施形態に係るネットリスト生成装置の動作を説明する。

図１１は、第１の実施形態に係るネットリスト生成装置によるメモリセルアレイのネットリストの生成の動作手順を表わすフローチャートである。

まず、メモリセル情報生成部２は、レイアウト装置からレイアウトデータを取得し、回路配置装置からメモリセルアレイを構成する１個のメモリセルの物理端子座標、物理端子名および論理端子名を取得して、取得したこれらのデータに基づいて、１個のメモリセル単体が配置されたとした場合の、メモリセルの配線に寄生する容量成分（Ｃ）および抵抗成分（Ｒ）からなる寄生素子を特定する。メモリセル情報生成部２は、メモリセルを構成する素子および特定した寄生素子について物理量（抵抗値、容量値など）および各素子の接続関係を表わすメモリセル情報を生成する（ステップＳ１０１）。

次に、メモリセルアレイ情報生成部３は、回路配置装置からメモリセルアレイを構成するすべてのメモリセルの物理端子の接続情報を取得し、取得した接続情報に基づいて、接続している２つの物理端子に同一のノード名が割当てられるようにして、メモリセルアレイを構成するすべてのメモリセルの物理端子にノード名を割当てる。メモリセルアレイ情報生成部３は、メモリセルアレイを構成するすべてのメモリセルのノード名を含むメモリセルアレイ情報を生成する（ステップＳ１０２）。

次に、メモリセルアレイネットリスト生成部４は、メモリセル情報とメモリセルアレイ情報とからなるメモリセルアレイのネットリストを生成する（ステップＳ１０３）。

以上のように第１の実施形態に係るネットリスト生成装置は、階層的な処理によって、データ量の少ない配線寄生素子付きネットリストを生成することができる。また、配線寄生素子抽出前の物理端子には、回路配置装置から取得した物理端子名を割当てるので、配線寄生素子抽出前の回路の位置を特定することが可能となる。

［第２の実施形態］
第２の実施形態は、周囲のメモリセル内の配線に起因するものも含めて、メモリセルの配線寄生素子を特定するネットリスト生成装置に関する。

（構成）
図１２は、第２の実施形態に係るネットリスト生成装置の構成を示す機能ブロック図である。

図１２を参照して、このネットリスト生成装置１１は、メモリセル情報生成部１２と、メモリセルアレイ情報生成部３と、メモリセルアレイネットリスト生成部４とを備える。図１２において、図３に示すネットリスト生成装置１が備える構成要素と同一の構成要素には、同一の符号を付している。以下、図１２の構成要素のうち、図３のネットリスト生成装置１の構成要素と異なるものについて説明する。

メモリセル情報生成部１２が、第１の実施形態のメモリセル情報生成部２と相違するのは、メモリセルの周囲にメモリセルが配置されているとして、周囲のメモリセル内の配線に起因するものも含めて、メモリセルの配線寄生素子を特定する点である。

図１３は、第２の実施形態のメモリセルの配線寄生素子の特定方法を説明するための図である。

図１３を参照して、メモリセルの配線寄生素子を特定するときに、１個のメモリセルＫの配線寄生素子ですべてのメモリセルの配線寄生素子を代表する。メモリセルＫの配線寄生素子は、メモリセルＫ内の複数個の配線間によって生じる配線寄生素子と、メモリセルＫ内の配線と、周囲のメモリセルｔ，ｕ，ｌ，ｒの配線との間で生じる配線寄生素子とからなる。

図１４は、第２の実施形態で生成されるメモリセルアレイのネットリストの例を表わす図である。

図１４を参照して、メモリセルアレイのネットリストは、メモリセルアレイ情報と、メモリセル情報とからなる。

図１４のメモリセルアレイ情報は、第１の実施形態における図１０のメモリセルアレイ情報と同一である。

図１４のメモリセル情報は、第１の実施形態における図１０のメモリセル情報、つまりメモリセルＫ内の複数個の配線間に生じる配線寄生素子の情報に、抵抗成分Ｒ１０、Ｒ１１、・・・と容量成分Ｃ１１、・・・によって表わさせる寄生素子についての情報、つまりメモリセルＫ内の配線と、周囲のメモリセルｔ，ｕ，ｌ，ｒ内の配線との間で生じる寄生素子についての情報が追加されている。

（動作）
次に、第２の実施形態に係るネットリスト生成装置の動作を説明する。

図１５は、第２の実施形態に係るネットリスト生成装置によるメモリセルアレイのネットリストの生成の動作手順を表わすフローチャートである。

まず、メモリセル情報生成部１２は、レイアウト装置からレイアウトデータを取得し、回路配置装置からメモリセルアレイを構成する１個のメモリセルの物理端子座標、物理端子名および論理端子名を取得して、取得したこれらのデータに基づいて、メモリセルの周囲にメモリセルが配置されているとして、周囲のメモリセル内の配線に起因するものも含めて、メモリセルの配線に寄生する容量成分（Ｃ）および抵抗成分（Ｒ）からなる寄生素子を特定する。メモリセル情報生成部２は、メモリセルを構成する素子および特定した寄生素子について物理量（抵抗値、容量値など）および各素子の接続関係を表わすメモリセル情報を生成する（ステップＳ２０１）。

次に、メモリセルアレイ情報生成部３は、回路配置装置からメモリセルアレイを構成するすべてのメモリセルの物理端子の接続情報を取得し、取得した接続情報に基づいて、接続している２つの物理端子に同一のノード名が割当てられるようにして、メモリセルアレイを構成するすべてのメモリセルの物理端子にノード名を割当てる。メモリセルアレイ情報生成部３は、メモリセルアレイを構成するすべてのメモリセルのノード名を含むメモリセルアレイ情報を生成する（ステップＳ２０２）。

次に、メモリセルアレイネットリスト生成部４は、メモリセル情報とメモリセルアレイ情報とからなるメモリセルアレイのネットリストを生成する（ステップＳ２０３）。

以上のように第２の実施形態に係るネットリスト生成装置によれば、周囲のメモリセルの配線との間で生じる寄生素子も考慮して、寄生素子についての情報を生成することができる。

［第２の実施形態の変形例］
本変形例は、第２の実施形態の寄生素子についての情報の生成の変形例である。

本変形例では、第２の実施形態と同様に、メモリセル情報生成部１２は、メモリセルの周囲にメモリセルが配置されているとして、周囲のメモリセル内の配線に起因するものも含めて、メモリセルの配線寄生素子を特定して、メモリセルの配線寄生素子についての情報を作成する。ただし、本変形例では、メモリセル情報生成部１２は、周囲のメモリセル内の配線をグランドに接続される配線とみなして、周囲のメモリセル内の配線に起因するメモリセルの配線寄生素子を特定する。

図１６は、第２の実施形態の変形例で生成されるメモリセルアレイのネットリストの例を表わす図である。

図１６を参照して、メモリセルアレイのネットリストは、メモリセルアレイ情報とメモリセル情報とからなる。

図１６のメモリセルアレイ情報は、第１の実施形態における図１０のメモリセルアレイ情報と同一である。

図１６のメモリセル情報は、第１の実施形態における図１０のメモリセル情報と同一の構造（抵抗成分、容量成分の数、およびそれらの接続関係が同一）をしている。ただし、図１６の各容量Ｃ１，Ｃ２，・・・，Ｃ１０の容量値は、第１の実施形態における図１０の各容量Ｃ１，Ｃ２，・・・，Ｃ１０の容量値よりも増加している。これは、グランドに接続される配線が増加したためである。

以上のように第２の実施形態の変形例によれば、第２の実施形態と同様に、周囲のメモリセルの配線との間で生じる寄生素子も考慮して、寄生素子についての情報を生成することができる。さらに、本変形例によれば、メモリセル情報の内部において、メモリセルの寄生素子についての情報を、第１の実施形態のメモリセルの寄生素子についての情報と同一の構造にすることができる。

［第３の実施形態］
第３の実施形態は、周辺回路ブロックとメモリセルアレイと有するメモリ装置のネットリストを生成するネットリスト生成装置に関する。

（構成）
図１７は、第３の実施形態に係るネットリスト生成装置の構成を示す機能ブロック図である。

図１７を参照して、このネットリスト生成装置３１は、メモリセル情報生成部２と、メモリセルアレイ情報生成部３と、メモリセルアレイネットリスト生成部４と、周辺回路ブロックネットリスト生成部３２と、メモリセルアレイ／周辺回路ブロック情報生成部３４と、メモリ装置ネットリスト生成部３３とを備える。

図１７において、図３に示すネットリスト生成装置１が備える構成要素と同一の構成要素には、同一の符号を付している。以下、図１７の構成要素のうち、図３のネットリスト生成装置１の構成要素と異なるものについて説明する。

周辺回路ブロックネットリスト生成部３２は、階層的な処理によることなく、周辺回路ブロックのネットリストを生成する。これは、周辺回路ブロックは、メモリセルアレイと異なり、メモリセルのような回路の繰返しで構成されていないからである。

メモリセルアレイ／周辺回路ブロック情報生成部３４は、回路配置装置からメモリセルアレイの物理端子と周辺回路ブロックの物理端子との接続情報を取得し、取得した接続情報に基づいて、メモリセルアレイの物理端子と周辺回路ブロックの物理端子の接続関係が表わされるように、すなわち、接続している２つの物理端子に同一のノード名が割当てられるようにして、メモリセルアレイの物理端子および周辺回路ブロックの物理端子にノード名を割当てる。メモリセルアレイ／周辺回路ブロック情報生成部３４は、メモリセルアレイのノード名および周辺回路ブロックのノード名からなるメモリセルアレイ／周辺回路ブロック情報を生成する。

図１８は、メモリセルアレイと周辺回路ブロックとの接続関係を表わす図である。

図１８を参照して、メモリセルアレイと周辺回路ブロックとは、ワード線の接続のための物理端子ｗｄ０、ｗｄ１，ｗｄ２，・・・，ｗｄ６３、ビット線対のうちの一方のビット線の接続のための物理端子ｂｌ０，・・・，ｂｌ６３、ビット線対のうちの他方のビット線の接続のための物理端子Ｉｂｌ０，・・・，Ｉｂｌ６３で接続されている。メモリセルアレイ／周辺回路ブロック情報生成部３４は、これらの物理端子の接続情報を取得する。

メモリ装置ネットリスト生成部３３は、メモリセルアレイのネットリストと、周辺回路ブロックのネットリストと、メモリセルアレイ／周辺回路ブロック情報とからなる、メモリセル装置のネットリストを生成する。

図１９は、第３の実施形態で生成されるメモリ装置のネットリストの例を表わす図である。

図１９を参照して、メモリ装置のネットリストは、メモリセルアレイ／周辺回路ブロック情報と、メモリセルアレイのネットリストと、周辺回路ブロックのネットリストとからなる。

メモリ装置ＸＸは、サブ回路であるメモリセルセルアレイＸＩ１とサブ回路である周辺回路ブロックＸＩ２とで構成される。各サブ回路ＸＩ１、ＸＩ２は、１９２個のノードをもつ。各ノードは、順番に、物理端子ｗｄ０、ｗｄ１，ｗｄ２，・・・，ｗｄ６３，ｂｌ０，・・・，ｂｌ６３，Ｉｂｌ０，・・・，Ｉｂｌ６３に対応する。

各サブ回路の物理端子ｗｄ０、ｗｄ１，ｗｄ２，・・・，ｗｄ６３，ｂｌ０，・・・，ｂｌ６３，Ｉｂｌ０，・・・，Ｉｂｌ６３に対応するノードには、同一のノード名ｎｅｔ０，ｎｅｔ１，・・・，ｎｅｔ１９１が割当てられる。これにより、サブ回路ＸＩ１とサブ回路ＸＩ２とは、ノードｎｅｔ０，ｎｅｔ１，・・・，ｎｅｔ１９１で接続することが表わされる。

メモリセルアレイのネットリストは、第１の実施形態と同様に、メモリセルアレイ情報と、メモリセル情報とを有する。

周辺回路ブロックのネットリストは、周辺回路ブロックの素子および配線寄生素子についての物性情報および接続関係を表わす情報からなる。

（動作）
次に、第３の実施形態に係るネットリスト生成装置の動作を説明する。

図２０は、第３の実施形態に係るネットリスト生成装置によるメモリ装置のネットリストの生成の動作手順を表わすフローチャートである。

まず、メモリセル情報生成部２は、レイアウト装置からレイアウトデータを取得し、回路配置装置からメモリセルアレイを構成する１個のメモリセルの物理端子座標、物理端子名および論理端子名を取得して、取得したこれらのデータに基づいて、１個のメモリセル単体が配置されたとした場合の、メモリセルの配線に寄生する容量成分（Ｃ）および抵抗成分（Ｒ）からなる寄生素子を特定する。メモリセル情報生成部２は、メモリセルを構成する素子および特定した寄生素子について物理量（抵抗値、容量値など）および各素子の接続関係を表わすメモリセル情報を生成する（ステップＳ３０１）。

次に、メモリセルアレイ情報生成部３は、回路配置装置からメモリセルアレイを構成するすべてのメモリセルの物理端子の接続情報を取得し、取得した接続情報に基づいて、接続している２つの物理端子に同一のノード名が割当てられるようにして、メモリセルアレイを構成するすべてのメモリセルの物理端子にノード名を割当てる。メモリセルアレイ情報生成部３は、メモリセルアレイを構成するすべてのメモリセルのノード名を含むメモリセルアレイ情報を生成する（ステップＳ３０２）。

次に、メモリセルアレイネットリスト生成部４は、メモリセル情報とメモリセルアレイ情報とからなるメモリセルアレイのネットリストを生成する（ステップＳ３０３）。

次に、周辺回路ブロックネットリスト生成部３２は、階層的な処理によることなく、通常の方法で、周辺回路ブロックのネットリストを生成する（ステップＳ３０４）。

次に、メモリセルアレイ／周辺回路ブロック情報生成部３４は、回路配置装置からメモリセルアレイの物理端子と周辺回路ブロックの物理端子との接続情報を取得し、取得した接続情報に基づいて、接続している２つの物理端子に同一のノード名が割当てられるようにして、メモリセルアレイの物理端子および周辺回路ブロックの物理端子にノード名を割当てる。メモリセルアレイ／周辺回路ブロック情報生成部３４は、メモリセルアレイのノード名および周辺回路ブロックのノード名からなるメモリセルアレイ／周辺回路ブロック情報を生成する（ステップＳ３０５）。

次に、メモリ装置ネットリスト生成部３３は、メモリセルアレイのネットリストと、周辺回路ブロックのネットリストと、メモリセルアレイ／周辺回路ブロック情報とからなる、メモリセル装置のネットリストを生成する（ステップＳ３０６）。

以上のように第３の実施形態に係るネットリスト生成装置によれば、メモリセルの繰返しで構成されるメモリセルアレイと、繰返し単位を有しない周辺回路ブロックとからなるメモリ装置のネットリストを生成することができる。

（変形例）
本発明は、上記の実施形態に限定されるものではなく、たとえば以下のような変形例も含む。

（１） 周囲メモリセルの配線によって生じる寄生素子の特定
図２１は、第２の実施形態の変形例をさらに変形させたメモリセルの配線寄生素子の特定方法を説明するための図である。

図２１を参照して、この変形例では、前述の変形例と同様に、周囲のメモリセルの配線は、グランドに接続される配線とみなす。ただし、周囲のメモリセルのすべての配線によって生じる寄生素子を特定するのではなく、周囲のメモリセルの配線のうち着目メモリセルＫに最も近い配線によって生じる寄生素子のみを特定する。

すなわち、左隣のメモリセルについてはグランド接続されたビット線ＩＢＬのみ、上隣のメモリセルについてはグランド接続されたワード線をＷＬのみ、下隣のメモリセルについてはグランド接続されたワード線ＷＬのみ、右隣のメモリセルについてはグランド接続されたビット線ＢＬのみによって生じる寄生素子を特定する。

（２） メモリセルアレイ以外の回路への適用について
本発明の実施形態では、図１に示すように複数個のメモリセルが繰返し配列されることによってメモリセルアレイが構成されていることを利用して、階層的な処理によってメモリセルアレイの配線寄生素子付きネットリストを生成することとしたが、これに限定するものではない。第１の回路の繰返しで第２の回路が構成されるような場合には、本発明の実施形態のネットリスト生成装置によって、第２の回路の配線寄生素子付きネットリストを生成することができる。

（３） 回路配置およびレイアウト
本発明の実施の形態では、ネットリスト生成装置１，１１，３１と、回路配置装置およびレイアウト装置とは別物としたが、これに限定するものではない。ネットリスト生成装置１，１１，３１が回路配置装置の機能を実行する回路配置部と、レイアウト装置の機能を実行するレイアウト部を含むものとしてもよい。

（４） プログラム
本発明の実施形態のネットリスト生成装置１，１１，３１は、専用のハードウエアで構成された装置に限定するものではない。コンピュータがプログラムを実行することによって、ネットリスト生成装置１，１１，３１の各構成要素の機能を実行するものとしてもよい。

（５） 周辺回路ブロックのネットリスト
メモリセル情報の生成と同様の方法で、周辺回路ブロックのネットリストを生成してもよい。すなわち、周辺回路ブロックネットリスト生成部３２は、レイアウト装置からレイアウトデータを取得し、回路配置装置から周辺回路ブロックの物理端子座標、物理端子名および論理端子名を取得して、取得したこれらのデータに基づいて、周辺回路ブロックの配線に寄生する容量成分（Ｃ）および抵抗成分（Ｒ）からなる寄生素子を特定する。すなわち、周辺回路ブロックネットリスト生成部３２は、取得した物理端子座標に対応するレイアウトデータの位置に物理端子名を割当てるとともに、論理端子名で表わされる配線についてレイアウトデータに基づいて配線寄生素子を特定する。このように、物理端子名を割当てることによって、配線寄生素子抽出前の周辺回路ブロックの位置を特定することが可能となる。

周辺回路ブロックネットリスト生成部３２は、周辺回路ブロックを構成する素子および特定した寄生素子について物性量（抵抗値、容量値など）および各素子の接続関係を表わす周辺回路ブロックのネットリストを生成する。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

メモリセルアレイの構成を表す図である。 （ａ）は、配線寄生素子抽出前のメモリセル単体の回路例を表す図であり、（ｂ）は、配線寄生素子抽出後のメモリセル単体の回路例を表す図である。 第１の実施形態に係るネットリスト生成装置の構成を示す機能ブロック図である。 メモリセルの論理端子名、物理端子座標および物理端子名の例を表わす図である。 メモリセル間の横方向（ワード線に平行な方向）の接続関係を特定する処理を説明するための図である。 メモリセル間の縦方向（ビット線に平行な方向）の接続関係を特定する処理を説明するための図である。 第１の実施形態のメモリセルの配線寄生素子を表わす図である。 第１の実施形態のメモリセル情報の例を表わす図である。 第１の実施形態のメモリセルアレイ情報の例を表わす図である。 第１の実施形態のメモリセルアレイのネットリストの例を表わす図である。 第１の実施形態に係るネットリスト生成装置によるメモリセルアレイのネットリストの生成の動作手順を表わすフローチャートである。 第２の実施形態に係るネットリスト生成装置の構成を示す機能ブロック図である。 第２の実施形態のメモリセルの配線寄生素子の特定方法を説明するための図である。 第２の実施形態で生成されるメモリセルアレイのネットリストの例を表わす図である。 第２の実施形態に係るネットリスト生成装置によるメモリセルアレイのネットリストの生成の動作手順を表わすフローチャートである。 第２の実施形態の変形例で生成されるメモリセルアレイのネットリストの例を表わす図である。 第３の実施形態に係るネットリスト生成装置の構成を示す機能ブロック図である。 メモリセルアレイと周辺回路ブロックとの接続関係を表わす図である。 第３の実施形態で生成されるメモリ装置のネットリストの例を表わす図である。 第３の実施形態に係るネットリスト生成装置によるメモリ装置のネットリストの生成の動作手順を表わすフローチャートである。 第２の実施形態の変形例のさらなる変形例を説明するための図である。

符号の説明

１，１１，３１ ネットリスト生成装置、２，１２ メモリセル情報生成部、３ メモリセルアレイ情報生成部、４ メモリセルアレイネットリスト生成部、３２ 周辺回路ブロックネットリスト生成部、３４ メモリセルアレイ／周辺回路ブロック情報生成部、３３ メモリ装置ネットリスト生成部。

Claims (5)

1. 第１の回路の繰返しで構成される第２の回路の配線寄生素子付きネットリストを生成するネットリスト生成装置であって、
   前記第１の回路の物理端子座標、物理端子名および論理端子名とレイアウトデータを取得して、前記取得した物理端子座標、物理端子名、論理端子名およびレイアウトデータに基づいて、前記第１の回路の配線に寄生する寄生素子の特定、および前記物理端子名を含み前記第１の回路の内部の素子および前記寄生素子についての物性および接続関係を表わした第１回路情報の生成を行なう第１回路情報生成部と、
   前記第２の回路に含まれるすべての前記第１の回路の物理端子の接続関係を定めた接続情報を取得して、前記接続情報に基づいて、前記第２の回路に含まれるすべての前記第１の回路の物理端子にノード名を割当てて、前記第２の回路の含まれるすべての第１の回路のノード名を表わした第２回路情報を生成する第２回路情報生成部と、
   前記第１回路情報と前記第２回路情報とからなる前記第２の回路のネットリストを生成する第２回路ネットリスト生成部とを備えるネットリスト生成装置。
2. 前記第１の回路はメモリセルであり、前記第２の回路は前記メモリセルの繰返しで構成されるメモリセルアレイである、請求項１記載のネットリスト生成装置。
3. 前記第１回路情報生成部は、前記メモリセルの配線と前記メモリセルの周囲にある周囲メモリセルの配線との間で発生する寄生素子も含めて、前記メモリセルの配線の寄生素子を特定する、請求項２記載のネットリスト生成装置。
4. 前記第１回路情報生成部は、前記周囲メモリセルの配線をグランドに接続されるものとみなして、前記メモリセルの配線の寄生素子を特定する、請求項３記載のネットリスト生成装置。
5. 前記ネットリスト生成装置は、さらに、
   前記メモリセルアレイの周辺回路ブロックのネットリストを生成する周辺回路ブロックネットリスト生成部と、
   前記メモリセルアレイと前記周辺回路ブロックの物理端子の接続関係を定めた接続情報を取得して、前記取得した接続情報に基づいて、前記メモリセルアレイおよび前記周辺回路ブロックの物理端子にノード名を割当てて、前記メモリセルアレイおよび前記周辺回路ブロックのノード名を表わしたメモリセルアレイ／周辺回路ブロック情報を生成するメモリセルアレイ／周辺回路ブロック情報生成部と、
   前記メモリセルアレイのネットリストと、前記周辺回路ブロックのネットリストと、前記メモリセルアレイ／周辺回路ブロック情報とからなるメモリ装置のネットリストを生成するメモリ装置ネットリスト生成部とを備える、請求項２記載のネットリスト生成装置。

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