JP4396063B2 - Ａ／ｄ変換方法及び装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、入力電圧を数値データに変換するＡ／Ｄ変換方法及び装置に関する。
【０００２】
【従来の技術】
従来より、例えば、特開平５−２５９９０７号公報に開示されているように、ゲート回路からなる遅延ユニットを複数段縦続接続したパルス遅延回路を利用して、入力電圧を数値データに変換するＡ／Ｄ変換装置が知られている。
【０００３】
この種のＡ／Ｄ変換装置は、例えば、図８（ａ）又は図８（ｂ）に示す如く構成される。
即ち、まず、図８（ａ）に示すＡ／Ｄ変換装置は、入力パルスＰｉｎを所定の遅延時間だけ遅延させて出力する遅延ユニット２を複数段縦続接続することにより構成されたパルス遅延回路１０と、外部から入力されるサンプリング信号ＣＫＳの立上がり（または立下がり）タイミングで、パルス遅延回路１０内での入力パルスＰｉｎの到達位置を検出（ラッチ）し、その検出結果を、入力パルスＰｉｎが通過した遅延ユニット２が先頭から何段目にあるかを表す所定ビットのデジタルデータＤＴに変換して出力するラッチ＆エンコーダ１２と、を備える。
【０００４】
また、パルス遅延回路１０を構成する各遅延ユニット２は、インバータ等からなるゲート回路にて構成されており、各遅延ユニット２には、バッファ１４等を介して、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎが駆動電圧として印加されている。
【０００５】
従って、各遅延ユニット２の遅延時間は、入力電圧Ｖｉｎの電圧レベルに対応した時間となり、サンプリング信号ＣＫＳの一周期（以下サンプリング周期という）ＴＳ内にパルス遅延回路１０内で入力パルスＰｉｎが通過する遅延ユニット２の個数は、入力電圧Ｖｉｎの電圧レベルに比例することになる。
【０００６】
例えば、図９（ａ）は、パルス遅延回路１０内で入力パルスＰｉｎが伝送されているときの各遅延ユニット２(1) ，２(2) ,２(3) ，…の出力変化を表しているが、この図から明らかなように、入力電圧Ｖｉｎが高い場合には、各遅延ユニット２での入力パルスＰｉｎの遅延時間が短くなることから、一サンプリング周期ＴＳあたりにパルス遅延回路１０内で入力パルスＰｉｎが通過する遅延ユニット２の段数は多くなり（図では先頭の遅延ユニット２(1) から１０段目の遅延ユニット２(10)までの１０段）、入力電圧Ｖｉｎが低くなると、各遅延ユニット２での入力パルスＰｉｎの遅延時間が長くなることから、一サンプリング周期ＴＳ当たりにパルス遅延回路１０内で入力パルスＰｉｎが通過する遅延ユニット２の段数は少なくなる（図では先頭の遅延ユニット２(1) から７段目の遅延ユニット２(7) までの７段）。
【０００７】
この結果、ラッチ＆エンコーダ１２からの出力（デジタルデータＤＴ）は、入力電圧Ｖｉｎの電圧レベルに応じて変化することになり、デジタルデータＤＴは入力電圧ＶｉｎをＡ／Ｄ変換した数値データとなる。
つまり、図８（ａ）に示したＡ／Ｄ変換装置では、図９（ｂ）に示すように、パルス遅延回路１０内での入力パルスＰｉｎの伝送速度ＳＰが、各遅延ユニット２に駆動電圧として印加される入力電圧Ｖｉｎに比例して変化することから、一定のサンプリング周期ＴＳ毎に、ラッチ＆エンコーダ１２を用いて、入力パルスＰｉｎが通過した遅延ユニット２の段数を計測することにより、入力電圧Ｖｉｎを数値データ（デジタルデータＤＴ）に変換するのである。
【０００８】
一方、図８（ｂ）に示すＡ／Ｄ変換装置は、図８（ａ）に示したＡ／Ｄ変換装置において、パルス遅延回路１０を構成する初段の遅延ユニット２を、一方の入力端子を起動用端子とするアンドゲートにて構成し、この初段の遅延ユニット２のもう一つの入力端子と、最終段の遅延ユニット２の出力端子とを接続して、全遅延ユニット２をリング状に連結することにより、パルス遅延回路１０を、入力パルスＰｉｎを周回させることができるリングディレイライン（ＲＤＬ）として構成すると共に、更に、このパルス遅延回路１０内での入力パルスＰｉｎの周回回数をカウントするカウンタ１６と、このカウンタ１６によるカウント値をサンプリング信号ＣＫＳの立上がり（又は立下がり）タイミングでラッチするラッチ回路１８とを設けたものである。
【０００９】
そして、このように構成されたＡ／Ｄ変換装置では、ラッチ＆エンコーダ１２から出力されるデジタルデータを、入力電圧Ｖｉｎの電圧レベルを表す下位ビットデータａ、ラッチ回路１８から出力されるカウント値を、入力電圧Ｖｉｎの電圧レベルを表す上位ビットデータｂ、とするデジタルデータＤＴを得ることができ、図８（ａ）に示したＡ／Ｄ変換装置に比べて、パルス遅延回路１０を構成する遅延ユニット２の個数を少なくできる。
【００１０】
【発明が解決しようとする課題】
ところで、上記のように構成された従来のＡ／Ｄ変換装置においては、図９（ｃ）に示すように、一定のサンプリング周期ＴＳ毎に、入力パルスＰｉｎが通過した遅延ユニットの段数を数値化することにより、入力電圧Ｖｉｎを数値データ（デジタルデータＤＴ）に変換することから、Ａ／Ｄ変換の分解能は、遅延ユニット２を入力パルスＰｉｎが通過する時間（遅延時間）で決定される。
【００１１】
そして、遅延ユニット２の遅延時間は、遅延ユニットを構成するゲート回路の特性により決定されることから、従来のＡ／Ｄ変換装置において、Ａ／Ｄ変換の分解能を高めるには、ゲート回路の製造技術の改良により、ゲート回路の単位遅延時間を短くする必要があり、Ａ／Ｄ変換の高分解能化には、ゲート回路の製造技術により制限を受けるという問題があった。
【００１２】
例えば、図１０は、図８（ａ）に示したＡ／Ｄ変換装置において、遅延ユニット２をＣＭＯＳインバータ２段で構成し、サンプリング信号ＣＫＳの周波数（サンプリング周波数）：１０ｋＨｚ、周囲温度：２５°Ｃで動作させた場合のＡ／Ｄ変換値の電圧分解能と、遅延ユニット２の１段あたりの遅延時間（単位遅延時間Ｔｄ）と、ＣＭＯＳインバータ製造時のプロセス微細化のルール（ＣＭＯＳデザインルール）との関係を表す説明図であるが、図に実線で示すように、従来のＡ／Ｄ変換装置において、Ａ／Ｄ変換値の電圧分解能を高めるには、ＣＭＯＳデザインルールをより微細化して、遅延ユニット２の単位遅延時間Ｔｄをより小さくする必要があり、このためには、遅延ユニット２を構成するゲート回路を製造する際のプロセス微細化技術がより改善されるのを待つしかないのである。
【００１３】
また、上記従来のＡ／Ｄ変換装置において、Ａ／Ｄ変換の高速化を図るには、サンプリング周期ＴＳを短くすればよいが、サンプリング周期ＴＳを短くすると、同一の入力電圧Ｖｉｎに対して得られるデジタルデータのビット数が少なくなり、得られる分解能が低下することから、高速で所望分解能のＡ／Ｄ変換結果を得る必要のあるアプリケーション（例えば１０ｂｉｔ，１ＭＨｚ）ではスピード不足で対応できないという問題もある。
【００１４】
一方、上記従来のＡ／Ｄ変換装置において、パルス遅延回路を構成する各遅延ユニット２は、入力電圧Ｖｉｎに応じて遅延時間が変化するだけでなく、周囲温度等の使用環境によっても遅延時間が変動する。つまり、入力電圧Ｖｉｎが一定であっても、低温時には、遅延ユニット２の遅延時間が短くなって、パルス遅延回路１０内での入力パルスＰｉｎの伝送速度ＳＰが、図９（ｂ）における入力電圧Ｖｉｎの高電圧側に変化し、逆に、高温時には、遅延ユニット２の遅延時間が長くなって、パルス遅延回路１０内での入力パルスＰｉｎの伝送速度ＳＰが、図９（ｂ）における入力電圧Ｖｉｎの低電圧側に変化してしまうのである。
【００１５】
そして、こうした問題を解決するために、例えば、特開平７−１５４２５６号公報、特開平５−３７３７８号公報、特開平１１−４４５８５号公報、特開平１１−６４１３５号公報等に開示された技術を利用して、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎと電圧一定の基準電圧とを夫々Ａ／Ｄ変換し、その両者の比を演算することで、周囲環境変化に伴うＡ／Ｄ変換値の変動分をキャンセルすることが考えられるが、このような対策では、入力電圧Ｖｉｎ及び基準電圧のＡ／Ｄ変換を、Ａ／Ｄ変換装置への入力を切り換えることにより、順次行う必要があるため、所望のＡ／Ｄ変換値を得るには時間がかかるという問題がある。また、この場合、Ａ／Ｄ変換装置への入力切り換えのための切換回路や、変動分キャンセルのための処理回路を別途設ける必要があるため、装置構成が複雑になり、Ａ／Ｄ変換装置のコストアップを招くという問題がある。
【００１６】
本発明は、上記問題に鑑みなされたものであり、遅延ユニットを複数段縦続接続したパルス遅延回路を利用して入力電圧を数値データに変換するＡ／Ｄ変換装置において、遅延ユニットを構成するゲート回路の製造技術により制限を受けることなく、Ａ／Ｄ変換の高分解能化若しくは高速化を図ることを第１の目的とし、温度変化等の環境変化に対して安定したＡ／Ｄ変換値が得られるようにすることを第２の目的とする。
【００１７】
【課題を解決するための手段及び発明の効果】
請求項１に記載のＡ／Ｄ変換方法は、上述した第１の目的を達成するためになされたものであり、２つのパルス遅延回路（第１パルス遅延回路及び第２パルス遅延回路）を利用して、入力電圧Ｖｉｎを数値データ（デジタルデータ）に変換する。
【００１８】
即ち、本発明方法では、第１パルス遅延回路には、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎを、第１パルス遅延回路を構成する各第１遅延ユニットの遅延時間を制御する信号として入力し、第２パルス遅延回路には、入力電圧Ｖｉｎを、第２パルス遅延回路を構成する各第２遅延ユニットの遅延時間を第１パルス遅延回路とは逆方向に（第１遅延ユニットの遅延時間が短くなる場合には第２遅延ユニットの遅延時間が長くなり、第１遅延ユニットの遅延時間が長くなる場合には第２遅延ユニットの遅延時間が短くなるように）制御する信号として入力する。
【００１９】
この結果、例えば、入力電圧Ｖｉｎが高く、第１パルス遅延回路内でのパルス信号の伝送速度が早くなる場合には、第２パルス遅延回路内でのパルス信号の伝送速度が遅くなり、逆に、入力電圧Ｖｉｎが低く、第１パルス遅延回路内でのパルス信号の伝送速度が遅くなる場合には、第２パルス遅延回路内でのパルス信号の伝送速度が早くなる。
【００２０】
そして、本発明方法では、この状態で、各パルス遅延回路を起動して、各パルス遅延回路内でパルス信号を伝送させ、そのとき各パルス遅延回路内で生じるパルス信号の伝送速度の比率を数値化することで、入力電圧Ｖｉｎを数値データに変換する。
【００２１】
従って、本発明方法によれば、上記のように、入力電圧Ｖｉｎが高く、第１パルス遅延回路内でのパルス信号の伝送速度が早くなる場合には、第２パルス遅延回路内で生じる遅い伝送速度との比率を数値化することにより、Ａ／Ｄ変換結果となる数値データ（デジタルデータ）として、より大きな値を設定でき、逆に、入力電圧Ｖｉｎが低く、第１パルス遅延回路内でのパルス信号の伝送速度が低い場合には、第２パルス遅延回路内で生じる早い伝送速度との比率を数値化することにより、Ａ／Ｄ変換結果となる数値データ（デジタルデータ）として、より小さな値を設定できることになる。
【００２２】
よって、本発明方法によれば、一つのパルス遅延回路を用いて入力電圧Ｖｉｎを数値データに変換する従来のＡ／Ｄ変換方法に比べて、得られる数値データ（デジタルデータ）の電圧分解能を高めることができるようになる。つまり、本発明方法によれば、従来、遅延ユニット１段当たりの単位遅延時間Ｔｄを決定する遅延ユニットの製造技術（ＣＭＯＳデザインルール）により制限されていたＡ／Ｄ変換の分解能を、図１０に点線矢印で示すように、遅延ユニットの製造技術（ＣＭＯＳデザインルール）に制限されることなく、所望の分解能まで高めることができるようになるのである。
【００２３】
また、例えば、Ａ／Ｄ変換の分解能を、従来と同程度に設定する場合には、その分解能を実現するのに要する各パルス遅延回路での伝送速度の計測時間（つまりサンプリング周期）を短くすることができる。このため、本発明方法によれば、入力電圧Ｖｉｎを所望の分解能でＡ／Ｄ変換するのに要する時間を、従来方法に比べて短くし、Ａ／Ｄ変換の高速化を図ることもできる。
【００２４】
ここで、請求項１に記載のＡ／Ｄ変換方法では、第１パルス遅延回路には、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎを、第１パルス遅延回路を構成する各第１遅延ユニットの遅延時間を制御する信号として入力し、第２パルス遅延回路には、入力電圧Ｖｉｎを、第２パルス遅延回路を構成する各第２遅延ユニットの遅延時間を第１パルス遅延回路とは逆方向に制御する信号として入力するが、こうした信号入力を容易に実現するには、請求項２に記載の方法を利用するとよい。
【００２５】
即ち、請求項２に記載のＡ／Ｄ変換方法においては、第１パルス遅延回路には、各第１遅延ユニットの遅延時間を制御する信号として、入力電圧Ｖｉｎをｎ倍増幅した信号、若しくは、その増幅後の信号に更に所定の第１オフセット電圧を加えた信号を入力し、第２パルス遅延回路には、各第２遅延ユニットの遅延時間を制御する信号として、入力電圧Ｖｉｎをｍ倍増幅（但し、ｍとｎとは正負の符号＋，−が異なる）した信号、若しくは、その増幅後の電圧に更に所定の第２オフセット電圧を加えた信号を入力する。
【００２６】
この結果、請求項２に記載のＡ／Ｄ変換方法によれば、入力電圧Ｖｉｎの変化に対して、第１パルス遅延回路へ入力される電圧信号の変化方向と、第２パルス遅延回路へ入力される電圧信号の変化方向とを、互いに逆方向にすることができ、各パルス遅延回路を構成する遅延ユニット（第１遅延ユニット及び第２遅延ユニット）の遅延時間を、入力電圧Ｖｉｎに応じて、互いに逆方向に変化させることができるようになる。
【００２７】
尚、各パルス遅延回路に入力する電圧信号の入力電圧Ｖｉｎに対する倍率ｎ，ｍは、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎの変動幅に応じて適宜設定すればよく、例えば、入力電圧Ｖｉｎの変動幅が大き過ぎる場合には、倍率ｎ，ｍに値１よりも小さい値を設定すればよく、入力電圧Ｖｉｎの変動幅が小さ過ぎる場合には、倍率ｎ，ｍに値１よりも大きい値を設定すればよく、入力電圧Ｖｉｎの変動幅がＡ／Ｄ変換するのに適していれば、倍率ｎ，ｍに値１を設定すればよい。
【００２８】
また、第１オフセット電圧及び第２オフセット電圧は、入力電圧Ｖｉｎが各パルス遅延回路のグランド電位を中心に正負に変化する際に、各パルス遅延回路へ入力される電圧信号が常に正電圧となるようにするためのものであり、これら各オフセット電圧についても、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎに応じて適宜、設定すればよい。
【００２９】
そして、例えば、各パルス遅延回路に入力する信号の入力電圧Ｖｉｎに対する倍率ｎ，ｍや第１及び第２オフセット電圧を同一にすれば、２つのパルス遅延回路（第１パルス遅延回路及び第２パルス遅延回路）でのパルス信号の伝送速度を互いに逆方向に同じ割合で変化させることができることから、一つのパルス遅延回路で入力電圧ＶｉｎをＡ／Ｄ変換した場合に比べて、Ａ／Ｄ変換の分解能を２倍にすることができる。また、例えば、各パルス遅延回路に入力する信号の入力電圧Ｖｉｎに対する倍率ｎ，ｍや第１オフセットと第２オフセット電圧とを異なる値に設定すれば、それら各値の比率に応じて、Ａ／Ｄ変換の分解能を任意に設定することができる。
【００３０】
一方、請求項３に記載のＡ／Ｄ変換方法は、上述した第２の目的を達成するためになされたものであり、請求項１に記載のＡ／Ｄ変換方法と同様、２つのパルス遅延回路（第１パルス遅延回路及び第２パルス遅延回路）を利用して、入力電圧Ｖｉｎを数値データ（デジタルデータ）に変換する。そして、請求項１に記載のＡ／Ｄ変換方法と異なる点は、第２パルス遅延回路の利用方法にある。
【００３１】
即ち、本発明方法では、第１パルス遅延回路には、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎを、第１パルス遅延回路を構成する各第１遅延ユニットの遅延時間を制御する信号として入力するが、第２パルス遅延回路には、所定の基準電圧を、第２パルス遅延回路を構成する各第２遅延ユニットの遅延時間を制御する信号として入力する。そして、本発明方法では、この状態で、各パルス遅延回路を起動して、各パルス遅延回路内でパルス信号を伝送させ、そのとき各パルス遅延回路内で生じるパルス信号の伝送速度の比率を数値化することで、入力電圧Ｖｉｎを数値データに変換する。
【００３２】
従って、本発明方法によれば、温度変化等の環境変化に伴うＡ／Ｄ変換誤差を、各パルス遅延回路を構成する遅延ユニットの遅延時間の変動分にて相殺することができ、Ａ／Ｄ変換誤差を低減できる。
つまり、本発明方法においては、第２遅延ユニットの遅延時間を制御する信号として基準電圧を第２パルス遅延回路に入力することから、第２パルス遅延回路における第２遅延ユニットの遅延時間は、温度変化等の環境変化がなければ一定であるが、例えば、周囲温度が上昇すると長くなり、逆に、周囲温度が低下すると短くなる。しかし、第１パルス遅延回路を構成する第１遅延ユニットの遅延時間も同様に変化する。そして、本発明方法では、各パルス遅延回路内でのパルス信号の伝送速度の比率を数値化することにより、入力電圧ＶｉｎをＡ／Ｄ変換することから、この数値化の際に、各パルス遅延回路で生じた温度変化等の環境変化に伴う各遅延ユニットの遅延時間の変動分は相殺される。
【００３３】
よって、本発明方法によれば、温度変化等の環境変化の影響を受けることなく、常に安定したＡ／Ｄ変換値（数値データ）が得られるようになり、Ａ／Ｄ変換誤差を低減できることになる。
また、本発明方法では、入力電圧ＶｉｎのＡ／Ｄ変換と基準電圧のＡ／Ｄ変換とを同時に行うことになるので、入力電圧ＶｉｎのＡ／Ｄ変換と基準電圧のＡ／Ｄ変換とを順に行い補正計算を行う従来装置に比べて、入力電圧ＶｉｎのＡ／Ｄ変換を高速に行うことができる。
【００３４】
尚、本発明方法を利用して、Ａ／Ｄ変換誤差をより確実に抑制するには、Ａ／Ｄ変換に用いる２つのパルス遅延回路（第１パルス遅延回路及び第２パルス遅延回路）を同一構成にすることが好ましい。
次に、請求項３に記載のＡ／Ｄ変換方法においても、請求項４に記載のように、第１パルス遅延回路には、請求項２に記載のＡ／Ｄ変換方法と同様、入力電圧Ｖｉｎ若しくは入力電圧Ｖｉｎをｎ倍増幅した電圧に所定の第１オフセット電圧を加えた信号を入力するようにし、その倍率ｎや第１オフセット電圧を、入力電圧Ｖｉｎの変動幅等に基づき適宜設定するようにすればよい。
【００３５】
そして、この場合、第１オフセット電圧と基準電圧とを同一電源を用いて生成するようにすれば、その電源電圧の変動に伴う第１オフセット電圧の変動分と基準電圧の変動分とを、各パルス遅延回路を構成する遅延ユニットの遅延時間の変動分にて相殺することができるようになる。
【００３６】
一方、上述した請求項１〜請求項４に記載のＡ／Ｄ変換方法においては、２つのパルス遅延回路（第１パルス遅延回路及び第２パルス遅延回路）内で生じるパルス信号の伝送速度の比率を数値化することで、入力電圧Ｖｉｎを数値データに変換するが、伝送速度の比率を数値化する際には、請求項５に記載のように、各パルス遅延回路内でパルス信号を伝送させた際に生じる伝送速度を表す情報として、各パルス遅延回路内でパルス信号が通過した遅延ユニットの段数を用いるようにするとよい。
【００３７】
また、この場合、各パルス遅延回路内でパルス信号が通過した遅延ユニットの段数は、各パルス遅延回路毎に、所定時間内にパルス信号が通過した遅延ユニットの段数をカウントすることにより夫々求め、これら各段数の比率を計算するようにしてもよいが、請求項６に記載のように、各パルス遅延回路内でパルス信号を伝送させた際に生じる伝送速度の比率を表す情報として、第２パルス遅延回路内でパルス信号が通過する第２遅延ユニットの段数が予め設定された設定段数に達するまでの間に、第１パルス遅延回路内でパルス信号が通過した第１遅延ユニットの段数を求めるようにすれば、比率の計算を行うことなく、入力電圧ＶｉｎのＡ／Ｄ変換値（数値データ）を極めて簡単に設定できることになる。
【００３８】
また、請求項５若しくは請求項６に記載のＡ／Ｄ変換方法のように、各パルス遅延回路内でパルス信号を伝送させた際に生じる伝送速度を表す情報として、各パルス遅延回路内でパルス信号が通過した遅延ユニットの段数を利用する際には、第１パルス遅延回路及び第２パルス遅延回路を、図８（ａ）に示したパルス遅延回路のように、単に遅延ユニットを縦続接続したものから構成するのではなく、請求項７に記載のように（換言すれば図８（ｂ）に示したパルス遅延回路のように）、第１遅延ユニット及び第２遅延ユニットが夫々リング状に連結されてパルス信号を周回させるリングディレイラインにて構成し、各パルス遅延回路内でパルス信号が通過した遅延ユニットの段数を、対応するリングディレイラインでのパルス信号の周回回数若しくはその周回回数と周回位置とにより求めるようにするとよい。
【００３９】
つまり、このようにすれば、パルス信号が通過した遅延ユニットの段数をカウントする際のサンプリング周期に対応して、各パルス遅延回路を構成する遅延ユニットの数を設定する必要がなく、各パルス遅延回路を構成する遅延ユニットの数を少なくして、各パルス遅延回路（延いてはＡ／Ｄ変換装置）の小型化を図ることができる。
【００４０】
次に、請求項８に記載のＡ／Ｄ変換装置は、請求項１に記載のＡ／Ｄ変換方法に従い入力電圧ＶｉｎをＡ／Ｄ変換する装置である。
そして、このＡ／Ｄ変換装置においては、第１入力回路が、第１パルス遅延回路に対して、入力電圧Ｖｉｎを、各第１遅延ユニットの遅延時間を制御する信号として入力し、第２入力回路が、第２パルス遅延回路に対して、入力電圧Ｖｉｎを、各第２遅延ユニットの遅延時間を制御する信号として入力し、制御手段が、各パルス遅延回路を起動して、各パルス遅延回路内でパルス信号を伝送させ、そのとき各パルス遅延回路内で生じる伝送速度の比率を数値化することで、入力電圧Ｖｉｎの数値データを生成する。
【００４１】
従って、このＡ／Ｄ変換装置によれば、請求項１に記載のＡ／Ｄ変換方法に従い入力電圧ＶｉｎをＡ／Ｄ変換することができ、請求項１に記載のＡ／Ｄ変換方法と同様の効果を得ることができる。
また次に、請求項９及び請求項１０に記載のＡ／Ｄ変換装置は、請求項２に記載のＡ／Ｄ変換方法を実現できるように、請求項８に記載のＡ／Ｄ変換装置における第１入力回路及び第２入力回路を構成したものである。
【００４２】
即ち、請求項９に記載のＡ／Ｄ変換装置においては、第１入力回路が、入力電圧Ｖｉｎをｎ倍増幅する第１増幅回路を備え、第１増幅回路により増幅された信号を、第１遅延ユニットの遅延時間を制御する信号として第１パルス遅延回路に入力し、第２入力回路が、入力電圧Ｖｉｎをｍ倍増幅（但し、ｍとｎとは正負の符号＋，−が異なる）する第２増幅回路を備え、第２増幅回路により増幅された信号を、第２遅延ユニットの遅延時間を制御する信号として第２パルス遅延回路に入力する。
【００４３】
従って、請求項９に記載のＡ／Ｄ変換装置によれば、入力電圧Ｖｉｎの変化に対して、第１パルス遅延回路へ入力される電圧信号の変化方向と、第２パルス遅延回路へ入力される電圧信号の変化方向とを、２つの増幅回路を用いて、互いに逆方向にすることができ、請求項２に記載のＡ／Ｄ変換方法と同様、各パルス遅延回路を構成する遅延ユニット（第１遅延ユニット及び第２遅延ユニット）の遅延時間を、入力電圧Ｖｉｎに応じて、互いに逆方向に変化させることが可能となる。
【００４４】
また、請求項１０に記載のＡ／Ｄ変換装置においては、第１入力回路が、入力電圧Ｖｉｎ若しくは第１増幅回路にて増幅した入力電圧Ｖｉｎに第１オフセット電圧を加える第１電圧シフト回路を備え、第２入力回路は、入力電圧Ｖｉｎ若しくは第２増幅回路にて増幅した入力電圧Ｖｉｎに第２オフセット電圧を加える第２電圧シフト回路を備える。
【００４５】
このため、請求項１０に記載のＡ／Ｄ変換装置によれば、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎが各パルス遅延回路のグランド電位を中心に正負に変化する場合であっても、第１及び第２オフセット電圧を利用して、各パルス遅延回路へ入力される電圧信号を正電圧にすることができるようになり、各パルス遅延回路を構成する遅延ユニット（第１遅延ユニット及び第２遅延ユニット）の遅延時間を、入力電圧Ｖｉｎに応じて変化させることができる。
【００４６】
一方、請求項１１に記載のＡ／Ｄ変換装置は、請求項３に記載のＡ／Ｄ変換方法に従い入力電圧ＶｉｎをＡ／Ｄ変換する装置である。
そして、このＡ／Ｄ変換装置においては、第１入力回路が、第１パルス遅延回路に対して、入力電圧Ｖｉｎを、各第１遅延ユニットの遅延時間を制御する信号として入力し、第２入力回路が、第２パルス遅延回路に対して、所定の基準電圧を、各第２遅延ユニットの遅延時間を制御する信号として入力し、制御手段が、各パルス遅延回路を起動して、各パルス遅延回路内でパルス信号を伝送させ、そのとき各パルス遅延回路内で生じる伝送速度の比率を数値化することで、入力電圧Ｖｉｎの数値データを生成する。
【００４７】
従って、このＡ／Ｄ変換装置によれば、請求項３に記載のＡ／Ｄ変換方法に従い入力電圧ＶｉｎをＡ／Ｄ変換することができ、請求項３に記載のＡ／Ｄ変換方法と同様の効果を得ることができる。
また、請求項１２及び請求項１３に記載のＡ／Ｄ変換装置は、請求項４に記載のＡ／Ｄ変換方法を実現できるように、請求項１１に記載のＡ／Ｄ変換装置における第１入力回路を構成したものである
そして、請求項１２に記載のＡ／Ｄ変換装置において、第１入力回路は、入力電圧Ｖｉｎに所定の第１オフセット電圧を加える第１電圧シフト回路を備え、この第１電圧シフト回路にて入力電圧Ｖｉｎに第１オフセット電圧を加えた信号を、各第１遅延ユニットの遅延時間を制御する信号として第１パルス遅延回路に入力し、請求項１３に記載のＡ／Ｄ変換装置において、第１入力回路は、更に、入力電圧Ｖｉｎ、若しくは第１電圧シフト回路にて入力電圧Ｖｉｎに第１オフセット電圧を加えた電圧を、ｎ倍増幅する第１増幅回路を備える。
【００４８】
そして、この請求項１２又は請求項１３に記載のＡ／Ｄ変換装置においては、上記のように第１オフセット電圧と基準電圧とを同一電源を用いて生成するようにすれば、その電源電圧の変動に伴う第１オフセット電圧の変動分と基準電圧の変動分とを、各パルス遅延回路を構成する遅延ユニットの遅延時間の変動分にて相殺して、第１オフセット電圧及び基準電圧の変動に伴い生じるＡ／Ｄ変換誤差についても低減することができるようになる。
【００４９】
尚、請求項１１〜請求項１３に記載のＡ／Ｄ変換装置において、Ａ／Ｄ変換誤差をより確実に抑制するには、請求項１４に記載のように、第１パルス遅延回路及び第２パルス遅延回路を、互いに同一構成のパルス遅延回路にて構成するとよい。
【００５０】
次に、請求項１５に記載のＡ／Ｄ変換装置は、上述した請求項８〜請求項１４に記載のＡ／Ｄ変換装置において、請求項５に記載のＡ／Ｄ変換方法を実現できるように、制御手段を構成したものであり、請求項１６に記載のＡ／Ｄ変換装置は、請求項１５に記載のＡ／Ｄ変換装置において、請求項６に記載のＡ／Ｄ変換方法を実現できるように、制御手段を構成したものである。
【００５１】
即ち、請求項１５に記載のＡ／Ｄ変換装置において、制御手段は、第１パルス遅延回路内でパルス信号が通過した第１遅延ユニットの段数をカウントする第１カウント手段と、第２パルス遅延回路内でパルス信号が通過した第２遅延ユニットの段数をカウントする第２カウント手段とを備え、これら各カウント手段によりカウントされた各遅延ユニットの段数の比率を数値化することで、入力電圧Ｖｉｎの数値データを生成する。
【００５２】
また、請求項１６に記載のＡ／Ｄ変換装置において、制御手段は、第２カウント手段にてカウントされる第２遅延ユニットの段数が予め設定された設定段数に達するまでの間に、第１パルス遅延回路内でパルス信号が通過した第１遅延ユニットの段数を前記を第１カウント手段にカウントさせ、この第１カウント手段によるカウント結果を、入力電圧Ｖｉｎの数値データとして出力する。
【００５３】
従って、請求項１５及び請求項１６に記載のＡ／Ｄ変換装置によれば、請求項５若しくは請求項６に記載のＡ／Ｄ変換方法を実現でき、これら各Ａ／Ｄ変換方法と同様の効果を得ることができる。
次に、請求項１７に記載のＡ／Ｄ変換装置は、請求項１６に記載のＡ／Ｄ変換装置において、請求項７に記載のＡ／Ｄ変換方法を実現できるようにしたものであり、第１パルス遅延回路及び第２パルス遅延回路が、夫々、第１遅延ユニット及び第２遅延ユニットが夫々リング状に連結されてパルス信号を周回させるリングディレイラインにより構成される。
【００５４】
また、請求項１７に記載のＡ／Ｄ変換装置において、第１カウント手段は、第１パルス遅延回路を構成するリングディレイラインでのパルス信号の周回回数をカウントする第１カウンタと、第１パルス遅延回路を構成するリングディレイラインでのパルス信号の周回位置を所定ビットのデジタルデータに変換して出力するエンコーダとを備え、外部から入力されるサンプリング信号に従い、第１カウンタによるカウント結果及びエンコーダにより得られたデジタルデータをラッチして出力するよう構成され、第２カウント手段は、第２パルス遅延回路を構成するリングディレイラインでのパルス信号の周回回数をカウントする第２カウンタと、この第２カウンタによるカウント値が上述した設定段数に対応する設定値に達したか否かを判定し、設定値に達したときに、第１カウント手段にサンプリング信号を出力するコンパレータとを備え、該コンパレータが出力するサンプリング信号にて第２カウンタをリセットするよう構成される。
【００５５】
従って、このＡ／Ｄ変換装置によれば、第２パルス遅延回路内でパルス信号が第２遅延ユニットを設定段数分通過して、第２カウンタにてカウントされる第２パルス遅延回路内でのパルス信号の周回回数がその設定段数に対応した設定値に達するまでの間、第１カウンタにより、第１パルス遅延回路内でのパルス信号の周回回数がカウントされ、その後、第２カウンタによるカウント値が設定値に達して、コンパレータがサンプリング信号を出力すると、第１カウント手段から、第１カウンタによるカウント値及びエンコーダにより得られた第１パルス遅延回路内でのパルス信号の周回位置を表すデジタルデータが出力されることになる。
【００５６】
よって、請求項１７に記載のＡ／Ｄ変換装置によれば、第１カウント手段から出力されるカウント値を上位ビットデータ、第１パルス遅延回路内でのパルス信号の周回位置を表すデジタルデータを下位ビットデータとして取り込むことにより、入力電圧ＶｉｎのＡ／Ｄ変換結果を表す数値データ（デジタルデータ）を得ることができる。
【００５７】
そして、このＡ／Ｄ変換装置によれば、第１パルス遅延回路及び第２パルス遅延回路がリングディレイラインにて構成されていることから、請求項７に記載のＡ／Ｄ変換方法と同様、各パルス遅延回路の起動後、コンパレータからサンプリング信号が出力されるまでの最大時間（換言すれば最大サンプリング周期）に対応して、各パルス遅延回路を構成する遅延ユニットの数を設定する必要がなく、各パルス遅延回路を構成する遅延ユニットの数を少なくして、各パルス遅延回路（延いてはＡ／Ｄ変換装置）の小型化を図ることができる。
【００５８】
ところで、請求項１７に記載のＡ／Ｄ変換装置においては、第２カウンタによるカウント値が設定値に達した時点でコンパレータからサンプリング信号が出力されて、第１カウント手段から入力電圧ＶｉｎのＡ／Ｄ変換値を表すカウント値とデジタルデータが夫々出力されることから、請求項１８に記載のように、制御手段に信号処理回路を設け、この信号処理回路の動作により、第１パルス遅延回路及び第２パルス遅延回路の起動後、第２カウント手段を構成するコンパレータが出力するサンプリング信号に同期して、第１カウント手段からの出力をラッチし、第１カウンタによるカウント結果を上位ビットデータ、エンコーダにより得られたデジタルデータを下位ビットデータとするデジタルデータを出力するように構成すれば、コンパレータから出力されるサンプリング信号の周期（サンプリング周期）に同期して、Ａ／Ｄ変換値である最新の数値データを繰り返し出力することができるようになる。
【００５９】
一方、Ａ／Ｄ変換装置を請求項１８に記載のように構成した場合、コンパレータから出力されるサンプリング信号の周期（サンプリング周期）は、入力電圧Ｖｉｎの電圧レベルに応じて変化するので、Ａ／Ｄ変換装置からの数値データの出力周期を一定にすることができない。このため、Ａ／Ｄ変換装置からの数値データの出力周期を一定周期にする必要がある場合には、制御手段に、請求項１９に記載の信号処理回路を設けることが望ましい。
【００６０】
つまり、請求項１９に記載のＡ／Ｄ変換装置において、制御手段に設けられる信号処理回路は、外部から入力される一定周期のマスタクロックに同期して、第１パルス遅延回路及び第２パルス遅延回路を起動することにより、第１カウント手段及び第２カウント手段をマスタクロックの一周期毎に動作させると共に、その後第１カウント手段から出力される第１カウンタによるカウント結果及びエンコーダにより得られたデジタルデータを、夫々、マスタクロックに同期してラッチし、第１カウンタによるカウント結果を上位ビットデータ、エンコーダにより得られたデジタルデータを下位ビットデータとするデジタルデータを、入力電圧Ｖｉｎの数値データとして出力する。
【００６１】
この結果、請求項１９に記載のＡ／Ｄ変換装置によれば、外部から入力されるマスタクロックに同期して当該装置のＡ／Ｄ変換動作を実行させると共に、そのＡ／Ｄ変換動作によって得られた最新の数値データを、マスタクロックに同期して出力することができるようになり、Ａ／Ｄ変換値をマスタクロックに同期して取り込む必要のある装置に適したＡ／Ｄ変換装置を実現できることになる。
【００６２】
次に、請求項１７〜１８に記載のＡ／Ｄ変換装置において、第２カウント手段を構成するコンパレータは、第２パルス遅延回路内でパルス信号が第２遅延ユニットを設定段数分通過するのを、第２カウンタのカウント値（換言すれば第２パルス遅延回路内でのパルス信号の周回回数）を用いて監視し、第２パルス遅延回路内でパルス信号が第２遅延ユニットを設定段数分通過した時点（詳しくは第２カウンタのカウント値が設定値に達した時点）で、サンプリング信号を出力するものであるが、Ａ／Ｄ変換装置の特性（Ａ／Ｄ変換の分解能やＡ／Ｄ変換速度）は、このコンパレータからのサンプリング信号の出力タイミング、詳しくは、コンパレータに予め設定された設定値により決定されることから、このコンパレータにおける設定値については、請求項２０に記載のように、外部から任意に設定変更できるようにすることが望ましい。
【００６３】
つまり、このようにすれば、使用者がコンパレータの設定値を変更することにより、Ａ／Ｄ変換装置の特性（Ａ／Ｄ変換の分解能やＡ／Ｄ変換速度）を、所望の特性に任意に設定できることになり、Ａ／Ｄ変換装置の使い勝手を向上できる。
【００６４】
ところで、Ａ／Ｄ変換装置の特性としては、Ａ／Ｄ変換の分解能やＡ／Ｄ変換速度だけでなく、Ａ／Ｄ変換可能な電圧範囲（ダイナミックレンジ）があり、一般に、Ａ／Ｄ変換装置では、このダイナミックレンジを広げることが要求されている。
【００６５】
一方、本発明のＡ／Ｄ変換装置のように、パルス遅延回路を用いて入力電圧Ｖｉｎを数値データに変換する装置では、パルス遅延回路を構成する遅延ユニットが半導体素子（トランジスタ等）からなるゲート回路にて構成されているため、遅延ユニットの遅延時間の変化は、駆動電圧が低い程直線性が向上する。尚、これは、トランジスタのトライオード領域（３極管領域）が支配的となるためである。
【００６６】
従って、本発明のＡ／Ｄ変換装置において、ダイナミックレンジを広くする際には、第１パルス遅延回路及び第２パルス遅延回路へ各遅延ユニットの遅延時間を制御する信号として入力される信号（つまり入力電圧Ｖｉｎに対応した信号）の最大電圧レベルを高くするよりも、その信号の最低電圧レベルを低くすることが望ましい。
【００６７】
そして、特に、請求項１５〜請求項２０に記載のＡ／Ｄ変換装置において、ダイナミックレンジを広くするには、請求項２１に記載のように、第１カウント手段の動作電源電圧及び第２カウント手段の動作電源電圧を、第１パルス遅延回路及び第２パルス遅延回路へ各遅延ユニットの遅延時間を制御する信号として入力される入力電圧に対応した信号とは異なる電圧にするとよい。
【００６８】
つまり、第１カウント手段及び第２カウント手段を構成するカウンタ等の回路素子を動作させるには、少なくとも１．５Ｖ若しくはそれ以上の電圧が必要であることから、第１パルス遅延回路及び第２パルス遅延回路へ入力される電圧信号を、第１カウント手段の動作電源電圧及び第２カウント手段の動作電源電圧として利用するようにした場合には、各パルス遅延回路へ入力される電圧信号を、１．５Ｖ若しくはそれ以上にする必要がある。
【００６９】
これに対して、パルス遅延回路の遅延ユニットを構成するゲート回路としては、現在、０．５Ｖ程度の電圧で動作可能なものがあり、このゲート回路を利用してパルス遅延回路を構成すれば、遅延ユニットの遅延時間を入力電圧Ｖｉｎに対応した電圧信号で制御（変調）するのに要する電圧信号の最低電圧は、０．５Ｖ程度でよいことになる。
【００７０】
従って、請求項１５〜請求項２０に記載のＡ／Ｄ変換装置において、ダイナミックレンジを広くするには、第１パルス遅延回路及び第２パルス遅延回路へ入力される電圧信号を、第１カウント手段や第２カウント手段の動作電源電圧として利用せず、第１カウント手段及び第２カウント手段には、他の電源から得られる電源電圧を利用することが望ましいのである。
【００７１】
つまり、このようにすれば、第１パルス遅延回路及び第２パルス遅延回路へ入力される電圧信号の最低電圧を、各パルス遅延回路の遅延ユニットを構成するゲート回路の最低動作電圧付近にまで下げることができるようになり、これに伴い、Ａ／Ｄ変換装置のダイナミックレンジを広くすることができる。
【００７２】
次に、請求項２２及び請求項２３に記載の発明は、第１入力回路及び第２入力回路に夫々第１増幅回路及び第２増幅回路を設けた請求項９又は請求項１０に記載のＡ／Ｄ変換装置に、請求項１７に記載の発明を適用した装置に関する。
そして、請求項２２に記載のＡ／Ｄ変換装置においては、第１入力回路を構成する第１増幅回路が入力電圧Ｖｉｎを増幅する倍率ｎ、及び、第２入力回路を構成する第２増幅回路が入力電圧Ｖｉｎを増幅する倍率ｍに、夫々、ｎ＝０．０１〜５００、ｍ＝−０．０１〜−１０００の範囲内の任意の値が設定される。
【００７３】
これは、第１及び第２増幅回路として、オペアンプ等を用いて構成される一般的な増幅回路を用いた場合に、現在の技術で、入力電圧Ｖｉｎを安定して増幅可能な倍率の範囲が０．０１〜１０００程度であり、また、第１入力回路から入力電圧Ｖｉｎを増幅した信号を受けて動作する第１パルス遅延回路は、第１パルス遅延回路を構成する各第１遅延ユニットからの出力をエンコーダに出力する必要があるので、第１入力回路から第１パルス遅延回路へ入力される電圧信号の許容変動幅を、第２入力回路から第２パルス遅延回路へ入力される電圧信号の許容変動幅と同等に大きくすることができないためである。
【００７４】
また次に、請求項２３に記載のＡ／Ｄ変換装置においては、第１入力回路を構成する第１増幅回路が入力電圧Ｖｉｎを増幅する倍率ｎ、及び、第２入力回路を構成する第２増幅回路が入力電圧Ｖｉｎを増幅する倍率ｍを、倍率ｎの絶対値が倍率ｍの絶対値よりも小さくなるよう設定するようにされている。
【００７５】
これは、上記のように第１パルス遅延回路を構成する各遅延ユニットからの出力が、エンコーダの動作電圧によって制限されるためである。つまり、請求項２３に記載のＡ／Ｄ変換装置では、遅延ユニットからの出力の変動幅が外部回路によって制限を受けることのない第２パルス遅延回路へ信号を入力する第２増幅回路の倍率ｍの絶対値を、第１増幅回路の倍率ｎの絶対値よりも大きくすることで、第２パルス遅延回路へ入力される電圧信号の変動幅を大きくし、これによってＡ／Ｄ変換装置全体でのＡ／Ｄ変換の分解能を向上するようにしているのである。
【００７６】
次に、請求項２４に記載の発明は、第１入力回路及び第２入力回路に、夫々、第１増幅回路及び第２増幅回路と、第１電圧シフト回路及び第２電圧シフト回路とを設けた請求項１０に記載のＡ／Ｄ変換装置に、請求項１７に記載の発明を適用したＡ／Ｄ変換装置に関するものである。
【００７７】
そして、この請求項２４に記載のＡ／Ｄ変換装置においては、第１入力回路を構成する第１増幅回路が入力電圧Ｖｉｎを増幅する倍率ｎ及び第１電圧シフト回路が加える第１オフセット電圧と、第２入力回路を構成する第２増幅回路が入力電圧Ｖｉｎを増幅する倍率ｍ及び第２電圧シフト回路が加える第２オフセット電圧とが、第２パルス遅延回路に第２遅延ユニットの遅延時間を制御する信号として入力される信号の方が、第１パルス遅延回路に第１遅延ユニットの遅延時間を制御する信号として入力される信号に比べて、電圧範囲が広く、且つ、より低い電圧まで変化するように設定される。
【００７８】
つまり、本発明（請求項２４）のＡ／Ｄ変換装置においては、上記のように、第２パルス遅延回路を構成する各遅延ユニットの出力で外部回路を動作させる必要がないため、第１パルス遅延回路に比べて、第２パルス遅延回路の方が、遅延ユニットの駆動電圧を低くすることができ、その電圧変動幅も大きくすることができる。そこで、本発明では、この特性に合わせて、各増幅回路の倍率ｎ，ｍ及び各電圧シフト回路によるオフセット電圧を設定することにより、Ａ／Ｄ変換装置全体でのＡ／Ｄ変換の分解能を向上するようにしているのである。
【００７９】
【発明の実施の形態】
以下に本発明の実施例について説明する。
図１は、本発明が適用された第１実施例のＡ／Ｄ変換装置全体の構成を表す構成図である。
【００８０】
本実施例のＡ／Ｄ変換装置は、本発明の第１の目的（つまりＡ／Ｄ変換の高分解能化若しくは高速化）を達成するために、請求項１に記載のＡ／Ｄ変換方法に従い入力電圧Ｖｉｎを数値データに変換する装置であり、図８（ｂ）に示した従来のＡ／Ｄ変換装置と同様に、リングディレイライン（ＲＤＬ）からなるパルス遅延回路１０と、ラッチ＆エンコーダ１２と、カウンタ１６と、ラッチ回路１８とにより構成されたＡ／Ｄ変換部２０を備える。尚、パルス遅延回路１０は、本発明の第１パルス遅延回路に相当し、ラッチ＆エンコーダ１２、カウンタ１６、ラッチ回路１８は、本発明の第１カウント手段に相当し、このうち、特に、ラッチ＆エンコーダ１２は、本発明のエンコーダに相当し、カウンタ１６は、本発明の第１カウンタに相当する。
【００８１】
また、本実施例のＡ／Ｄ変換装置は、本発明の第２パルス遅延回路として、Ａ／Ｄ変換部２０を構成するパルス遅延回路１０と全く同様に構成されたパルス遅延回路３０を備えると共に、本発明の第２カウント手段として、パルス遅延回路３０内でのパルス信号Ｐ２のパルス周回回数をカウントするカウンタ４２と、このカウンタ４２のカウント値が予め設定された設定値ＮＢに達したか否かを判定し、設定値ＮＢに達したときにサンプリング信号ＣＫＳを発生するコンパレータ４４と、コンパレータ４４が発生したサンプリング信号を外部に出力するバッファ４６とからなるロジック部４０を備える。尚、カウンタ４２は、本発明の第２カウンタに相当し、コンパレータ４４は、本発明のコンパレータに相当する。また、コンパレータ４４は、設定値ＮＢを外部から任意に変更可能に構成されている。
【００８２】
そして、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎは、従来のＡ／Ｄ変換装置と同様、Ａ／Ｄ変換部２０を構成するパルス遅延回路１０内の遅延ユニット（第１遅延ユニットに相当）２の駆動電圧として、パルス遅延回路１０に入力されるが、本実施例では、バッファ等を介して入力電圧Ｖｉｎをそのままパルス遅延回路１０に入力するのではなく、第１増幅回路としての非反転増幅回路２２により入力電圧Ｖｉｎをｎ倍に増幅し、更に、第１電圧シフト回路としての加算回路２４を用いて、増幅後の入力電圧ｎ×Ｖｉｎに予め設定されたオフセット電圧Ｖｂ１を加算した電圧信号Ｖｉｎ１を、パルス遅延回路１０に入力するようにされている。
【００８３】
また、入力電圧Ｖｉｎは、パルス遅延回路３０にも、これを構成する遅延ユニット（第２遅延ユニットに相当）２の駆動電圧として入力されるが、本実施例では、パルス遅延回路３０には、第２増幅回路としての反転増幅回路３２により入力電圧Ｖｉｎをｍ倍に反転増幅し（ｍは負の値であることから、以下の説明では−ｍ倍と記載する）、更に、第２電圧シフト回路としての加算回路３４を用いて、増幅後の入力電圧−ｍ×Ｖｉｎに予め設定されたオフセット電圧Ｖｂ２を加算した電圧信号Ｖｉｎ２を入力するようにされている。
【００８４】
ここで、Ａ／Ｄ変換部２０において、非反転増幅回路２２及び加算回路２４を介してパルス遅延回路１０に入力される電圧信号Ｖｉｎ１と、ラッチ＆エンコーダ１２、カウンタ１６、及びラッチ回路１８の電源電圧Ｖｄｄ１とは、別系統であり、また、反転増幅回路３２及び加算回路３４を介してパルス遅延回路３０に入力される電圧信号Ｖｉｎ２と、ロジック部４０の電源電圧Ｖｄｄ２とは、別系統である。これは、電圧信号Ｖｉｎ１、Ｖｉｎ２を電源電圧Ｖｄｄ１、Ｖｄｄ２と別系統とすることにより、電圧信号Ｖｉｎ１、Ｖｉｎ２の最低電圧をできるだけ低くし、ダイナミックレンジを広げるためである。
【００８５】
次に、非反転増幅回路２２及び加算回路２４、反転増幅回路３２及び加算回路３４は、夫々、入力電圧Ｖｉｎに応じて変化する電圧信号Ｖｉｎ１、Ｖｉｎ２の変動幅（上下限レベル）を、各パルス遅延回路１０及び３０内の遅延ユニット２の遅延時間を変調するのに適した電圧レベルに設定するためのものである。
【００８６】
そして、本実施例では、パルス遅延回路１０を構成する各遅延ユニット２の出力でラッチ＆エンコーダ１２を動作させる必要があるため、パルス遅延回路１０へ入力する電圧信号Ｖｉｎ１は、入力電圧Ｖｉｎの変化に対する変動幅が、ラッチ＆エンコーダ１２が動作可能な電圧範囲内になるように設定される。
【００８７】
また逆に、パルス遅延回路３０は、最終段の遅延ユニット２からの出力をカウント用のタイミング信号若しくは動作クロックとしてカウンタ４２やコンパレータ４４に出力すればよく、パルス遅延回路１０のように各遅延ユニット２からの出力で他の回路を動作させる必要がないので、パルス遅延回路３０へ入力する電圧信号Ｖｉｎ２は、入力電圧Ｖｉｎの変化に対する変動幅が、パルス遅延回路３０が動作できる範囲内でできるだけ大きくなるように設定される。
【００８８】
つまり、本実施例では、反転増幅回路３２が入力電圧Ｖｉｎを増幅する際の倍率の絶対値ｍが、非反転増幅回路２２が入力電圧Ｖｉｎを増幅する際の倍率の絶対値ｎに比べて大きくなり、オフセット電圧Ｖｂ１、Ｖｂ２も、この倍率に合わせて、オフセット電圧Ｖｂ２の方がオフセット電圧Ｖｂ１よりも大きくなるように設定される。
【００８９】
また、電圧信号Ｖｉｎ１、Ｖｉｎ２の最低電圧は、オフセット電圧Ｖｂ１、Ｖｂ２によって決まるが、本実施例では、電圧信号Ｖｉｎ１の最低電圧がラッチ＆エンコーダ１２を動作させることのできる最低電圧レベル（１Ｖ程度）となり、電圧信号Ｖｉｎ２の最低電圧がパルス遅延回路１０内で各遅延ユニット２が動作可能な最低電圧レベル（０．５Ｖ程度）となるように、オフセット電圧Ｖｂ１、Ｖｂ２が設定される。尚、電圧信号Ｖｉｎ１、Ｖｉｎ２の最大電圧は、夫々、電源電圧Ｖｄｄ１、Ｖｄｄ２、若しくはこれよりも低い電圧に設定される。
【００９０】
次に、パルス遅延回路１０、３０は、夫々、初段の遅延ユニット２に外部から起動パルスＳＲＰ１、ＳＲＰ２が入力されることにより起動され、起動後は、パルス信号Ｐ１、Ｐ２を、各遅延ユニット２の遅延時間で順次遅延させながら、リング内を周回させる。
【００９１】
そして、Ａ／Ｄ変換部２０では、カウンタ１６がパルス遅延回路１０内でのパルス信号Ｐ１の周回回数をカウントし、その後、ロジック部４０からサンプリング信号ＣＫＳが出力されると、ラッチ＆エンコーダ１２が、パルス遅延回路１０内でのパルス信号Ｐ１の周回位置を検出（ラッチ）して、その周回位置を表すデジタルデータを出力すると共に、ラッチ回路１８が、カウンタ１６によるカウント値（デジタルデータ）をラッチして出力する。
【００９２】
尚、ラッチ＆エンコーダ１２及びラッチ回路１８からの出力ＤＴは、サンプリング信号に同期して、信号処理回路５０にラッチされ、信号処理回路５０は、ラッチ＆エンコーダ１２からの出力を下位ビットデータ、ラッチ回路１８からの出力を上位ビットデータとするデジタルデータＤＴ２を出力する。
【００９３】
一方、ロジック部４０では、カウンタ４２がパルス遅延回路３０内でのパルス信号Ｐ２の周回回数をカウントし、コンパレータ４４が、そのカウント値と予め設定された設定値ＮＢと比較することにより、カウンタ４２のカウント値が設定値ＮＢに達するのを待ち、カウンタ４２のカウント値が設定値ＮＢに達すると、上記サンプリング信号ＣＫＳを発生する。
【００９４】
そして、このサンプリング信号ＣＫＳは、バッファ４６を介して、上述したラッチ＆エンコーダ１２、ラッチ回路１８、及び信号処理回路５０に、ラッチタイミングを表すタイミング信号として出力されると共に、カウンタ４２にリセット信号として出力される。
【００９５】
ここで、コンパレータ４４に予め設定された設定値ＮＢは、パルス遅延回路３０内でパルス信号Ｐ１が通過した遅延ユニット２の段数を規定するものであり、コンパレータ４４からは、パルス遅延回路３０の起動後、設定値ＮＢとパルス遅延回路３０を構成する遅延ユニットの個数とで決定される所定段数分だけパルス信号Ｐ２が遅延ユニット２を通過するのに要した時間が経過した時点で、サンプリング信号ＣＫＳが出力されることになる。
【００９６】
上記のように構成された本実施例のＡ／Ｄ変換装置においては、入力電圧Ｖｉｎが高く、パルス遅延回路１０内でのパルス信号Ｐ１の伝送速度が早くなる場合には、パルス遅延回路３０内でのパルス信号Ｐ２の伝送速度が遅くなり、逆に、入力電圧Ｖｉｎが低く、パルス遅延回路１０内でのパルス信号Ｐ１の遅延速度が遅くなる場合には、パルス遅延回路３０内でのパルス信号Ｐ２の遅延速度が早くなる。
【００９７】
このため、本実施例のＡ／Ｄ変換装置においては、図２（ａ）に示すように、パルス遅延回路３０の起動後、ロジック部４０からサンプリング信号ＣＫＳが出力されるまでの時間（換言すればサンプリング周期ＴＳ）が、入力電圧Ｖｉｎが高い程長く、入力電圧Ｖｉｎが低い程短くなる。つまり、本実施例のＡ／Ｄ変換装置においては、サンプリング周期ＴＳが入力電圧Ｖｉｎで変調される。
【００９８】
これに対して、Ａ／Ｄ変換部２０は、従来装置と同様に動作し、パルス遅延回路１０の起動後、ロジック部４０からサンプリング信号ＣＫＳが入力されるまでの間、パルス遅延回路１０内でパルス信号Ｐ１が通過した遅延ユニット２の段数を計測し、サンプリング信号ＣＫＳが入力されたタイミングで、その計測結果を入力電圧ＶｉｎのＡ／Ｄ変換結果を表すデジタルデータＤＴとして出力することから、サンプリング周期ＴＳが一定の従来装置に比べて、入力電圧Ｖｉｎが高い程、デジタルデータＤＴが大きな値となり、入力電圧Ｖｉｎが低い程、デジタルデータＤＴが小さな値となる。
【００９９】
従って、本実施例のＡ／Ｄ変換装置によれば、従来装置に比べて、Ａ／Ｄ変換の分解能を高めることができる。つまり、本実施例のＡ／Ｄ変換装置によれば、図２（ｂ）に示すように、入力電圧Ｖｉｎに比例して、パルス遅延回路１０内でのパルス信号Ｐ１の伝送速度ＳＰが変化（増加）するだけでなく、サンプリング周期ＴＳも、入力電圧Ｖｉｎに比例して変化（増加）することから、この伝送速度ＳＰの変化とサンプリング周期ＴＳの変化との相乗作用によって、入力電圧Ｖｉｎを高分解能でＡ／Ｄ変換することができるようになるのである。
【０１００】
そして、この分解能は、パルス遅延回路１０の遅延ユニット２の遅延時間で制限されるものではなく、２つのパルス遅延回路１０及び３０の遅延ユニット２の遅延時間とその遅延時間の比率によって決まることから、本実施例によれば、従来、遅延ユニットの製造技術（ＣＭＯＳデザインルール）により制限されていたＡ／Ｄ変換の分解能を、所望の分解能まで高めることが可能となる。
【０１０１】
具体的には、例えば、パルス遅延回路１０、３０を同一構成とし、非反転増幅回路２２及び反転増幅回路３２の増幅率（倍率ｎ、ｍ）を同一にした場合には、従来装置と同様のＡ／Ｄ変換部２０を単独で使用した場合に比べて、分解能を２倍にすることができる。また、パルス遅延回路３０は、パルス遅延回路１０のようにラッチ＆エンコーダ１２を動作させる必要がなく、パルス遅延回路３０に入力する電圧信号Ｖｉｎ２の電圧範囲（換言すればダイナミックレンジ）を電圧信号Ｖｉｎ１よりも広くすることができる。このため、上述したように、各増幅回路２２、３２の増幅率（倍率ｎ、ｍ）やオフセット電圧Ｖｂ１、Ｖｂ２を適宜設定して、電圧信号Ｖｉｎ２の電圧範囲を電圧信号Ｖｉｎ１よりも広くすることにより、分解能を従来の２倍〜１０倍程度まで高めることができる。
【０１０２】
また、このように電圧信号Ｖｉｎ２の電圧範囲を広げるには、電圧信号Ｖｉｎ２の最大電圧を高くすることも考えられるが、このようにすると、パルス遅延回路３０を構成する遅延ユニット２の遅延時間が電圧信号Ｖｉｎ２に比例して変化しなくなる虞がある（リニアリティの低下）。しかし、上記のようにパルス遅延回路３０は、パルス遅延回路１０のようにラッチ＆エンコーダ１２を動作させる必要がなく、電圧信号Ｖｉｎ２をより低くすることができることから、電圧信号Ｖｉｎ２の電圧範囲を広げることによって生じるリニアリティの問題も解決できる。
【０１０３】
一方、本実施例のＡ／Ｄ変換装置では、パルス遅延回路３０の起動後、ロジック部４０から出力されるサンプリング信号ＣＫＳによって、カウンタ４２をリセットすることから、パルス遅延回路３０の初段の遅延ユニット（アンドゲート）２に入力した起動パルスＳＲＰ２をHighレベルに保持していれば、パルス遅延回路３０内でパルス信号Ｐ２が周回し続け、カウンタ４２は、その周回回数を再度カウントし、コンパレータ４４は、設定値ＮＢとそのときのパルス遅延回路３０内でのパルス信号の伝送速度ＳＰとにより決まるサンプリング周期ＴＳが経過した時点で、再度、サンプリング信号ＣＫＳを発生し、その後も、この動作を繰り返し実行することになる。
【０１０４】
同様に、Ａ／Ｄ変換部２０においても、パルス遅延回路１０の初段の遅延ユニット（アンドゲート）２に入力した起動パルスＳＲＰ１をHighレベルに保持していれば、パルス遅延回路１０内でパルス信号Ｐ１が周回し続ける。また、ラッチ＆エンコーダ１２、ラッチ回路１８、及び、信号処理回路５０は、ロジック部４０から出力されるサンプリング信号ＣＫＳによって繰り返し動作可能である。
【０１０５】
このため、本実施例のＡ／Ｄ変換装置においては、図２（ｃ）に示すように、信号処理回路５０若しくは外部装置から、パルス遅延回路１０及び３０に対して、起動パルスＳＲＰ１、ＳＲＰ２を同時に入力して（時点ｔ０）、起動パルスＳＲＰ１、ＳＲＰ２をHighレベルに保持し続ければ、ロジック部４０から、入力電圧Ｖｉｎの電圧レベルに応じて変化する所定のサンプリング周期ＴＳ(0) 、ＴＳ(1) 、ＴＳ(2) …毎に、サンプリング信号ＣＫＳが繰り返し出力され（時点ｔ１、ｔ２、ｔ３…）、Ａ／Ｄ変換部２０及び信号処理回路５０からは、このサンプリング信号ＣＫＳに同期して、そのときの入力電圧Ｖｉｎを表すデジタルデータＤＴ、ＤＴ２が出力されることになる。つまり、本実施例のＡ／Ｄ変換装置においては、このように動作させることにより、最新のＡ／Ｄ変換結果を繰り返し連続して出力することができる。
【０１０６】
また、本実施例のＡ／Ｄ変換装置において、Ａ／Ｄ変換の分解能を従来と同程度にするには、サンプリング周期ＴＳを短くすればよく、そのためには、コンパレータ４４の設定値ＮＢを小さい値に変更すればよい。そして、本実施例では、コンパレータ４４が、設定値ＮＢを外部から変更できるように構成されているため、Ａ／Ｄ変換の分解能（換言すればＡ／Ｄ変換速度）を極めて簡単に変更できることになり、Ａ／Ｄ変換装置の使い勝手を向上できる。
【０１０７】
ところで、パルス遅延回路１０、３０を構成する遅延ユニット２としては、パルス信号Ｐ１、Ｐ２を、所定の遅延時間だけ遅延させて出力することができ、電圧信号Ｖｉｎ１、Ｖｉｎ２によって遅延時間が変化する一般的なゲート回路であれば、どのようなものでも使用することができるが、その回路構成をより簡単にするには、２段目以降の各遅延ユニット２を、例えば、図３（ａ）若しくは図３（ｂ）に示すように構成するとよい。
【０１０８】
即ち、図３（ａ）は、パルス遅延回路１０、３０を構成する２段目以降の遅延ユニット２を、Ｐチャネルトランジスタ（ＦＥＴ）とｎチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータ（否定回路）ＩＮＶ２段で構成し、パルス信号を、前後のＣＭＯＳインバータＩＮＶを構成するＰチャネルトランジスタとｎチャネルトランジスタとの動作時間で決まる所定時間だけ遅延させるようにしたものであり、図３（ｂ）は、パルス遅延回路１０、３０を構成する２段目以降の遅延ユニット２を、Ｐチャネルトランジスタ（ＦＥＴ）とｎチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータ（否定回路）ＩＮＶ１段で構成し、パルス信号を、ＣＭＯＳインバータＩＮＶの動作時間で決まる所定時間だけ遅延させるようにしたものであるが、遅延ユニット２をこのように構成すれば、遅延ユニット２を４個若しくは２個のトランジスタにて構成でき、しかも、これら各トランジスタは、ＣＭＯＳ集積回路を製造する際に極めて簡単に作製できることから、パルス遅延回路１０、３０を安価に実現できることになる。
【０１０９】
また、上記実施例では、パルス遅延回路１０、３０を構成する遅延ユニット２の遅延時間を電圧信号Ｖｉｎ１、Ｖｉｎ２の電圧レベルに応じて制御するために、電圧信号Ｖｉｎ１、Ｖｉｎ２を駆動電圧として各遅延ユニット２に直接印加するものとして説明したが、例えば、図３（ｃ）に示すように、遅延ユニット２を構成するＣＭＯＳインバータＩＮＶに、駆動電流を外部から制御するための制御トランジスタ（ＦＥＴ）Ｔｒｃが設けられている場合には、この制御トランジスタＴｒｃの制御端子（ゲート）に、電圧信号Ｖｉｎ１、Ｖｉｎ２を印加するようにしてもよい。
【０１１０】
また次に、上記実施例では、Ａ／Ｄ変換装置のＡ／Ｄ変換動作は、ロジック部４０（詳しくはコンパレータ４４）から出力されるサンプリング信号ＣＫＳに同期して繰り返し実行するものとして説明したが、Ａ／Ｄ変換装置を使用する装置によっては、その装置の動作クロック（マスタクロック）に同期してＡ／Ｄ変換を行う方がよいことがある。
【０１１１】
そして、このためには、図４（ａ）に示すように、信号処理回路５０にマスタクロックＣＫＭを入力して、信号処理回路５０がこのマスタクロックＣＫＭに同期して、Ａ／Ｄ変換装置（詳しくはＡ／Ｄ変換部２０）からの出力（デジタルデータＤＴ）をラッチするようにすればよい。
【０１１２】
またこの場合、Ａ／Ｄ変換動作は、サンプリング信号ＣＫＳに同期して実行する必要がないため、図４（ｂ）に示すように、信号処理回路５０から各パルス遅延回路１０、３０に対して、マスタクロックＣＫＭに同期した起動パルスＳＲＰ１、ＳＲＰ２を出力するようにすればよい。
【０１１３】
つまり、このようにすれば、図３（ｂ）に示すように、マスタクロックＣＫＭに同期した時点ｔ01、ｔ02、ｔ03…で、各パルス遅延回路１０、３０が繰り返し起動され、各パルス遅延回路１０、３０の起動後、入力電圧Ｖｉｎに対応したサンプリング周期ＴＳが経過した時点ｔ11、ｔ12、ｔ13…で、Ａ／Ｄ変換部２０からの出力が、最新のＡ／Ｄ変換値であるデジタルデータＤＴに変化し、このデジタルデータＤＴが、マスタクロックＣＫＭに同期した次の時点ｔ02、ｔ03、…で、信号処理回路５０にラッチされて、Ａ／Ｄ変換結果を表すデジタルデータＤＴ２として外部に出力されることになる。
【０１１４】
また上記実施例では、パルス遅延回路１０、３０へ入力する電圧信号Ｖｉｎ１、Ｖｉｎ２の電圧レベルやその変動幅を最適に設定するために、非反転増幅回路２２、反転増幅回路３２、加算回路２４及び３４を用いるものとして説明したが、例えば、図４（ｃ）に示すように、入力電圧Ｖｉｎが正電圧で、その電圧レベルや変動幅も適正である場合には、入力電圧Ｖｉｎを遅延時間制御用の電圧信号Ｖｉｎ１として直接パルス遅延回路１０に入力し、パルス遅延回路３０には、入力電圧Ｖｉｎの変化特性を反転させる回路（上記実施例と同じ反転増幅回路や電圧シフト用の加算回路等）を介して、入力電圧Ｖｉｎを入力するようにしてもよい。
【０１１５】
次に、図５は、本発明の第１の目的（Ａ／Ｄ変換の高分解能化若しくは高速化）だけでなく、本発明の第２の目的（温度変化等の環境変化に伴うＡ／Ｄ変換誤差の低減）をも達成できるようにするために、請求項３に記載のＡ／Ｄ変換方法に従い入力電圧Ｖｉｎを数値データに変換できるようにした第２実施例のＡ／Ｄ変換装置を表す。
【０１１６】
このＡ／Ｄ変換装置は、基本的には、第１実施例のＡ／Ｄ変換装置と同じ構成になっており、第１実施例と異なる点は、パルス遅延回路３０に入力する電圧信号Ｖｉｎ２を、入力電圧Ｖｉｎから生成（増幅・電圧シフト）した電圧信号にするか、基準電圧となるオフセット電圧Ｖｂ２にするかを切り替えるためのスイッチ３６を設けた点である。
【０１１７】
従って、このＡ／Ｄ変換装置においては、スイッチ３６を加算回路３４側に切り換えれば、入力電圧Ｖｉｎに応じて変化する電圧信号Ｖｉｎ２がパルス遅延回路３０に入力されることから、その動作モードが、分解能アップモードとなって、第１実施例のＡ／Ｄ変換装置と同様に、入力電圧Ｖｉｎを高分解能（若しくは高速）でＡ／Ｄ変換することができる。
【０１１８】
一方、スイッチ３６をオフセット電圧Ｖｂ２入力側に切り換えれば、オフセット電圧Ｖｂ２が電圧信号Ｖｉｎ２としてパルス遅延回路３０に入力され、Ａ／Ｄ変換装置の動作モードが、Ａ／Ｄ変換誤差低減モードとなって、従来装置と同じＡ／Ｄ変換部２０で得られた入力電圧ＶｉｎのＡ／Ｄ変換値（デジタルデータＤＴ）から、温度変化等の環境変化によって生じる誤差成分が自動的に除去される。
【０１１９】
つまり、Ａ／Ｄ変換部２０のパルス遅延回路１０を構成している遅延ユニット２の遅延時間は、遅延ユニット２の駆動電圧として供給される電圧信号Ｖｉｎ１の変化だけでなく、温度変化等の環境変化によっても変動する。具体的には、図６に示すように、周囲温度が低いと、遅延ユニット１段当たりの遅延時間は短くなり、逆に、周囲温度が高いと、遅延ユニットの遅延時間は長くなる。
【０１２０】
そして、このように遅延時間が変化した際、従来装置のようにサンプリング周期ＴＳが固定されていると、Ａ／Ｄ変換部２０で得られるデジタルデータＤＴも変動し、そのＡ／Ｄ変換結果に誤差が生じることになる。
しかし、こうした環境変化が生じた場合、パルス遅延回路３０でも、各遅延ユニット２の遅延時間が、パルス遅延回路１０と同様に変化することから、ロジック部４０から出力されるサンプリング信号ＣＫＳの周期（サンプリング周期ＴＳ）は、図６に示すように、周囲温度が低いと短くなり、周囲温度が高いと長くなる。つまり、オフセット電圧Ｖｂ２で決定されるサンプリング周期ＴＳも、温度変化等の環境変化によって、パルス遅延回路１０側での遅延時間の変動方向と同方向に変動する。
【０１２１】
従って、スイッチ３６がオフセット電圧Ｖｂ２入力側に切り換えられているときには、温度変化等の環境変化によってパルス遅延回路１０側で生じた遅延時間の変動分が、ロジック部４０から出力されるサンプリング信号ＣＫＳの周期（サンプリング周期ＴＳ）の変動分によって相殺され、Ａ／Ｄ変換部２０から出力されるデジタルデータＤＴは、温度変化等の影響を受けることなく、常に入力電圧Ｖｉｎに対応した値となる。
【０１２２】
よって、本実施例のＡ／Ｄ変換装置によれば、Ａ／Ｄ変換誤差低減モードで動作させることにより、温度変化等の環境変化に伴い生じるＡ／Ｄ変換誤差を低減できることになる。尚、この効果は、オフセット電圧Ｖｂ１、Ｖｂ２が変動した場合にも同様に得られる。
【０１２３】
但し、Ａ／Ｄ変換誤差の低減効果をより確実に発揮できるようにするためには、パルス遅延回路１０、３０を全く同じレイアウトの回路構成とし、オフセット電圧Ｖｂ１、Ｖｂ２についても、同一電源から得られる同一電圧（Ｖｂ１＝Ｖｂ２）とすることが望ましい。
【０１２４】
次に、図７は、上記第２実施例のＡ／Ｄ変換装置をセンサからの検出信号をデジタル処理してマイクロコンピュータ（以下、マイコンという）５１等に入力するセンサ信号処理装置に適用した場合の応用例を表す。
このセンサ信号処理装置は、例えば２種類のセンサエレメントＡ、Ｂ（例えば加速度センサ（Ａ）と圧力センサ（Ｂ））からの検出信号を一つの装置で処理するものであり、マイコン５１からの指示（若しくは時分割）により、それぞれの信号処理を行う。
【０１２５】
センサエレメントＡは、センシング対象となる物理量（例えば加速度）を電気信号に変換する検出用エレメントＡ１と、センシング対象となる物理量を感知しない基準用エレメントＡ２とを備える。
そして、このセンサエレメントＡからの検出信号を処理する際には、まず、マイコン５１から出力される選択信号ＳＥＬ２により、検出信号選択用の選択スイッチ５２が、検出用エレメントＡ１側、基準用エレメントＡ２側へと順に切り換えられて、各エレメントＡ１、Ａ２からの検出信号が順に装置内に取り込まれる。そして、この検出信号は、バッファ５４を介して、上記第２実施例のＡ／Ｄ変換装置１００に入力される。
【０１２６】
尚、センサエレメントＡからの検出信号を処理する際には、マイコン５１から出力される選択信号ＳＥＬ１により、Ａ／Ｄ変換装置１００内のスイッチ３６が加算回路３４側に切り換えられ、Ａ／Ｄ変換装置１００の動作モードは、分解能アップモードに設定される。
【０１２７】
この結果、Ａ／Ｄ変換装置１００では、各エレメントＡ１、Ａ２からの検出信号が順にデジタルデータＤＴ２に変換され、これがサンプリング信号ＣＫＳに同期して順に出力される。尚、Ａ／Ｄ変換装置１００で生成されるサンプリング信号ＣＫＳは、後段のデータ処理部６０を構成する各回路に入力される。
【０１２８】
次に、データ処理部６０には、検出用エレメントＡ１からの検出信号に対応したデジタルデータ（検出値）をラッチするラッチ回路６２と、基準用エレメントＡ２からの検出信号に対応したデジタルデータ（基準値）をラッチするラッチ回路６４とが設けられており、これら各ラッチ回路６２、６４は、マイコン５１から出力されるコントロール信号ＣＯとサンプリング信号ＣＫＳとに基づき、対応するデジタルデータを選択的にラッチする。
【０１２９】
そして、これら各ラッチ回路６２、６４でラッチされたデジタルデータ（検出値Ｄ１及び基準値Ｄ２）は、演算部６６に入力され、演算部６６において、これら各値Ｄ１、Ｄ２の比計算（除算：Ｄ１／Ｄ２）が実行される。そして、その計算結果Ｄは、補正処理部７０にて、予め調整・補正メモり６８に格納された補正データに基づき補正され、センサエレメントＡが検出した物理量（例えば加速度）を表すデジタルデータＤ０としてマイコン５１等に出力される。
【０１３０】
つまり、センサ信号処理装置では、検出用エレメントＡ１から得られた検出値Ｄ１と、基準用エレメントＡ２から得られた基準値Ｄ２との比をとることで、回路の変動要因をキャンセルするのである。
一方、センサエレメントＢからの検出信号を処理する際には、選択信号ＳＥＬ１により、Ａ／Ｄ変換装置１００内のスイッチ３６がオフセット電圧Ｖｂ２入力側に切り換えられて、Ａ／Ｄ変換装置１００の動作モードがＡ／Ｄ変換誤差低減モードに設定される。また、検出信号選択用の選択スイッチ５２は、選択信号ＳＥＬ２により、センサエレメントＢ側に切り換えられる。
【０１３１】
この結果、Ａ／Ｄ変換装置１００には、バッファ５４を介して、センサエレメントＢからの検出信号が入力される。そして、この検出信号は、Ａ／Ｄ変換装置１００において、極めて高精度にデジタルデータＤＴ２に変換され、データ処理部６０に入力される。
【０１３２】
データ処理部６０では、その入力されたデジタルデータＤＴが、そのまま補正処理部７０に伝送され（図７に示す点線矢印参照）、補正処理部７０で、予め調整・補正メモり６８に格納された補正データに基づき補正された後、センサエレメントＢが検出した物理量（例えば圧力）を表すデジタルデータＤ０としてマイコン５１等に出力される。
【０１３３】
以上のように、第２実施例のＡ／Ｄ変換装置を用いれば、例えば、検出信号の信号レベルが比較的大きく、高分解能でＡ／Ｄ変換する必要のない検出信号（センサエレメントＢからの検出信号）については、Ａ／Ｄ変換誤差低減モードで動作させ、高分解能でＡ／Ｄ変換すべき検出信号（センサエレメントＡからの検出信号）については、分解能アップモードで動作させる、というように使い分けができる。
【０１３４】
そして、Ａ／Ｄ変換誤差低減モードでＡ／Ｄ変換したセンサエレメントＢからの検出信号（デジタルデータＤＴ）については、Ａ／Ｄ変換装置の機能によって自動的に誤差が補正されるので、データ処理部６０側でＡ／Ｄ変換後のデータを基準値を用いて補正する必要がなく、センサ信号処理装置での処理時間を短縮できる。また、このようにセンサ信号処理装置での処理時間が短縮されると、センサ信号処理装置での処理時間に余裕ができるので、センサ信号処理装置が検出信号を処理するセンサエレメントの数を増やすことができる。このため、上記のように、第２実施例のＡ／Ｄ変換装置を用いてセンサ信号処理装置を構成すれば、センサ及びセンサ信号処理装置を含む制御装置全体の小型化・低コスト化を図ることができる。
【０１３５】
尚、上記応用例では、加速度センサ及び圧力センサを例にとってセンサ信号処理装置を説明したが、本発明のＡ／Ｄ変換装置は、温度センサ、トルクセンサ、角速度センサ、位置センサ等、多種多様なセンサからの検出信号をＡ／Ｄ変換するのに利用できる。
【図面の簡単な説明】
【図１】 第１実施例のＡ／Ｄ変換装置全体の構成を表す構成図である。
【図２】 第１実施例のＡ／Ｄ変換装置の動作を説明する説明図である。
【図３】 パルス遅延回路を構成する遅延ユニットの構成例を説明する説明図である。
【図４】 第１実施例のＡ／Ｄ変換装置の変形例を説明する説明図である。
【図５】 第２実施例のＡ／Ｄ変換装置全体の構成を表す構成図である。
【図６】 第２実施例のＡ／Ｄ変換装置によるＡ／Ｄ変換誤差低減効果を説明する説明図である。
【図７】 Ａ／Ｄ変換装置のセンサ信号処理装置への応用例を説明する説明図である。
【図８】 従来のＡ／Ｄ変換装置の構成を表す構成図である。
【図９】 従来のＡ／Ｄ変換装置の動作を説明する説明図である。
【図１０】 Ａ／Ｄ変換装置で実現し得る電圧分解能とＣＭＯＳデザインルールとの関係を表す説明図である。
【符号の説明】
２…遅延ユニット、１０，３０…パルス遅延回路、１２…ラッチ＆エンコーダ、１６，４２…カウンタ、１８，６２，６４…ラッチ回路、２０…Ａ／Ｄ変換部、２２…非反転増幅回路、２４，３４…加算回路、３２…反転増幅回路、３６…スイッチ、４０…ロジック部、４４…コンパレータ、４６，５４…バッファ、５１…マイコン、５２…選択スイッチ、６０…データ処理部、６６…演算部、６８…調整・補正メモり、７０…補正処理部、１００…Ａ／Ｄ変換装置。

Claims (24)

1. 入力電圧を数値データに変換するＡ／Ｄ変換方法であって、
   ゲート回路からなる第１遅延ユニットを複数段縦続接続してなる第１パルス遅延回路に対して、前記入力電圧を、前記各第１遅延ユニットの遅延時間を制御する信号として入力すると共に、
   ゲート回路からなる第２遅延ユニットを複数段縦続接続してなる第２パルス遅延回路に対して、前記入力電圧を、前記各第２遅延ユニットの遅延時間を前記第１パルス遅延回路とは逆方向に制御する信号として入力し、
   更に、前記各パルス遅延回路を起動して各パルス遅延回路内でパルス信号を伝送させた際に生じる伝送速度の比率を数値化することで、前記入力電圧を数値データに変換することを特徴とするＡ／Ｄ変換方法。
2. 前記第１パルス遅延回路には、前記各第１遅延ユニットの遅延時間を制御する信号として、前記入力電圧をｎ倍増幅した信号、若しくは、該増幅後の信号に更に所定の第１オフセット電圧を加えた信号を入力し、
   前記第２パルス遅延回路には、前記各第２遅延ユニットの遅延時間を制御する信号として、前記入力電圧をｍ倍増幅（但し、ｍとｎとは正負の符号＋，−が異なる）した信号、若しくは、該増幅後の電圧に更に所定の第２オフセット電圧を加えた信号を入力することを特徴とする請求項１に記載のＡ／Ｄ変換方法。
3. 入力電圧を数値データに変換するＡ／Ｄ変換方法であって、
   ゲート回路からなる第１遅延ユニットを複数段縦続接続してなる第１パルス遅延回路に対して、前記入力電圧を、前記各第１遅延ユニットの遅延時間を制御する信号として入力すると共に、
   ゲート回路からなる第２遅延ユニットを複数段縦続接続してなる第２パルス遅延回路に対して、所定の基準電圧を、前記各第２遅延ユニットの遅延時間を制御する信号として入力し、
   更に、前記各パルス遅延回路を起動して各パルス遅延回路内でパルス信号を伝送させた際に生じる伝送速度の比率を数値化することで、前記入力電圧を数値データに変換することを特徴とするＡ／Ｄ変換方法。
4. 前記第１パルス遅延回路には、前記各第１遅延ユニットの遅延時間を制御する信号として、前記入力電圧若しくは該入力電圧をｎ倍増幅した電圧に所定の第１オフセット電圧を加えた信号を入力することを特徴とする請求項３に記載のＡ／Ｄ変換方法。
5. 前記各パルス遅延回路内でパルス信号を伝送させた際に生じる伝送速度を表す情報として、前記各パルス遅延回路内でパルス信号が通過した遅延ユニットの段数を用いることを特徴とする請求項１〜請求項４何れかに記載のＡ／Ｄ変換方法。
6. 前記各パルス遅延回路内でパルス信号を伝送させた際に生じる伝送速度の比率を表す情報として、前記第２パルス遅延回路内で前記パルス信号が通過する第２遅延ユニットの段数が予め設定された設定段数に達するまでの間に、前記第１パルス遅延回路内で前記パルス信号が通過した第１遅延ユニットの段数を求めることを特徴とする請求項１〜請求項５何れかに記載のＡ／Ｄ変換方法。
7. 前記第１パルス遅延回路及び第２パルス遅延回路として、前記第１遅延ユニット及び第２遅延ユニットが夫々リング状に連結されて前記パルス信号を周回させるリングディレイラインを使用し、
   前記各パルス遅延回路内で前記パルス信号が通過した遅延ユニットの段数を、前記各リングディレイラインでのパルス信号の周回回数若しくは該周回回数と周回位置とにより求めることを特徴とする請求項５又は請求項６に記載のＡ／Ｄ変換方法。
8. 入力電圧を数値データに変換するＡ／Ｄ変換装置であって、
   ゲート回路からなる第１遅延ユニットを複数段縦続接続することにより構成され、パルス信号を第１遅延ユニットの遅延時間にて順次遅延しながら伝送させる第１パルス遅延回路と、
   該第１パルス遅延回路に対して、前記入力電圧を、前記各第１遅延ユニットの遅延時間を制御する信号として入力する第１入力回路と、
   ゲート回路からなる第２遅延ユニットを複数段縦続接続することにより構成され、パルス信号を第２遅延ユニットの遅延時間にて順次遅延しながら伝送させる第２パルス遅延回路と、
   該第２パルス遅延回路に対して、前記入力電圧を、前記各第２遅延ユニットの遅延時間を制御する信号として入力する第２入力回路と、
   前記各パルス遅延回路を起動して、前記各パルス遅延回路内でパルス信号を伝送させ、そのとき前記各パルス遅延回路内で生じる伝送速度の比率を数値化することで、前記入力電圧の数値データを生成する制御手段と、
   を備えたことを特徴とするＡ／Ｄ変換装置。
9. 前記第１入力回路は、前記入力電圧をｎ倍増幅する第１増幅回路を備え、該増幅後の信号を、前記各第１遅延ユニットの遅延時間を制御する信号として前記第１パルス遅延回路に入力し、
   前記第２入力回路は、前記入力電圧をｍ倍増幅（但し、ｍとｎとは正負の符号＋，−が異なる）する第２増幅回路を備え、該増幅後の信号を、前記各第２遅延ユニットの遅延時間を制御する信号として前記第２パルス遅延回路に入力することを特徴とする請求項８に記載のＡ／Ｄ変換装置。
10. 前記第１入力回路は、前記入力電圧若しくは前記第１増幅回路にて増幅した入力電圧に第１オフセット電圧を加える第１電圧シフト回路を備え、前記第２入力回路は、前記入力電圧若しくは前記第２増幅回路にて増幅した入力電圧に第２オフセット電圧を加える第２電圧シフト回路を備えることを特徴とする請求項９に記載のＡ／Ｄ変換装置。
11. 入力電圧を数値データに変換するＡ／Ｄ変換装置であって、
    ゲート回路からなる第１遅延ユニットを複数段縦続接続することにより構成され、パルス信号を第１遅延ユニットの遅延時間にて順次遅延しながら伝送させる第１パルス遅延回路と、
    該第１パルス遅延回路に対して、前記入力電圧を、前記各第１遅延ユニットの遅延時間を制御する信号として入力する第１入力回路と、
    ゲート回路からなる第２遅延ユニットを複数段縦続接続することにより構成され、パルス信号を第２遅延ユニットの遅延時間にて順次遅延しながら伝送させる第２パルス遅延回路と、
    該第２パルス遅延回路に対して、所定の基準電圧を、前記各第２遅延ユニットの遅延時間を制御する信号として入力する第２入力回路と、
    前記各パルス遅延回路を起動して、前記各パルス遅延回路内でパルス信号を伝送させ、そのとき前記各パルス遅延回路内で生じる伝送速度の比率を数値化することで、前記入力電圧の数値データを生成する制御手段と、
    を備えたことを特徴とするＡ／Ｄ変換装置。
12. 前記第１入力回路は、前記入力電圧に所定の第１オフセット電圧を加える第１電圧シフト回路を備え、該第１電圧シフト回路にて前記入力電圧に前記第１オフセット電圧を加えた信号を、前記各第１遅延ユニットの遅延時間を制御する信号として前記第１パルス遅延回路に入力することを特徴とする請求項１１に記載のＡ／Ｄ変換装置。
13. 前記第１入力回路は、前記入力電圧、若しくは前記第１電圧シフト回路にて前記入力電圧に前記第１オフセット電圧を加えた電圧を、ｎ倍増幅する第１増幅回路を備えたことを特徴とする請求項１２に記載のＡ／Ｄ変換装置。
14. 前記第１パルス遅延回路及び第２パルス遅延回路は、互いに同一構成のパルス遅延回路からなることを特徴とする請求項１１〜請求項１３何れかに記載のＡ／Ｄ変換装置。
15. 前記制御手段は、
    前記第１パルス遅延回路内でパルス信号が通過した第１遅延ユニットの段数をカウントする第１カウント手段と、
    前記第２パルス遅延回路内でパルス信号が通過した第２遅延ユニットの段数をカウントする第２カウント手段と、
    を備え、前記各カウント手段によりカウントされた前記各遅延ユニットの段数の比率を数値化することで、前記入力電圧の数値データを生成することを特徴とする請求項８〜請求項１４何れかに記載のＡ／Ｄ変換装置。
16. 前記制御手段は、前記第２カウント手段にてカウントされる前記第２遅延ユニットの段数が予め設定された設定段数に達するまでの間に、前記第１パルス遅延回路内で前記パルス信号が通過した第１遅延ユニットの段数を前記第１カウント手段にカウントさせ、該第１カウント手段によるカウント結果を、前記入力電圧の数値データとして出力することを特徴とする請求項１５に記載のＡ／Ｄ変換装置。
17. 前記第１パルス遅延回路及び第２パルス遅延回路は、夫々、前記第１遅延ユニット及び第２遅延ユニットが夫々リング状に連結され、前記パルス信号を周回させるリングディレイラインからなり、
    前記第１カウント手段は、前記第１パルス遅延回路を構成するリングディレイラインでのパルス信号の周回回数をカウントする第１カウンタと、前記第１パルス遅延回路を構成するリングディレイラインでのパルス信号の周回位置を所定ビットのデジタルデータに変換して出力するエンコーダとを備え、外部から入力されるサンプリング信号に従い、前記第１カウンタによるカウント結果及び前記エンコーダにより得られたデジタルデータをラッチして出力するよう構成され、
    前記第２カウント手段は、前記第２パルス遅延回路を構成するリングディレイラインでのパルス信号の周回回数をカウントする第２カウンタと、該第２カウンタによるカウント値が前記設定段数に対応する設定値に達したか否かを判定し、設定値に達したときに、第１カウント手段に前記サンプリング信号を出力するコンパレータとを備え、該コンパレータが出力するサンプリング信号にて前記第２カウンタをリセットするよう構成されたことを特徴とする請求項１６に記載のＡ／Ｄ変換装置。
18. 前記制御手段は、
    前記第１パルス遅延回路及び第２パルス遅延回路の起動後、前記第２カウント手段を構成するコンパレータが出力するサンプリング信号に同期して、前記第１カウント手段からの出力をラッチし、前記第１カウンタによるカウント結果を上位ビットデータ、前記エンコーダにより得られたデジタルデータを下位ビットデータとするデジタルデータを、前記入力電圧の数値データとして出力する信号処理回路を備えることを特徴とする請求項１７に記載のＡ／Ｄ変換装置。
19. 前記制御手段は、
    外部から入力される一定周期のマスタクロックに同期して、前記第１パルス遅延回路及び第２パルス遅延回路を起動することにより、前記第１カウント手段及び第２カウント手段を前記マスタクロックの一周期毎に動作させると共に、その後前記第１カウント手段から出力される前記第１カウンタによるカウント結果及び前記エンコーダにより得られたデジタルデータを、夫々、前記マスタクロックに同期してラッチし、前記第１カウンタによるカウント結果を上位ビットデータ、前記エンコーダにより得られたデジタルデータを下位ビットデータとするデジタルデータを、前記入力電圧の数値データとして出力する信号処理回路を備えることを特徴とする請求項１７に記載のＡ／Ｄ変換装置。
20. 前記第２カウント手段を構成する前記コンパレータは、前記設定段数に対応する設定値を外部から設定変更可能に構成されていることを特徴とする請求項１７〜請求項１９何れかに記載のＡ／Ｄ変換装置。
21. 前記第１カウント手段の動作電源電圧及び第２カウント手段の動作電源電圧は、前記第１パルス遅延回路及び第２パルス遅延回路へ前記各遅延ユニットの遅延時間を制御する信号として入力される前記入力電圧に対応した信号とは異なることを特徴とする請求項１５〜請求項２０何れかに記載のＡ／Ｄ変換装置。
22. 請求項９又は請求項１０に記載のＡ／Ｄ変換装置において、前記第１パルス遅延回路及び第２パルス遅延回路は、夫々、前記第１遅延ユニット及び第２遅延ユニットが夫々リング状に連結され、前記パルス信号を周回させるリングディレイラインからなり、
    前記制御手段は、
    前記第１パルス遅延回路を構成するリングディレイラインでのパルス信号の周回回数をカウントする第１カウンタと、前記第１パルス遅延回路を構成するリングディレイラインでのパルス信号の周回位置を所定ビットのデジタルデータに変換して出力するエンコーダとを備え、外部から入力されるサンプリング信号に従い、前記第１カウンタによるカウント結果及び前記エンコーダにより得られたデジタルデータをラッチして出力するよう構成された第１カウント手段と、
    前記第２パルス遅延回路を構成するリングディレイラインでのパルス信号の周回回数をカウントする第２カウンタと、該第２カウンタによるカウント値が前記設定段数に対応する設定値に達したか否かを判定し、設定値に達したときに、第１カウント手段に前記サンプリング信号を出力するコンパレータとを備え、該コンパレータが出力するサンプリング信号にて前記第２カウンタをリセットするよう構成された第２カウント手段と、
    を備え、更に、前記第１入力回路を構成する第１増幅回路が入力電圧を増幅する倍率ｎ、及び、前記第２入力回路を構成する第２増幅回路が入力電圧を増幅する倍率ｍには、夫々、ｎ＝０．０１〜５００、ｍ＝−０．０１〜−１０００の範囲内の任意の値が設定されることを特徴とするＡ／Ｄ変換装置。
23. 請求項９又は請求項１０に記載のＡ／Ｄ変換装置において、前記第１パルス遅延回路及び第２パルス遅延回路は、夫々、前記第１遅延ユニット及び第２遅延ユニットが夫々リング状に連結され、前記パルス信号を周回させるリングディレイラインからなり、
    前記制御手段は、
    前記第１パルス遅延回路を構成するリングディレイラインでのパルス信号の周回回数をカウントする第１カウンタと、前記第１パルス遅延回路を構成するリングディレイラインでのパルス信号の周回位置を所定ビットのデジタルデータに変換して出力するエンコーダとを備え、外部から入力されるサンプリング信号に従い、前記第１カウンタによるカウント結果及び前記エンコーダにより得られたデジタルデータをラッチして出力するよう構成された第１カウント手段と、
    前記第２パルス遅延回路を構成するリングディレイラインでのパルス信号の周回回数をカウントする第２カウンタと、該第２カウンタによるカウント値が前記設定段数に対応する設定値に達したか否かを判定し、設定値に達したときに、第１カウント手段に前記サンプリング信号を出力するコンパレータとを備え、該コンパレータが出力するサンプリング信号にて前記第２カウンタをリセットするよう構成された第２カウント手段と、
    を備え、更に、前記第１入力回路を構成する第１増幅回路が入力電圧を増幅する倍率ｎ、及び、前記第２入力回路を構成する第２増幅回路が入力電圧を増幅する倍率ｍは、倍率ｎの絶対値が倍率ｍの絶対値よりも小さくなるよう設定されることを特徴とするＡ／Ｄ変換装置。
24. 請求項１０に記載のＡ／Ｄ変換装置において、
    前記第１パルス遅延回路及び第２パルス遅延回路は、夫々、前記第１遅延ユニット及び第２遅延ユニットが夫々リング状に連結され、前記パルス信号を周回させるリングディレイラインからなり、
    前記制御手段は、
    前記第１パルス遅延回路を構成するリングディレイラインでのパルス信号の周回回数をカウントする第１カウンタと、前記第１パルス遅延回路を構成するリングディレイラインでのパルス信号の周回位置を所定ビットのデジタルデータに変換して出力するエンコーダとを備え、外部から入力されるサンプリング信号に従い、前記第１カウンタによるカウント結果及び前記エンコーダにより得られたデジタルデータをラッチして出力するよう構成された第１カウント手段と、
    前記第２パルス遅延回路を構成するリングディレイラインでのパルス信号の周回回数をカウントする第２カウンタと、該第２カウンタによるカウント値が前記設定段数に対応する設定値に達したか否かを判定し、設定値に達したときに、第１カウント手段に前記サンプリング信号を出力するコンパレータとを備え、該コンパレータが出力するサンプリング信号にて前記第２カウンタをリセットするよう構成された第２カウント手段と、
    を備え、
    更に、前記第１入力回路を構成する第１増幅回路が入力電圧を増幅する倍率ｎ及び第１電圧シフト回路が加える第１オフセット電圧と、前記第２入力回路を構成する第２増幅回路が入力電圧を増幅する倍率ｍ及び第２電圧シフト回路が加える第２オフセット電圧とは、
    前記第２パルス遅延回路に前記第２遅延ユニットの遅延時間を制御する信号として入力される信号の方が、第１パルス遅延回路に前記第１遅延ユニットの遅延時間を制御する信号として入力される信号に比べて、電圧範囲が広く、且つ、より低い電圧まで変化するように設定されることを特徴とするＡ／Ｄ変換装置。

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