JP4398010B2

JP4398010B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4398010B2
Application number: JP16906299A
Authority: JP
Inventors: 博史浅香
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 1999-06-16
Filing date: 1999-06-16
Publication date: 2010-01-13
Anticipated expiration: 2019-06-16
Also published as: JP2000357747A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば高耐圧の電界効果型トランジスタ（ＦＥＴ）および高速動作用電界効果型トランジスタ（ＦＥＴ）のように、特性を相互に異にするＦＥＴを混載するマイクロコンピュータのような半導体装置の製造に好適な、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
各種の電気製品に組み込まれるマイクロコンピュータに、フラッシュメモリを組み込んだものがある。
このようなマイクロコンピュータでは、一般的に、高速動作を要求されるロジック回路のトランジスタとして、高速動作に適したｐ−ＭＯＳトランジスタおよびｎ−ＭＯＳトランジスタからなる高速用ＣＭＯＳトランジスタが用いられている。また、マイクロコンピュータに組み込まれたフラッシュメモリの各メモリセルへのデータ書き換え用スイッチング素子として、例えばそれぞれが１５〜２０Ｖのソース・ドレイン耐圧特性（ＢＶsd）を有するｐ−ＭＯＳトランジスタおよびｎ−ＭＯＳトランジスタからなる高耐圧ＣＭＯＳトランジスタが用いられており、これらが同一基板上に組み込まれている。
【０００３】
前記した高速用ＭＯＳトランジスタのような高速用ＦＥＴと、高耐圧ＭＯＳトランジスタのような高耐圧ＦＥＴとは、要求される各トランジスタの特性上、構成の一部を相互に異にする。
高速用ＭＯＳトランジスタでは、比較的ゲート長が短かく設定され、またソース・ドレイン領域の不純物の拡散による分布が比較的浅く設定される。他方、高耐圧用ＭＯＳトランジスタでは、高速用に比較してゲート長が長く設定され、またソース・ドレイン領域の不純物の拡散による分布が高速用に比較して深く設定される。
【０００４】
このような特性を異にするＭＯＳトランジスタが混載する前記半導体装置の従来技術では、半導体基板上に、例えばＬＯＣＯＳ法を用いて、それぞれの活性領域が区画され、該活性領域には、ゲート酸化膜を介してそれぞれのゲートが形成される。
各活性領域には、各ゲートをマスクとして、その両側にソース・ドレイン領域のための不純物が例えばイオン注入法により注入される。各活性領域に注入された不純物は、熱処理により、所定の拡散を受け、また活性化が図られる。
【０００５】
ところで、不純物の注入に関し、高耐圧ＭＯＳトランジスタでは、前記したとおり、高速用ＭＯＳトランジスタに比較してゲート長を長く設定する必要があることから、その活性領域への不純物の注入には、ゲートの両側にマスクの一部となるサイドウオール部が必要となる。
他方、より短いゲート長の高速用ＭＯＳトランジスタでは、必要に応じて、それよりも厚さ寸法の小さなサイドウオール部が用いられる。
【０００６】
従来では、高速用ＭＯＳトランジスタのための前記した不純物注入に、サイドウオール部を必要とするか否かに拘わらず、高速用および高耐圧の両ＭＯＳトランジスタのための各ゲートに、一括的かつ直接的にサイドウオール材料が堆積され、この材料から必要なサイドウオール部が形成されている。
また、例えば厚さ寸法の大きなサイドウオール部のエッチング処理により、サイドウオール部の厚さ寸法の低減を図るために、あるいは不要なサイドウオール部を除去するためにこれにエッチング処理を施すことは、エッチング処理を受けるサイドウオール部下のゲート酸化膜に損傷を招く恐れがある。
【０００７】
これらの理由から、従来では、先ず、サイドウオール部が不要の、あるいは比較的厚さ寸法の小さなサイドウオール部を必要とする高速用ＭＯＳトランジスタのためのサイドウオール部を両トランジスタのゲートに一括的に形成した後、高速用ＭＯＳトランジスタの活性領域に比較的浅く不純物を注入し、比較的低い温度で熱処理が施されている。
【０００８】
その後、高耐圧ＭＯＳトランジスタのためのゲートに形成された比較的厚さ寸法の小さなサイドウオール部に、再びサイドウオール材料を堆積させてその厚さ寸法を増大させ、所定の成形により、高耐圧用に適した所望の厚さ寸法のサイドウオール部が形成されている。
この厚さ寸法の増大されたサイドウオール部を用いて、高耐圧ＭＯＳトランジスタのための不純物が高速用ＭＯＳトランジスタのそれよりも深く注入され、その後、この不純物の拡散および活性化のために、前記半導体基板は熱処理を受ける。
【０００９】
この高耐圧ＭＯＳトランジスタの不純物は、先に注入された高速用ＭＯＳトランジスタの不純物のための熱処理に比較して、より深い不純物分布を必要としていることから、高温、長時間の熱処理を受ける。
ところで、高耐圧ＭＯＳトランジスタの不純物の熱処理により、適正な不純物注入および熱処理を受けた高速用ＭＯＳトランジスタの不純物領域が、さらに高温、長時間の熱処理を受けると、その不純物領域の不純物分布が所望の値から大きくずれる恐れがある。
【００１０】
【発明が解決しようとする課題】
そのため、従来の前記した製造方法では、高速用ＭＯＳトランジスタの不純物領域の分布を適正に維持しようとすれば、高耐圧ＭＯＳトランジスタのための不純物領域の熱処理が充分でなくなる恐れがある。また、これとは逆に、高耐圧ＭＯＳトランジスタのための不純物領域の熱処理が適正に行われるように、この熱処理を充分に行うと、高速用ＭＯＳトランジスタの不純物分布が所望の値から大きくずれ、所望の性能を得ることができない恐れがある。
このことから、従来の前記製造方法では、不純物領域の不純物分布特性を相互に異にする両トランジスタのそれぞれに所望の適正な特性を与えるための熱処理が、容易ではなかった。
【００１４】
本発明は、半導体基板の各活性領域にそれぞれが対応して形成された各同じ導電型の電界効果型トランジスタであってその導電型に応じてソース・ドレイン領域のための不純物分布を相互に異にする電界効果型トランジスタを備える半導体装置の製造方法において、前記半導体基板の前記各活性領域上に形成されたゲート酸化膜上に、前記トランジスタのためのゲートをそれぞれ形成すること、該ゲートおよび前記ゲート酸化膜を覆うエッチングストッパ膜を形成すること、前記両トランジスタのための前記ゲートに関連して、前記各トランジスタのうち、より深い不純物分布および長いゲート長を必要とする一方の前記トランジスタに適した厚さ寸法のサイドウオール部を前記エッチングストッパ膜上に形成すること、前記一方のトランジスタのための前記活性化領域に、前記サイドウオール部をマスクとして、ソース・ドレインのための不純物を注入し、該不純物の拡散のために前記半導体基板に熱処理を施すこと、該熱処理後、エッチング処理により、前記ゲート下の前記ゲート酸化膜を前記エッチングストッパ膜で保護した状態で、少なくとも他方の前記ゲートに関連して設けられたサイドウオール部を除去すること、該サイドウオール部が除去された前記他方のトランジスタの活性領域に前記一方のトランジスタのための不純物注入におけるよりも浅く不純物を注入し、該不純物の拡散のために前記一方のトランジスタにおけるよりも低い温度で前記半導体基板に熱処理を施すことを含む。
【００１５】
本発明の前記方法によれば、より深い不純物分布および長いゲート長を必要とする前記一方のトランジスタに適した厚さ寸法のサイドウオール部を用いて、該一方のトランジスタのための不純物領域に不純物を注入し、熱処理を施した後、前記他方のトランジスタにおける前記ゲートの前記サイドウオール部が除去される。この時、ゲート下の前記ゲート酸化膜は前記エッチングストッパ膜により、保護されていることから、このゲート酸化膜に損傷を与えることなく、前記他方のゲートに形成された不要なサイドウオール部を除去することができる。
従って、より高い温度での熱処理を必要とする前記一方のトランジスタの不純物領域の形成後、必要に応じて前記他方のトランジスタのゲートにサイドウオール部を形成することができ、このサイドウオール部の形成後、前記他方のトランジスタのための不純物を注入し、これに熱処理を施すことができることから、不純物領域の分布特性が相互に異なる両トランジスタのそれぞれに所望の適正な特性を与えるべく、それぞれに適正な熱処理を容易に行うことができる。
【００１６】
また、本発明は、半導体基板の活性領域にそれぞれが対応して形成された各同じ導電型の電界効果型トランジスタであってその導電型に応じてソース・ドレイン領域のための不純物分布を相互に異にする電界効果型トランジスタを備える半導体装置の製造方法において、前記半導体基板の前記活性領域上に形成されたゲート酸化膜上に、前記トランジスタのゲートのためのゲート層を形成すること、前記ゲート層の一部に選択エッチング処理を施すことにより、前記各トランジスタのうち、深い不純物分布および長いゲート長を必要とする一方の前記トランジスタのためのゲートを形成し、該トランジスタのための前記ゲートに関連して不純物注入時のマスクとなるサイドウオール部を形成すること、前記一方のトランジスタのための前記活性化領域に、前記サイドウオール部をマスクとして、ソース・ドレインのための不純物を注入し、該不純物の拡散のために前記半導体基板に熱処理を施すこと、前記ゲート層の残部に選択エッチング処理を施すことにより、前記他方のトランジスタのためのゲートを形成し、前記他方のトランジスタのための前記活性化領域に前記一方のトランジスタのための不純物注入におけるよりも浅くソース・ドレインのための不純物を注入し、該不純物の拡散のために前記一方のトランジスタの前記熱処理におけるよりも低い温度で前記半導体基板に熱処理を施すことを含む。
【００１７】
本発明の前記方法によれば、前記活性領域に形成されたゲート層の一部に選択エッチング処理を施すことにより、より深い不純物分布および長いゲート長を必要とする一方の前記トランジスタのためのゲートが形成され、該ゲートに関連して形成されるサイドウオール部をマスクとして、ソース・ドレインのための不純物が注入され、該不純物の拡散のために前記半導体基板に熱処理が施される。これにより、前記一方の前記トランジスタのための不純物領域が形成される。
その後、前記ゲート層の残部に選択エッチング処理を施すことにより、他方の前記トランジスタのためのゲートが形成され、必要に応じて該ゲートにサイドウオール部が形成され、この他方のトランジスタのための前記活性化領域に前記一方のトランジスタのための不純物注入におけるよりも浅くソース・ドレインのための不純物が注入され、該不純物の拡散のために前記一方のトランジスタの前記熱処理におけるよりも低い温度で前記半導体基板に熱処理が施される。
【００１８】
従って、より高い温度での熱処理を必要とする前記一方のトランジスタの不純物領域の形成後、必要に応じて前記他方のトランジスタのゲートにサイドウオール部を形成することができ、このサイドウオール部の形成後、前記他方のトランジスタのための不純物を注入し、これに熱処理を施すことができることから、不純物領域の分布特性が相互に異なる両トランジスタのそれぞれに所望の適正な特性を与えるべく、それぞれに適正な熱処理を容易に行うことができる。
【００１９】
【発明の実施の形態】
以下、本発明を図示の実施の形態について詳細に説明する。
〈具体例１〉
図１および図２は、本発明に係る半導体装置の製造方法を示す。
本発明は、例えば高速動作のｐ−ＭＯＳトランジスタおよびｎ−ＭＯＳトランジスタからなる高速ＣＭＯＳトランジスタで構成される論理回路と、フラッシュメモリのメモリセルのスイッチング素子として用いられ、高耐圧ｐ−ＭＯＳトランジスタおよびｎ−ＭＯＳトランジスタからなる高耐圧ＣＭＯＳトランジスタとを１枚の半導体基板に形成する半導体装置の製造に適用される。
【００２０】
図示の例では、半導体基板１０として例えばｐ型シリコン基板が用いられており、該基板上には、各ＣＭＯＳトランジスタのうち、それぞれのｐ−ＭＯＳトランジスタを形成する例に沿って説明する。
半導体基板１０には、図１（ａ）に示す例では、この基板と逆の導電性を与える不純物の部分的な注入および熱処理（例えば１１５０℃）により、従来よく知られたｎ型ウエル部１１ａおよび１１ｂが形成されている。各ウエル部１１ａおよび１１ｂは、例えば従来よく知られたＬＯＣＯＳ法により形成されたフィールド酸化膜１２により、相互に区画されており、これにより一方のウエル部１１ａの上面は高耐圧ＭＯＳトランジスタのための活性領域１３ａとして利用され、他方のウエル部１１ｂの上面は、高速ＭＯＳトランジスタのための活性領域１３ｂとして利用される。
両活性領域１３ａおよび１３ｂ上には、例えば１５０〜２００Åの厚さ寸法の酸化膜１４が、熱処理により形成される。
【００２１】
その後、例えば従来よく知られたフォトリソ、エッチング技術を用いて、他方のウエル部１１ｂの活性領域１３ｂ上に形成された酸化膜１４が除去される。この酸化膜１４が除去された活性領域１３ｂ上と、一方のウエル部１１ａの活性領域１３ａ上の、残存する酸化膜１４上には、さらに例えば６０〜１００Åの厚さ寸法のゲート酸化膜１５ｂが、例えば酸化膜１４におけるよりも低温の８５０℃の熱処理により、形成される。
【００２２】
その結果、図１（ｂ）に示されているように、高耐圧ＭＯＳトランジスタのための一方の活性領域１３ａ上には、前記酸化膜１４とゲート酸化膜１５ｂとで構成される厚さ寸法の大きなゲート酸化膜１５ａが形成されることとなり、他方、高速用ＭＯＳトランジスタのための他方の活性領域１３ｂ上には、ゲート酸化膜１５ａの厚さ寸法よりも小さな厚さ寸法のゲート酸化膜１５ｂが形成されることとなる。
【００２３】
これらゲート酸化膜１５ａおよび１５ｂを経て、各活性領域１３ａおよび１３ｂに、図示しないが必要に応じて従来よく知られたフォトリソおよびイオン注入技術を用いて、所定の閾値調整用の不純物を注入することができる。
【００２４】
その後、図１（ｃ）に示されているように、ゲート酸化膜１５ａおよび１５ｂ上およびフィールド酸化膜１２上を含む半導体基板１０の全上面に、例えば燐が添加されたポリシリコン膜１６ａおよび該ポリシリコン膜上のタングステンシリサイド膜１６ｂからなる積層１６が形成される。
ポリシリコン膜１６ａは、例えば、従来よく知られた低圧化学気相堆積法（ＬＰ−ＣＶＤ）を用いて、例えば１５００Åの厚さ寸法に形成される。また、タングステンシリサイド膜１６ｂは、スパッタ蒸着法を用いて、例えば１０００Åの厚さ寸法に形成される。
【００２５】
積層１６は、前記したと同様なフォトリソ、エッチング技術により、その不要部分が除去される。これにより、図１（ｄ）に示されているように、一方のゲート酸化膜１５ａ上には、高耐圧ＭＯＳトランジスタのためのゲート１７ａが形成され、他方のゲート酸化膜１５ｂ上には、高速ＭＯＳトランジスタのためのゲート１７ｂが形成される。
【００２６】
各ゲート１７ａおよび１７ｂのポリシリコン膜１６ａからなる下層部分は、従来よく知られているように、各ゲート酸化膜１５ａおよび１５ｂとタングステンシリサイド膜１６ｂとの格子の不整合による歪みを緩和するためのパッド作用をなす導電層であり、タングステンシリサイド膜１６ｂは、ゲートの低抵抗化を図る。各ゲート１７ａおよび１７ｂに単層構成を採用することができる。
【００２７】
また、図１（ｅ）に示す例では、前記したと同様なフォトリソおよびイオン注入技術を用いて、ウエル部１１ａおよび１１ｂの各ゲート１７ａおよび１７ｂの両側には、ＬＤＤ（Lightly−Doped Drain）層１８が形成されている。
このＬＤＤ層１８は、従来よく知られているように、素子の特性に悪影響を及ぼすホットエレクトロンの発生を抑制するために、活性領域１３ａおよび１３ｂの上面近傍での後述するソース・ドレイン縁部の電界緩和を図るべく、このソース・ドレイン領域よりも広い領域に、その不純物密度よりも低い密度で不純物をウエル部１１ａおよび１１ｂに注入し、必要に応じて熱処理を施すことにより、形成される。
ＬＤＤ層１８を不要とすることができるが、前記したとおり、ホットエレクトロンの発生による素子の特性の劣化を防止する上で、ＬＤＤ層１８をもうけることが望ましい。
【００２８】
ゲート１７ａおよび１７ｂの形成後、図１（ｆ）に示すとおり、各ゲート１７ａおよび１７ｂおよび各ゲート酸化膜１５ａおよび１５ｂを覆うように、エッチングストッパ膜１９が、半導体基板１０の全上面に形成される。
エッチングストッパ膜１９は、例えば１００〜２００Åの厚さ寸法を有する低圧ＴＥＯＳ（LP−TEOS）膜で形成することができる。低圧ＴＥＯＳ膜は、従来よく知られているように、所定のエッチングガスに関して、後述するサイドウオール部の材料に対して小さなエッチング選択比を示す。
【００２９】
前記ＴＥＯＳ膜に代えて、サイドウオール部に対して小さなエッチング選択比を示す窒化膜等をエッチングストッパ膜１９に用いることができる。
このエッチングストッパ膜１９の厚さ寸法は、必要に応じて、例えば７００〜１２００Åとすることができる。また、エッチングストッパ膜１９の形成後、必要に応じてＬＤＤ層１８の不純物の活性化および拡散のための熱処理（例えば８００〜８５０℃）を半導体基板１０に施すことができる。
【００３０】
エッチングストッパ膜１９の形成後、図１（ｇ）に示されているように、エッチングストッパ膜１９上の各ゲート１７ａおよび１７ｂの側部に対応する部分に、サイドウオール部２０ａおよび２０ｂが形成される。
サイドウオール部２０ａおよび２０ｂは、エッチングストッパ膜１９に対して大きなエッチング選択比を示す例えばポリシリコンで形成することができる。このポリシリコンからなるサイドウオール部２０ａおよび２０ｂは、エッチングストッパ膜１９上に、例えば２０００〜３０００Åの厚さ寸法のポリシリコン膜を均一に成長させた後、従来よく知られた異方性を示すドライエッチング技術を用いることにより、その不要部を除去して、形成することができる。
【００３１】
各サイドウオール部２０ａおよび２０ｂの厚さ寸法ｔ、すなわちゲート１７ａのゲート長方向に沿った厚さ寸法ｔは、この厚さ寸法ｔと、ゲート１７ａの側部を覆うエッチングストッパ膜１９の側部分１９ａにおける厚さ寸法との和Ｔが、高耐圧ＭＯＳトランジスタの適正なゲート長を規定するに必要な値に設定される。
【００３２】
高耐圧ＭＯＳトランジスタに最適なサイドウオール部２０ａおよび２０ｂが各ゲート１７ａおよび１７ｂに関連して形成されると、これらサイドウオール部２０ａおよび２０ｂを含む半導体基板１０の上面が、全面に渡ってレジスト２１（図２（ｈ）参照）で覆われる。その後、フォトリソ、エッチング技術により、図２（ｈ）で示されているように、高耐圧ＭＯＳトランジスタ用の一方の活性領域１３ａのみが開口２２により、開放される。
【００３３】
開口２２に露出する高耐圧ＭＯＳトランジスタのための活性領域１３ａには、そのソース・ドレイン領域を形成するための例えばＢＦ_２イオン２３が照射される。このとき、ゲート１７ａおよびその側部に形成されたサイドウオール部２０ａがマスク作用をなすことから、従来よく知られているように、これらに対応して、比較的長いゲート長（チャンネル長）を規定するソース・ドレインのための不純物２４が活性領域１３ａに注入される。
このとき、エッチングストッパ膜１９のゲート酸化膜１５ａを覆う底部分１９ｂは、イオン注入からゲート酸化膜１５ａを保護する作用をなす。
【００３４】
この高耐圧ＭＯＳトランジスタのための活性領域１３ａへのイオン注入は、比較的深く行われ、注入後に半導体基板１０は、比較的高温かつ長時間の熱処理を受ける。この熱処理により、活性領域１３ａに注入された不純物は、適正に拡散され、活性化を受ける。この不純物の拡散、活性化により、活性領域１３ａに高耐圧ＭＯＳトランジスタのためのソース・ドレイン領域（２４）が形成される。
【００３５】
ソース・ドレイン領域（２４）の形成のための前記した高温熱処理下では、高速用ＭＯＳトランジスタのための活性領域１３ｂには、ソース・ドレインのための高濃度の不純物が注入されておらず、またＬＤＤ層１８は、ソース・ドレインの不純物に比較して低濃度であることから、前記した高温の熱処理により、活性領域１３ｂ不純物分布が実質的な変更を受けることはない。
従って、高耐圧ＭＯＳトランジスタの前記したソース・ドレインの形成のための前記熱処理の条件を高耐圧ＭＯＳトランジスタに最適となるように、選択することができる。
【００３６】
高耐圧ＭＯＳトランジスタのソース・ドレイン領域（２４）の形成後、図１（ｉ）に示されているように、レジスト２１が除去され、また各ゲート１７ａおよび１７ｂに関連して形成されたサイドウオール部２０ａおよび２０ｂが除去される。
このサイドウオール部２０ａおよび２０ｂの除去には、例えばドライエッチングを用いることができ、エッチングストッパ膜１９に対するサイドウオール部２０ａおよび２０ｂの選択比が充分に大きな値を示すエッチングガスを適宜使用することができる。
【００３７】
サイドウオール部２０ａおよび２０ｂの除去後、両ゲート１７ａおよび１７ｂを覆うエッチングストッパ膜１９を含む半導体基板１０の上面が、全面に渡ってレジスト２５（図２（ｊ）参照）で覆われる。その後、フォトリソ、エッチング技術により、図２（ｊ）で示されているように、高速ＭＯＳトランジスタ用の他方の活性領域１３ｂのみが開口２６により、開放される。
【００３８】
開口２６に露出する高速用ＭＯＳトランジスタのための活性領域１３ｂには、そのソース・ドレイン領域を形成するための例えばＢＦ_２イオン２７が照射される。
このとき、活性領域１３ｂ上のエッチングストッパ膜１９のうち、ゲート１７ｂの側部に残存する側部分１９ｃは、イオン注入に対しマスク作用をなすことから、厚さ寸法の小さなサイドウオール部として機能する。従って、前記したイオン注入により、比較的短いゲート長（チャンネル長）を規定するソース・ドレインのための不純物２８が活性領域１３ｂに注入される。
また、活性領域１３ｂ上のゲート酸化膜１５ｂ上に残存するエッチングストッパ膜１９の底部分１９ｄは、前記した高耐圧ＭＯＳトランジスタにおけると同様に、イオン注入からゲート酸化膜１５ａを保護する作用をなす。
【００３９】
この高速用ＭＯＳトランジスタのための活性領域１３ｂへのイオン注入は、高耐圧ＭＯＳトランジスタのための活性領域１３ａへのイオン注入に比較して、浅く行われ、注入後に半導体基板１０は、それに比較して低温かつ短時間の熱処理を受ける。この熱処理により、活性領域１３ｂに注入された不純物は、適正に拡散され、活性化を受ける。この不純物の拡散、活性化の結果、活性領域１３ｂには、高速用ＭＯＳトランジスタのためのソース・ドレイン領域（２８）が形成される。
【００４０】
両ＭＯＳトランジスタのソース・ドレイン領域の形成後、レジスト２５が除去された後、図１（ｋ）に示されているように、従来よく知られた絶縁膜層２９で各トランジスタが覆われ、該絶縁膜層に形成されたコンタクトホールを経る接続部３０を経て、各ソース・ドレイン領域（２４、２８）が配線部３１に接続される。
【００４１】
本願方法では、前記したように、ソース・ドレイン領域の形成のために、高耐圧ＭＯＳトランジスタの活性領域１３ａに注入された不純物２４が高温熱処理を受けるとき、高速用ＭＯＳトランジスタの活性領域１３ｂには、高温熱処理の影響を受け易いソース・ドレイン領域のための不純物１８は注入されていない。
【００４２】
また、高速用ＭＯＳトランジスタのためのゲート１７ａに関連して、一時的に高耐圧ＭＯＳトランジスタのサイドウオール部２０ａと同様な厚さ寸法の大きなサイドウオール部２０ｂが形成されるが、この不要なサイドウオール部２０ｂは、例えばドライエッチング処理により、除去される。
しかも、この不要なサイドウオール部２０ｂの除去工程では、エッチングストッパ膜１９下のゲート酸化膜１５ｂは、このエッチングストッパ膜１９により確実に保護されていることから、このゲート酸化膜１５ｂが前記した不要なサイドウオール部２０ｂの除去工程で、損傷を受けることはない。
このことから、高耐圧ＭＯＳトランジスタのソース・ドレイン領域（２４）の形成後、高速用ＭＯＳトランジスタのゲート酸化膜１５ｂへの損傷を確実に防止した状態でそのソース・ドレイン領域（２８）を適正に形成することができる。
【００４３】
従って、本発明によれば、前記ゲート酸化膜への損傷を招くことなく、また高耐圧ＭＯＳトランジスタおよび高速用ＭＯＳトランジスタのそれぞれのソース・ドレイン領域（２４および２８）の形成のために、それぞれに最適な熱処理を施すことができ、高耐圧ＭＯＳトランジスタおよび高速用ＭＯＳトランジスタのそれぞれに最適な特性を与えることができる。
【００４４】
図１（ｊ）に沿って説明した高速用ＭＯＳトランジスタのソース・ドレインへの形成のために活性領域１３ｂにイオン２７を注入するとき、エッチングストッパ膜１９のゲート１７ｂの側部に残存する側部分１９ｃがマスク作用をなすサイドウオール部として機能することを述べた。
従って、高速用ＭＯＳトランジスタのソース・ドレインの形成のためのイオン注入に前記したサイドウオール部が不要のとき、この側部分１９ｃを充分に薄くすることが望ましい。
【００４５】
また、これとは逆に、エッチングストッパ膜１９のゲート１７ｂの側部に残存する側部分１９ｃをマスク作用をなすサイドウオール部として積極的に利用する場合、前記したように、エッチングストッパ膜１９の厚さ寸法を例えば７００〜１２００Åとすることができる。
この厚さ寸法の大きなエッチングストッパ膜１９に例えば異方性ドライエッチング処理を施すことにより、エッチングストッパ膜１９の底部分１９ｄを薄くしかつその側部分１９ｃを適正な厚さ寸法のサイドウオール部として残すことができる。
前記したエッチング処理時間の調整等により、側部分１９ｃに所望の厚さ寸法を与えることができる。
【００４６】
前記した側部分１９ｃによるサイドウオール部の形成後、高速用ＭＯＳトランジスタのソース・ドレインへの形成のために活性領域１３ｂにイオン２７が注入されるが、このイオン注入に際し、エッチングストッパ膜１９の底部分１９ｄの厚さ寸法が大きいと、イオンの打ち込みに高い打ち込みエネルギーが必要となり、また適正な不純物分布を得ることが容易ではない。
【００４７】
従って、ソース・ドレインに比較的浅い不純物分布を必要とする高速用ＭＯＳトランジスタの製造では、特に、比較的低い打ち込みエネルギーで以て良好な不純物分布を得るために、エッチングストッパ膜１９の底部分１９ｄの厚さ寸法をできる限り薄くすることが望ましい。
また、イオン注入での打ち込みエネルギーの低減化は、閾値、ソース・ドレイン電流あるいはショートチャンネル効果等、トランジスタの特性のばらつきを抑制する上で、有利である。
【００４８】
ところで、高速用ＭＯＳトランジスタに関し、前記異方性エッチング処理により、前記エッチングストッパ膜１９の底部分１９ｄの薄膜化を図るとき、エッチングストッパ膜１９のゲート１７ｂ上の部分が同時に除去され易く、この部分がエッチング処理により除去されると、その下の、ゲート上層部分であるタングステンシリサイド膜１６ｂがエッチング処理を受ける。このタングステンシリサイド膜１６ｂの薄膜化は、ゲート抵抗の増大をもたらす。
従って、このゲートの高抵抗化を防止する上で、ゲート１７ａおよび１７ｂに犠牲膜層を設けることが望ましい。
【００４９】
図３（ａ）〜図３（ｆ）は、ゲート１７ａおよび１７ｂに犠牲層を設けた変形例を示す。
図３（ａ）に示すように、半導体基板１０には、図１（ｃ）に示したと同様に、半導体基板１０の各ウエル部１１ａおよび１１ｂに形成されかつそれぞれがフィールド酸化膜１２により区画された活性領域１３ａおよび１３ｂを覆うゲート酸化膜１５ａおよび１５ｂが形成されている。さらに、これらを覆うように、ゲート酸化膜１５ａおよび１５ｂ上およびフィールド酸化膜１２上を含む半導体基板１０の全上面に、ポリシリコン膜１６ａ、該ポリシリコン膜上のタングステンシリサイド膜１６ｂに加えて、非金属材料である例えばポリシリコンあるいは窒素酸化膜からなる犠牲膜１６ｃを有する積層１６が形成される。
犠牲膜１６ｃは、例えばＣＶＤ法により、１０００Åの厚さ寸法とすることができる。
【００５０】
図３（ｂ）に示されているように、犠牲膜１６ｃを有する積層１６から、前記したと同様なフォトリソおよびエッチング技術により、それぞれのゲート１７ａおよび１７ｂが形成された後、これらを覆ってエッチングストッパ膜１９が形成される。また、前記したと同様なＬＤＤ層１８が各ゲート１７ａおよび１７ｂに関連してそれぞれのウエル部１１ａおよび１１ｂに形成される。
【００５１】
エッチングストッパ膜１９上には、高耐圧ＭＯＳトランジスタのサイドウオールのためのポリシリコン膜が形成され、サイドウオール部に不要な部分が除去されることにより、図３（ｃ）に示すように、各ゲート１７ａおよび１７ｂに関連して、サイドウオール部２０ａおよび２０ｂが形成される。
【００５２】
サイドウオール部２０ａおよび２０ｂの形成後、図３（ｄ）に示されているように、開口２２を有するレジスト２１により、高耐圧ＭＯＳトランジスタ用の一方の活性領域１３ａのみが選択的に開放され、サイドウオール部２０ａをマスクの一部とする活性領域１３ａへのイオン２３の注入および引き続く前記した熱処理により、ウエル部１１ａにソース・ドレイン領域（２４）が形成される。
【００５３】
その後、図３（ｅ）に示されているように、開口２６を有するレジスト２５により、高速用ＭＯＳトランジスタのための他方の活性領域１３ｂのみが選択的に開放され、他方のゲート１７ｂに設けられたサイドウオール部２０ｂが除去される。
引き続くエッチング処理により、エッチングストッパ膜１９は、その側部分１９ｃおよび底部分１９ｄが適正となるようにエッチング処理を受ける。このエッチング処理により、ゲート１７ｂの頂面が露出しても、その上面である犠牲膜１６ｃがエッチングを受けることにより、その下層であるタングステンシリサイド膜１６ｂがエッチング処理から保護される。
そのため、前記したエッチングストッパ膜１９の側部分１９ｃの形成および側部分１９ｃの薄膜化の処理によってゲート１７ｂのタングステンシリサイド膜１６ｂの厚さ寸法が小さくなることはなく、このタングステンシリサイド膜１６ｂの薄膜化によるゲート１７ｂの高抵抗化を確実に防止することができる。
【００５４】
従って、図３（ｆ）に示すように、その後の活性領域１３ｂへのイオン２７の注入および熱処理により、前記したと同様、高速用ＭＯＳトランジスタのためのソース・ドレイン領域（２８）を好適に形成することができる。
【００５５】
図３（ａ）〜図３（ｆ）に沿って説明した前記各工程は、基本的には、ゲート１７ａおよび１７ｂのための積層１６が犠牲膜１６ｃを有する点を除いて、図１（ａ）〜図１（ｋ）に沿って説明した具体例１におけると同一である。
【００５６】
前記したところでは、高速用ＭＯＳトランジスタに関連して形成されかつ該高速用ＭＯＳトランジスタにとっては不要となる高耐圧ＭＯＳトランジスタに適したサイドウオール部２０ｂを除去するために、エッチングストッパ膜１９を用いた例を示したが、このエッチングストッパ膜を不要とする例を以下に説明する。
【００５７】
〈具体例２〉
図４（ａ）に示されているように、半導体基板１０には、図１（ｃ）に示したと同様に、半導体基板１０の各ウエル部１１ａおよび１１ｂに形成されかつそれぞれがフィールド酸化膜１２により区画された活性領域１３ａおよび１３ｂを覆うゲート酸化膜１５ａおよび１５ｂが形成される。
【００５８】
その後、これらを覆うように、ゲート酸化膜１５ａおよび１５ｂ上およびフィールド酸化膜１２上を含む半導体基板１０の全上面に、例えばポリシリコン膜１６ａおよびタングステンシリサイド膜１６ｂからなるゲート層１６が、前記したと同様に、形成される。
【００５９】
積層１６の形成後、図３（ｂ）に示されているように、例えばフォトリソおよびエッチング技術を用い、高速用ＭＯＳトランジスタのための他方の活性領域１３ｂを覆う部分の積層１６を残しかつ該積層の一部により、一方の活性領域１３ａに高耐圧ＭＯＳトランジスタのためのゲート１７ａを形成する。
【００６０】
ゲート１７ａの形成後、該ゲートをマスクとするイオン注入により、一方の活性領域１３ａに前記した例におけると同様なＬＤＤ層１８が、必要に応じて、形成される。
ＬＤＤ層１８の形成後、例えば２０００〜３０００Åの厚さのオゾンＴＥＯＳ膜を半導体基板１０の表面上に均一に形成した後、これに例えば異方性のドライエッチング処理を施すことにより、ゲート１７ａの側部にそれぞれサイドウオール部２０ａが形成される。
このサイドウオール部２０ａの形成時に、活性領域１３ａの開口縁部に同様な残留部２０ｂが残るが、高速用ＭＯＳトランジスタのための活性領域１３ｂには、未だゲート１７ｂが形成されてないことから、高速用ＭＯＳトランジスタのゲートに前記したようなサイドウオール部２０ｂが形成されることはない。
【００６１】
図４（ｃ）に示されているように、サイドウオール部２０ａが形成された一方の活性領域１３ａを選択的に開放するレジスト２１は、他方の活性領域１３ｂを覆うように形成され、該レジストの開口２２を経て、一方の活性領域１３ａにイオン２３が照射される。イオン２３の照射に際し、ゲート１７ａおよびそのサイドウオール部２０ａがマスクとして作用する。
また、イオン２３の照射後、不純物２４の拡散および活性化のために比較的高温の熱処理が半導体基板１０に施されるが、高速用ＭＯＳトランジスタのための他方の活性領域１３ｂには、そのソース・ドレイン領域のための不純物（２８）が導入されていないことから、不純物２４のための前記熱処理により、高速用ＭＯＳトランジスタの特性が影響を受けることはない。
【００６２】
従って、前記した具体例１におけると同様に、イオン注入により、高耐圧ＭＯＳトランジスタのための不純物２４が適正にウエル部１１ａに導入され、前記したと同様な高温の熱処理により、高耐圧ＭＯＳトランジスタのためのソース・ドレイン領域（２４）を適正に形成することができる。
【００６３】
高耐圧ＭＯＳトランジスタのためのソース・ドレイン領域（２４）の形成後、図４（ｄ）に示されているように、レジスト２１が除去され、露出した積層１６の部分で、前記したと同様なフォトリソ・エッチング技術により、高速用ＭＯＳトランジスタのための他方の活性領域１３ｂに、ゲート１７ｂが形成される。
ゲート１７ｂの形成後、これに関連して、前記したと同様なＬＤＤ層１８が必要に応じて形成される。
【００６４】
両ゲート１７ａおよび１７ｂの形成後、該ゲートおよびゲート酸化膜１５ａおよび１５ｂを覆うように、例えば低圧ＴＥＯＳ膜１９が例えば７００〜１２００Åの厚さで形成される。
このＴＥＯＳ膜１９の形成後、高速用ＭＯＳトランジスタのための他方の活性領域１３ｂを選択的に開放するレジスト２５が形成され、該レジストの開口２６を経て、他方の活性領域１３ｂにイオン２７が照射される。
イオン２７の照射に際し、ゲート１７ｂおよび該ゲートの側部に沿った低圧ＴＥＯＳ膜１９の側部分１９ｃがサイドウオール部２０ａに比較して厚さ寸法の小さなマスクの一部として作用する。
従って、側部分１９ｃをサイドウオール部とするウエル部１１ｂへのイオン注入および前記イオン２３による不純物の熱処理に比較して低温の熱処理により、高速用ＭＯＳトランジスタに適したソース・ドレイン領域（２８）が形成される。
【００６５】
高速用ＭＯＳトランジスタのソース・ドレインの形成にサイドウオール部として用いられる側部分１９ｃに所望の厚さ寸法を得るために、低圧ＴＥＯＳ膜１９の厚さ寸法を例えば１０００〜２０００Åの厚さ寸法とすることができる。
【００６６】
この厚さ寸法の大きな低圧ＴＥＯＳ膜１９に、図４（ｅ）に示したイオン２７の照射に先立って、適正な異方性ドライエッチング処理を施すことにより、適正な厚さ寸法を有する側部分１９ｃすなわちサイドウオール部１９ｃを得ることができる。
このとき、具体例１におけると同様に、他方の活性領域１３ｂのソース・ドレインに適正な不純物分布を得る上で、底部分１９ｄの厚さ寸法を充分に低減させることが望ましい。
また、この底部分１９ｄの低減によるゲート１７ｂの高抵抗化を防止するために、ゲート１７ａおよび１７ｂのための積層１６に具体例１におけると同様な犠牲層を設けることができる。
【００６７】
サイドウオール部分１９ｃのための材料として、前記した低圧ＴＥＯＳ膜に代えて、種々の材料を適宜選択することができる。
また、前記したところでは、電界効果型トランジスタとして、高耐圧ＭＯＳトランジスタおよび高速用ＭＯＳトランジスタの例について説明したが、本願発明は、その他の電界効果型トランジスタに適用することができる。
【００６８】
【発明の効果】
本発明によれば、前記したように、より高い熱処理を必要とする一方のトランジスタのための不純物が注入され、その熱処理後、これよりも低い熱処理を必要とする他方のトランジスタのための不純物が注入され、熱処理を受けることから、低い温度での熱処理を受ける前記他方のトランジスタのための不純物が、高温処理を必要とする前記一方のトランジスタの不純物の熱処理下におかれることはない。
【００６９】
従って、本発明によれば、不純物領域の分布特性が相互に異なる両トランジスタのそれぞれに所望の適正な特性を与えるべく、それぞれに適正な熱処理を容易に行うことができ、これにより高速用および高耐圧の両トランジスタのそれぞれの特性を高めることができることから、特性の異なるトランジスタが混載された半導体装置においても、それぞれのトランジスタに良好な特性を与えることができる。
【図面の簡単な説明】
【図１】本発明に係る製造方法の具体例１を示す製造工程図（その１）である。
【図２】本発明に係る製造方法の具体例１を示す製造工程図（その２）である。
【図３】本発明に係る製造方法の具体例１の変形例を示す製造工程図である。
【図４】本発明に係る製造方法の具体例２を示す製造工程図である。
【符号の説明】
１０半導体基板
１１ａ、１１ｂウエル部
１２フィールド酸化膜
１３ａ、１３ｂ活性領域
１５ａ、１５ｂゲート酸化膜
１６ゲート層
１６ｃ犠牲（膜）層
１７ａ、１７ｂゲート
１９（低圧ＴＥＯＳ膜）エッチングストッパ膜
１９ｃ、２０ａサイドウオール部
２４、２８（ソース・ドレイン領域）不純物[0001]
BACKGROUND OF THE INVENTION
The present invention provides a method for manufacturing a semiconductor device such as a microcomputer in which FETs having different characteristics are mixedly mounted, such as a high-voltage field-effect transistor (FET) and a high-speed operation field-effect transistor (FET). The present invention relates to a method for manufacturing a semiconductor device, suitable for
[0002]
[Prior art]
Some microcomputers incorporated in various electric products incorporate flash memory.
In such a microcomputer, a high-speed CMOS transistor composed of a p-MOS transistor and an n-MOS transistor suitable for high-speed operation is generally used as a transistor in a logic circuit that requires high-speed operation. Further, as a data rewriting switching element for each memory cell of a flash memory incorporated in a microcomputer, for example, a p-MOS transistor and an n-MOS transistor each having a source / drain breakdown voltage characteristic (BVsd) of 15 to 20V. The high withstand voltage CMOS transistor is used, and these are incorporated on the same substrate.
[0003]
The high-speed FET such as the high-speed MOS transistor described above and the high-voltage FET such as the high-voltage MOS transistor are partially different from each other due to the required characteristics of each transistor.
In the high-speed MOS transistor, the gate length is set to be relatively short, and the distribution due to impurity diffusion in the source / drain region is set to be relatively shallow. On the other hand, in the high voltage MOS transistor, the gate length is set longer than that for the high speed transistor, and the distribution of the impurity in the source / drain region is set deeper than that for the high speed transistor.
[0004]
In the conventional technology of the semiconductor device in which the MOS transistors having different characteristics are mixedly mounted, each active region is partitioned on the semiconductor substrate by using, for example, a LOCOS method, and the active region includes a gate oxide film. Each gate is formed via the.
In each active region, each gate is used as a mask, and impurities for the source / drain regions are implanted on both sides by, for example, ion implantation. Impurities implanted into each active region are subjected to predetermined diffusion and activated by heat treatment.
[0005]
By the way, regarding the impurity implantation, in the high voltage MOS transistor, as described above, it is necessary to set the gate length longer than that for the high speed MOS transistor. Side wall portions that are part of the mask are required on both sides.
On the other hand, in a high-speed MOS transistor having a shorter gate length, a sidewall portion having a smaller thickness is used as necessary.
[0006]
Conventionally, regardless of whether the side wall portion is required for the above-described impurity implantation for the high-speed MOS transistor, the gates for both the high-speed and high breakdown voltage MOS transistors are collectively and directly connected. A side wall material is deposited, and a necessary side wall portion is formed from this material.
In addition, for example, in order to reduce the thickness dimension of the side wall part by etching the side wall part having a large thickness dimension, or to remove an unnecessary side wall part, an etching process is performed on this. There is a risk of damaging the gate oxide film under the side wall portion subjected to the etching process.
[0007]
For these reasons, in the prior art, first, the side wall portion for the high-speed MOS transistor that does not require the side wall portion or requires the side wall portion having a relatively small thickness is collectively used as the gate of both transistors. Then, impurities are implanted relatively shallowly into the active region of the high-speed MOS transistor, and heat treatment is performed at a relatively low temperature.
[0008]
After that, the sidewall material having a relatively small thickness is formed again on the gate for the high voltage MOS transistor, and the thickness of the sidewall material is increased again. Side wall portions having a desired thickness dimension suitable for the above are formed.
Using the sidewall portion having an increased thickness, impurities for the high voltage MOS transistor are implanted deeper than that of the high speed MOS transistor, and then, for diffusion and activation of the impurity, The semiconductor substrate is subjected to a heat treatment.
[0009]
The impurities in the high voltage MOS transistor require a deeper impurity distribution as compared with the heat treatment for the impurities in the high-speed MOS transistor previously implanted, and therefore are subjected to heat treatment at a high temperature for a long time.
By the way, when the impurity region of the high-speed MOS transistor that has undergone appropriate impurity implantation and heat treatment by heat treatment of the impurity of the high voltage MOS transistor is subjected to heat treatment at a higher temperature for a longer time, the impurity distribution in the impurity region is desired. There is a risk of deviating greatly from the value.
[0010]
[Problems to be solved by the invention]
For this reason, in the conventional manufacturing method described above, if the distribution of the impurity region of the high-speed MOS transistor is properly maintained, the heat treatment of the impurity region for the high voltage MOS transistor may not be sufficient. On the contrary, if the heat treatment is sufficiently performed so that the heat treatment of the impurity region for the high voltage MOS transistor is appropriately performed, the impurity distribution of the high-speed MOS transistor is greatly deviated from a desired value. The desired performance may not be obtained.
For this reason, in the conventional manufacturing method, it is not easy to perform heat treatment for giving desired and appropriate characteristics to both transistors having different impurity distribution characteristics in the impurity regions.
[0014]
Book The invention is formed corresponding to each active region of the semiconductor substrate Each same conductivity type Field effect transistor Conductive type According to the method of manufacturing a semiconductor device including a field effect transistor having different impurity distributions for a source / drain region, on a gate oxide film formed on each active region of the semiconductor substrate, Forming a gate for each of the transistors, forming an etching stopper film covering the gate and the gate oxide film, and in relation to the gates for both transistors, each Forming a sidewall portion on the etching stopper film having a thickness suitable for one of the transistors, which requires a deeper impurity distribution and a longer gate length, and the activity for the one transistor In the side wall part The The With Then, an impurity for source / drain is implanted, and the semiconductor substrate is subjected to a heat treatment for the diffusion of the impurity. After the heat treatment, the gate oxide film under the gate is etched by the etching stopper. Removing at least the side wall provided in connection with the other gate in the state protected by the film; and for the one transistor in the active region of the other transistor from which the side wall has been removed. Impurities are implanted shallower than in the impurity implantation, and the semiconductor substrate is subjected to heat treatment at a lower temperature than in the one transistor for diffusion of the impurities.
[0015]
According to the method of the present invention, using the sidewall portion having a thickness suitable for the one transistor requiring a deeper impurity distribution and a longer gate length, the impurity region is doped in the impurity region for the one transistor. Then, the sidewall portion of the gate of the other transistor is removed. At this time, since the gate oxide film under the gate is protected by the etching stopper film, unnecessary side wall portions formed on the other gate are removed without damaging the gate oxide film. can do.
Therefore, after the formation of the impurity region of the one transistor that requires heat treatment at a higher temperature, a sidewall portion can be formed at the gate of the other transistor as necessary. After that, the impurity for the other transistor can be implanted and heat-treated, so that each of the two transistors having different impurity region distribution characteristics can be given appropriate characteristics. Heat treatment can be easily performed.
[0016]
Further, the present invention is formed corresponding to each active region of the semiconductor substrate. Each same conductivity type Field effect transistor Conductive type According to the method of manufacturing a semiconductor device including a field effect transistor having different impurity distributions for the source / drain regions, the gate oxide film formed on the active region of the semiconductor substrate may Forming a gate layer for the gate of the transistor, performing a selective etching process on a part of the gate layer, each Of the transistors, a gate for one of the transistors that requires a deep impurity distribution and a long gate length is formed, and the mass at the time of impurity implantation is related to the gate for the transistor. With Forming the side wall portion, and masking the side wall portion in the activation region for the one transistor. With Then, impurities for the source / drain are implanted, the semiconductor substrate is subjected to heat treatment for the diffusion of the impurities, and the remaining etching of the gate layer is performed for the other transistor. And an impurity for the source / drain is implanted in the activation region for the other transistor shallower than in the impurity implantation for the one transistor, and the impurity is diffused to diffuse the impurity. Heat treating the semiconductor substrate at a lower temperature than in the heat treatment of one of the transistors.
[0017]
According to the method of the present invention, by selectively etching a part of the gate layer formed in the active region, a gate for one of the transistors that requires a deeper impurity distribution and a longer gate length. The side wall formed in relation to the gate is masked. With Then, impurities for source / drain are implanted, and the semiconductor substrate is subjected to heat treatment for diffusion of the impurities. Thereby, an impurity region for the one of the transistors is formed.
Thereafter, by performing a selective etching process on the remaining part of the gate layer, a gate for the other transistor is formed, and a side wall part is formed on the gate as necessary, and the gate for the other transistor is formed. Impurities for source / drain are implanted shallower in the activation region than in the impurity implantation for the one transistor, and the semiconductor is at a lower temperature than in the heat treatment of the one transistor due to diffusion of the impurity. The substrate is subjected to heat treatment.
[0018]
Therefore, after the formation of the impurity region of the one transistor that requires heat treatment at a higher temperature, a sidewall portion can be formed at the gate of the other transistor as necessary. After that, the impurity for the other transistor can be implanted and heat-treated, so that each of the two transistors having different impurity region distribution characteristics can be given appropriate characteristics. Heat treatment can be easily performed.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
<Specific example 1>
1 and 2 show a method for manufacturing a semiconductor device according to the present invention.
The present invention is used as a switching element of a memory cell of a flash memory and a logic circuit composed of, for example, a high-speed CMOS transistor composed of a high-speed p-MOS transistor and an n-MOS transistor. -It is applied to the manufacture of a semiconductor device in which a high voltage CMOS transistor made of a MOS transistor is formed on a single semiconductor substrate.
[0020]
In the illustrated example, a p-type silicon substrate, for example, is used as the semiconductor substrate 10, and a description will be given along an example in which each p-MOS transistor is formed on each of the CMOS transistors on the substrate.
In the example shown in FIG. 1A, the n-type well portion 11a well known in the art is applied to the semiconductor substrate 10 by partial implantation of an impurity imparting conductivity opposite to that of the substrate and heat treatment (for example, 1150 ° C.). And 11b are formed. The well portions 11a and 11b are separated from each other by, for example, a field oxide film 12 formed by a well-known LOCOS method, whereby the upper surface of one well portion 11a is for a high voltage MOS transistor. It is used as an active region 13a, and the upper surface of the other well portion 11b is used as an active region 13b for a high-speed MOS transistor.
An oxide film 14 having a thickness of, for example, 150 to 200 mm is formed on both active regions 13a and 13b by heat treatment.
[0021]
Thereafter, the oxide film 14 formed on the active region 13b of the other well portion 11b is removed using, for example, a well-known photolithography and etching technique. On the active region 13b from which the oxide film 14 has been removed and on the remaining oxide film 14 on the active region 13a of one well portion 11a, a gate oxide film 15b having a thickness of, for example, 60 to 100 mm is further provided. For example, it is formed by heat treatment at 850 ° C. which is lower than that in the oxide film 14.
[0022]
As a result, as shown in FIG. 1B, the thickness of the oxide film 14 and the gate oxide film 15b is formed on one active region 13a for the high voltage MOS transistor. A large gate oxide film 15a is formed. On the other hand, on the other active region 13b for the high-speed MOS transistor, the gate oxide film 15a is formed. a Thus, the gate oxide film 15b having a thickness dimension smaller than the thickness dimension is formed.
[0023]
Through these gate oxide films 15a and 15b, a predetermined threshold adjustment impurity is implanted into each of the active regions 13a and 13b by using a well-known photolithography and ion implantation technique as necessary, though not shown. Can do.
[0024]
Thereafter, as shown in FIG. 1 (c), for example, a polysilicon film 16a doped with phosphorus, for example, over the entire upper surface of the semiconductor substrate 10 including the gate oxide films 15a and 15b and the field oxide film 12, and A stack 16 made of a tungsten silicide film 16b on the polysilicon film is formed.
The polysilicon film 16a is formed to a thickness of, for example, 1500 て using, for example, a conventionally well-known low pressure chemical vapor deposition method (LP-CVD). Further, the tungsten silicide film 16b is formed with a thickness of, for example, 1000 mm using a sputtering deposition method.
[0025]
The unnecessary portion of the stacked layer 16 is removed by the same photolithography and etching techniques as described above. As a result, as shown in FIG. 1D, a gate 17a for a high voltage MOS transistor is formed on one gate oxide film 15a, and a high speed is formed on the other gate oxide film 15b. A gate 17b for the MOS transistor is formed.
[0026]
As is well known, the lower layer portion made of the polysilicon film 16a of each gate 17a and 17b is used to alleviate distortion due to lattice mismatch between the gate oxide films 15a and 15b and the tungsten silicide film 16b. The tungsten silicide film 16b, which is a conductive layer that functions as a pad, reduces the resistance of the gate. A single layer configuration can be adopted for each gate 17a and 17b.
[0027]
In the example shown in FIG. 1E, an LDD (Lightly-Doped Drain) layer is formed on both sides of the gates 17a and 17b of the well portions 11a and 11b by using the same photolithography and ion implantation techniques as described above. 18 is formed.
As is well known in the art, this LDD layer 18 is provided at the edge of the source / drain edge described later in the vicinity of the upper surfaces of the active regions 13a and 13b in order to suppress the generation of hot electrons that adversely affect the device characteristics. In order to alleviate the electric field, impurities are implanted into the well portions 11a and 11b at a density lower than the impurity density in a region wider than the source / drain regions, and heat treatment is performed as necessary.
Although the LDD layer 18 can be dispensed with, as described above, it is desirable to provide the LDD layer 18 in order to prevent deterioration of device characteristics due to generation of hot electrons.
[0028]
After the formation of the gates 17a and 17b, as shown in FIG. 1F, an etching stopper film 19 is formed on the entire upper surface of the semiconductor substrate 10 so as to cover the gates 17a and 17b and the gate oxide films 15a and 15b. The
The etching stopper film 19 can be formed of a low-pressure TEOS (LP-TEOS) film having a thickness dimension of 100 to 200 mm, for example. As is well known in the art, the low-pressure TEOS film exhibits a small etching selectivity with respect to a material of a side wall portion described later with respect to a predetermined etching gas.
[0029]
Instead of the TEOS film, a nitride film or the like having a small etching selectivity with respect to the sidewall portion can be used for the etching stopper film 19.
The thickness dimension of the etching stopper film 19 can be set to, for example, 700 to 1200 mm as required. In addition, after the formation of the etching stopper film 19, heat treatment (for example, 800 to 850 ° C.) for activating and diffusing impurities in the LDD layer 18 can be performed on the semiconductor substrate 10 as necessary.
[0030]
After the formation of the etching stopper film 19, side wall portions 20a and 20b are formed at portions corresponding to the side portions of the gates 17a and 17b on the etching stopper film 19 as shown in FIG. The
The sidewall portions 20a and 20b can be formed of, for example, polysilicon showing a large etching selectivity with respect to the etching stopper film 19. The sidewall portions 20a and 20b made of polysilicon exhibit a well-known anisotropy after a polysilicon film having a thickness of, for example, 2000 to 3000 mm is uniformly grown on the etching stopper film 19. By using a dry etching technique, unnecessary portions can be removed and formed.
[0031]
The thickness dimension t of each sidewall portion 20a and 20b, that is, the thickness dimension t along the gate length direction of the gate 17a is the thickness dimension t and the side portion of the etching stopper film 19 covering the side portion of the gate 17a. The sum T with the thickness dimension at 19a is set to a value necessary for defining an appropriate gate length of the high voltage MOS transistor.
[0032]
When the side wall portions 20a and 20b optimum for the high voltage MOS transistor are formed in association with the gates 17a and 17b, the upper surface of the semiconductor substrate 10 including the side wall portions 20a and 20b is covered with the resist 21 over the entire surface. (See FIG. 2 (h)). Thereafter, only one active region 13a for the high voltage MOS transistor is opened by the opening 22, as shown in FIG.
[0033]
In the active region 13a for the high voltage MOS transistor exposed in the opening 22, for example, BF for forming the source / drain region is formed. ₂ Ions 23 are irradiated. At this time, since the gate portion 17a and the side wall portion 20a formed on the side portion thereof perform a masking action, as is well known, a relatively long gate length (channel length) is set correspondingly. Impurities 24 for defining the source / drain are implanted into the active region 13a.
At this time, the bottom portion 19b of the etching stopper film 19 covering the gate oxide film 15a serves to protect the gate oxide film 15a from ion implantation.
[0034]
Ion implantation into the active region 13a for the high voltage MOS transistor is performed relatively deeply, and after the implantation, the semiconductor substrate 10 is subjected to heat treatment at a relatively high temperature for a long time. By this heat treatment, the impurities implanted into the active region 13a are appropriately diffused and activated. Due to the diffusion and activation of the impurities, source / drain regions (24) for the high voltage MOS transistor are formed in the active region 13a.
[0035]
Under the above-described high-temperature heat treatment for forming the source / drain region (24), high-concentration impurities for the source / drain are not implanted into the active region 13b for the high-speed MOS transistor. Since the LDD layer 18 has a lower concentration than the source / drain impurities, the active region 13b impurity distribution is not substantially changed by the high-temperature heat treatment described above.
Therefore, the heat treatment conditions for forming the source / drain of the high voltage MOS transistor can be selected so as to be optimal for the high voltage MOS transistor.
[0036]
After the formation of the source / drain regions (24) of the high breakdown voltage MOS transistor, as shown in FIG. 1 (i), the resist 21 is removed and the sidewalls formed in relation to the gates 17a and 17b are formed. Parts 20a and 20b are removed.
For removing the sidewall portions 20a and 20b, for example, dry etching can be used, and an etching gas having a sufficiently large selection ratio of the sidewall portions 20a and 20b with respect to the etching stopper film 19 is appropriately used. it can.
[0037]
After the removal of the sidewall portions 20a and 20b, the upper surface of the semiconductor substrate 10 including the etching stopper film 19 covering both the gates 17a and 17b is covered with a resist 25 (see FIG. 2 (j)) over the entire surface. Thereafter, only the other active region 13b for the high-speed MOS transistor is opened by the opening 26 by photolithography and etching techniques as shown in FIG.
[0038]
In the active region 13b for the high-speed MOS transistor exposed in the opening 26, for example, BF for forming the source / drain region thereof ₂ Ions 27 are irradiated.
At this time, in the etching stopper film 19 on the active region 13b, the side portion 19c remaining on the side portion of the gate 17b functions as a mask for ion implantation, and thus functions as a side wall portion having a small thickness. . Accordingly, by the above-described ion implantation, the source / drain impurities 28 defining a relatively short gate length (channel length) are implanted into the active region 13b.
Further, the bottom portion 19d of the etching stopper film 19 remaining on the gate oxide film 15b on the active region 13b serves to protect the gate oxide film 15a from ion implantation as in the above-described high breakdown voltage MOS transistor.
[0039]
The ion implantation into the active region 13b for the high-speed MOS transistor is performed shallower than the ion implantation into the active region 13a for the high-breakdown-voltage MOS transistor. Subjected to low temperature and short time heat treatment. By this heat treatment, the impurities implanted into the active region 13b are appropriately diffused and activated. As a result of impurity diffusion and activation, source / drain regions (28) for the high-speed MOS transistor are formed in the active region 13b.
[0040]
After the source / drain regions of both MOS transistors are formed, the resist 25 is removed, and then, as shown in FIG. 1 (k), each transistor is covered with a conventionally well-known insulating film layer 29. Each source / drain region (24, 28) is connected to the wiring part 31 through a connection part 30 through a contact hole formed in the insulating film layer.
[0041]
In the method of the present application, as described above, when the impurity 24 implanted in the active region 13a of the high voltage MOS transistor is subjected to high temperature heat treatment for forming the source / drain regions, the active region 13b of the high speed MOS transistor Impurities 18 for the source / drain regions that are easily affected by the high-temperature heat treatment are not implanted.
[0042]
Further, in connection with the gate 17a for the high speed MOS transistor, a side wall portion 20b having a large thickness similar to the side wall portion 20a of the high voltage MOS transistor is temporarily formed. The wall portion 20b is removed by, for example, a dry etching process.
In addition, in the step of removing the unnecessary side wall portion 20b, the gate oxide film 15b under the etching stopper film 19 is reliably protected by the etching stopper film 19, so that the gate oxide film 15b is unnecessary as described above. In the process of removing the side wall portion 20b, no damage is caused.
Therefore, after the source / drain region (24) of the high voltage MOS transistor is formed, the source / drain region (28) is properly formed in a state where damage to the gate oxide film 15b of the high speed MOS transistor is surely prevented. Can be formed.
[0043]
Therefore, according to the present invention, each of the source / drain regions (24 and 28) of the high voltage MOS transistor and the high speed MOS transistor is formed without causing damage to the gate oxide film. An optimum heat treatment can be performed, and optimum characteristics can be given to each of the high voltage MOS transistor and the high speed MOS transistor.
[0044]
When ions 27 are implanted into the active region 13b for forming the high-speed MOS transistor described with reference to FIG. 1 (j), the side portion remaining on the side of the gate 17b of the etching stopper film 19 It has been described that 19c functions as a side wall portion that performs a masking action.
Accordingly, when the side wall portion described above is not necessary for ion implantation for forming the source / drain of the high-speed MOS transistor, it is desirable to make the side portion 19c sufficiently thin.
[0045]
On the contrary, when the side portion 19c remaining on the side portion of the gate 17b of the etching stopper film 19 is positively used as a side wall portion having a mask function, as described above, the etching stopper film 19 The thickness dimension can be set to, for example, 700 to 1200 mm.
The etching stopper film 19 having a large thickness is subjected to, for example, an anisotropic dry etching process so that the bottom portion 19d of the etching stopper film 19 is thinned and the side portion 19c is used as a side wall portion having an appropriate thickness. Can leave.
By adjusting the etching processing time as described above, a desired thickness dimension can be given to the side portion 19c.
[0046]
After the sidewall portion is formed by the side portion 19c, ions 27 are implanted into the active region 13b in order to form the source / drain of the high-speed MOS transistor. During this ion implantation, the bottom of the etching stopper film 19 is implanted. If the thickness dimension of the portion 19d is large, high implantation energy is required for ion implantation, and it is not easy to obtain an appropriate impurity distribution.
[0047]
Therefore, in the manufacture of a high-speed MOS transistor that requires a relatively shallow impurity distribution in the source / drain, in particular, in order to obtain a good impurity distribution with a relatively low implantation energy, the bottom portion 19d of the etching stopper film 19 is used. It is desirable to make the thickness dimension of the as thin as possible.
In addition, reduction of implantation energy by ion implantation is advantageous in suppressing variation in transistor characteristics such as threshold value, source / drain current, or short channel effect.
[0048]
By the way, regarding the high speed MOS transistor, when the bottom portion 19d of the etching stopper film 19 is thinned by the anisotropic etching process, the portion on the gate 17b of the etching stopper film 19 is easily removed at the same time. Is removed by the etching process, the tungsten silicide film 16b, which is the upper layer portion of the gate below, is subjected to the etching process. The thinning of the tungsten silicide film 16b results in an increase in gate resistance.
Therefore, it is desirable to provide a sacrificial film layer on the gates 17a and 17b in order to prevent the resistance of the gate from increasing.
[0049]
FIGS. 3A to 3F show a modification in which a sacrificial layer is provided on the gates 17a and 17b.
As shown in FIG. 3A, the semiconductor substrate 10 is formed in the well portions 11a and 11b of the semiconductor substrate 10 and partitioned by the field oxide film 12, as shown in FIG. Gate oxide films 15a and 15b covering active regions 13a and 13b are formed. Further, in addition to the polysilicon film 16a and the tungsten silicide film 16b on the polysilicon film, on the entire upper surface of the semiconductor substrate 10 including the gate oxide films 15a and 15b and the field oxide film 12, so as to cover them, A stack 16 having a sacrificial film 16c made of a non-metallic material such as polysilicon or a nitrogen oxide film is formed.
The sacrificial film 16c can be made to have a thickness of 1000 mm, for example, by a CVD method.
[0050]
As shown in FIG. 3B, the gates 17a and 17b are formed from the stacked layer 16 having the sacrificial film 16c by the same photolithography and etching technique as described above, and then are covered and etched. A stopper film 19 is formed. Also, the LDD layer 18 similar to that described above is formed in the respective well portions 11a and 11b in association with the gates 17a and 17b.
[0051]
On the etching stopper film 19, a polysilicon film for the sidewall of the high voltage MOS transistor is formed, and unnecessary portions are removed from the sidewall portion, so that as shown in FIG. Sidewall portions 20a and 20b are formed in association with gates 17a and 17b.
[0052]
After the formation of the sidewall portions 20a and 20b, only one active region 13a for the high voltage MOS transistor is selectively opened by the resist 21 having the opening 22, as shown in FIG. Source / drain regions (24) are formed in the well portion 11a by implanting ions 23 into the active region 13a using the sidewall portion 20a as a part of the mask and the subsequent heat treatment.
[0053]
Thereafter, as shown in FIG. 3 (e), only the other active region 13b for the high-speed MOS transistor is selectively opened by the resist 25 having the opening 26 and provided on the other gate 17b. The side wall portion 20b is removed.
By the subsequent etching process, the etching stopper film 19 is subjected to an etching process so that the side part 19c and the bottom part 19d are appropriate. Even if the top surface of the gate 17b is exposed by this etching process, the sacrificial film 16c which is the upper surface thereof is etched, so that the tungsten silicide film 16b which is the lower layer is protected from the etching process.
Therefore, the thickness of the tungsten silicide film 16b of the gate 17b is not reduced by the formation of the side portion 19c and the thinning of the side portion 19c of the etching stopper film 19, and the tungsten silicide film 16b is thinned. Therefore, it is possible to reliably prevent the resistance of the gate 17b from increasing.
[0054]
Therefore, as shown in FIG. 3 (f), the source / drain regions (28) for the high-speed MOS transistor are preferably formed by the subsequent implantation of ions 27 into the active region 13b and heat treatment, as described above. can do.
[0055]
The steps described with reference to FIGS. 3A to 3F are basically the same as those in FIG. 1A except that the stack 16 for the gates 17a and 17b has a sacrificial film 16c. ) To FIG. 1 (k), the same as in the first specific example described above.
[0056]
As described above, the etching stopper film 19 is used in order to remove the side wall portion 20b suitable for the high voltage MOS transistor formed in relation to the high speed MOS transistor and unnecessary for the high speed MOS transistor. Although an example has been shown, an example in which this etching stopper film is unnecessary will be described below.
[0057]
<Specific example 2>
As shown in FIG. 4A, the semiconductor substrate 10 is formed in each of the well portions 11a and 11b of the semiconductor substrate 10 as shown in FIG. Gate oxide films 15a and 15b are formed to cover active regions 13a and 13b partitioned by.
[0058]
Thereafter, the gate layer 16 made of, for example, the polysilicon film 16a and the tungsten silicide film 16b is formed on the entire upper surface of the semiconductor substrate 10 including the gate oxide films 15a and 15b and the field oxide film 12 so as to cover them. As well as formed.
[0059]
After the formation of the stack 16, as shown in FIG. 3B, for example, using photolithography and etching techniques, a part of the stack 16 covering the other active region 13 b for the high-speed MOS transistor is left and the stack 16 is formed. As a result, a gate 17a for a high voltage MOS transistor is formed in one active region 13a.
[0060]
After the formation of the gate 17a, an LDD layer 18 similar to that in the above-described example is formed in one active region 13a as necessary by ion implantation using the gate as a mask.
After the LDD layer 18 is formed, an ozone TEOS film having a thickness of, for example, 2000 to 3000 mm is uniformly formed on the surface of the semiconductor substrate 10, and then subjected to, for example, an anisotropic dry etching process to thereby form the gate 17a. Side wall portions 20a are respectively formed on the side portions.
When the sidewall portion 20a is formed, a similar residual portion 20b remains at the opening edge of the active region 13a. However, since the gate 17b is not yet formed in the active region 13b for the high-speed MOS transistor, The side wall portion 20b as described above is not formed at the gate of the high-speed MOS transistor.
[0061]
As shown in FIG. 4C, a resist 21 that selectively opens one active region 13a in which the sidewall portion 20a is formed is formed so as to cover the other active region 13b. Through one opening 22, one active region 13 a is irradiated with ions 23. When irradiating the ions 23, the gate 17a and the side wall portion 20a act as a mask.
After irradiation with ions 23, a relatively high temperature heat treatment is performed on the semiconductor substrate 10 for the diffusion and activation of the impurities 24. The other active region 13b for the high-speed MOS transistor has its source Since the impurity (28) for the drain region is not introduced, the heat treatment for the impurity 24 does not affect the characteristics of the high-speed MOS transistor.
[0062]
Therefore, as in the first specific example, the impurities 24 for the high voltage MOS transistor are appropriately introduced into the well portion 11a by ion implantation, and the high voltage MOS transistor is subjected to the high temperature heat treatment as described above. Therefore, the source / drain regions (24) can be formed appropriately.
[0063]
After the formation of the source / drain regions (24) for the high voltage MOS transistor, as shown in FIG. 4 (d), the resist 21 is removed and the exposed portion of the stacked layer 16 is similar to the above. A gate 17b is formed in the other active region 13b for the high-speed MOS transistor by the photolithographic etching technique.
After the formation of the gate 17b, the LDD layer 18 similar to that described above is formed as necessary.
[0064]
After the formation of both gates 17a and 17b, a low-pressure TEOS film 19 is formed to a thickness of, for example, 700 to 1200 so as to cover the gate and gate oxide films 15a and 15b.
After the TEOS film 19 is formed, a resist 25 for selectively opening the other active region 13b for the high-speed MOS transistor is formed, and the other active region 13b is irradiated with ions 27 through the opening 26 of the resist. Is done.
When irradiating the ions 27, the gate 17b and the side portion 19c of the low-pressure TEOS film 19 along the side portion of the gate act as a part of a mask having a smaller thickness than the side wall portion 20a.
Accordingly, the source / drain regions (28) suitable for the high-speed MOS transistor are obtained by ion implantation into the well portion 11b having the side portion 19c as a side wall portion and heat treatment of impurities by the ions 23 at a low temperature. It is formed.
[0065]
In order to obtain a desired thickness dimension in the side portion 19c used as the side wall portion for forming the source / drain of the high-speed MOS transistor, the thickness dimension of the low-pressure TEOS film 19 is set to, for example, 1000 to 2000 mm. be able to.
[0066]
The low-pressure TEOS film 19 having a large thickness dimension is subjected to an appropriate anisotropic dry etching process prior to the irradiation of the ions 27 shown in FIG. 19c, that is, the side wall portion 19c can be obtained.
At this time, as in the specific example 1, it is desirable to sufficiently reduce the thickness dimension of the bottom portion 19d in order to obtain an appropriate impurity distribution in the source / drain of the other active region 13b.
Further, in order to prevent the resistance of the gate 17b from being increased due to the reduction of the bottom portion 19d, a sacrificial layer similar to that in the specific example 1 can be provided on the stacked layer 16 for the gates 17a and 17b.
[0067]
As a material for the sidewall portion 19c, various materials can be appropriately selected in place of the low-pressure TEOS film.
In the above description, examples of the high voltage MOS transistor and the high-speed MOS transistor have been described as the field effect transistors, but the present invention can be applied to other field effect transistors.
[0068]
【The invention's effect】
According to the present invention, as described above, impurities for one transistor that requires higher heat treatment are implanted, and after that heat treatment, impurities for the other transistor that require lower heat treatment are introduced. Since it is implanted and undergoes a heat treatment, the impurities for the other transistor that undergoes the heat treatment at a low temperature will not be subjected to the heat treatment of the impurity of the one transistor that requires high temperature treatment.
[0069]
Therefore, according to the present invention, it is possible to easily perform appropriate heat treatment for each of the transistors having different impurity region distribution characteristics so as to provide desired and appropriate characteristics. Since the characteristics of both of the withstand voltage transistors can be improved, even in a semiconductor device in which transistors with different characteristics are mixedly mounted, good characteristics can be given to each transistor.
[Brief description of the drawings]
FIG. 1 is a production process diagram (part 1) showing a specific example 1 of a production method according to the present invention.
FIG. 2 is a production process diagram (No. 2) showing a specific example 1 of the production method according to the invention.
FIG. 3 is a manufacturing process diagram showing a modification of Example 1 of the manufacturing method according to the present invention.
FIG. 4 is a manufacturing process diagram showing a specific example 2 of the manufacturing method according to the present invention.
[Explanation of symbols]
10 Semiconductor substrate
11a, 11b Well part
12 Field oxide film
13a, 13b Active region
15a, 15b Gate oxide film
16 Gate layer
16c Sacrificial (film) layer
17a, 17b gate
19 (Low pressure TEOS film) Etching stopper film
19c, 20a Side wall
24, 28 (source / drain regions) impurities

Claims

Field effect transistors of the same conductivity type formed corresponding to the respective active regions of the semiconductor substrate, with different impurity distributions for the source / drain regions depending on the conductivity type A method of manufacturing a semiconductor device comprising a type transistor,
Forming a gate for the transistor on a gate oxide film formed on each active region of the semiconductor substrate;
Forming an etching stopper film covering the gate and the gate oxide film;
In relation to the gate for said two transistors, said one of the transistors, the side wall portion of the thickness appropriate for the transistor while requiring a deeper impurity distribution and a gate length longer etching stopper film Forming on the,
In the active region for the one transistor, said side wall portion and Ma scan click, implanting impurities for the source and drain, is subjected to a heat treatment to said semiconductor substrate for the diffusion of the impurity thing,
After the heat treatment, at least a sidewall portion provided in association with the other gate is removed by etching, with the gate oxide film under the gate protected by the etching stopper film.
Impurities are implanted shallower in the active region of the other transistor from which the sidewall portion has been removed than in the impurity implantation for the one transistor, and the temperature is lower than that in the one transistor due to diffusion of the impurity. A method for manufacturing a semiconductor device, comprising: heat-treating the semiconductor substrate.

Characterized in that the sides of the etching stopper film remaining on the side of the gate after removal of the sidewall portion of the gate in the other transistor, utilized as a mask in the impurity implantation of the other transistor The manufacturing method according to claim 1 .

The gate protects the top portion of the gate from the etching process after the top portion of the stopper film is removed at the top portion between the etching stopper film and the sidewall portion on the etching stopper film. the process according to claim 1, further comprising a sacrificial layer for.

2. The manufacturing method according to claim 1, wherein the thickness of the gate oxide film on the active region of the one transistor is formed larger than the thickness of the gate oxide film on the active region of the other transistor.

Field effect transistors of the same conductivity type formed corresponding to the active regions of the semiconductor substrate, respectively, and having different impurity distributions for the source / drain regions depending on the conductivity type A method of manufacturing a semiconductor device including a transistor,
Forming a gate layer for the gate of the transistor on a gate oxide film formed on the active region of the semiconductor substrate;
By performing selective etching process in a part of the gate layer, wherein among the transistors, a gate for one said transistors that require deep impurity distribution and long gate length, wherein for the transistor that in connection with the gate to form a side wall portion serving as a mask during the impurity implantation,
In the active region for the one transistor, said side wall portions and mask, implanting impurities for the source and drain, is subjected to heat treatment to said semiconductor substrate for the diffusion of the impurity ,
A selective etching process is performed on the remaining portion of the gate layer to form a gate for the other transistor, rather than in the impurity implantation for the one transistor in the activation region for the other transistor. A method for manufacturing a semiconductor device, comprising: implanting a shallow impurity for a source / drain and subjecting the semiconductor substrate to heat treatment at a lower temperature than the heat treatment of the one transistor for diffusion of the impurity.

In the activation region for the other transistor, after the formation of the gate, a side wall portion having a thickness smaller than that of the side wall portion of the one transistor is formed in relation to the gate. the wall portion as a mask, manufacturing method of claim 5, wherein the injection of the impurity is performed.

6. The manufacturing method according to claim 5, wherein the thickness of the gate oxide film on the active region of the one transistor is formed larger than the thickness of the gate oxide film on the active region of the other transistor.