JP4400746B2 - 電圧・電流変換を行う能動素子に流れる直流電流の変化分を補償する電流補償回路を有する利得可変電圧・電流変換回路 - Google Patents

Description

本発明は、変換利得が可変の電圧・電流変換回路（以下、ｇｍアンプと称する）に関する。

近年、複数の無線通信方式に対応した受信機（以下、マルチモード対応受信機と称する）の出現が求められている。この受信機を構成するためには、それぞれの通信方式に対応したチャネル選択フィルタ回路（以下、マルチモード対応フィルタと称する）が必要である。そして、このフィルタには、通過帯域幅を広範囲にわたって可変にできる機能が必要である。一般的に受信機をワンチップで構成する場合には、チャネル選択フィルタとして、ｇｍアンプと容量Ｃで構成される、いわゆるｇｍ−Ｃ方式が用いられる。上記通過帯域幅に可変特性の機能を持たせるためには、ｇｍアンプに、広範囲にわたって変換利得を持たせる必要がある。

ｇｍアンプは、具体的には、バイポーラトランジスタやＭＯＳトランジスタなどの能動素子で構成される。実際の設計においては、プロセスバラツキに対応するために、相互コンダクタンス値（以下、Ｇｍ値と称する）を設計値に対して、−３０％〜＋３０％の間で電気的に制御可能にしているものが多い。その範囲を超えて調整するためには、スイッチ回路を用いて切り替える方式が一般的である。

図１Ａ、Ｂは、第１の従来例を示した回路図である（ＩＥＥＥ ＪＳＳＣ ｖｏｌ．３７、ｎｏ．２、ｐｐ．１２５−１３６、Ｆｅｂ．２００２を参照）。図１Ａは、全体の構成を示す回路図である。図１Ｂは、図１Ａのプログラマブルカレントミラー（Ｐｒｏｇｒａｍｍａｂｌｅ
Ｃｕｒｒｅｎｔ Ｍｉｒｒｏｒ）回路Ｇ１またはＧ２（１１または１２）の内部構成を示す回路図である。図１Ａ、Ｂにおいて、Ｑ３３０、Ｑ３４０、Ｑ３５０、Ｑ３６０はｐ型ＭＯＳトランジスタ、Ｑ３７０、Ｑ３８０、Ｑ３９０、Ｑ４００、Ｑ４１０、Ｑ４２０、Ｑ４３０、Ｑ４４０、Ｑ４５０、Ｑ４６０はｎ型ＭＯＳトランジスタ、ＣＳ４００、ＣＳ５００、ＣＳ６００は電流源、Ｖ１は電圧源、ＳＷ５００、ＳＷ６００、ＳＷ７００はスイッチ回路である。出力電流信号Ｉｏｕｔは、並列配置されたｎ型ＭＯＳトランジスタＱ４１０、Ｑ４２０、Ｑ４３０から供給される。ｎ型ＭＯＳトランジスタＱ４１０、Ｑ４２０、Ｑ４３０は、それぞれスイッチ回路ＳＷ５００、ＳＷ６００、ＳＷ７００によって選択される構成になっている。

差動の入力電圧信号Ｖｉｎ＋がＭＯＳトランジスタＱ３３０およびＱ３４０のゲート端子に入力され、もう一方の差動の入力電圧信号Ｖｉｎ−がＭＯＳトランジスタＱ３５０およびＱ３６０のゲート端子に入力されると、この４つのＭＯＳトランジスタによって、２つのプログラマブルカレントミラー回路Ｇ１およびＧ２に、差動入力電圧に対応した差動成分を持った電流が流れる。プログラマブルカレントミラー回路Ｇ１およびＧ２では、スイッチ回路ＳＷ５００、ＳＷ６００、ＳＷ７００を切り替えることにより、差動成分を持った電流を所望の倍率に増幅して出力電流信号Ｉｏｕｔを出力することができる。

図１Ａ、Ｂに示されたカレントミラー回路Ｇ１およびＧ２では、スイッチ回路ＳＷ５００およびＳＷ６００が電源電圧側に接続されており、ｎ型ＭＯＳトランジスタＱ４１０およびＱ４２０が動作状態となっている。この状態からＧｍ値を下げるには、スイッチ回路ＳＷ６００を接地側に切り替える必要がある。これにより、ｎ型ＭＯＳトランジスタＱ４２０が非動作状態となり、Ｇｍ値が下がる。図示された状態からＧｍ値を上げるには、スイッチ回路ＳＷ７００を電源電圧側に切り替える必要がある。これにより、ｎ型ＭＯＳトランジスタＱ４３０が動作状態となり、Ｇｍ値が上がる。このカレントミラー回路の特徴の１つは、スイッチ回路の一端をＭＯＳトランジスタのゲート端子に接続するため、スイッチ回路の寄生成分（抵抗・容量成分など）の影響が少なくなることである。また、並列接続させるＭＯＳトランジスタの数を増やすほど、Ｇｍ値の可変幅を大きくすることができるという特徴がある。

図２は、第２の従来例を示した回路図である（Ｐｒｏｃ．ＥＳＳＣＩＲＣ ２００２、ｐｐ．６４７−６５０、２００２を参照）。

第２の従来例は、ｎ型ＭＯＳトランジスタＱ１００およびＱ４００、ｐ型ＭＯＳトランジスタＱ２００およびＱ３００、定電流源ＣＳ２００を含む。ｐ型ＭＯＳトランジスタＱ２００およびＱ３００のサイズパラメータは等しく設定されている。ｎ型ＭＯＳトランジスタＱ１００は三極管領域で動作し、入力電圧信号Ｖｉｎがゲート端子に入力されると、次の式にしたがって電流信号Ｉｄｓを出力する。

また、Ｇｍ値は、式（１）の両辺をＶｇｓで微分することにより、次の式で与えられる。

βは定数、Ｖｔｈは閾値、Ｖｇｓはゲート・ソース間電圧、Ｖｄｓはドレイン・ソース間電圧である。図２におけるＶｉｎは式（１）のゲート・ソース間電圧Ｖｇｓに相当し、ノードＮ１００の電位ＶＮ１００は、式（２）のドレイン・ソース間電圧Ｖｄｓに相当する。

飽和領域にあるｎ型ＭＯＳトランジスタＱ４００のゲート端子に制御電圧Ｖｔ１００が入力されると、ｎ型ＭＯＳトランジスタＱ４００のドレイン・ソース間には次の式に従った電流Ｉｄｓが流れる。

ここで、ＶｔｕｎｅはＶｔ１００、ＶＮはノードＮ１００の電位である電位ＶＮ１００、Ｖｔｈはｎ型ＭＯＳトランジスタＱ４００の閾値である。Ｉｄｓは、定電流源ＣＳ２００から供給される電流であるため、電位ＶＮ１００は、式（３）から一意に決まる。ｎ型ＭＯＳトランジスタＱ１００のゲート電圧が変動して、電位ＶＮ１００がより高い電位になると、ｎ型ＭＯＳトランジスタＱ４００のゲート・ソース間電圧は小さくなるので、ノードＮ２００の電位ＶＮ２００は上昇する。電位ＶＮ２００は、ｐ型ＭＯＳトランジスタＱ２００のゲート電圧であるため、ｐ型ＭＯＳトランジスタＱ２００の反転増幅作用により、ＶＮ１００の電位は高い電位から低い電位へ引き戻される。

逆に、電位ＶＮ１００がより低い電位になると、同様の原理が逆に作用して、電位ＶＮ１００の電位は低い電位から高い電位へ引き戻される。結局、電位ＶＮ１００であるＶＮは、式（３）とＶｔｕｎｅであるＶｔ１００から決定される値に固定される。すなわち、式（２）のＶｄｓはｎ型ＭＯＳトランジスタＱ１００のゲート入力電圧に対して固定される。したがって、ｎ型ＭＯＳトランジスタＱ１００の電圧・電流変換特性は高い線形性を持つ。また、制御電圧Ｖｔ１００により、電位ＶＮ１００の調整が可能であるので、式（２）のドレイン・ソース間電圧Ｖｄｓに電位ＶＮ１００を代入した式にしたがって、ｎ型ＭＯＳトランジスタＱ１００のＧｍ値を調整できる。

電位ＶＮ１００が固定された状態においては、ｎ型ＭＯＳトランジスタＱ１００のゲート端子に入力された電圧信号は、式（１）に基づいてｎ型ＭＯＳトランジスタＱ１００の電流信号に変換される。ｎ型ＭＯＳトランジスタＱ１００の電流信号は、ｐ型ＭＯＳトランジスタＱ２００およびＱ４００で構成された帰還回路内部において、ノードＮ２００の電圧信号ＶＮ２００に変換されたのち、ｐ型ＭＯＳトランジスタＱ３００の電流信号Ｉｏｕｔとして出力される。ｐ型ＭＯＳトランジスタＱ２００とＱ３００のＭＯＳトランジスタのサイズパラメータは等しいため、ｎ型ＭＯＳトランジスタＱ１００の電流信号とＩｏｕｔは等しい。したがって、本従来例の電圧・電流変換特性は、ｎ型ＭＯＳトランジスタＱ１００の電圧・電流変換特性と等しく、高い線形性を持つ。また、ｎ型ＭＯＳトランジスタＱ１００のＧｍ値は制御電圧Ｖｔ１００によって調整可能であるため、本従来例のＧｍ値もＶｔ１００により調整可能である。

さらに、本従来例は、電源とグランドの間にＭＯＳトランジスタを２個あるいは３個のみ配置して構成しているため、低電圧電源に対しても、各ＭＯＳトランジスタに十分なバイアス電圧を与えることができる。このため、この回路の入力ダイナミックレンジは大きい。

しかしながら、上述した第１の従来例と第２の従来例には次のような問題点がある。

第１の従来例では、ｇｍアンプに広い利得可変範囲を持たせることが可能となる。しかし、スイッチ回路を用いる必要があるため、スイッチ回路の制御用にデジタル回路を必要とし、ＭＯＳトランジスタに使用されるアナログ回路とデジタル回路が混在した複雑な回路構成となる。その結果、チップ面積が増大するという問題点がある。

第２の従来例では、スイッチ回路を使用しないため、スイッチ回路の制御用デジタル回路を必要としない。したがって、チップ面積が小さくなるが、広い範囲にわたる利得調整を試みると、ＭＯＳトランジスタの動作点を所望の領域に維持することが困難になるため、電圧・電流変換する場合に線形性が著しく劣化するという問題点がある。

本発明の目的は、上述した従来例の回路の問題点を解決することであって、デジタル制御回路を必要とせず、１つの制御端子に調整電圧を与えることによって、電圧・電流変換の線形性を高く維持し、広範囲にわたって利得を変化させることができる利得可変電圧・電流変換回路を提供することにある。

上記目的を達成するために、本発明の利得可変電圧・電流変換回路は、入力側端子と出力側端子と接地側端子を備え、電圧・電流変換を行う入力部能動素子と、
前記入力部能動素子の出力側端子の電位を検出し、当該出力側端子の電位を所望の値とするための電圧信号を出力する電位制御回路と、
入力側端子に前記電位制御回路から出力された電圧信号が入力され、出力側端子に前記入力部能動素子の出力側端子が接続された、電圧・電流変換を行う媒介能動素子と、
前記電位制御回路から出力された電圧信号に対応した電流を出力する出力部電圧・電流変換回路と、
前記入力部能動素子の出力側端子から当該入力部能動素子に流れる直流電流量に応じて直流電流を出力する、当該入力部能動素子の出力側端子に接続された電流補償回路とを有する。

以上のように、電圧・電流変換を行う能動素子の出力端子に電流補償回路が接続される。電流補償回路は、変換利得を調整した際に生じる、能動素子の直流電流の変化分を補う。このため、その他の回路素子の動作点変動を最小限に留めることができる。したがって、利得調整を行っても、各回路素子は、利得調整前とほぼ同様の状態での動作が可能となるので、広範囲にわたって、安定した利得可変が可能となる。

利得可変ｇｍアンプの第１の従来例を示す図である。 図１Ａのプログラマブルカレントミラー回路の内部構成を示す図である。 利得可変ｇｍアンプの第２の従来例を示す図である。 本発明の第１の実施形態を示す回路図である。 図３Ａのｐ型ＭＯＳトランジスタＱ２の動作を説明するための図である。 本発明の第１の実施例を示す回路図である。 本発明の第２の実施形態を示す回路図である。 本発明の第２の実施例を示す回路図である。 本発明の第３の実施形態を示す回路図である。 本発明の第３の実施例を示す回路図である。 本発明の第４の実施形態を示す回路図である。 図９Ａにおいてバイアス電流Ｉ２ｂによって発生するノードＮ４２における電圧ＶＮ４２と制御電圧Ｖｔ４０の関係を示す図である。 本発明の第４の実施例を示す回路図である。 本発明の第５の実施形態を示す回路図である。 本発明の第５の実施例を示す回路図である。 本発明の第６の実施形態を示す回路図である。 図１３Ａの利得可変電圧・電流変換回路ｇｍ１からｇｍ４の詳細な回路図である。 本発明の第６の実施形態の動作を説明するための図である。

（第１の実施形態）
図３Ａは、本発明の第１の実施形態を示す回路図であり、図３Ｂは、図３Ａのｐ型ＭＯＳトランジスタＱ２の動作図である。本実施形態では、電圧・電流変換を行う入力部能動素子としてｎ型ＭＯＳトランジスタＱ１が用いられ、電位制御回路としてｐ型ＭＯＳトランジスタＱ２が用いられる。また、電流補償回路として可変電流源ＣＳ１１が用いられ、出力部電圧・電流変換回路としてｐ型ＭＯＳトランジスタＱ３が用いられる。オペアンプＯＡ１は入力部能動素子の出力端子に接続され、ｐ型ＭＯＳトランジスタＱ２のゲート端子はオペアンプＯＡ１の出力端子に接続され、ｐ型ＭＯＳトランジスタＱ２のドレイン端子はｎ型ＭＯＳトランジスタＱ１のドレイン端子に接続されている。ｐ型ＭＯＳトランジスタＱ３のゲート端子は、ｐ型ＭＯＳトランジスタＱ２のゲート端子に接続され、ｐ型ＭＯＳトランジスタＱ３とｐ型ＭＯＳトランジスタＱ２は同じサイズパラメータを持つ。ｎ型ＭＯＳトランジスタＱ１のゲート端子に入力される電圧信号には、ｎ型ＭＯＳトランジスタＱ１の動作点を飽和領域にバイアスする直流電圧が含まれる。

図３Ａにおける、利得可変電圧・電流変換回路の動作原理を以下に述べる。

ノードＮ１における電位ＶＮ１は、オペアンプＯＡ１とｐ型ＭＯＳトランジスタＱ２で構成された帰還回路により、次の原理で制御電圧Ｖｔ１０に固定される。電位ＶＮ１が制御電圧Ｖｔ１０より高い値になると、オペアンプＯＡ１はハイレベルの電圧を出力する。この電圧がｐ型ＭＯＳトランジスタＱ２のゲート端子に入力されると、ｐ型ＭＯＳトランジスタＱ２の反転増幅作用で電位ＶＮ１は高い電圧から低い電圧に引き戻される。逆に、電位ＶＮ１が制御電圧Ｖｔ１０より低い値になると、オペアンプＯＡ１はいわゆるローレベルの電圧を出力する。この電圧がｐ型ＭＯＳトランジスタＱ２のゲート端子に入力されると、ｐ型ＭＯＳトランジスタＱ２の反転増幅作用で電位ＶＮ１は低い電圧から高い電圧に引き戻される。したがって、ノードＮ１における電位ＶＮ１は、制御電圧Ｖｔ１０に等しい状態に固定される。

ｎ型ＭＯＳトランジスタＱ１のゲート端子に入力される電圧信号Ｖｉｎには、ｎ型ＭＯＳトランジスタＱ１の動作点を三極管領域にバイアスさせる直流電圧成分が含まれるので、ゲート端子に入力された電圧信号Ｖｉｎは、式（１）にしたがって電流信号に変換される。電位ＶＮ１は制御電圧Ｖｔ１０と同じ値に固定されるため、式（２）のｎ型ＭＯＳトランジスタＱ１のドレイン・ソース間電圧Ｖｄｓは固定値となる。したがって、Ｇｍ値は固定値となる。したがって、ｎ型ＭＯＳトランジスタＱ１の電圧電流変換特性の線形性が高くなる。この電流信号は、オペアンプＯＡ１とｐ型ＭＯＳトランジスタＱ２により構成した帰還回路内部において、ノードＮ２における電圧信号に変換されたのち、ｐ型ＭＯＳトランジスタＱ３の電流信号Ｉｏｕｔとして出力される。また、ｐ型ＭＯＳトランジスタＱ２とＱ３は、ＭＯＳトランジスタのサイズパラメータが等しいので、ｐ型ＭＯＳトランジスタＱ２の電流信号ＩＱ２とｐ型ＭＯＳトランジスタＱ２の電流信号Ｉｏｕｔは等しい。ｎ型ＭＯＳトランジスタＱ１の電圧電流変換特性の線形性は高いので、入力電圧信号Ｖｉｎに対する出力電流信号Ｉｏｕｔの変換特性の線形性も高い。

また、制御電圧Ｖｔ１０を変化させると、それに対応してノードＮ１における電位ＶＮ１が変化する。電位ＶＮ１は、式（２）のＶｄｓに等しいので、式（２）のｎ型ＭＯＳトランジスタＱ１のＧｍ値は、制御電圧Ｖｔ１０を変化させることによって調整できる。すなわち、Ｇｍ値を高く設定するために、制御電圧Ｖｔ１０を上げると、電位ＶＮ１が上昇する。式（１）のドレイン・ソース間電圧Ｖｄｓは電位ＶＮ１に相当するため、ドレイン・ソース電圧Ｖｄｓに電位ＶＮ１を代入すると、式（１）のドレイン・ソース電流Ｉｄｓに相当するｎ型ＭＯＳトランジスタＱ１のバイアス電流ＩＱ１が増加することがわかる。制御電圧Ｖｔ１０を上げた場合、オペアンプＯＡ１の出力端子であるノードＮ２の直流電圧成分ＶＮ２が下がるので、ｐ型ＭＯＳトランジスタＱ２のゲート電位も下がる。その結果、ｐ型ＭＯＳトランジスタＱ２のゲート・ソース間電圧ＶＱ２ｇｓの絶対値が大きくなるので、ｐ型ＭＯＳトランジスタＱ２のバイアス電流ＩＱ２が増加する。直流電圧成分ＶＮ２が外部参照電圧Ｖｒｅｆに等しくなるまで下がると、それ以降のｎ型ＭＯＳトランジスタＱ１のバイアス電流ＩＱ１の増加分は、可変電流源ＣＳ１１から供給されるように電圧比較器１（３１）から可変電流源ＣＳ１１に信号が出力される。この構成により、Ｇｍ値を高い値に調整しても、ノードＮ２の直流電圧成分ＶＮ２は、外部参照電圧Ｖｒｅｆを下回らないため、ｐ型ＭＯＳトランジスタＱ２の動作点は、制御電圧Ｖｔ１０の広い調整範囲にわたって飽和領域に維持される。すなわち、本実施形態においては、広いＧｍ値調整範囲において、各素子の動作点を所望の動作領域内に維持することができ、高い線形性を保つことが可能となる。

図３Ｂに、Ｇｍ値を調整したとき、ｐ型ＭＯＳトランジスタＱ２の動作点が遷移する様子を、可変電流源ＣＳ１１がＱ２のドレイン端子に接続されていない場合と接続されている場合で比較する。

可変電流源ＣＳ１１がｐ型ＭＯＳトランジスタＱ２のドレイン端子に接続されていない場合においては、制御電圧Ｖｔ１０を十分小さな値から大きくしていくと、Ｑ２の動作点はＳ５からＳ１に向かって移動する。そして、ノードＮ１の直流電圧ＶＮ１とＶｒｅｆが等しい状態になったとき、Ｑ２の動作点はＳ１に到達する。この状態からさらに制御電圧Ｖｔ１０を大きくすると、Ｑ２の動作点はＳ９に向かって移動し、三極管領域に入る。このことは、Ｑ２の動作点が所望の領域の外に出たことを意味し、電圧・電流変換の線形性を劣化させることになる。

可変電流源ＣＳ１１がｐ型ＭＯＳトランジスタＱ２のドレイン端子に接続されている場合においては、制御電圧Ｖｔ１０を十分小さな値から大きくしていくと、Ｑ２の動作点はＳ５からＳ１に向かって移動する。そして、ノードＮ１の直流電圧ＶＮ１とＶｒｅｆが等しい状態になったとき、Ｑ２の動作点はＳ１に到達する。さらに、制御電圧Ｖｔ１０を大きくすると、ＣＳ１１からＱ１にバイアス電流が供給されるようになるため、Ｑ２のバイアス電流は以降増加せず、一定となる。このことは、Ｑ２の動作点が、Ｓ１以降Ｓ４に向かって、飽和領域内を移動することを意味する。このことは、Ｇｍ値の広い調整範囲にわたって、Ｑ２の動作点が飽和領域に維持されることを意味し、電圧・電流変換の線形性は高く保たれることになる。

以上のことから、本実施形態の利得可変、電圧・電流変換回路は、広いＧｍ値調整範囲にわたって線形性の高い動作が可能になる。

（第１の実施例）
図４は、図３の回路図をさらに具体的に示した、本発明の第１の実施例を示す回路図である。図４において、電圧比較器１に対応する回路には、ｎ型ＭＯＳトランジスタＱ１、ｐ型ＭＯＳトランジスタＱ２およびＱ５、ｎ型ＭＯＳトランジスタＱ１１、ｐ型ＭＯＳトランジスタＱ１２およびＱ１５、オペアンプＯＡ１１が用いられている。オペアンプＯＡ１２のプラス（＋）入力端子に参照電圧Ｖｒｅｆ１が入力され、マイナス（−）入力端子にｐ型ＭＯＳトランジスタＱ１２のゲート端子が接続され、オペアンプＯＡ１２の出力端子にはｐ型ＭＯＳトランジスタＱ１５のゲート端子が接続されている。オペアンプＯＡ１２の出力端子は、ｐ型ＭＯＳトランジスタＱ５のゲート端子に接続されている。

オペアンプＯＡ１２の出力端子は、ノードＮ１２のバイアス電位ＶＮ１２が参照電圧Ｖｒｅｆ１を上回る状態のときにはハイレベル信号を出力する。その結果、オペアンプＯＡ１２の出力端子に接続されたｐ型ＭＯＳトランジスタＱ５とＱ１５はオフ状態になる。また、オペアンプＯＡ１２の出力端子は、ノードＮ１２の電位ＶＮ１２が参照電圧Ｖｒｅｆ１の値よりも小さくなると、電位ＶＮ１２が参照電圧Ｖｒｅｆ１に等しくなるように、ｐ型ＭＯＳトランジスタＱ１５のゲート端子に電圧信号を出力し、ｎ型ＭＯＳトランジスタＱ１１のバイアス電流を調整する。このオペアンプＯＡ１２の出力端子の電圧信号はｐ型ＭＯＳトランジスタＱ５のゲート端子にも入力され、ノードＮ２のバイアス電位ＶＮ２は、バイアス電位ＶＮ１２と等しくなる。したがって、制御電圧Ｖｔ１０によりＧｍ値の調整を行っても、バイアス電位ＶＮ２は、参照電圧Ｖｒｅｆ１を下回ることはなく、制御電圧Ｖｔ１０の広い調整範囲にわたって、ｐ型ＭＯＳトランジスタＱ２は飽和領域で動作できる。以上により、本実施例による利得可変電圧・電流変換回路は、Ｇｍ値の広い調整範囲にわたって線形性の高い動作が可能になる。

（第２の実施形態）
図５は、本発明の第２の実施形態を示す回路図である。ｎ型ＭＯＳトランジスタＱ１、ｐ型ＭＯＳトランジスタＱ２およびＱ３、可変電流源ＣＳ２１は、図３と同様の素子である。

本実施形態では、電圧・電流変換を行う入力部能動素子としてｎ型ＭＯＳトランジスタＱ１が用いられ、電位制御回路としてｎ型ＭＯＳトランジスタＱ４、可変電流源ＣＳ２１、ｐ型ＭＯＳトランジスタＱ２が用いられる。

ｎ型ＭＯＳトランジスタＱ４のソース端子はｎ型ＭＯＳトランジスタＱ１のドレイン端子に接続され、ｎ型ＭＯＳトランジスタＱ４のドレイン端子は定電流源ＣＳ２２に接続され、ｐ型ＭＯＳトランジスタＱ２のゲート端子はｎ型ＭＯＳトランジスタＱ４のドレイン端子に接続されている。電流補償回路として、可変電流源ＣＳ２１が用いられる。出力部能動素子として、ｐ型ＭＯＳトランジスタＱ３が用いられる。ｐ型ＭＯＳトランジスタＱ３は、そのゲート端子がＱ２のゲート端子に接続され、ｐ型ＭＯＳトランジスタＱ２と同じサイズパラメータを持つ。ｎ型ＭＯＳトランジスタＱ１のゲート端子に入力される入力電圧には、ｎ型ＭＯＳトランジスタＱ１の動作点を三極管領域にバイアスする直流電圧成分が含まれる。

飽和領域にあるｎ型ＭＯＳトランジスタＱ４のゲート端子に制御電圧Ｖｔ２０が入力されると、ｎ型ＭＯＳトランジスタＱ４のドレイン・ソース間電流Ｉｄｓは、定電流源ＣＳ２２から供給される電流Ｉとなるため、電位ＶＮ２１は式（３）から一意的に決定される。ｎ型ＭＯＳトランジスタＱ１のゲート電圧が変動して、電位ＶＮ２１が式（３）により求められた値より高い値になると、ｎ型ＭＯＳトランジスタＱ４のゲート・ソース間電圧は小さくなり、ｎ型ＭＯＳトランジスタＱ４の反転増幅作用でノードＮ２２の電位ＶＮ２２は上昇する。電位ＶＮ２２は、ｐ型ＭＯＳトランジスタＱ２のゲート電圧であるため、ｐ型ＭＯＳトランジスタＱ２の反転増幅作用により、ＶＮ２１の電位は低い電位に引き戻される。

逆に、電位ＶＮ２１が式（３）により求められた値より低い値になると、同様の原理が逆に作用して、電位ＶＮ２１の電位は高い電位に引き上げられる。結局、電位ＶＮ２１は、式（３）とＶｔ２０とから決定される値に固定される。したがって、式（２）で表わされるｎ型ＭＯＳトランジスタＱ１のドレイン・ソース間電圧Ｖｄｓは、ｎ型ＭＯＳトランジスタＱ１のゲート入力電圧に対応するので、ｎ型ＭＯＳトランジスタＱ１の電圧・電流変換特性は、高い線形性を有する。また、制御電圧Ｖｔ２０により、電位ＶＮ２１の調整が可能であるので、式（２）のＶｄｓに電位ＶＮ２１を代入した式にしたがって、ｎ型ＭＯＳトランジスタＱ１のＧｍ値を調整できる。

電位ＶＮ２１が固定された状態において、ｎ型ＭＯＳトランジスタＱ１のゲート端子に入力された電圧信号は、式（１）に基づいてｎ型ＭＯＳトランジスタＱ１の電流信号に変換される。ｎ型ＭＯＳトランジスタＱ１の電流信号は、ｐ型ＭＯＳトランジスタＱ２とｎ型ＭＯＳトランジスタＱ４で構成された帰還回路内部にて、ノードＮ２２の電圧信号に変換されたのち、ｐ型ＭＯＳトランジスタＱ３の電流信号Ｉｏｕｔとして出力される。ｐ型ＭＯＳトランジスタＱ２とＱ３のＭＯＳトランジスタのサイズパラメータは等しいため、ｎ型ＭＯＳトランジスタＱ１の電流信号と電流信号Ｉｏｕｔは等しい。したがって、本実施形態の電圧・電流変換特性は、ｎ型ＭＯＳトランジスタＱ１の電圧・電流変換特性と等しく、高い線形性を有する。

また、制御電圧Ｖｔ２０を変化させることで、電位ＶＮ２１を制御できるので、ｎ型ＭＯＳトランジスタＱ１のＧｍ値の調整ができる。また、ｎ型ＭＯＳトランジスタＱ１の電流信号と電流信号Ｉｏｕｔは等しい。したがって、制御電圧Ｖｔ２０により、本実施形態のＧｍ値を調整することができる。

Ｇｍ値を高く設定するために、Ｖｔ２０を上げると、電位ＶＮ２１が上昇する。式（１）のＶｄｓに電位ＶＮ２１を代入すると、ｎ型ＭＯＳトランジスタＱ１のバイアス電流は増加する。この増加分に対応するために、ｐ型ＭＯＳトランジスタＱ２とｎ型ＭＯＳトランジスタＱ４により構成された帰還回路が、内部ノードＮ２２の直流電圧成分ＶＮ２２の電圧を下げて、ｐ型ＭＯＳトランジスタＱ２のバイアス電流を増加させる。内部ノードＮ２２の直流電圧成分ＶＮ２２が外部参照電圧Ｖｒｅｆ２に等しくなるまで下がると、以降のｐ型ＭＯＳトランジスタＱ２のバイアス電流増加分は、可変電流源ＣＳ２１からｎ型ＭＯＳトランジスタＱ１に供給されるように、電圧比較器２（５１）から可変電流源ＣＳ２１に信号が出力される。この回路により、Ｇｍ値を高く調整しても、内部ノードＮ２２の直流電圧成分ＶＮ２２は、Ｖｒｅｆ２より低い電圧にはならない。

したがって、ｎ型ＭＯＳトランジスタＱ４の動作点は、制御電圧Ｖｔ２０の広い調整範囲にわたって飽和領域に維持される。このことは、ｎ型ＭＯＳトランジスタＱ４の動作点が三極管領域に遷移して本実施形態の線形性が劣化する現象を避けられることを意味している。以上から、本実施形態の利得可変、電圧・電流変換回路は、Ｇｍ値の広い調整範囲にわたって、線形性の高い動作が可能になる。

（第２の実施例）
図６は、図５の回路図をさらに具体的に示した、本発明の第２の実施例を示す回路図である。

図６において、図５の電圧比較器２に対応する回路には、ｎ型ＭＯＳトランジスタＱ２１、ｐ型ＭＯＳトランジスタＱ２２、ｎ型ＭＯＳトランジスタＱ２４、ｐ型ＭＯＳトランジスタＱ２５等が用いられる。

オペアンプＯＡ２１のプラス（＋）入力端子に参照電圧Ｖｒｅｆ２が入力され、マイナス（−）入力端子にｐ型ＭＯＳトランジスタＱ２５のゲート端子が接続され、オペアンプＯＡ２１の出力端子にはｐ型ＭＯＳトランジスタＱ２５のゲート端子が接続されている。オペアンプＯＡ２１の出力端子は、電圧比較器２の出力端子になり、ｐ型ＭＯＳトランジスタＱ５のゲート端子に接続される。また、図５の定電流源ＣＳ２２に相当する素子として、ｐ型ＭＯＳトランジスタＱ６が用いられる。ｐ型ＭＯＳトランジスタＱ６のゲート端子にバイアス電圧Ｖｂ２１が入力される。電圧比較器２の回路内には、ｐ型ＭＯＳトランジスタＱ６に対応したｐ型ＭＯＳトランジスタＱ２６が用いられる。

オペアンプＯＡ２１の出力端子は、ノードＮ２４の電位ＶＮ２４がＶｒｅｆ２を上回る値になった場合にはハイレベル信号を出力し、ｐ型ＭＯＳトランジスタＱ５とＱ２５をオフ状態とする。また、ｎ型ＭＯＳトランジスタＱ２１のバイアス電流値が小さくなり、電位ＶＮ２４が参照電圧Ｖｒｅｆ２よりも小さくなると、オペアンプＯＡ２１の出力端子からｐ型ＭＯＳトランジスタＱ２５のゲート端子に、電位ＶＮ２４が参照電圧Ｖｒｅｆ２に等しくなるように、電圧信号を出力する。このオペアンプＯＡ２１の出力端子からの電圧信号はｐ型ＭＯＳトランジスタＱ５のゲート端子にも入力され、ノード２１のバイアス電位ＶＮ２１は、電位ＶＮ２４と等しくなる。すなわち、制御電圧Ｖｔ２０を使用してＧｍ値の調整を行っても、電位ＶＮ２１のバイアス電位は、参照電圧Ｖｒｅｆ２を下回ることはない。したがって、制御電圧Ｖｔ２１の広い調整範囲にわたって、ｎ型ＭＯＳトランジスタＱ４は飽和領域で動作が可能となる。以上により、本実施例は、Ｇｍ値の広い調整範囲にわたって、線形性の高い電圧・電流変換動作が可能になる。

（第３の実施形態）
図７は、本発明の第３の実施形態を示す回路図である。第３の実施形態を示す回路は、ｎ型ＭＯＳトランジスタＱ１およびＱ４、ｐ型ＭＯＳトランジスタＱ２およびＱ３、可変電流源ＣＳ３１、定電流源ＣＳ３２、利得ＧＡが１より十分大きな増幅器Ａを含む。

本実施形態では、電圧・電流変換を行う入力部能動素子としてｎ型ＭＯＳトランジスタＱ１が用いられる。また、電位制御回路としてｎ型ＭＯＳトランジスタＱ１、定電流源ＣＳ３２、増幅器Ａ、ｐ型ＭＯＳトランジスタＱ２が用いられる。

ｎ型ＭＯＳトランジスタＱ４のソース端子はｎ型ＭＯＳトランジスタＱ１のドレイン端子に接続され、定電流源ＣＳ３２はｎ型ＭＯＳトランジスタＱ４のドレイン端子と増幅器Ａの入力端子に接続され、ｐ型ＭＯＳトランジスタＱ２のゲート端子は増幅器Ａの出力端子に接続され、ｐ型ＭＯＳトランジスタＱ２のドレイン端子はｎ型ＭＯＳトランジスタのＱ１のドレイン端子に接続されている。

電流補償回路として可変電流源ＣＳ３１が用いられ、出力部能動素子としてｐ型ＭＯＳトランジスタＱ３が用いられる。ｐ型ＭＯＳトランジスタＱ３のゲート端子はｐ型ＭＯＳトランジスタＱ２のゲート端子に接続されている。ｐ型ＭＯＳトランジスタＱ２およびＱ３は、同じサイズパラメータを持っている。ｎ型ＭＯＳトランジスタＱ１のゲート端子に入力される外部信号には、Ｑ１の動作点を三極管領域にバイアスする直流電圧成分が含まれている。

増幅器Ａの利得をＧＡとすると、ノードＮ３２の交流電圧信号成分ＶＮ３２＿ＡＣとノードＮ３３の交流電圧信号成分ＶＮ３３＿ＡＣの間には、次の式が成立する。

この式から、増幅器Ａの利得ＧＡが１の場合、ＶＮ３２＿ＡＣとＶＮ３３＿ＡＣは等しくなるため、この場合の本実施形態は、第２の実施形態と等価となる。しかし、増幅器Ａの利得ＧＡが１より十分大きい場合の本実施形態では、ＶＮ３３＿ＡＣの電圧は小さく圧縮されるため、ｎ型ＭＯＳトランジスタＱ４で発生する信号歪は第２の実施形態よりも小さい。したがって、本実施形態は、第２の実施形態よりも、ｎ型ＭＯＳトランジスタＱ４から発生する歪を低減でき、Ｇｍ値の広い調整範囲にわたって、電圧・電流変換特性の線形性が高い動作が可能となる。

（第３の実施例）
図８は、図７の回路図をさらに具体的に示した、本発明の第３の実施例を示す回路図である。

図８において、図６と同一の部分には、同一の参照符号が付されている。図６に示した第２の実施例においては、ｐ型ＭＯＳトランジスタＱ２とＱ３のゲート端子は、ｎ型ＭＯＳトランジスタＱ４のドレイン端子に接続されている。しかし、本実施例においては、ｐ型ＭＯＳトランジスタＱ２とＱ３のゲート端子は、ｐ型ＭＯＳトランジスタＱ９のドレイン端子とｎ型ＭＯＳトランジスタＱ１０のドレイン端子を接続して構成したインバータ回路部ＩＮＶ−Ｂの出力端子に接続される。インバータ回路部ＩＮＶ−Ｂの入力端子であるｎ型ＭＯＳトランジスタＱ１０のゲート端子は、ｐ型ＭＯＳトランジスタＱ７のドレイン端子とｎ型ＭＯＳトランジスタＱ８のドレイン端子を接続して構成したインバータ回路部ＩＮＶ−Ａの出力端子に接続される。インバータ回路部ＩＮＶ−Ａの入力端子であるｐ型ＭＯＳトランジスタＱ７のゲート端子はｎ型ＭＯＳトランジスタＱ４のドレイン端子に接続された構成となっている。

２つのインバータ回路部であるＩＮＶ−ＡとＩＮＶ−Ｂは、図８に示したバイアス回路のｎ型ＭＯＳトランジスタＱ３８のゲート端子とドレイン端子を接続したノードの電圧をｎ型ＭＯＳトランジスタＱ８のゲート端子に入力し、ｐ型ＭＯＳトランジスタＱ３９のゲート端子とドレイン端子を接続したノードの電圧をｐ型ＭＯＳトランジスタＱ９のゲート端子に入力することで、増幅器として機能する。インバータ回路部ＩＮＶ−Ａとインバータ回路部ＩＮＶ−Ｂで構成される増幅器の利得をＧＡとすると、ｎ型ＭＯＳトランジスタＱ１に入力された電圧信号は、ｎ型ＭＯＳトランジスタＱ４のドレイン端子であるノードＮ３３において、第２の実施例の場合と比較すると、電圧信号振幅が１／ＧＡに減衰された電圧信号となる。このため、ノードＮ３３の電圧ＶＮ３３は、大きな電圧信号Ｖｉｎがｎ型ＭＯＳトランジスタＱ１に入力されても振幅値は１／ＧＡ倍となる。したがって、ｎ型ＭＯＳトランジスタＱ４およびｐ型ＭＯＳトランジスタＱ６を、飽和領域において安定した動作をさせることが可能となり、本実施例の電圧・電流変換回路の線形性を高く保つことができる。

（第４の実施形態）
図９Ａは、本発明の第４の実施形態を示す回路図である。ｎ型ＭＯＳトランジスタＱ１、ｐ型ＭＯＳトランジスタＱ２およびＱ３、オペアンプＯＡ１は、図３と同様の素子である。本実施形態では、電圧・電流変換を行う入力部能動素子としてｎ型ＭＯＳトランジスタＱ１が用いられる。この入力部能動素子の出力端子に接続された電位制御回路として、オペアンプＯＡ１とｐ型ＭＯＳトランジスタＱ２が用いられる。ｐ型ＭＯＳトランジスタＱ２のゲート端子はオペアンプＯＡ１の出力端子に接続され、ｐ型ＭＯＳトランジスタＱ２のドレイン端子はｎ型ＭＯＳトランジスタＱ１のドレイン端子に接続される。また、出力部電圧・電流変換回路としてｐ型ＭＯＳトランジスタＱ３が用いられる。ｐ型ＭＯＳトランジスタＱ３のゲート端子は、ｐ型ＭＯＳトランジスタＱ２のゲート端子に接続される。

ｐ型ＭＯＳトランジスタＱ４１およびＱ４２のゲート端子がｐ型ＭＯＳトランジスタＱ２のゲート端子に接続される。スイッチ回路ＳＷ１の入出力端子Ｔ１１がｐ型ＭＯＳトランジスタＱ４１のドレイン端子に接続され、スイッチ回路ＳＷ２の入出力端子Ｔ２１がｐ型ＭＯＳトランジスタＱ４２のドレイン端子に接続される。

ｐ型ＭＯＳトランジスタＱ４３およびＱ４４のゲート端子がｐ型ＭＯＳトランジスタＱ３のゲート端子に接続される。スイッチ回路ＳＷ３の入出力端子Ｔ３１がｐ型ＭＯＳトランジスタＱ４３のドレイン端子に接続され、スイッチ回路ＳＷ４の入出力端子Ｔ４１がｐ型ＭＯＳトランジスタＱ４４のドレイン端子に接続される。

制御回路１（９１）は、スイッチ回路ＳＷ１の制御端子Ｔ１３とスイッチ回路ＳＷ３の制御端子Ｔ３３に接続される。制御回路２（９２）は、スイッチ回路ＳＷ２の制御端子Ｔ４３とスイッチ回路ＳＷ３の制御端子Ｔ２３に接続される。

ｎ型ＭＯＳトランジスタＱ１のバイアス電流Ｉ１ｂが制御電流ＩＡ以下のときには、制御信号回路１からスイッチ回路ＳＷ１の制御端子Ｔ１３とスイッチ回路ＳＷ３の制御端子Ｔ３３にスイッチ回路オフ信号が出力される。ｎ型ＭＯＳトランジスタＱ１のバイアス電流Ｉ１ｂが制御電流ＩＡ以上のときには、制御信号回路１からスイッチ回路ＳＷ１の制御端子Ｔ１３とスイッチ回路ＳＷ３の制御端子Ｔ３３にスイッチ回路オン信号が出力される。

同様に、ｎ型ＭＯＳトランジスタＱ１のバイアス電流Ｉ１ｂが制御電流ＩＢ以下のときには、制御信号回路２からスイッチ回路ＳＷ２の制御端子Ｔ４３とスイッチ回路ＳＷ４の制御端子Ｔ４３にスイッチ回路オフ信号が出力される。ｎ型ＭＯＳトランジスタＱ１のバイアス電流Ｉ１ｂが制御電流ＩＢ以上のときには、制御信号回路１からスイッチ回路ＳＷ２の制御端子Ｔ２３とスイッチ回路ＳＷ４の制御端子Ｔ４３にスイッチ回路オン信号が出力される。

本実施形態においては、スイッチ回路ＳＷ１からＳＷ４がすべてオフ状態の場合には、第２の従来例の回路と同様の動作をする。すなわち、制御電圧Ｖｔ４０を調整することで、ノードＮ４１の電位ＶＮ４１が調整され、Ｇｍ値が調整される。

次に、制御電圧Ｖｔ４０が変化した場合の回路動作を説明する。制御電圧Ｖｔ４０が接地電圧に近い十分小さい場合において、バイアス電流Ｉ１ｂが制御電流ＩＡより小さい場合には、スイッチ回路ＳＷ１からＳＷ４がすべてオフ状態になる。この場合は、ｎ型ＭＯＳトランジスタＱ１に入力される電圧信号Ｖｉｎは、第２の従来例の場合と同様に、ｎ型ＭＯＳトランジスタＱ１の電流信号、ｐ型ＭＯＳトランジスタＱ２のゲート電圧信号、ｐ型ＭＯＳトランジスタＱ３の電流信号Ｉｏｕｔの順に伝達される。

制御電圧Ｖｔ４０を上げて、バイアス電流Ｉ１ｂが制御電流ＩＡとＩＢの間に調整された場合には、スイッチ回路ＳＷ１とスイッチ回路ＳＷ３がオン状態になり、ｐ型ＭＯＳトランジスタＱ２およびＱ４１はゲート端子、ソース端子、ドレイン端子が互いに接続された構成をとるので、並列動作をする。また、ｐ型ＭＯＳトランジスタＱ３およびＱ４３もゲート端子、ソース端子、ドレイン端子が互いに接続された構成をとるので、並列動作をする。

さらに制御電圧Ｖｔ４０を上げて、バイアス電流Ｉ１ｂが制御電流ＩＢより高くなると、スイッチ回路ＳＷ１からＳＷ４はすべてオン状態となり、ｐ型ＭＯＳトランジスタＱ２、Ｑ４１、Ｑ４２は、ゲート端子、ソース端子、ドレイン端子が互いに接続された構成をとり、並列動作をする。また、ｐ型ＭＯＳトランジスタＱ３、Ｑ４３、Ｑ４４も、ゲート端子、ソース端子、ドレイン端子が互いに接続された構成をとり、並列動作をする。

ｎ型ＭＯＳトランジスタＱ１およびｐ型ＭＯＳトランジスタＱ２、Ｑ４１、Ｑ４２に流れるそれぞれのバイアス電流Ｉ１ｂ、Ｉ２ｂ、Ｉ４１ｂ、Ｉ４２ｂ、には、下の式が成立する。

バイアス電流Ｉ１ｂが制御電流ＩＡより小さい状態では、スイッチ回路ＳＷ１からＳＷ４はすべてオフ状態であるため、バイアス電流Ｉ１ｂはバイアス電流Ｉ２ｂと等しくなる。バイアス電流Ｉ１ｂが制御電流ＩＡとＩＢの間の場合には、スイッチ回路ＳＷ１がオン状態に変化し、バイアス電流Ｉ２ｂはバイアス電流Ｉ１ｂからバイアス電流Ｉ４１ｂを差し引いた値になる。バイアス電流Ｉ１ｂがバイアス電流ＩＢより高い値なるとスイッチ回路ＳＷ１およびＳＷ３がオン状態となり、バイアス電流Ｉ２ｂは、バイアス電流Ｉ１ｂからバイアス電流Ｉ４１ｂとバイアス電流Ｉ４２ｂを差し引いた値となる。バイアス電流Ｉ２ｂによって発生するノードＮ４２における電圧ＶＮ４２と制御電圧Ｖｔ４０との関係を図９Ｂに示す。ノードＮ４２における電圧ＶＮ４２は、制御電圧Ｖｔ４０の広い調整範囲にわたって、電圧値の減少が抑えられた特性を持つことがわかる。

すなわち、ｐ型ＭＯＳトランジスタＱ２のゲート・ソース間電圧の絶対値は小さく保たれることになり、ｐ型ＭＯＳトランジスタＱ２の動作点は、飽和領域に維持される。したがって、本実施形態は、広いＧｍ値調整範囲にわたって、電圧信号Ｖｉｎと出力電流Ｉｏｕｔで線形性の高い動作が可能になる。

（第４の実施例）
図１０は、図９Ａの回路図をさらに具体的に示した、本発明の第４の実施例を示す回路図である。

図１０において、図４と同一の部分には、同一の参照符号が付されている。本実施例では、第４の実施形態にあるスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４をそれぞれｎ型ＭＯＳトランジスタＱＳ１、ＱＳ２、ＱＳ３、ＱＳ４に置き換えた。ｎ型ＭＯＳトランジスタＱＳ１とＱＳ３の制御端子であるゲート端子には、オペアンプＯＡ４３の出力端子が接続される。ｎ型ＭＯＳトランジスタＱＳ２とＱＳ４の制御端子であるゲート端子は、オペアンプＯＡ４４の出力端子が接続される。オペアンプＯＡ４３のマイナス（−）入力端子とオペアンプＯＡ４４のマイナス（−）入力端子には参照電圧Ｖｒｅｆ４１が入力される。オペアンプＯＡ４３のプラス（＋）入力端子には、ｐ型ＭＯＳトランジスタＱ４７のゲート端子が接続される。オペアンプＯＡ４４のプラス（＋）入力端子には、ｐ型ＭＯＳトランジスタＱ４８のゲート端子が接続される。ｎ型ＭＯＳトランジスタＱ４５、ｐ型ＭＯＳトランジスタＱ４７、オペアンプＯＡ４５は、それぞれｎ型ＭＯＳトランジスタＱ１、ｐ型ＭＯＳトランジスタＱ２、オペアンプＯＡ１に対応した素子である。ｎ型ＭＯＳトランジスタＱ４６、ｐ型ＭＯＳトランジスタＱ４８、ｐ型ＭＯＳトランジスタＱ４９、ｎ型ＭＯＳトランジスタＱＳ４１、オペアンプＯＡ４６は、それぞれｎ型ＭＯＳトランジスタＱ１、ｐ型ＭＯＳトランジスタＱ２、ｐ型ＭＯＳトランジスタＱ４１、ｎ型ＭＯＳトランジスタＱＳ１、オペアンプＯＡ１に対応した素子である。

オペアンプＯＡ１、ＯＡ４５、ＯＡ４６のプラス（＋）入力端子には、制御電圧Ｖｔ４０が接続されている。ｎ型ＭＯＳトランジスタＱ４５およびＱ４６のゲート端子には、それぞれ直流電圧信号Ｖｉｎｂ４１が入力されている。ｎ型ＭＯＳトランジスタＱＳ４１のゲート端子には、ハイレベル信号である直流電圧信号ＶＤＤが入力されている。

制御電圧Ｖｔ４０を接地電圧から上昇させる。制御電圧Ｖｔ４０が十分小さい値の場合は、ｎ型ＭＯＳトランジスタＱＳ１、ＱＳ２、ＱＳ３、ＱＳ４は、すべてオフ状態にあるので、ノードＮ４２の直流電圧成分ＶＮ４２とノードＮ４３の直流電圧成分ＶＮ４３は等しい値である。また、ノードＮ４４の直流電圧成分ＶＮ４４は、直流電圧成分ＶＮ４２およびＶＮ４３よりも高い電圧である。さらに、制御電圧Ｖｔ４０を上げると、直流電圧成分ＶＮ４２とＶＮ４３が同時に参照電圧Ｖｒｅｆ４１を下回る。この場合、ｎ型ＭＯＳトランジスタＱＳ１およびＱＳ３はオン状態に遷移するので、ノードＮ４２の直流電圧成分ＶＮ４２は上昇し、直流電圧成分ＶＮ４４と等しい値となる。さらに制御電圧Ｖｔ４０を上昇させると、次に、直流電圧成分ＶＮ４２とＶＮ４４が同時に参照電圧Ｖｒｅｆ４１を下回る。この場合、ｎ型ＭＯＳトランジスタＱＳ２およびＱＳ４はオン状態に遷移し、直流電圧成分ＶＮ４２は上昇する。したがって、直流電圧成分ＶＮ４２は、制御電圧Ｖｔ４０の広い調整範囲にわたって参照電圧Ｖｒｅｆ４１の値以上となる。したがって、ｐ型ＭＯＳトランジスタＱ２の動作点は飽和領域内に保たれるので、本実施例の電圧・電流変換の線形性を高く保つことができる。

（第５の実施形態）
図１１は、本発明の第５の実施形態を示す回路図である。ｎ型ＭＯＳトランジスタＱ１、ｐ型ＭＯＳトランジスタＱ２およびＱ３、オペアンプＯＡ１は、図９の対応する番号の素子と同様の素子である。図１１のｐ型ＭＯＳトランジスタＱ５１、Ｑ５２、Ｑ５３、Ｑ５４は、それぞれ図９のｐ型ＭＯＳトランジスタＱ４１、Ｑ４２、Ｑ４３、Ｑ４４と同様の素子である。

本実施形態では、電圧・電流変換を行う入力部能動素子としてオペアンプＯＡ１が用いられ、電位制御回路としてｐ型ＭＯＳトランジスタＱ２が用いられる。ｐ型ＭＯＳトランジスタＱ２のゲート端子はオペアンプＯＡ１の出力端子に接続され、ｐ型ＭＯＳトランジスタＱ２のドレイン端子はｎ型ＭＯＳトランジスタＱ１のドレイン端子に接続されている。

出力部電圧・電流変換回路としてｐ型ＭＯＳトランジスタＱ３が用いられる。ｐ型ＭＯＳトランジスタＱ３のゲート端子は、ｐ型ＭＯＳトランジスタＱ２のゲート端子に接続されている。ｐ型ＭＯＳトランジスタＱ２のドレイン端子は、ｐ型ＭＯＳトランジスタＱ５１およびＱ５２のドレイン端子に接続されている。ｐ型ＭＯＳトランジスタＱ３のドレイン端子は、ｐ型ＭＯＳトランジスタＱ５３およびＱ５４のドレイン端子に接続されている。スイッチ回路ＳＷ５１の入出力端子１はｐ型ＭＯＳトランジスタＱ５１のゲート端子とｐ型ＭＯＳトランジスタＱ５３のゲート端子に接続されている。スイッチ回路ＳＷ５１の入出力端子２はｐ型ＭＯＳトランジスタＱ２のゲート端子に接続され、入出力端子３は電源電圧Ｖに接続されている。スイッチ回路ＳＷ５２の入出力端子４はｐ型ＭＯＳトランジスタＱ５２のゲート端子とｐ型ＭＯＳトランジスタＱ５４のゲート端子に接続されている。スイッチ回路ＳＷ５２の入出力端子５はｐ型ＭＯＳトランジスタＱ２のゲート端子に接続され、入出力端子６は電源電圧Ｖに接続されている。

制御回路３（１１１）の出力端子はスイッチ回路ＳＷ５１の制御端子７に接続され、制御回路４（１１２）の出力端子はスイッチ回路ＳＷ５２の制御端子８に接続されている。

ｎ型ＭＯＳトランジスタＱ１のバイアス電流Ｉ１ｂが制御回路３に入力される電流ＩＡ５以下のときには、スイッチ回路ＳＷ５１の制御端子７に、入出力端子２と３を接続するように制御回路３から制御信号ＶＣ３が出力される。ｎ型ＭＯＳトランジスタＱ１のバイアス電流Ｉ１ｂが制御回路３に入力される電流ＩＡ５以上になると、スイッチ回路ＳＷ５１の制御端子７に、入出力端子１と２を接続するように制御信号回路３から制御信号ＶＣ３が出力される。

ｎ型ＭＯＳトランジスタＱ１のバイアス電流Ｉ１ｂが制御回路４に入力される電流ＩＢ５以下のときには、スイッチ回路ＳＷ５２の制御端子８に、入出力端子５と６を接続するように制御回路４から制御信号ＶＣ４が出力される。ｎ型ＭＯＳトランジスタＱ１のバイアス電流Ｉ１ｂが制御回路４に入力される電流ＩＢ５以上になると、スイッチ回路ＳＷ５２の制御端子８に、入出力端子４と５を接続するように制御回路４から制御信号ＶＣ４が出力される。

本実施形態においては、スイッチ回路がすべてオフ状態の場合には、図２の第２の従来例の回路と同様の動作をする。すなわち、制御電圧Ｖｔ５０を調整することで、ノードＮ５１の電位ＶＮ５１が調整され、その結果Ｇｍ値が調整される。

制御電圧Ｖｔ５０が十分小さく、ｎ型ＭＯＳトランジスタＱ１のバイアス電流Ｉ１ｂが制御回路３に入力される電流ＩＡ５より小さい場合には、スイッチ回路Ｑ５１からＱ５４はすべてオフ状態になるので、ｎ型ＭＯＳトランジスタＱ１に入力された電圧信号Ｖｉｎは、ｎ型ＭＯＳトランジスタＱ１のソース・ドレイン間の電流信号、ｐ型ＭＯＳトランジスタＱ２のゲート電圧信号、ｐ型ＭＯＳトランジスタＱ３の電流信号Ｉｏｕｔの順に伝達される。

制御電圧Ｖｔ５０を上げて、ｎ型ＭＯＳトランジスタＱ１のバイアス電流Ｉ１ｂが電流ＩＡ５と電流ＩＢ５の間に調整された場合には、スイッチ回路ＳＷ５１の入出力端子１と２が接続され、ｐ型ＭＯＳトランジスタＱ２とＱ５１は、ゲート端子、ソース端子、ドレイン端子が互いに接続された構成となり、並列動作をする。また、ｐ型ＭＯＳトランジスタＱ３とＱ５３も、ゲート端子、ソース端子、ドレイン端子が互いに接続された構成となり、並列動作をする。

制御電圧Ｖｔ５０をさらに上げてｎ型ＭＯＳトランジスタＱ１のバイアス電流Ｉ１ｂが電流Ｉ５Ｂより高い値になるように調整されると、さらにスイッチ回路ＳＷ５２の入出力端子４と５が接続される。その結果、ｐ型ＭＯＳトランジスタＱ２、Ｑ５１、Ｑ５２も、ゲート端子、ソース端子、ドレイン端子が互いに接続された構成となるため、並列動作をする。また、ｐ型ＭＯＳトランジスタＱ３、Ｑ５３、Ｑ５４は、ゲート端子、ソース端子、ドレイン端子が互いに接続された構成となり、並列動作をする。

ｎ型ＭＯＳトランジスタＱ１と、ｐ型ＭＯＳトランジスタＱ２、Ｑ５１、Ｑ５２とに流れるバイアス電流には、式（６）が成立する。

ｎ型ＭＯＳトランジスタＱ１のバイアス電流Ｉ１ｂが電流ＩＡ５より小さい状態では、スイッチ回路ＳＷ５１およびＳＷ５２はオフ状態であるため、ｐ型ＭＯＳトランジスタＱ２のバイアス電流Ｉ２ｂはｎ型ＭＯＳトランジスタＱ１のバイアス電流Ｉ１ｂと等しくなる。

ｎ型ＭＯＳトランジスタＱ１のバイアス電流Ｉ１ｂが電流ＩＡ５と電流ＩＢ５の間に調整された場合は、スイッチ回路ＳＷ５１の入出力端子１と２が接続され、ｐ型ＭＯＳトランジスタＱ２のバイアス電流Ｉ２ｂはｎ型ＭＯＳトランジスタＱ１のバイアス電流Ｉ１ｂからｎ型ＭＯＳトランジスタＱ５１のバイアス電流Ｉ５１ｂを差し引いた値になる。

ｎ型ＭＯＳトランジスタＱ１のバイアス電流Ｉ１ｂが電流ＩＢ５より高くなると、さらにスイッチ回路ＳＷ５２の入出力端子４と５が接続され、ｐ型ＭＯＳトランジスタＱ２のバイアス電流Ｉ２ｂは、ｎ型ＭＯＳトランジスタＱ１のバイアス電流Ｉ１ｂからｎ型ＭＯＳトランジスタＱ５１のバイアス電流Ｉ５１ｂとｐ型ＭＯＳトランジスタＱ５２のバイアス電流Ｉ５２ｂを差し引いた値となる。

ｐ型ＭＯＳトランジスタＱ２のバイアス電流Ｉ２ｂと連動するノードＮ５１の電位ＶＮ５１と制御電圧Ｖｔ５０の関係は、第４の実施形態の図９Ｂに示される電位ＶＮ４２と制御電圧Ｖｔ４０の関係と同様に変化する。ノードＮ５１の電位ＶＮ５１に連動するｐ型ＭＯＳトランジスタＱ２のバイアス電流Ｉ２ｂは、制御電圧Ｖｔ５０の広い調整範囲にわたって、増加が抑えられた特性を持つ。このことは、ｐ型ＭＯＳトランジスタＱ２のゲート・ソース間電圧の絶対値は小さく保たれることを意味しており、ｐ型ＭＯＳトランジスタＱ２の動作点は、飽和領域に維持される。したがって、ｐ型ＭＯＳトランジスタＱ２の動作点が、飽和領域から三極管領域に遷移にことによる線形性劣化は制御電圧Ｖｔ５０の広い調整範囲にわたって発生せず、本実施形態によれば、広いＧｍ値調整範囲にわたって、電圧・電流変換の線形性を高く保つことができる。

（第５の実施例）
図１２は、図１１の回路図をさらに具体的に示した、本発明の第５の実施例を示す回路図である。

図１２において、図１０と同一の部分には、同一の参照符号が付されている。

本実施例では、図１１のスイッチ回路ＳＷ５１に相当する素子を、ｎ型ＭＯＳトランジスタＱＳ５とｐ型ＭＯＳトランジスタＱＳ６で構成している。ｎ型ＭＯＳトランジスタＱＳ５のゲート端子とｐ型ＭＯＳトランジスタＱＳ６のゲート端子を接続して制御端子ＳＷＣ３とし、ｎ型ＭＯＳトランジスタＱＳ５のドレイン端子とｐ型ＭＯＳトランジスタＱＳ６のドレイン端子を接続して入出力端子ＳＷＴ３１とし、ｎ型ＭＯＳトランジスタＱＳ５のソース端子を入出力端子ＳＷＴ３２としている。また、ｐ型ＭＯＳトランジスタＱＳ６のソース端子は電源電圧Ｖに接続されている。

また、図１１のスイッチ回路ＳＷ５２に相当する素子を、ｎ型ＭＯＳトランジスタＱＳ７と、ｐ型ＭＯＳトランジスタＱＳ８で構成している。ｎ型ＭＯＳトランジスタＱＳ７のゲート端子とｐ型ＭＯＳトランジスタＱＳ８のゲート端子を接続して制御端子ＳＷＣ４とし、ｎ型ＭＯＳトランジスタＱＳ７のドレイン端子とｐ型ＭＯＳトランジスタＱＳ８のドレイン端子を接続して入出力端子ＳＷＴ４１とし、ｎ型ＭＯＳトランジスタＱＳ７のソース端子を入出力端子ＳＷＴ４２としている。また、ｐ型ＭＯＳトランジスタＱＳ８のソース端子は電源電圧Ｖに接続されている。

ｎ型ＭＯＳトランジスタＱＳ５のゲート端子とｐ型ＭＯＳトランジスタＱＳ６のゲート端子は、オペアンプＯＡ５３の出力端子に接続され、ｎ型ＭＯＳトランジスタＱＳ７のゲート端子とｐ型ＭＯＳトランジスタＱＳ８のゲート端子は、オペアンプＯＡ５４の出力端子に接続されている。

オペアンプＯＡ５３とオペアンプＯＡ５４のマイナス（−）入力端子には参照電圧Ｖｒｅｆ５１が入力され、オペアンプＯＡ５３のプラス（＋）入力端子には、ｐ型ＭＯＳトランジスタＱ５７のゲート端子が接続されている。ｎ型ＭＯＳトランジスタＱ５５、ｐ型ＭＯＳトランジスタＱ５７、オペアンプＯＡ５５は、それぞれｎ型ＭＯＳトランジスタＱ１、ｐ型ＭＯＳトランジスタＱ２、オペアンプＯＡ１に対応した素子であり、複製回路を構成する。

オペアンプＯＡ５４のプラス（＋）入力端子には、ｐ型ＭＯＳトランジスタＱ５７のゲート端子が接続されている。ｎ型ＭＯＳトランジスタＱ５６およびＱＳ８、ｐ型ＭＯＳトランジスタＱ５８およびＱ５９、オペアンプＯＡ５６は、それぞれｎ型ＭＯＳトランジスタＱ１およびＱＳ５、ｐ型ＭＯＳトランジスタＱ２およびＱ５１、オペアンプＯＡ１に対応した素子である。オペアンプＯＡ１、ＯＡ５５、ＯＡ５６のプラス（＋）力端子には、制御電圧Ｖｔ５０が入力されている。

ｎ型ＭＯＳトランジスタＱ５５およびＱ５６のゲート端子には、直流信号Ｖｉｎｂ５１が入力されている。

制御電圧Ｖｔ５０が接地電圧に近く、十分小さい値の場合には、ノードＮ５５およびＮ５６の電位ＶＮ５５およびＶＮ５６はＶｒｅｆ５１より大きく、オペアンプＯＡ５３およびオペアンプＯＡ５４の出力電圧はローレベル出力となる。その結果、ｎ型ＭＯＳトランジスタＱＳ５およびＱＳ７はオフ状態となり、ｐ型ＭＯＳトランジスタＱＳ６およびＱＳ８はオン状態となる。その結果、ｐ型ＭＯＳトランジスタＱ５１、Ｑ５２、Ｑ５３、Ｑ５４のそれぞれのゲート端子が電源電圧Ｖに接続されるので、ｐ型ＭＯＳトランジスタＱ５１、Ｑ５２、Ｑ５３、Ｑ５４はオフ状態となる。なお、ノードＮ５２の直流電圧ＶＮ５２と、ノードＮ５５の直流電圧ＶＮ５５は等しく、ノードＮ５６の直流電圧成分ＶＮ５６はＶＮ５２とＶＮ５５よりも十分高い電圧値である。

さらに、制御電圧Ｖｔ５０を上昇させると、ＶＮ５２とＶＮ５５は等しい値のまま、同時に参照電圧Ｖｒｅｆ５１を下回る。この場合、オペアンプＯＡ５３の出力電位はハイレベルになる。その結果、ｎ型ＭＯＳトランジスタＱＳ５はオン状態になり、ｐ型ＭＯＳトランジスタＱＳ６はオフ状態になるので、ＶＮ５２は上昇し、ＶＮ５６と等しい値となる。

さらに、制御電圧Ｖｔ５０を上昇させると、ＶＮ５２とＶＮ５６が同時に参照電圧Ｖｒｅｆ５１を下回る。この場合、ｎ型ＭＯＳトランジスタＱＳ７はオン状態に、ｐ型ＭＯＳトランジスタＱＳ８はオフ状態になるので、ＶＮ５２は、上昇する。したがって、ＶＮ５２は、制御電圧Ｖｔ５０の広い調整範囲にわたって参照電圧Ｖｒｅｆ５１以上となるので、ｐ型ＭＯＳトランジスタＱ２の動作点は飽和領域を保たれ、本実施例の電圧・電流変換回路の線形性は高く保たれる。

（第６の実施形態）
図１３Ａは、本発明の第６の実施形態を示す回路図であり、図１３Ｂは、図１３Ａに示された利得可変電圧・電流変換回路ｇｍ１からｇｍ４（１３１から１３４）の詳細な回路図である。第６の実施形態の利得可変電圧・電流変換回路には、図４に示した第１の実施例の利得可変電圧・電流変換回路を用い、これらと容量素子Ｃ１およびＣ２を用いることにより、広帯域幅可変２次ローパスフィルタ回路を構成した。このフィルタ回路の伝達関数を式（７）に示す。

制御電圧Ｖｔ６０を制御して、４つのｇｍアンプ（ｇｍ１からｇｍ４）の利得をＡ倍すると、伝達関数は、

となり、新たな伝達関数は、元の伝達関数に対して、周波数軸に関してＡ倍にスケーリングされることがわかる。すなわち、新たな伝達関数の帯域幅が元の伝達関数の周波数帯域幅のＡ倍になったことがわかる。この様子を図１４に示す。

以上の実施形態および実施例では、すべてのｎ型ＭＯＳトランジスタをｐ型ＭＯＳトランジスタに、すべてのｐ型ＭＯＳトランジスタをｎ型ＭＯＳトランジスタに変えて用いることができる。さらに、これらの素子をバイポーラトランジスタ、ＭＥＳ型ＦＥＴなど任意の能動素子に変更して用いることもできる。

Claims (7)

1. 入力側端子と出力側端子と接地側端子を備え、電圧・電流変換を行う入力部能動素子と、
   前記入力部能動素子の出力側端子の電位を検出し、当該出力側端子の電位を所望の値とするための電圧信号を出力する電位制御回路と、
   入力側端子に前記電位制御回路から出力された電圧信号が入力され、出力側端子に前記入力部能動素子の出力側端子が接続された、電圧・電流変換を行う媒介能動素子と、
   前記電位制御回路から出力された電圧信号に対応した電流を出力する出力部電圧・電流変換回路と、
   前記入力部能動素子の出力側端子から当該入力部能動素子に流れる直流電流量に応じて直流電流を出力する、当該入力部能動素子の出力側端子に接続された電流補償回路とを有する利得可変電圧・電流変換回路。
2. 前記電位制御回路は、
   第１の入力側端子に電位制御信号が入力され、第２の入力側端子に前記入力部能動素子の出力側端子が接続された電圧比較回路を有する、請求項１に記載の利得可変電圧・電流変換回路。
3. 前記電圧比較回路は、オペアンプを含む、請求項２に記載の利得可変電圧・電流変換回路。
4. 前記電流補償回路は、入力側端子に電流補償電圧信号が入力され、出力側端子に前記入力部能動素子の出力側端子が接続された能動素子を有する、請求項１から３のいずれか１項に記載の利得可変電圧・電流変換回路。
5. 前記電流補償電圧信号の生成回路は、
   前記入力部能動素子の複製回路と、
   前記電位制御回路の複製回路と、
   前記媒介能動素子の複製回路と、
   第１の入力端子に参照電圧信号が入力され、第２の入力端子に前記電位制御回路の複製回路から出力された電圧信号が入力されたオペアンプと、
   当該オペアンプの出力端子に入力端子が接続され、当該出力端子が前記入力部能動素子の複製回路の出力側端子に接続された能動素子とを有する、請求項４に記載の利得可変電圧・電流変換回路。
6. 前記利得可変電圧・電流変換回路を構成する能動素子は、電界効果トランジスタまたはバイポーラトランジスタを含む、請求項１から５のいずれか１項に記載の利得可変電圧・電流変換回路。
7. 請求項１から６のいずれか１項に記載の利得可変電圧・電流変換回路と容量素子の組み合わせ回路と、前記利得可変電圧・電流変換回路の利得を変化させることにより通過周波数帯域を調整する手段とを有するフィルタ回路。

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