JP4401253B2

JP4401253B2 - 電子部品用パッケージ及びそれを用いた半導体装置

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Publication number: JP4401253B2
Application number: JP2004193003A
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Inventors: 壯和田中
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Filing date: 2004-06-30
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Description

本発明は、電子部品用パッケージ及びそれを用いた半導体装置に関し、特に、矩形の金属板からなる電子部品用パッケージ及びそれを用いた半導体装置に関する。

半導体装置を実装した電子回路は、近年における高集積化の要求により、個々の電子部品用パッケージをより小型化することが要求されている。このようにパッケージの小型化を図った半導体装置としてチップサイズパッケージ（ＣＳＰ）が提案されている。

特許文献１はこの一例を示すもので、図８は特許文献１の半導体装置の斜視図を示し、図９はこの半導体装置を実装基板へ実装する場合の構造を斜視図で示す。これらの図に示されるように、従来の半導体装置は、メタルベースの相対する両辺部１０５がＵ字形状をしたメタルベース１０３の内側の底辺部１０２に、表面にゲートとソースの二つの表面電極１１１ａ、１１１ｂを備えた半導体チップ１０９が搭載され、このＵ字形状の先端面に複数のドレイン接続電極１０４が設けられる。メタルベース１０３のチップ搭載部（底辺部）１０２は半導体チップ１０９の寸法より若干大きな寸法で設計される。

図９の如く、この半導体装置は、実装基板１３０に対してフェースダウンによって、はんだ実装される。例えば、表面電極１１１ａ、１１１ｂのはんだ付け領域と、接続電極１０４のはんだ付け領域の面積が大きく異なったり、配置のバランスが取れていないと、はんだの表面張力やはんだの応力、はんだの熱膨張による力に大きな差が生じ、これに起因する実装位置のずれや破壊が発生してしまう。

すなわち、リフロー時にはんだが加熱された場合には、はんだが溶けて表面張力が生じる。表面張力は、はんだ付けされる実装箇所の面積の大きさに比例して大きく、また、実装箇所の中心に向かって力が働こうとする。よって、面積の差や配置のバランスによって、表面張力に差が生じ実装位置がずれてしまう。加熱後に冷却された場合には、はんだが固まり、加熱時に生じた表面張力と同様の応力が、はんだに残ってしまうため、応力の差によって壊れやすくなってしまう。実装後に半導体装置の動作や環境によって加熱された場合には、基板やメタルベース、半導体チップが熱膨張し、これらの熱膨張率の違いから、はんだに力が加わってしまい、壊れやすくなってしまう。

そこで、この従来の半導体装置では、実装基板１３０にはんだ付けされた表面電極１１１ａ、１１１ｂと接続電極１０４の各々のはんだ付け領域の大きさはほほ同程度の大きさになると共に、表面電極１１１ａ、１１１ｂと接続電極１０４の各々の配置も程好く分散されるため、実装基板１３０に対する表面電極１１１ａ、１１１ｂの固着力と実装基板１３０に対する接続電極１０４の固着力とはほぼ同等な大きさで釣り合う。従って、表面電極１１１ａ、１１１ｂの実装箇所に余分な応力が残ることはなく、このため半導体装置が応力により破壊することはない。

また、図１０に他の従来の半導体装置の構造を示す。本半導体装置は半導体チップが搭載される領域として窪みを持った矩形の金属パッケージベース１０３ａに、矩形の４辺１０５ａの各々に一体の接続電極１０４ａが設けられる。この金属パッケージベース１０３ａのチップ搭載部１０２ａにはチップ搭載部寸法より若干小さい寸法の最大搭載サイズの半導体チップ１０９ａがはんだ付けにより搭載される。半導体チップ１０９ａは表面に複数の表面電極１１１を備え、表面電極１１１上には更に複数のはんだバンプ１１２が配列される。この構成により半導体チップ１０９ａの４辺は、金属パッケージベース１０３ａのチップ搭載部１０２ａの窪みにより作られた４つの内壁１１４との間に生じるはんだの表面張力によって４方向に引っ張られて釣り合うことによって安定して位置精度を確保できる。

このように、図１０の従来の半導体装置において、最大搭載サイズの半導体チップを搭載した場合は、自己整合的に搭載位置が固定される。しかしながら、最大搭載サイズよりもチップサイズの小さな半導体チップをチップ搭載部１０２ａの中央部に搭載する場合には、まず機械的位置精度として±５０μｍ以内に追い込むことが困難の上、更にはんだが流れる方向に沿ってチップが動くために、半導体チップを精度良くチップ搭載部１０２ａの中央部の所定の位置に固定することは難しい。例えば、半導体チップの一方の方向を幅方向とした場合、幅方向のサイズが最大搭載サイズの半導体チップと同じで、この幅方向と直交する長さ方向のサイズが上記の半分程度まで短い半導体チップを搭載する場合に、半導体チップをチップ搭載部１０２ａの中央部に搭載すると、半導体チップは、加熱により熔けて流れるはんだによって長さ方向に移動するため、位置精度を確保できない。

一方、半導体チップを幅方向と平行な辺側のチップ搭載部１０２ａの端部に寄せて搭載した場合には、半導体チップの３辺が、チップ搭載部１０２ａの３つの内壁１１４との間に生じる表面張力によって引っ張られて釣り合うため、半導体チップが最大搭載サイズの場合と同様に、半導体チップの搭載位置精度を確保できる。
特開２００４−４０００８（第６頁〜第９頁、図１、図５）

このように従来の半導体装置では、搭載する半導体チップが長さ方向において短い場合においても、半導体チップの３辺を、金属パッケージベースの内壁のうちチップ搭載領域の３つの内壁に近づけて搭載することによって搭載位置精度を確保することができるが、以下の問題点が残る。即ち、このように長さが半減した半導体チップを搭載した半導体装置を実装基板に対してフェースダウン実装すると、実装基板にはんだ付けされた４つの接続電極のはんだ付け領域の総和は、複数の表面電極のはんだ付け領域の総和よりも遥かに大きな面積となるため、実装基板に対する表面電極と接続電極の各々の固着力との間に大きな差異が生じる。又、４つの接続電極のはんだ付け領域の配置に対して、複数の表面電極のはんだ付け領域の配置は、最大搭載サイズの半導体チップを搭載した場合と比べて、一部分に偏って非対称に配置される。

このため、接続電極の実装箇所と表面電極の実装箇所とで、はんだの表面張力やはんだの応力、はんだの熱膨張による力に大きな差が生じることから、これらに起因する実装位置のずれや破壊が発生しやすいという問題点がある。

本発明は、このような問題点を解決するためになされたもので、最大搭載サイズよりも小さい半導体チップを搭載した場合でも、実装不良や破壊の発生を防止できる電子部品用パッケージおよび半導体装置を提供することを目的とする。

本発明にかかる電子部品用パッケージは、矩形の金属板からなり、前記金属板の窪みに半導体チップを搭載するチップ搭載領域と、基板に接続する複数の接続電極とを備える電子部品用パッケージであって、前記複数の接続電極は、前記矩形の金属板の対向する辺に設けられ、前記複数の接続電極の配置は、前記対向する辺の垂直二等分線に対して非対称なものである。これにより、最大搭載サイズよりも小さい半導体チップを搭載した場合でも、実装不良や破壊の発生を防止することができる。

上述の電子部品用パッケージにおいて、前記対向する辺の垂直二等分線で分断される前記チップ搭載領域のうち、一方の領域側に設けられた接続電極と前記垂直二等分線との距離よりも、他方の領域側に設けられた接続電極と前記垂直二等分線との距離の方が長くてもよい。これにより、さらに実装不良や破壊の発生を防止することができる。

本発明にかかる電子部品用パッケージは、矩形の金属板からなり、前記金属板の窪みに半導体チップを搭載するチップ搭載領域と、基板に接続する複数の接続電極とを備える電子部品用パッケージであって、前記複数の接続電極は、前記矩形の金属板の対向する辺に設けられ、前記対向する辺の垂直二等分線で分断される前記チップ搭載領域のうち、一方の領域側に設けられた前記複数の接続電極の前記基板と接する総面積よりも、他方の領域側に設けられた前記複数の接続電極の前記基板と接する総面積の方が大きいものである。これにより、最大搭載サイズよりも小さい半導体チップを搭載した場合でも、実装不良や破壊の発生を防止することができる。

上述の電子部品用パッケージにおいて、前記複数の接続電極は、前記対向する辺において線対称であってもよい。これにより、さらに実装不良や破壊の発生を防止することができる。

上述の電子部品用パッケージにおいて、前記チップ搭載領域の前記半導体チップを搭載する面に、凹部が設けられていてもよい。これにより、最大搭載サイズよりも小さい半導体チップを効率よく搭載することができる。

上述の電子部品用パッケージにおいて、前記凹部は、Ｖ字あるいはＵ字形状の溝、または前記溝による格子からなっていてもよい。これにより、最大搭載サイズよりも小さい半導体チップをさらに効率よく搭載することができる。

上述の電子部品用パッケージにおいて、前記チップ搭載領域は、前記半導体チップを一方の領域に寄せて搭載し、前記溝は、前記半導体チップを寄せる方向に延在していてもよい。これにより、最大搭載サイズよりも小さい半導体チップをより効率よく搭載することができる。

本発明にかかる半導体装置は、半導体チップと、矩形の金属板の窪みに前記半導体チップを搭載するチップ搭載領域と基板に接続する複数の接続電極とを有する電子部品用パッケージと、を備える半導体装置であって、前記複数の接続電極は、前記矩形の金属板の対向する辺にそれぞれ設けられ、前記対向する辺の垂直二等分線で分断される前記チップ搭載領域のうち、一方の領域側に設けられた接続電極と前記垂直二等分線との距離よりも、他方の領域側に設けられた接続電極と前記垂直二等分線との距離の方が長く、前記半導体チップは、前記チップ搭載領域の他方の領域側に寄せて搭載されるものである。これにより、最大搭載サイズよりも小さい半導体チップを搭載した場合でも、実装不良や破壊の発生を防止することができる。

本発明にかかる半導体装置は、半導体チップと、矩形の金属板の窪みに前記半導体チップを搭載するチップ搭載領域と基板に接続する複数の接続電極とを有する電子部品用パッケージと、を備える半導体装置であって、前記複数の接続電極は、前記矩形の金属板の対向する辺にそれぞれ設けられ、前記対向する辺の垂直二等分線で分断される前記チップ搭載領域のうち、一方の領域側に設けられた前記複数の接続電極の前記基板と接する総面積よりも、他方の領域側に設けられた前記複数の接続電極の前記基板と接する総面積の方が大きく、前記半導体チップは、前記チップ搭載領域の他方の領域側に寄せて搭載されるものである。これにより、最大搭載サイズよりも小さい半導体チップを搭載した場合でも、実装不良や破壊の発生を防止することができる。

上述の半導体装置において、前記半導体チップは、前記矩形の金属板の側面のうち、少なくとも３つの側面の近傍に配置されていてもよい。これにより、最大搭載サイズよりも小さい半導体チップを精度よく搭載することができる。

上述の半導体装置において、前記半導体チップは、表面に表面電極、裏面に裏面電極が設けられ、前記表面電極上にバンプ電極を備え、前記裏面電極と前記チップ搭載領域とが接着していてもよい。これにより、表面電極と基板、裏面電極とチップ搭載領域を効率よく接着することができる。

上述の半導体装置において、前記半導体チップは、前記表面電極をソース及びゲート電極、前記裏面電極をドレイン電極とするＭＯＳ型電界効果トランジスタであってもよい。これにより、最大搭載サイズよりも小さいＭＯＳ型電界効果トランジスタを搭載することができる。

上述の半導体装置において、前記ソース電極上に複数のバンプ電極が配列されていてもよい。これにより、ソース電極と基板とを効果的に接続することができる。

本発明によれば、最大搭載サイズよりも小さい半導体チップを搭載した場合でも、実装不良や破壊の発生を防止できる電子部品用パッケージおよび半導体装置を提供することができる。

第１の実施の形態．
図１（Ａ）は電子部品用パッケージ１の平面図であり、同図（Ｂ）はその断面図である。この電子部品用パッケージ１は、チップ搭載部２として窪みを持った矩形の金属パッケージベース３であり、実装基板にはんだ実装により接続される際にパッケージ側の電極として用いられる接続電極４は、矩形の４辺のうち図において左右に対向する一対の辺５のみに設けられ、図において上下に対向する一対の辺６には設けられていない。この接続電極４は、一つの辺上に複数設けられ、複数の接続電極４は、左右の辺５の中心線７に対してそれぞれ対称に配置される。この例では、一方の辺上に３つの接続電極４が設けられ、対向する他方の辺上にさらに３つの接続電極４が左右対称となる位置に設けられ、合計６つの接続電極４が設けられている。

また、これらの接続電極４は、これらの接続電極４が設けられる辺の垂直二等分線８に対して非対称に配置されており、図１（Ａ）の平面図上において、上方に設けられた接続電極４ａよりも下方に設けられた接続電極４ｂの方が垂直二等分線８から遠い位置に配置される。

最大搭載サイズよりも小さい半導体チップを搭載する場合、チップ搭載部２における垂直二等分線８から下方の領域に搭載されるため、垂直二等分線８から上方の領域へ向かって働くはんだの表面張力や応力が、より少ないことが好ましい。すなわち、この下方の領域に接続電極４が寄せて配置されていてもよく、この下方の領域における接続電極４の実装基板と接する総面積が、上方の領域における接続電極４の実装基板と接する総面積よりも大きくてもよい。また、図の６つの接続電極４によって規定される領域の重心の位置が、垂直二等分線８よりも下方に位置していてもよい。

尚、接続電極４は、垂直二等分線８に対して非対称で、中心線７に対して線対照であることが好ましく、接続電極４の位置や数、大きさ、形状等は、図の例に限らない。例えば、接続電極４ａと接続電極４ｂの間の接続電極４を設けずに、４つの接続電極４としてもよい。接続電極４ａと接続電極４ｂとの大きさや形状を変えて、接続電極４ａよりも接続電極４ｂの面積を大きくしてもよい。

また、接続電極を垂直二等分線８に対して対称に形成しておいて、最大搭載サイズよりも小さい半導体チップを搭載する場合には、接続電極４ａは使用せずに、接続電極４と４ｂのみにはんだ付けを行う方法も考えられる。しかしながら、この様にすると接続電極４ａにはんだが流れてしまう恐れがあり、そのために外観チェックが必要となり、歩留まり低下の一因となったり、はんだ付着防止の為にはんだレジストを塗布したり等余計なコストが生じることになる。

図２（Ａ）は図１と同じ構成の電子部品用パッケージ１に最大搭載サイズの半導体チップ９を搭載した半導体装置１０の平面図であり、同図（Ｂ）はその断面図である。このパッケージに搭載される半導体チップ９は、ソース電極及びゲート電極からなる表面電極１１を備えるＭＯＳ型ＦＥＴ（電界効果トランジスタ）であり、これらの表面電極１１上には、更に複数のバンプ電極としてはんだバンプ１２が配列される。例えば、ソース電極上に複数のはんだバンプ１２が配列されている。

また、この半導体チップ９は、この表面電極１１が形成される面と反対の面に裏面電極１３を備え、この裏面電極１３は、ＭＯＳ型ＦＥＴのドレイン電極であり、金属パッケージベース３のチップ搭載部２にはんだ付けによって接着される。この例では、この金属パッケージベース３のチップ搭載部２に、チップ搭載部２の寸法より若干小さい寸法である最大搭載サイズの半導体チップ９が搭載される。

この構成により、半導体チップ９の４辺は、金属パッケージベース３のチップ搭載部２の窪みにより作られた４つの内壁１４との間に生じるはんだの表面張力によって、４方向にほぼ均一に引っ張られて固定するため、安定した搭載位置精度を確保できる。

同図（Ｃ）はこの半導体装置１０を実装基板に対してフェースダウンによって、はんだ付け実装した場合のはんだ付け部分の実装パターンを示す。すなわち、半導体装置１０が実装基板に実装された状態における、半導体装置１０と実装基板の間の接する部分である。

接続電極４のはんだ付け領域１５の総和は、表面電極１１のはんだ付け領域１６の総和と同程度の面積となるため、実装基板に対する表面電極１１と接続電極４の各々の固着力との間に大きな差異は生じない。又、６つのはんだ付け領域１５は、複数のはんだ付け領域１６の集合領域を中心として左右対称に３つずつ配置される。このように接続電極４と表面電極１１の各々の固着力、及びその配置は良いバランスを維持するため、表面電極１１の実装箇所に無理な力が働くことがなく、応力が残らないため、半導体装置１０が応力によって破壊されることはない。

第２の実施の形態．
図３（Ａ）は電子部品用パッケージ１に最大搭載サイズよりも小型の半導体チップ９ａを搭載した半導体装置１０ａの平面図であり、同図（Ｂ）はその断面図である。この半導体装置１０ａは、図１と同じ構成の電子部品用パッケージ１に、図２の半導体チップよりも小型の半導体チップ９ａを搭載したものである。半導体チップ９ａの左右の方向を幅方向とした場合、幅方向のサイズは最大搭載サイズと同じであるが、この幅方向と直交する長さ方向のサイズは最大搭載サイズの７０％程度まで短い。半導体チップ９ａは、図３（Ａ）の平面図上において、チップ搭載部２の下方の端部１７に寄せて搭載される。それ故に、半導体チップ９ａは、垂直二等分線８から最も遠い位置に配置される接続電極４ｂを備える側の端部１７に寄せて搭載される。

同図（Ｃ）はこの半導体装置１０ａを実装基板に対してフェースダウンによって、はんだ付け実装した場合のはんだ付け部分の実装パターンを示す。接続電極４のはんだ付け領域１５の総和は、表面電極１１のはんだ付け領域１６ａの総和とほぼ同程度の面積となるため、実装基板に対する表面電極１１と実装基板に対する接続電極４の各々の固着力の間に大きな差異は生じない。又、６つのはんだ付け領域１５は、複数のはんだ付け領域１６ａの集合領域を中心として左右対称に３つずつ配置される。このように接続電極４と表面電極１１の各々の固着力、及びその配置は良いバランスを維持するため、表面電極１１の実装箇所に無理な力が働くことがなく、応力が残らないため、半導体装置１０ａが応力によって破壊されることはない。

図４（Ａ）は電子部品用パッケージ１に図３より更に小型の半導体チップ９ｂを搭載した半導体装置１０ｂの平面図であり、同図（Ｂ）はその断面図である。この半導体装置１０ｂは、図１と同じ構成の電子部品用パッケージ１に、図３の半導体チップよりも更に小型の半導体チップ９ｂを搭載したものである。半導体チップ９ｂの左右の方向を幅方向した場合、幅方向のサイズは最大搭載サイズと同じであるが、この幅方向と直交する長さ方向のサイズは最大搭載サイズの５０％程度まで短い。半導体チップ９ｂは、図３（Ａ）の平面図上において、チップ搭載部２の下方の端部１７に寄せて搭載される。それ故に、半導体チップ９ｂは、垂直二等分線８から最も遠い位置に配置される接続電極４ｂを備える側の端部１７に寄せて搭載される。

同図（Ｃ）はこの半導体装置１０ｂを実装基板に対してフェースダウンによって、はんだ付け実装した場合のはんだ付け部分の実装パターンを示す。接続電極４のはんだ付け領域１５の総和は、表面電極１１のはんだ付け領域１６ｂの総和と大方同程度の面積となるため、実装基板に対する表面電極１１と実装基板に対する接続電極４の各々の固着力の間に大きな差異は生じない。又、６つのはんだ付け領域１５は、複数のはんだ付け領域１６ｂの集合領域を中心として左右対称に３つずつ配置される。このように接続電極４と表面電極１１の各々の固着力、及びその配置は良いバランスを維持するため、表面電極１１の実装箇所に無理な力が働くことがなく、応力が残らないため、半導体装置１０ｂが応力によって破壊されることはない。

このように、本発明は、半導体チップの一方の辺（幅方向）の長さを固定し、他方の辺（長さ方向）の長さをフレキシブルに変えた多種類の半導体チップを同一の電子部品用パッケージに搭載するもので、搭載位置精度向上のため半導体チップをチップ搭載領域の片側に寄せて搭載した場合にも、実装基板にはんだ実装する際に、はんだ付け領域の面積と配置をバランス良く維持することによって、半導体チップの実装箇所に応力が残らないようにしたものである。

すなわち、本発明による半導体装置を実装基板に対してフェースダウンによってはんだ実装すると、接続電極のはんだ付け領域は、複数の表面電極のはんだ付け領域を取り囲むようにバランス良く配置され、接続電極のはんだ付け領域の総和と表面電極のはんだ付け領域とはほぼ同程度の面積となるため、実装基板に対する表面電極の固着力と接続電極の固着力とに大きな差異は生じない。従って、半導体チップの実装箇所に応力が残りにくいため、半導体装置が応力による破壊の発生を防止することができる。

例えば、はんだ加熱時には、表面張力の差による位置ずれを防止し、加熱後の冷却時には、応力が残るのを防止し、実装後の温度変化時には、熱膨張の差による力を抑止することができる。

また、最大搭載サイズからその半分程度のサイズまでの半導体チップを搭載可能にすることにより、電子部品用パッケージ１のサイズに合わせて実装基板を設計しておけば、半導体チップのサイズが変更された場合に、実装基板の配線等の変更を少なくすることができる。

第３の実施の形態．
図５（Ａ）はチップ搭載部２にＶ字形状の溝１８を有する電子部品用パッケージ１ａの平面図であり、同図（Ｂ）はこの電子部品用パッケージ１ａに小型の半導体チップ９ａを搭載した半導体装置１０ｃの断面図である。

チップ搭載部２の表面が平坦であるとはんだは流れ易く、このため小型の半導体チップ９ａをチップ搭載部２の端部１７に寄せる際に、熔解したはんだ層の厚さを一定以上に維持できないために、半導体チップ９ａを移動させ辛いという問題がある。図５（Ａ）に示すように、チップ搭載部２の表面にＶ字形状の溝１８を設けることによって、熔解したはんだは溝１８内に留まって止まるため、はんだ層の厚さを一定以上に維持することが可能となり、半導体チップ９ａをチップ搭載部２の端部１７に容易に寄せることができる。

尚、溝１８の位置や形状、大きさ等は、図の例に限らないが、はんだ層の厚さを一定以上確保できることが好ましく、半導体チップ９ａを寄せる際の半導体チップ９ａとチップ搭載部２の表面との摩擦抵抗が小さいことが好ましい。さらに、溝１８は、半導体チップ９ａを寄せる方向に延在していることが好ましい。

図６（Ａ）はチップ搭載部２に格子状のＶ字形状の溝１９を有する電子部品用パッケージ１ｂの平面図であり、同図（Ｂ）はこの電子部品用パッケージ１ｂに半導体チップ９ａを搭載した半導体装置１０ｄのチップ搭載部の断面図である。この構成により、図５と同様な効果が得られる。

図７（Ａ）はチップ搭載部にワッフル状のＵ字形状の溝２０を有する電子部品用パッケージ１ｃの平面図であり、同図（Ｂ）はこの電子部品用パッケージ１ｃに半導体チップ９ａを搭載した半導体装置１０ｅのチップ搭載部の断面図である。この構成により、図５と同様な効果が得られる。図６の格子状のＶ字形状の溝１９は、格子部分にＶ字形状の溝が形成されるのに対して、図７のワッフル状のＵ字形状の溝２０は、格子部分以外にＵ字形状の溝が形成される。

このように、電子部品用パッケージのチップ搭載領域表面に複数の溝を設けることにより、熔解したはんだが溝内に留まり、その結果はんだ層の厚さを一定以上に維持することができるとともに、半導体チップとチップ搭載領域表面との接触面積を小さくして、半導体チップを移動させる際の摩擦抵抗を小さくすることができる。従って、半導体チップをチップ搭載領域の端部に容易に移動させて寄せることが可能となる。

尚、上述の各実施形態では、本発明をＭＯＳ型ＦＥＴに適用した例を示しているが、バイポーラトランジスタ、ダイオード、あるいはＩＣ等の他の半導体チップを搭載する半導体装置についても本発明を同様に適用することが可能である。

本発明にかかる電子部品用パッケージの平面図及び断面図である。本発明にかかる半導体装置の平面図及び断面図である。本発明にかかる半導体装置の平面図及び断面図である。本発明にかかる半導体装置の平面図及び断面図である。本発明にかかる半導体装置の平面図及び断面図である。本発明にかかる半導体装置の平面図及び断面図である。本発明にかかる半導体装置の平面図及び断面図である。従来の半導体装置の斜視図である。従来の半導体装置の実装構造を説明するための斜視図である。従来の半導体装置の斜視図である。

符号の説明

１電子部品用パッケージ
２チップ搭載部
３金属パッケージベース
４，４ａ，４ｂ接続電極
５，６辺
７中心線
８垂直二等分線
９，９ａ，９ｂ半導体チップ
１０，１０ａ，１０ｂ半導体装置
１１表面電極
１２はんだバンプ
１３裏面電極
１４内壁
１５，１６，１６ａ，１６ｂはんだ付け領域

Claims

矩形の金属板からなり、前記金属板の窪みに半導体チップを搭載するチップ搭載領域と、基板に接続する複数の接続電極とを備える電子部品用パッケージであって、
前記複数の接続電極は、前記矩形の金属板の対向する辺に設けられ、
前記複数の接続電極の配置は、前記対向する辺の垂直二等分線に対して非対称である電子部品用パッケージ。
前記対向する辺の垂直二等分線で分断される前記チップ搭載領域のうち、一方の領域側に設けられた接続電極と前記垂直二等分線との距離よりも、他方の領域側に設けられた接続電極と前記垂直二等分線との距離の方が長いことを特徴とする請求項１に記載の電子部品用パッケージ。
矩形の金属板からなり、前記金属板の窪みに半導体チップを搭載するチップ搭載領域と、基板に接続する複数の接続電極とを備える電子部品用パッケージであって、
前記複数の接続電極は、前記矩形の金属板の対向する辺に設けられ、
前記対向する辺の垂直二等分線で分断される前記チップ搭載領域のうち、一方の領域側に設けられた前記複数の接続電極の前記基板と接する総面積よりも、他方の領域側に設けられた前記複数の接続電極の前記基板と接する総面積の方が大きい電子部品用パッケージ。
前記複数の接続電極は、前記対向する辺において線対称であることを特徴とする請求項１乃至３のいずれか一つに記載の電子部品用パッケージ。
前記チップ搭載領域の前記半導体チップを搭載する面に、凹部が設けられていることを特徴とする請求項１乃至４のいずれか一つに記載の電子部品用パッケージ。
前記凹部は、Ｖ字あるいはＵ字形状の溝、または前記溝による格子からなることを特徴とする請求項５に記載の電子部品用パッケージ。
前記チップ搭載領域は、前記半導体チップを一方の領域に寄せて搭載し、
前記溝は、前記半導体チップを寄せる方向に延在していることを特徴とする請求項６に記載の電子部品用パッケージ。
半導体チップと、矩形の金属板の窪みに前記半導体チップを搭載するチップ搭載領域と基板に接続する複数の接続電極とを有する電子部品用パッケージと、を備える半導体装置であって、
前記複数の接続電極は、前記矩形の金属板の対向する辺にそれぞれ設けられ、
前記対向する辺の垂直二等分線で分断される前記チップ搭載領域のうち、一方の領域側に設けられた接続電極と前記垂直二等分線との距離よりも、他方の領域側に設けられた接続電極と前記垂直二等分線との距離の方が長く、
前記半導体チップは、前記チップ搭載領域の他方の領域側に寄せて搭載される半導体装置。
半導体チップと、矩形の金属板の窪みに前記半導体チップを搭載するチップ搭載領域と基板に接続する複数の接続電極とを有する電子部品用パッケージと、を備える半導体装置であって、
前記複数の接続電極は、前記矩形の金属板の対向する辺にそれぞれ設けられ、
前記対向する辺の垂直二等分線で分断される前記チップ搭載領域のうち、一方の領域側に設けられた前記複数の接続電極の前記基板と接する総面積よりも、他方の領域側に設けられた前記複数の接続電極の前記基板と接する総面積の方が大きく、
前記半導体チップは、前記チップ搭載領域の他方の領域側に寄せて搭載される半導体装置。
前記半導体チップは、前記矩形の金属板の側面のうち、少なくとも３つの側面の近傍に配置されていることを特徴とする請求項８又は９に記載の半導体装置。
前記半導体チップは、表面に表面電極、裏面に裏面電極が設けられ、前記表面電極上にバンプ電極を備え、
前記裏面電極と前記チップ搭載領域とが接着することを特徴とする請求項８乃至１０のいずれか一つに記載の半導体装置。
前記半導体チップは、前記表面電極をソース及びゲート電極、前記裏面電極をドレイン電極とするＭＯＳ型電界効果トランジスタであることを特徴とする請求項１１に記載の半導体装置。
前記ソース電極上に複数のバンプ電極が配列されることを特徴とする請求項１２に記載の半導体装置。