JP4403603B2

JP4403603B2 - Semiconductor device

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Publication number: JP4403603B2
Application number: JP17931999A
Authority: JP
Inventors: 成兼松; 洋一江尻
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-06-25
Filing date: 1999-06-25
Publication date: 2010-01-27
Anticipated expiration: 2019-06-25
Also published as: JP2001007283A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に導電膜からなる抵抗素子を有する半導体装置に関するものである。
【０００２】
【従来の技術】
最近の半導体集積回路に要求される特性の高性能化に伴い、トランジスタ等の能動素子だけでなく、抵抗等の受動素子の高精度化技術が注目を集めている。
そして、半導体集積回路に使用される抵抗素子として、代表的には、シリコン基板中に導入された不純物拡散層を用いる拡散抵抗素子と、絶縁膜上に形成された多結晶シリコン（poly silicon）薄膜を用いる多結晶シリコン抵抗素子との２種類が挙げられる。中でも、多結晶シリコン抵抗は、寄生容量が少なく、ＦＥＴ（Field Effect Transistor ；電界効果トランジスタ）効果もなく、バイアス制限もないことから、多結晶シリコンを用いるプロセスにおいてよく活用されている。
【０００３】
以下、従来の一般的な多結晶シリコン抵抗素子を有する半導体装置を、図１０の概略断面図を用いて説明する。
例えばＰ型シリコン基板４０上に、ＬＯＣＯＳ（Local Oxidation of Silicon；選択酸化）法による所謂ＬＯＣＯＳ−ＳｉＯ₂ （シリコン酸化膜）膜４２が形成され、このＬＯＣＯＳ−ＳｉＯ₂ 膜４２上には、ＳｉＯ₂ 膜４４が形成されている。そして、このＳｉＯ₂ 膜４４上には、所定の不純物イオンが注入されて導電化された多結晶シリコン膜からなる多結晶シリコン抵抗領域４６が形成されている。
【０００４】
また、この多結晶シリコン抵抗領域４６はＳｉＯ₂ 層間膜４８によって全面的に覆われている。また、このＳｉＯ₂ 層間膜４８に開口された２つのコンタクトホールを介して、例えばＴｉ（チタン）膜とＴｉＯＮ膜とＴｉ膜とＡｌ（アルミニウム）−Ｓｉ（シリコン）膜とが下から順に積層された２つのＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ電極５０ａ，５０ｂが多結晶シリコン抵抗領域４６の両端部にそれぞれ接続して形成されている。
【０００５】
このように従来の多結晶シリコン抵抗素子は、Ｐ型シリコン基板４０上にＬＯＣＯＳ−ＳｉＯ₂ 膜４２及びＳｉＯ₂ 膜４４を介して形成された多結晶シリコン抵抗領域４６と、その両端部にそれぞれ接続する２つのＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ電極５０ａ，５０ｂとから構成されている。
【０００６】
なお、このような多結晶シリコン抵抗素子においては、多結晶シリコン抵抗領域４６中の不純物濃度を変化させることによって、異なるシート抵抗をもつ複数の多結晶シリコン抵抗領域を有することが可能である。
【０００７】
【発明が解決しようとする課題】
ところで、従来の半導体集積回路に使用される配線としては、一般的にＡｌやＡｌ−Ｓｉ等のＡｌ系材料を用いているが、エレクトロマイグレーション耐性や耐熱性等の見地から、ＴｉやＴｉ合金を含有するＴｉ系のバリアメタルを併用するようになってきている。このため、例えばＴｉ膜とＴｉＯＮ膜とＡｌ−Ｓｉ膜とが下から順に積層されたＴｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層が通常用いられている。
【０００８】
しかしならがら、上記従来の多結晶シリコン抵抗素子においては、その上部にＳｉＯ₂ 膜等の絶縁膜を介してＴｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層が重なって形成される場合に、この多結晶シリコン抵抗素子の抵抗値が上昇するという問題が生じる。
【０００９】
この多結晶シリコン抵抗素子の抵抗値の上昇は、Ｔｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層のバリアメタルに用いられているＴｉの影響により発生するものであると考えられる。
即ち、Ｔｉ及びＴｉ合金はＡｌ等に比較して水素（Ｈ）の吸収率が極めて高い金属であることから、Ｔｉ又はＴｉ合金の存在により、抵抗素子をなす多結晶シリコン中の水素が吸引され、グレイン・バウンダリ（grain boundary）のダングリング・ボンド（dangling bond ）に結合していた水素がＳｉＯ₂ 膜等の絶縁膜を通って引き抜かれるため、フリーのダングリング・ボンドが増加して、トラップ密度の増加による電子のモビリティ（mobility）が減少することに起因して、結晶シリコン抵抗素子の抵抗値が上昇すると考えられる。
【００１０】
なお、このＴｉに起因する多結晶シリコン抵抗素子の抵抗値の上昇は、Ｔｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層が多結晶シリコン抵抗素子の上部に重なって形成される場合に限定されるものではなく、多結晶シリコン抵抗素子の側面に近接して形成される場合にも起きる。
【００１１】
そして、これらの場合のＴｉによる多結晶シリコン中の水素の吸収は安定したものではないため、多結晶シリコン抵抗素子の抵抗値が単に上昇するというだけでなく、その抵抗値の絶対精度が悪くなるという大きな問題を引き起こす。
【００１２】
更に、複数の多結晶シリコン抵抗素子の抵抗比に高い精度が要求される回路においては、単に多結晶シリコン抵抗素子のレイアウト（1ayout）を同一にすることに止まらず、その上部又は近傍のＴｉ系のバリアメタルを併用するＡｌ系配線も含めたレイアウトを同一にする必要が生じ、半導体集積回路全体のレイアウトを行う際に大きな制約をもたらすという問題も引き起こす。また、場合によっては、この問題の対策のため必要以上のレイアウト面積を必要とすることもあり、半導体集積回路の微細化という点で不利となるという問題も引き起こす。
【００１３】
また、通常のサリサイド（Self Aligned Silicide ）プロセスにおいては、素子のコンタクト部を開口した後、全面にＴｉ膜を形成し、その後熱処理を加えることにより、コンタクト部のみにおいてＳｉと反応させてシリサイド化すると共に、シリサイド化していない部分のＴｉ膜を除去することにより、コンタクト部の抵抗低減を行っている。
しかし、この場合にも、シリサイド化の熱処理時に層間膜を介してＴｉ膜に多結晶シリコン中の水素が吸収され、多結晶シリコン抵抗素子の抵抗値が上昇してしまうという問題を引き起こす。
【００１４】
また、仮にＴｉ等の水素の吸収率の高い材料が使用されていなくとも、シンター（sinter）等の熱処理によって、多結晶シリコンから隣接する層間膜への水素の拡散が生じ、多結晶シリコン中の水素の量が変動するため、工程間の熱履歴による多結晶シリコン抵抗素子の抵抗値のばらつきを生み出すという問題も引き起こす。
【００１５】
このような問題を改善するために、多結晶シリコン抵抗素子を水素の拡散の遅い膜、例えばＳｉＮ膜（シリコン窒化膜）によって覆う方法がある。即ち、図１０におけるＳｉＯ₂ 膜の代わりに、ＳｉＮ膜を用いる方法である。この場合に、Ｔｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ配線層が多結晶シリコン抵抗素子の上部又は近傍に形成されても、両者の間に水素の拡散の遅いＳｉＮ膜が介在することにより、バリアメタルのＴｉによる水素の吸収が抑制され、多結晶シリコン抵抗素子の抵抗値の上昇を抑えることが可能になる。
【００１６】
しかし、この場合においては、多結晶シリコン抵抗素子とＳｉＮ膜とが直接に接しているために、ＳｉＮ膜により多結晶シリコン抵抗素子に応力が発生し、多結晶シリコン抵抗素子の抵抗値が変動したり、製造歩留り（yield ）が低下したりするという問題が生じる。
従って、上記のような種々の問題から、従来においては、多結晶シリコン抵抗素子の高精度化を歩留りよく安定して実現することが困難であった。
【００１７】
そこで本発明は、上記問題点を鑑みてなされたものであり、Ａｌ系配線のバリアメタルとして用いられるＴｉ等による多結晶シリコン中の水素の吸収や、熱処理の際の多結晶シリコンからの水素の拡散に起因する多結晶シリコン抵抗素子の抵抗値の変動が抑制された高精度の多結晶シリコン抵抗素子を有する半導体装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明者らは、多結晶シリコン抵抗素子上部にＳｉＯ₂ 膜を介してＴｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層が重なって形成される場合において、その重なり具合と多結晶シリコン抵抗素子の抵抗値の上昇又は変動との関係を明らかにする実験を行った。
【００１９】
即ち、図８（ａ）、（ｂ）の平面図及びそのＢＢ線断面図並びに図８（ｃ）、（ｄ）の平面図及びそのＣＣ線断面図に示されるように、シリコン基板（図示せず）上の絶縁膜３０上に、所定の不純物イオンが注入されて導電化された幅Ｌと所定の長さをもつ多結晶シリコン膜からなる多結晶シリコン抵抗領域３２を形成する。また、この多結晶シリコン抵抗領域３２上部に、ＳｉＯ₂ 層間膜３４を介して、幅ｘのＴｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６を重ねて形成する。更に、多結晶シリコン抵抗領域３２の両端部に、ＳｉＯ₂ 層間膜３４に開口したコンタクトホールを介して接続する２つの電極３８ａ，３８ｂを形成する。こうして、実験用の多結晶シリコン抵抗素子を作製する。
【００２０】
そして、多結晶シリコン抵抗領域３２の上部に重なるＴｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６の幅ｘを変化させつつ、２つの電極３８ａ，３８ｂ間の多結晶シリコン抵抗領域３２の抵抗値を測定した。
この場合、Ｔｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６の幅ｘが多結晶シリコン抵抗素子の多結晶シリコン抵抗領域３２の幅Ｌよりも小さいときには、図８（ａ）、（ｂ）に示されるように、多結晶シリコン抵抗領域３２の上面のみにＴｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６が形成されるが、Ｔｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６の幅ｘが多結晶シリコン抵抗素子の多結晶シリコン抵抗領域３２の幅Ｌよりも大きくなるときには、図８（ｃ）、（ｄ）に示されるように、多結晶シリコン抵抗領域３２の上面からはみ出して、その側壁部の一部までも覆うようになる。但し、何れの場合も、Ｔｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６が多結晶シリコン抵抗素子の多結晶シリコン抵抗領域３２と重なり合っている面積は一定とした。
【００２１】
この実験の結果を図９のグラフに示す。
このグラフから明らかなように、Ｔｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６の幅ｘが多結晶シリコン抵抗素子の多結晶シリコン抵抗領域３２の幅Ｌよりも小さく、その内側にのみＴｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６が重なっている場合には、Ｔｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６の幅ｘが変化しても、多結晶シリコン抵抗素子の抵抗値の変動は顕著ではない。
【００２２】
しかし、Ｔｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６の幅ｘが多結晶シリコン抵抗素子の多結晶シリコン抵抗領域３２の幅Ｌよりも大きくなり、その多結晶シリコン抵抗領域３２からＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ配線層３６がはみ出した場合には、多結晶シリコン抵抗素子の抵抗値は急激に上昇し、大きな変動を生じている。
【００２３】
この実験結果は、Ｔｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層３６が多結晶シリコン抵抗素子の多結晶シリコン抵抗領域３２の上面部や側壁部を覆っている場合、Ｔｉにより多結晶シリコン抵抗領域３２の上面部から水素が吸収される度合いより、多結晶シリコン抵抗領域３２の側壁部から水素が吸収される度合いが強いことを示している。
【００２４】
これは、多結晶シリコン抵抗素子を形成する際に、基体全面に堆積した多結晶シリコン膜をＲＩＥ（Reactive Ion Eching ；反応性イオンエッチング）等によりエッチングして幅Ｌ及び所定の長さをもつ多結晶シリコン抵抗領域３２を形成していることから、その側壁部は多結晶シリコンのグレインの荒れた切断面が露出していること、またＲＩＥによるダメージが加わっていること等に起因すると考えられる。
【００２５】
このため、Ｔｉによる多結晶シリコン抵抗領域３２からの水素の吸収に起因して多結晶シリコン抵抗素子の抵抗値が大きく変動することを抑制するためには、特に多結晶シリコン抵抗領域３２の側壁部から水素の吸収を防止することが必要であることが判明した。
【００２６】
従って、上記課題は、以下の本発明に係る半導体装置によって達成される。即ち、請求項１に係る半導体装置は、半導体基体上に所定の幅と長さを有し、不純物が添加された多結晶シリコン又は非晶質シリコンにより構成される導電膜からなる抵抗素子と、前記抵抗素子の上面の一部に形成された多層の配線層と、前記配線層を除く前記抵抗素子の上面に形成された酸化膜と、を有し、前記配線層の最下層は、Ｔｉ膜により形成される層であり、前記抵抗素子の側壁部のみが、シリコン窒化膜によって被覆されている。
【００２７】
このように請求項１に係る半導体装置においては、水素が吸い出される度合いが最も大きい抵抗素子の側壁部のみがシリコン窒化膜によって被覆されていることにより、水素の吸収率が極めて高いＴｉ系のバリアメタルを併用する配線層が抵抗素子の上面部に重なって形成されても、水素の吸収率が極めて高いＴｉ膜を用いるサリサイドプロセスが適用されても、水素の拡散を生じる熱処理が施されても、抵抗素子からの水素の吸収や拡散が効果的に抑制されるため、抵抗素子の抵抗値の変動が抑制される。
【００２８】
また、抵抗素子の側壁部のみがシリコン窒化膜によって被覆されていればよく、抵抗素子の全面が被覆される必要はなくなることから、このシリコン窒化膜がＳｉＯ₂膜よりも抵抗素子に大きな応力を発生させるものであっても、このシリコン窒化膜による抵抗素子への応力の発生は最小限に抑制されるために、この応力発生に起因する抵抗素子の抵抗値の変動や製造歩留りの低下が防止される。
【００２９】
特に、導電膜を、所定の不純物が添加された多結晶シリコン膜又は非晶質シリコン（amorphous silicon）膜により構成するようにしたので、多結晶シリコン膜や非晶質シリコン膜に注入する不純物の種類とドーズ量を制御することにより所望の抵抗値の抵抗素子を容易に形成することが可能であると共に、これら多結晶シリコン膜や非晶質シリコン膜中の水素が吸収されてその抵抗値が変動し易いという特性を有しているため、上述した請求項１による作用が有効に発揮される。
【００３０】
また、シリコン窒化膜によって抵抗素子の側壁部のみを被覆するようにしたので、ＳｉＮ膜はＳｉＯ₂膜と同様に通常の半導体プロセスにおいて容易に成膜することが可能であり、特別に高度の技術を必要とするものではない。また、このＳｉＮ膜が例えば多結晶シリコン膜等からなる抵抗素子上に直接に形成されている場合、ＳｉＯ₂膜が直接に形成されている場合よりも抵抗素子に大きな応力を発生させるが、このＳｉＮ膜は抵抗素子の側壁部のみに形成されることが可能なために、上述したように、このＳｉＮ膜による抵抗素子への応力の発生は最小限に抑制される。
【００３１】
また、抵抗素子の上面に最下層がＴｉ膜により形成された多層の配線層を形成するようにしたので、抵抗素子から水素が容易に吸い出されて抵抗素子の抵抗値の変動が生じる恐れが極めて大きくなるため、上述した本発明に係る半導体装置による作用が有効に発揮される。
【００３２】
また、請求項２に係る発明は、請求項１に係る半導体装置において、前記配線層は、Ｔｉ膜、ＴｉＯＮ膜、Ｔｉ膜、及びＡｌ−Ｓｉ膜を最下層から順に形成した層であることとした。
【００３９】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の実施の形態を説明する。
図１（ａ）は本発明の一実施形態に係る多結晶シリコン抵抗素子を有する半導体装置を示す概略断面図、図１（ｂ）はそのＡ−Ａ線水平断面図である。また、図２〜図４、図５（ａ）、図６、及び図７はそれぞれ図１に示す半導体装置の製造方法を説明するための工程断面図であり、図５（ｂ）は図５（ａ）の平面図である。
【００４０】
図１（ａ）に示されるように、例えばＰ型シリコン基板１０上には、所謂ＬＯＣＯＳ−ＳｉＯ₂ 膜１２が形成され、このＬＯＣＯＳ−ＳｉＯ₂ 膜１２上には、ＳｉＯ₂ 膜１４が形成されている。
【００４１】
また、このＳｉＯ₂ 膜１４上には、ＢＦ₂ イオンが注入されて導電化された厚さ２００ｎｍ程度の矩形状の多結晶シリコン膜からなる多結晶シリコン抵抗領域１６ａが形成されている。
【００４２】
また、この多結晶シリコン抵抗領域１６ａ上面にＳｉＯ₂ 膜１８が形成されている。そして、これらＳｉＯ₂ 膜１８及び多結晶シリコン抵抗領域１６ａの側壁部にはＳｉＮ膜からなるＳｉＮサイドウォール（Side Wall ）２２が形成されており、このＳｉＮサイドウォール２２によって多結晶シリコン抵抗領域１６ａの側壁部が完全に被覆されている点に本実施形態に係る多結晶シリコン抵抗素子の特徴がある。
【００４３】
このＳｉＮサイドウォール２２によって側壁部が完全に被覆されている多結晶シリコン抵抗領域１６ａを平面的に眺めると、図１（ｂ）に示されるように、多結晶シリコン抵抗領域１６ａ周囲がその側壁部に沿って形成されたＳｉＮサイドウォール２２によって囲まれていることになる。
【００４４】
なお、多結晶シリコン抵抗領域１６ａの側壁部を完全に被覆しているサイドウォールとしては、ＳｉＮサイドウォール２２に限定されるものではなく、水素の拡散の遅い材料からなるサイドウォールであればよい。
【００４５】
また、半導体基体全面には、ＳｉＯ₂ 層間膜２４が形成されている。そして、このＳｉＯ₂ 層間膜２４及びＳｉＯ₂ 膜１８に開口された２つのコンタクトホールを介して、多結晶シリコン抵抗領域１６ａの両端部にそれぞれ接続する２つのＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ電極２８ａ，２８ｂが形成されている。
なお、これらのＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ電極２８ａ，２８ｂにおける下層のＴｉ／ＴｉＯＮ／Ｔｉ部分は主にバリアメタル膜として機能し、上層のＡｌ−Ｓｉ部分は主に電極及び配線膜として機能するものである。
【００４６】
このようにして、ＳｉＮサイドウォール２２によって側壁部が完全に被覆されている多結晶シリコン抵抗領域１６ａ及びその両端部にそれぞれ接続する２つのＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ電極２８ａ，２８ｂから構成される多結晶シリコン抵抗素子が形成されている。
【００４７】
次に、図１に示す多結晶シリコン抵抗素子を有する半導体装置の製造方法を、図２〜図７を用いて説明する。
先ず、Ｐ型シリコン基板１０上に、ＬＯＣＯＳ法を用いて、所謂ＬＯＣＯＳ−ＳｉＯ₂ 膜１２を形成する。更に、このＬＯＣＯＳ−ＳｉＯ₂ 膜１２上に、ＣＶＤ（Chemical Vapor Deposition ；化学的気相成長）法を用いて、ＳｉＯ₂ 膜１４を形成する。
【００４８】
続いて、このＳｉＯ₂ 膜１４上に、ＣＶＤ法を用いて、厚さ２００ｎｍ程度の多結晶シリコン膜１６を形成する。そして、この多結晶シリコン膜１６中に、例えばＢＦ₂ イオンを１×１０¹³〜１×１０¹⁶ｃｍ^-2程度のドーズ量でイオン注入して導電化する（図２参照）。
【００４９】
なお、このときのイオン注入におけるイオン種及びドーズ量は、所定の抵抗値を得るために必要なイオン種及びドーズ量として決定されるものであり、上記のＢＦ₂ イオンやドーズ量に限定されるものではない。また、レジストパターンをマスクとして用いることにより、部分的に異なるイオン注入を行い、異なるシート抵抗となる抵抗領域を形成してもよい。
【００５０】
次いで、半導体基体全面に、ＣＶＤ法を用いて、ＳｉＯ₂ 膜１８を形成して、多結晶シリコン膜１６を被覆する（図３参照）。
【００５１】
次いで、半導体基体全面にフォトレジストを塗布した後、フォトリソグラフィ技術を用いて、抵抗素子形状にパターニングする。そして、この抵抗素子形状にパターニングされたフォトレジスト２０をマスクとしたＲＩＥを行い、ＳｉＯ₂ 膜１８及び多結晶シリコン膜１６を選択的にエッチング除去する。こうして、導電化された多結晶シリコン膜１６からなる多結晶シリコン抵抗領域１６ａを形成する（図４参照）。
【００５２】
次いで、フォトレジスト２０を除去した後、半導体基体全面に、ＣＶＤ法を用いて、ＳｉＮ膜を形成する。続いて、ＲＩＥ法を用いて、このＳｉＮ膜の全面エッチバック（etch back ）を行い、ＳｉＯ₂ 膜１４及びＳｉＯ₂ 膜１８上のＳｉＮ膜を完全にエッチング除去すると共に、多結晶シリコン抵抗領域１６ａの側壁部を完全に被覆するＳｉＮ膜を残存させ、このＳｉＮ膜からなるＳｉＮサイドウォール２２を形成する（図５（ａ）参照）。
【００５３】
なお、半導体基体全面に形成する際のＳｉＮ膜の膜厚は、このＳｉＮ膜の全面エッチバックの際に、多結晶シリコン抵抗領域１６ａの側壁部を完全に被覆するＳｉＮサイドウォール２２が形成されるような膜厚として決定される。
【００５４】
また、このＳｉＮ膜の代わりに、水素の拡散の遅い他の絶縁膜を形成してもよい。即ち、多結晶シリコン抵抗領域１６ａの側壁部を完全に被覆するサイドウォールは、ＳｉＮサイドウォール２２に限定されるものではなく、水素の拡散の遅い材料からなるサイドウォールであればよい。
【００５５】
また、ＲＩＥによるＳｉＮ膜の全面エッチバックを行う際、このＳｉＮ膜の下地をなすＳｉＯ₂ 膜１８も連続してエッチングされるが、このエッチングによっても多結晶シリコン抵抗領域１６ａ上のＳｉＯ₂ 膜１８が完全には除去されないようにする点に留意する。
即ち、多結晶シリコン抵抗領域１６ａ上のＳｉＯ₂ 膜１８が残存するように、ＲＩＥによるＳｉＮ膜の全面エッチバックの条件を設定するか、或いはこのＲＩＥにおけるＳｉＮ膜とＳｉＯ₂ 膜とのエッチング選択比を考慮して、ＳｉＯ₂ 膜１８の膜厚を決定する。
【００５６】
こうして、ＲＩＥによるＳｉＮ膜の全面エッチバックの際に、多結晶シリコン抵抗領域１６ａ上のＳｉＯ₂ 膜１８が残存することにより、多結晶シリコン抵抗領域１６ａがＲＩＥによるエッチバックの際のダメージを直接に受けて、その上部表面が荒れることがなくなるため、この多結晶シリコン抵抗領域１６ａ上面部からの水素の吸収が増大することが防止される。
【００５７】
なお、このときの半導体基体を上方から眺めると、図５（ｂ）に示されるように、多結晶シリコン抵抗領域１６ａ周囲がその側壁部に沿って形成されたＳｉＮサイドウォール２２によって囲まれていることになる。
【００５８】
次いで、半導体基体全面に、ＣＶＤ法を用いて、ＳｉＯ₂ 層間膜２４を形成した後、フォトリソグラフィ技術及びＲＩＥ法を用いて、ＳｉＯ₂ 層間膜２４及びＳｉＯ₂ 膜１８を選択的にエッチング除去する。こうして、多結晶シリコン抵抗領域１６ａの両端部に２つのコンタクトホール２６を形成する（図６参照）。
【００５９】
続いて、半導体基体全面に、スパッタ法を用いて、Ｔｉ膜、ＴｉＯＮ膜、Ｔｉ膜、及びＡｌ−Ｓｉ膜を順に形成した後、フォトリソグラフィ技術及びＲＩＥ法を用いて、これらＡｌ−Ｓｉ膜、Ｔｉ膜、ＴｉＯＮ膜、及びＴｉ膜からなる積層膜を選択的にエッチング除去して、電極形状にパターニングする。
こうして、多結晶シリコン抵抗領域１６ａの両端部に２つのコンタクトホール２６を介してそれぞれ接続する２つのＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ電極２８ａ，２８ｂを形成する（図７参照）。
【００６０】
以上のように本実施形態によれば、多結晶シリコン抵抗領域１６ａ及びその両端部にそれぞれ接続する２つのＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ電極２８ａ，２８ｂから構成される多結晶シリコン抵抗素子において、その多結晶シリコン抵抗領域１６ａからの水素の吸収又は拡散により抵抗値が変動し易いという特性を有しているものの、その水素が吸い出される度合いが最も大きい多結晶シリコン抵抗領域１６ａの側壁部が水素の熱拡散の遅いＳｉＮサイドウォール２２によって完全に被覆されていることにより、たとえ水素の吸収率が極めて高いＴｉ系のバリアメタルを併用する配線層が多結晶シリコン抵抗領域１６ａの上面部に重なって形成されたり側面部に近接して形成されたりしても、水素の吸収率が極めて高いＴｉ膜を用いるサリサイドプロセスが適用されても、水素の拡散を生じる熱処理が施されても、多結晶シリコン抵抗領域１６ａからの水素の吸収や拡散を効果的に抑制することが可能になるため、多結晶シリコン抵抗素子の抵抗値の変動を抑制することができる。
【００６１】
従って、高精度かつ安定した抵抗値を有する多結晶シリコン抵抗素子を有する半導体半導体集積回路を設計し、製造することが可能となる。また、このことにより、複数の多結晶シリコン抵抗素子の抵抗比に高い精度が要求される回路において、多結晶シリコン抵抗素子の上部又は近傍に水素の吸収率の高い材料、例えばＴｉ又はＴｉ合金が用いられている配線も含めたレイアウトを同一にする必要性が低くなり、レイアウト上の制約も緩くなるため、半導体集積回路の面積の縮小化を実現することができる。
【００６２】
また、多結晶シリコン抵抗素子の多結晶シリコン抵抗領域１６ａの側壁部のみがＳｉＯ₂ 膜よりも水素の熱拡散の遅いＳｉＮサイドウォール２２によって被覆されていればよく、ＳｉＮ膜によって多結晶シリコン抵抗領域１６ａの全面が被覆される必要はなくなることから、ＳｉＮ膜はＳｉＯ₂ 膜よりも多結晶シリコン抵抗領域１６ａに大きな応力を発生させるものであるが、このＳｉＮ膜からなるＳｉＮサイドウォール２２による多結晶シリコン抵抗領域１６ａへの応力の発生を最小限に抑制することが可能になるため、この応力発生に起因する多結晶シリコン抵抗素子の抵抗値の変動や製造歩留りの低下を防止することができる。
【００６３】
なお、上記実施形態においては、多結晶シリコン抵抗素子の抵抗領域の材料として多結晶シリコンを用いているが、多結晶シリコンの代わりに非晶質シリコンを用いて、非晶質シリコン抵抗領域を有する抵抗素子としてもよい。この場合においても、上記実施形態の場合と同様の効果を奏することが可能である。
【００６４】
【発明の効果】
以上、詳細に説明した通り、本発明に係る半導体装置によれば、次のような効果を奏することができる。即ち、請求項１に係る半導体装置によれば、例えば膜中の水素が吸収されてその抵抗値が変動し易いという特性を有している多結晶シリコン膜又は非晶質シリコン膜からなる抵抗素子において、水素が吸い出される度合いが最も大きいその側壁部がＳｉＮ膜によって被覆されていることにより、水素の吸収率が極めて高いＴｉ系のバリアメタルを併用する配線層が抵抗素子の上面部に重なって形成されても、水素の吸収率が極めて高いＴｉ膜を用いるサリサイドプロセスが適用されても、水素の拡散を生じる熱処理が施されても、抵抗素子からの水素の吸収や拡散を効果的に抑制することが可能になるため、抵抗素子の抵抗値の変動を抑制することができる。
【００６５】
従って、高精度かつ安定した抵抗値を有する抵抗素子を有する半導体集積回路を設計し、製造することが可能となる。また、このことにより、複数の抵抗素子の抵抗比に高い精度が要求される回路において、抵抗素子の上部における水素の吸収率の高い材料が用いられている配線も含めたレイアウトを同一にする必要性が低くなり、レイアウト上の制約も緩くなるため、半導体集積回路の面積の縮小化を実現することができる。
【００６６】
また、抵抗素子の側壁部のみがシリコン窒化膜によって被覆されていればよく、抵抗素子の全面が被覆される必要はないことから、このシリコン窒化膜がＳｉＯ₂膜よりも抵抗素子に大きな応力を発生させるものであっても、このシリコン窒化膜による抵抗素子への応力の発生を最小限に抑制することが可能になるため、この応力発生に起因する抵抗素子の抵抗値の変動や製造歩留りの低下を防止することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の一実施形態に係る多結晶シリコン抵抗素子を有する半導体装置を示す概略断面図、（ｂ）はそのＡ−Ａ線水平断面図である。
【図２】図１に示す半導体装置の製造方法を説明するための工程断面図（その１）である。
【図３】図１に示す半導体装置の製造方法を説明するための工程断面図（その２）である。
【図４】図１に示す半導体装置の製造方法を説明するための工程断面図（その３）である。
【図５】（ａ）は図１に示す半導体装置の製造方法を説明するための工程断面図（その４）であり、（ｂ）は（ａ）の平面図である。
【図６】図１に示す半導体装置の製造方法を説明するための工程断面図（その５）である。
【図７】図１に示す半導体装置の製造方法を説明するための工程断面図（その６）である。
【図８】（ａ）、（ｃ）はそれぞれ多結晶シリコン抵抗領域に対するＴｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層の重なり具合と抵抗値の上昇又は変動との関係を明らかにする実験に使用した多結晶シリコン抵抗素子を示す平面図、（ｂ）、（ｄ）はそれぞれ（ａ）のＢ−Ｂ線断面図及び（ｃ）のＣ−Ｃ線断面図である。
【図９】多結晶シリコン抵抗領域に対するＴｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層の重なり具合と抵抗値の変化率との関係を示すグラフである。
【図１０】従来の一般的な多結晶シリコン抵抗素子を有する半導体装置を示す概略断面図である。
【符号の説明】
１０……Ｐ型シリコン基板、１２……ＬＯＣＯＳ−ＳｉＯ₂ 膜、１４……ＳｉＯ₂ 膜、１６……多結晶シリコン膜、１６ａ……多結晶シリコン抵抗領域、１８……ＳｉＯ₂ 膜、２０……フォトレジスト、２２……ＳｉＮサイドウォール、２４……ＳｉＯ₂ 層間膜、２６……コンタクトホール、２８ａ，２８ｂ……Ｔｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ電極、３０……絶縁膜、３２……多結晶シリコン抵抗領域、３４……ＳｉＯ₂ 層間膜、３６……Ｔｉ／ＴｉＯＮ／Ａｌ−Ｓｉ配線層、３８ａ，３８ｂ……電極、４０……Ｐ型シリコン基板、４２……ＬＯＣＯＳ−ＳｉＯ₂ 膜、４４……ＳｉＯ₂ 膜、４６……多結晶シリコン抵抗領域、４８……ＳｉＯ₂ 層間膜、５０ａ，５０ｂ……Ｔｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ電極[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a semiconductor device.In placeIn particular, a semiconductor device having a resistance element made of a conductive film.In placeIt is related.
[0002]
[Prior art]
With the recent enhancement of characteristics required for semiconductor integrated circuits, not only active elements such as transistors but also high-precision techniques for passive elements such as resistors have attracted attention.
As a resistance element used in a semiconductor integrated circuit, typically, a diffusion resistance element using an impurity diffusion layer introduced into a silicon substrate, and a polycrystalline silicon thin film formed on an insulating film There are two types including a polycrystalline silicon resistance element using Among them, the polycrystalline silicon resistor is often used in a process using polycrystalline silicon because it has little parasitic capacitance, no FET (Field Effect Transistor) effect, and no bias limitation.
[0003]
Hereinafter, a conventional semiconductor device having a general polycrystalline silicon resistance element will be described with reference to a schematic sectional view of FIG.
For example, a so-called LOCOS-SiO2 is formed on a P-type silicon substrate 40 by a LOCOS (Local Oxidation of Silicon) method.₂ A (silicon oxide film) film 42 is formed, and this LOCOS-SiO₂ On the film 42, SiO₂ A film 44 is formed. And this SiO₂ On the film 44, a polycrystalline silicon resistance region 46 made of a polycrystalline silicon film in which predetermined impurity ions are implanted and made conductive is formed.
[0004]
The polycrystalline silicon resistance region 46 is made of SiO.₂ The entire surface is covered with an interlayer film 48. This SiO₂ Through two contact holes opened in the interlayer film 48, for example, two Ti / titanium films in which a Ti (titanium) film, a TiON film, a Ti film, and an Al (aluminum) -Si (silicon) film are stacked in order from the bottom. TiON / Ti / Al—Si electrodes 50a and 50b are formed to be connected to both ends of the polycrystalline silicon resistance region 46, respectively.
[0005]
Thus, the conventional polycrystalline silicon resistance element is formed on the P-type silicon substrate 40 by LOCOS-SiO.₂ Film 42 and SiO₂ It comprises a polycrystalline silicon resistance region 46 formed through a film 44 and two Ti / TiON / Ti / Al—Si electrodes 50a and 50b connected to both ends thereof.
[0006]
Note that such a polycrystalline silicon resistance element can have a plurality of polycrystalline silicon resistance regions having different sheet resistances by changing the impurity concentration in the polycrystalline silicon resistance region 46.
[0007]
[Problems to be solved by the invention]
By the way, as wiring used in a conventional semiconductor integrated circuit, Al-based materials such as Al and Al-Si are generally used. From the viewpoint of electromigration resistance and heat resistance, Ti or Ti alloy is used. The Ti-based barrier metal contained has come to be used together. For this reason, for example, a Ti / TiON / Al—Si wiring layer in which a Ti film, a TiON film, and an Al—Si film are laminated in order from the bottom is usually used.
[0008]
However, in the above conventional polycrystalline silicon resistance element, the upper part thereof is SiO.₂ When the Ti / TiON / Al—Si wiring layer is formed so as to overlap through an insulating film such as a film, there arises a problem that the resistance value of the polycrystalline silicon resistance element increases.
[0009]
The increase in the resistance value of the polycrystalline silicon resistance element is considered to be caused by the influence of Ti used for the barrier metal of the Ti / TiON / Al-Si wiring layer.
That is, Ti and Ti alloys are metals that have an extremely high absorption rate of hydrogen (H) compared to Al and the like, so the presence of Ti or Ti alloys attracts hydrogen in the polycrystalline silicon forming the resistance element. , The hydrogen bonded to the dangling bond at the grain boundary is SiO₂ The resistance value of the crystalline silicon resistance element is caused by the fact that the free dangling bonds increase due to the extraction through the insulating film such as a film, and the mobility of electrons due to the increase in trap density decreases. Is expected to rise.
[0010]
The increase in the resistance value of the polycrystalline silicon resistance element due to Ti is not limited to the case where the Ti / TiON / Al-Si wiring layer is formed overlying the polycrystalline silicon resistance element. This also occurs when the polycrystalline silicon resistance element is formed close to the side surface.
[0011]
And in these cases, the absorption of hydrogen in the polycrystalline silicon by Ti is not stable, so that not only the resistance value of the polycrystalline silicon resistance element simply increases, but also the absolute accuracy of the resistance value deteriorates. Cause a big problem.
[0012]
Furthermore, in a circuit that requires a high accuracy in the resistance ratio of a plurality of polycrystalline silicon resistance elements, the layout of the polycrystalline silicon resistance elements (1ayout) is not limited to the same, and the Ti system at or near the top thereof Therefore, it is necessary to have the same layout including the Al-based wiring using the barrier metal together, which causes a problem that a large restriction is imposed when the entire semiconductor integrated circuit is laid out. Further, in some cases, a layout area larger than necessary may be required for countermeasures against this problem, which causes a problem that it is disadvantageous in terms of miniaturization of a semiconductor integrated circuit.
[0013]
Further, in a normal salicide (Self Aligned Silicide) process, after opening the contact portion of the element, a Ti film is formed on the entire surface, and then a heat treatment is performed to react with Si only in the contact portion to be silicided. At the same time, the resistance of the contact portion is reduced by removing the portion of the Ti film that is not silicided.
However, also in this case, hydrogen in the polycrystalline silicon is absorbed by the Ti film through the interlayer film during the silicidation heat treatment, causing a problem that the resistance value of the polycrystalline silicon resistance element is increased.
[0014]
Further, even if a material having a high hydrogen absorption rate such as Ti is not used, the diffusion of hydrogen from the polycrystalline silicon to the adjacent interlayer film occurs due to the heat treatment such as sinter, and the like in the polycrystalline silicon. Since the amount of hydrogen fluctuates, there is also a problem that a variation in resistance value of the polycrystalline silicon resistance element due to a thermal history between processes is generated.
[0015]
In order to improve such a problem, there is a method of covering the polycrystalline silicon resistance element with a film having a slow hydrogen diffusion, for example, a SiN film (silicon nitride film). That is, SiO in FIG.₂ In this method, a SiN film is used instead of the film. In this case, even if the Ti / TiON / Ti / Al-Si wiring layer is formed on or near the polycrystalline silicon resistance element, an SiN film having a slow hydrogen diffusion is interposed between the two, so that the barrier metal Hydrogen absorption by Ti is suppressed, and it is possible to suppress an increase in resistance value of the polycrystalline silicon resistance element.
[0016]
However, in this case, since the polycrystalline silicon resistance element and the SiN film are in direct contact with each other, stress is generated in the polycrystalline silicon resistance element by the SiN film, and the resistance value of the polycrystalline silicon resistance element varies. Or the production yield decreases.
Therefore, due to various problems as described above, it has conventionally been difficult to achieve high accuracy of the polycrystalline silicon resistance element stably with a high yield.
[0017]
  Therefore, the present invention has been made in view of the above-described problems, and absorption of hydrogen in polycrystalline silicon by Ti or the like used as a barrier metal for Al-based wiring, and hydrogen absorption from polycrystalline silicon during heat treatment. Semiconductor device having high-precision polycrystalline silicon resistance element in which fluctuation of resistance value of polycrystalline silicon resistance element due to diffusion is suppressedPlaceThe purpose is to provide.
[0018]
[Means for Solving the Problems]
The inventors have formed SiO on the polycrystalline silicon resistance element.₂ In the case where the Ti / TiON / Al-Si wiring layers are formed so as to overlap each other through the film, an experiment was conducted to clarify the relationship between the degree of overlap and the increase or fluctuation of the resistance value of the polycrystalline silicon resistance element.
[0019]
That is, as shown in the plan views of FIGS. 8A and 8B and the sectional view taken along the line BB and the plan views of FIGS. 8C and 8D and the sectional view taken along the line CC, as shown in FIG. On the upper insulating film 30, a polycrystalline silicon resistance region 32 made of a polycrystalline silicon film having a predetermined width L and a predetermined length formed by implantation of predetermined impurity ions is formed. In addition, on the upper part of the polycrystalline silicon resistance region 32, SiO₂ A Ti / TiON / Al—Si wiring layer 36 having a width x is formed so as to overlap with the interlayer film 34 interposed therebetween. Furthermore, SiO 2 is formed at both ends of the polycrystalline silicon resistance region 32.₂ Two electrodes 38a and 38b connected to the interlayer film 34 through contact holes are formed. In this way, an experimental polycrystalline silicon resistance element is manufactured.
[0020]
Then, the resistance value of the polycrystalline silicon resistance region 32 between the two electrodes 38a and 38b was measured while changing the width x of the Ti / TiON / Al-Si wiring layer 36 overlapping the upper portion of the polycrystalline silicon resistance region 32. .
In this case, when the width x of the Ti / TiON / Al-Si wiring layer 36 is smaller than the width L of the polycrystalline silicon resistance region 32 of the polycrystalline silicon resistance element, as shown in FIGS. In addition, the Ti / TiON / Al—Si wiring layer 36 is formed only on the upper surface of the polycrystalline silicon resistance region 32, and the width x of the Ti / TiON / Al—Si wiring layer 36 is polycrystalline of the polycrystalline silicon resistance element. When the width is larger than the width L of the silicon resistance region 32, as shown in FIGS. 8C and 8D, it protrudes from the upper surface of the polycrystalline silicon resistance region 32 and covers a part of the side wall portion. become. However, in any case, the area where the Ti / TiON / Al-Si wiring layer 36 overlaps the polycrystalline silicon resistance region 32 of the polycrystalline silicon resistance element is constant.
[0021]
The result of this experiment is shown in the graph of FIG.
As is apparent from this graph, the width x of the Ti / TiON / Al-Si wiring layer 36 is smaller than the width L of the polycrystalline silicon resistance region 32 of the polycrystalline silicon resistance element, and Ti / TiON / Al is only inside. When the -Si wiring layer 36 overlaps, even if the width x of the Ti / TiON / Al-Si wiring layer 36 changes, the resistance value of the polycrystalline silicon resistance element does not fluctuate significantly.
[0022]
However, the width x of the Ti / TiON / Al—Si wiring layer 36 becomes larger than the width L of the polycrystalline silicon resistance region 32 of the polycrystalline silicon resistance element, and the Ti / TiON / Ti / When the Al-Si wiring layer 36 protrudes, the resistance value of the polycrystalline silicon resistance element rises rapidly and causes a large fluctuation.
[0023]
As a result of this experiment, when the Ti / TiON / Al-Si wiring layer 36 covers the upper surface portion and the side wall portion of the polycrystalline silicon resistance region 32 of the polycrystalline silicon resistance element, the upper surface of the polycrystalline silicon resistance region 32 is covered with Ti. This shows that the degree of absorption of hydrogen from the side wall portion of the polycrystalline silicon resistance region 32 is stronger than the degree of absorption of hydrogen from the portion.
[0024]
This is because when a polycrystalline silicon resistance element is formed, a polycrystalline silicon film deposited on the entire surface of the substrate is etched by RIE (Reactive Ion Eching) or the like to have a width L and a predetermined length. Since the crystalline silicon resistance region 32 is formed, it is considered that the side wall portion is exposed to the rough cut surface of the polycrystalline silicon grains and damaged by RIE.
[0025]
Therefore, in order to prevent the resistance value of the polycrystalline silicon resistance element from greatly fluctuating due to the absorption of hydrogen from the polycrystalline silicon resistance region 32 by Ti, in particular, the side wall portion of the polycrystalline silicon resistance region 32 Thus, it was found necessary to prevent hydrogen absorption.
[0026]
  Therefore, the above-described problem is solved by the following semiconductor device according to the present invention.In placeThis is achieved. That is, the semiconductor device according to claim 1 has a predetermined width and length on the semiconductor substrate.And composed of polycrystalline silicon or amorphous silicon to which impurities are addedResistive element made of conductive filmA multilayer wiring layer formed on a part of the upper surface of the resistance element, an oxide film formed on the upper surface of the resistance element excluding the wiring layer,HaveThe lowermost layer of the wiring layer is a layer formed by a Ti film,Only the side wall of the resistance elementSilicon nitride filmIs covered byRu.
[0027]
  As described above, in the semiconductor device according to the first aspect, only the side wall portion of the resistance element in which the degree of hydrogen absorption is greatestSilicon nitride filmAs a result, a wiring layer that uses a Ti-based barrier metal with an extremely high hydrogen absorption rate is formed so as to overlap the upper surface of the resistance element.PleaseHowever, even if a salicide process using a Ti film having an extremely high hydrogen absorption rate is applied or a heat treatment that causes hydrogen diffusion is applied, hydrogen absorption and diffusion from the resistance element are effectively suppressed. The fluctuation of the resistance value of the resistance element is suppressed.
[0028]
  Also, only the side wall of the resistance elementSilicon nitride filmIt is not necessary to cover the entire surface of the resistance element.Silicon nitride filmIs SiO₂Even if it generates greater stress on the resistance element than the film,Silicon nitride filmSince the generation of stress on the resistance element due to the above is suppressed to a minimum, the resistance value of the resistance element due to the stress generation and the manufacturing yield are prevented from being lowered.
[0029]
  In particular, Conductive filmThePolycrystalline silicon film or amorphous silicon film to which a predetermined impurity is addedBecause it was configured byIt is possible to easily form a resistance element having a desired resistance value by controlling the type and dose of impurities implanted into the polycrystalline silicon film or amorphous silicon film. Since the hydrogen in the amorphous silicon film is absorbed and its resistance value is likely to fluctuate, the effect of the above-described claim 1 is effectively exhibited.
[0030]
  AlsoSince the silicon nitride film covers only the side wall of the resistance element,SiN film is SiO₂Like a film, it can be easily formed in a normal semiconductor process, and does not require any special high technology. Further, when this SiN film is formed directly on a resistive element made of, for example, a polycrystalline silicon film, SiO 2₂Although a larger stress is generated in the resistance element than in the case where the film is formed directly, since this SiN film can be formed only on the side wall portion of the resistance element, as described above, this SiN film The generation of stress on the resistance element due to is suppressed to a minimum.
[0031]
  AlsoAntAnti-elementSince the uppermost layer is a multilayer wiring layer with the bottom layer made of Ti film,As described above, the risk that the resistance value of the resistance element may fluctuate due to the hydrogen being easily sucked out of the resistance element is extremely high.Semiconductor device according to the present inventionThe action of is effectively demonstrated.
[0032]
  According to a second aspect of the present invention, in the semiconductor device according to the first aspect, the wiring layer is a layer in which a Ti film, a TiON film, a Ti film, and an Al-Si film are formed in order from the lowest layer. did.
[0039]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
FIG. 1A is a schematic cross-sectional view showing a semiconductor device having a polycrystalline silicon resistance element according to an embodiment of the present invention, and FIG. 1B is a horizontal cross-sectional view taken along line AA. 2 to 4, FIG. 5A, FIG. 6, and FIG. 7 are process cross-sectional views for explaining the method of manufacturing the semiconductor device shown in FIG. 1, and FIG. It is a top view of (a).
[0040]
As shown in FIG. 1A, for example, a so-called LOCOS-SiO is formed on a P-type silicon substrate 10.₂ A film 12 is formed and this LOCOS-SiO₂ On the film 12, SiO 2₂ A film 14 is formed.
[0041]
This SiO₂ On the membrane 14, BF₂ A polycrystalline silicon resistance region 16a made of a rectangular polycrystalline silicon film having a thickness of about 200 nm, into which ions have been implanted, is formed.
[0042]
In addition, the upper surface of the polycrystalline silicon resistance region 16a is SiO.₂ A film 18 is formed. And these SiO₂ SiN sidewalls 22 made of SiN films are formed on the side walls of the film 18 and the polycrystalline silicon resistance region 16a, and the side walls of the polycrystalline silicon resistance region 16a are completely formed by the SiN side walls 22. The polycrystalline silicon resistance element according to this embodiment is characterized in that it is covered.
[0043]
When the polycrystalline silicon resistance region 16a whose side wall portion is completely covered by the SiN side wall 22 is viewed in plan, the periphery of the polycrystalline silicon resistance region 16a is the side wall portion as shown in FIG. It is surrounded by the SiN sidewall 22 formed along.
[0044]
The side wall that completely covers the side wall portion of the polycrystalline silicon resistance region 16a is not limited to the SiN side wall 22, and may be a side wall made of a material with slow hydrogen diffusion.
[0045]
Further, the entire surface of the semiconductor substrate is made of SiO.₂ An interlayer film 24 is formed. And this SiO₂ Interlayer film 24 and SiO₂ Two Ti / TiON / Ti / Al-Si electrodes 28a and 28b connected to both ends of the polycrystalline silicon resistance region 16a through two contact holes opened in the film 18 are formed.
The lower Ti / TiON / Ti portions of these Ti / TiON / Ti / Al-Si electrodes 28a and 28b mainly function as barrier metal films, and the upper Al-Si portions mainly serve as electrodes and wiring films. It functions.
[0046]
In this way, it is composed of the polycrystalline silicon resistance region 16a whose side wall portion is completely covered by the SiN side wall 22 and the two Ti / TiON / Ti / Al-Si electrodes 28a and 28b connected to both ends thereof. A polycrystalline silicon resistance element is formed.
[0047]
Next, a method for manufacturing the semiconductor device having the polycrystalline silicon resistance element shown in FIG. 1 will be described with reference to FIGS.
First, a so-called LOCOS-SiO is formed on a P-type silicon substrate 10 using a LOCOS method.₂ A film 12 is formed. Furthermore, this LOCOS-SiO₂ On the film 12, a CVD (Chemical Vapor Deposition) method is used to form SiO.₂ A film 14 is formed.
[0048]
Next, this SiO₂ A polycrystalline silicon film 16 having a thickness of about 200 nm is formed on the film 14 by CVD. In the polycrystalline silicon film 16, for example, BF₂ 1 × 10 ions¹³~ 1x10¹⁶cm^-2Ions are implanted at a moderate dose to make it conductive (see FIG. 2).
[0049]
Note that the ion species and the dose amount in the ion implantation at this time are determined as the ion species and the dose amount necessary for obtaining a predetermined resistance value, and the above BF₂ It is not limited to ions or doses. Further, by using a resist pattern as a mask, different ion implantations may be performed partially to form resistance regions having different sheet resistances.
[0050]
Next, the entire surface of the semiconductor substrate is made of SiO by CVD.₂ A film 18 is formed to cover the polycrystalline silicon film 16 (see FIG. 3).
[0051]
Next, a photoresist is applied to the entire surface of the semiconductor substrate, and then patterned into a resistance element shape using a photolithography technique. Then, RIE is performed using the photoresist 20 patterned in this resistance element shape as a mask, and SiO 2₂ The film 18 and the polycrystalline silicon film 16 are selectively removed by etching. Thus, a polycrystalline silicon resistance region 16a composed of the conductive polycrystalline silicon film 16 is formed (see FIG. 4).
[0052]
Next, after removing the photoresist 20, a SiN film is formed on the entire surface of the semiconductor substrate using the CVD method. Subsequently, the entire surface of the SiN film is etched back using the RIE method.₂ Film 14 and SiO₂ The SiN film on the film 18 is completely removed by etching, and the SiN film that completely covers the side wall portion of the polycrystalline silicon resistance region 16a is left to form the SiN sidewall 22 made of this SiN film (FIG. 5 ( a)).
[0053]
Note that the SiN film 22 is formed on the entire surface of the semiconductor substrate so that the SiN sidewall 22 that completely covers the sidewall of the polycrystalline silicon resistance region 16a is formed when the entire surface of the SiN film is etched back. Such a film thickness is determined.
[0054]
Further, instead of this SiN film, another insulating film having a slow hydrogen diffusion may be formed. That is, the side wall that completely covers the side wall portion of the polycrystalline silicon resistance region 16a is not limited to the SiN side wall 22, and may be a side wall made of a material with a slow hydrogen diffusion.
[0055]
Further, when the entire surface of the SiN film is etched back by RIE, the SiO that forms the base of the SiN film is used.₂ The film 18 is also continuously etched, and this etching also causes SiO on the polycrystalline silicon resistance region 16a.₂ Note that the film 18 is not completely removed.
That is, SiO on the polycrystalline silicon resistance region 16a.₂ Conditions for the entire etch back of the SiN film by RIE are set so that the film 18 remains, or the SiN film and SiO in this RIE are set.₂ Considering the etching selectivity with the film, SiO₂ The film thickness of the film 18 is determined.
[0056]
Thus, when the entire surface of the SiN film is etched back by RIE, the SiO2 on the polycrystalline silicon resistance region 16a is reduced.₂ Since the film 18 remains, the polycrystalline silicon resistance region 16a is directly damaged by the RIE etching back and the upper surface thereof is not roughened. An increase in hydrogen absorption is prevented.
[0057]
When the semiconductor substrate at this time is viewed from above, as shown in FIG. 5B, the periphery of the polycrystalline silicon resistance region 16a is surrounded by the SiN sidewall 22 formed along the sidewall. It will be.
[0058]
Next, the entire surface of the semiconductor substrate is made of SiO by CVD.₂ After the interlayer film 24 is formed, SiO 2 is used by photolithography and RIE.₂ Interlayer film 24 and SiO₂ The film 18 is selectively etched away. Thus, two contact holes 26 are formed at both ends of the polycrystalline silicon resistance region 16a (see FIG. 6).
[0059]
Subsequently, after a Ti film, a TiON film, a Ti film, and an Al—Si film are sequentially formed on the entire surface of the semiconductor substrate by sputtering, these Al—Si films are formed by using a photolithography technique and an RIE method. The laminated film composed of the Ti film, TiON film, and Ti film is selectively removed by etching and patterned into an electrode shape.
In this way, two Ti / TiON / Ti / Al-Si electrodes 28a and 28b connected to the both ends of the polycrystalline silicon resistance region 16a through the two contact holes 26 are formed (see FIG. 7).
[0060]
As described above, according to the present embodiment, in the polycrystalline silicon resistance element 16a composed of the polycrystalline silicon resistance region 16a and the two Ti / TiON / Ti / Al-Si electrodes 28a and 28b respectively connected to both ends thereof. Although the resistance value is likely to vary due to absorption or diffusion of hydrogen from the polycrystalline silicon resistance region 16a, the side wall portion of the polycrystalline silicon resistance region 16a having the greatest degree of hydrogen absorption. Is completely covered by the SiN sidewall 22 having a slow thermal diffusion of hydrogen, so that a wiring layer using a Ti-based barrier metal having an extremely high hydrogen absorption rate is formed on the upper surface portion of the polycrystalline silicon resistance region 16a. Even if they are formed to overlap each other or close to the side surface, a sub-layer using a Ti film with extremely high hydrogen absorption rate is used. Even if a side process is applied or a heat treatment that causes hydrogen diffusion is performed, absorption and diffusion of hydrogen from the polycrystalline silicon resistance region 16a can be effectively suppressed. Variations in the resistance value of the element can be suppressed.
[0061]
Therefore, it is possible to design and manufacture a semiconductor semiconductor integrated circuit having a polycrystalline silicon resistance element having a highly accurate and stable resistance value. In addition, as a result, in a circuit that requires high accuracy in the resistance ratio of a plurality of polycrystalline silicon resistance elements, a material having a high hydrogen absorption rate, such as Ti or Ti alloy, is formed on or near the polycrystalline silicon resistance elements. Since it is less necessary to make the layout including the used wirings the same and restrictions on the layout are eased, the area of the semiconductor integrated circuit can be reduced.
[0062]
Further, only the side wall portion of the polycrystalline silicon resistance region 16a of the polycrystalline silicon resistance element is SiO.₂ The SiN film is only required to be covered with the SiN sidewall 22 in which the thermal diffusion of hydrogen is slower than that of the film, and the entire surface of the polycrystalline silicon resistance region 16a need not be covered with the SiN film.₂ Although a larger stress is generated in the polycrystalline silicon resistance region 16a than in the film, it is possible to minimize the generation of stress in the polycrystalline silicon resistance region 16a by the SiN sidewall 22 made of this SiN film. Therefore, it is possible to prevent a variation in resistance value of the polycrystalline silicon resistance element and a decrease in manufacturing yield due to the generation of stress.
[0063]
In the above embodiment, polycrystalline silicon is used as the material of the resistance region of the polycrystalline silicon resistance element. However, amorphous silicon is used instead of polycrystalline silicon, and the amorphous silicon resistance region is provided. A resistive element may be used. Even in this case, it is possible to achieve the same effect as that of the above embodiment.
[0064]
【The invention's effect】
  As described above in detail, the semiconductor device according to the present invention.In placeAccording to this, the following effects can be achieved. In other words, according to the semiconductor device of the first aspect, for example, a resistance element made of a polycrystalline silicon film or an amorphous silicon film having a characteristic that the resistance value of the film is easily absorbed by absorbing hydrogen in the film In the side wall portion where hydrogen is sucked out mostIs SBy being covered with the iN film, a wiring layer using a Ti-based barrier metal having an extremely high hydrogen absorption rate is formed so as to overlap the upper surface portion of the resistance element.PleaseEven if a salicide process using a Ti film having an extremely high hydrogen absorption rate is applied or a heat treatment that causes hydrogen diffusion is applied, the absorption and diffusion of hydrogen from the resistance element can be effectively suppressed. Since it becomes possible, the fluctuation | variation of the resistance value of a resistive element can be suppressed.
[0065]
  Therefore, it has a resistance element having a highly accurate and stable resistance value.HalfA conductor integrated circuit can be designed and manufactured. In addition, as a result, in a circuit that requires high accuracy in the resistance ratio of a plurality of resistance elements,PartThis reduces the need for the same layout, including wiring that uses materials with a high hydrogen absorption rate, and eases layout restrictions, so the area of the semiconductor integrated circuit can be reduced. it can.
[0066]
  Also, only the side wall of the resistance elementSilicon nitride filmSince it is not necessary to cover the entire surface of the resistance element.Silicon nitride filmIs SiO₂Even if it generates greater stress on the resistance element than the film,Silicon nitride filmAs a result, it is possible to suppress the generation of stress to the resistance element to the minimum, so that it is possible to prevent the resistance value of the resistance element from fluctuating and the manufacturing yield from being reduced due to this stress generation.
[Brief description of the drawings]
FIG. 1A is a schematic cross-sectional view showing a semiconductor device having a polycrystalline silicon resistance element according to an embodiment of the present invention, and FIG.
FIG. 2 is a process cross-sectional view (No. 1) for explaining the method of manufacturing the semiconductor device shown in FIG. 1;
3 is a process cross-sectional view (No. 2) for describing the method of manufacturing the semiconductor device shown in FIG. 1; FIG.
4 is a process cross-sectional view (part 3) for explaining the method of manufacturing the semiconductor device shown in FIG. 1; FIG.
5A is a process cross-sectional view (part 4) for explaining the method of manufacturing the semiconductor device shown in FIG. 1, and FIG. 5B is a plan view of FIG. 5A;
6 is a process cross-sectional view (No. 5) for explaining the method of manufacturing the semiconductor device shown in FIG. 1; FIG.
7 is a process cross-sectional view (No. 6) for explaining the method of manufacturing the semiconductor device shown in FIG. 1; FIG.
FIGS. 8A and 8C are graphs used in experiments for clarifying the relationship between the overlapping state of the Ti / TiON / Al—Si wiring layer with respect to the polycrystalline silicon resistance region and the increase or variation in resistance value, respectively. The top view which shows a crystalline silicon resistance element, (b), (d) is the BB sectional view taken on the line (a), and CC sectional view taken on the line (c), respectively.
FIG. 9 is a graph showing the relationship between the degree of overlap of Ti / TiON / Al—Si wiring layers and the rate of change in resistance value with respect to the polycrystalline silicon resistance region.
FIG. 10 is a schematic cross-sectional view showing a conventional semiconductor device having a general polycrystalline silicon resistance element.
[Explanation of symbols]
10 ... P-type silicon substrate, 12 ... LOCOS-SiO₂ Film, 14 ... SiO₂ Film, 16... Polycrystalline silicon film, 16 a... Polycrystalline silicon resistance region, 18.₂ Film: 20 ... Photoresist, 22 ... SiN sidewall, 24 ... SiO₂ Interlayer film, 26 ... contact hole, 28a, 28b ... Ti / TiON / Ti / Al-Si electrode, 30 ... insulating film, 32 ... polycrystalline silicon resistance region, 34 ... SiO₂ Interlayer film, 36 ... Ti / TiON / Al-Si wiring layer, 38a, 38b ... electrode, 40 ... P-type silicon substrate, 42 ... LOCOS-SiO₂ Membrane, 44 ... SiO₂ Film 46... Polycrystalline silicon resistance region 48... SiO₂ Interlayer film, 50a, 50b ... Ti / TiON / Ti / Al-Si electrode

Claims

A resistance element comprising a conductive film made of polycrystalline silicon or amorphous silicon having a predetermined width and length on a semiconductor substrate and doped with impurities ;
A multilayer wiring layer formed on a part of the upper surface of the resistance element;
An oxide film formed on the upper surface of the resistance element excluding the wiring layer;
I have a,
The lowermost layer of the wiring layer is a layer formed by a Ti film,
Only the side wall portion of the resistive element, semi-conductor devices that have been covered by a silicon nitride film.

The semiconductor device according to claim 1, wherein the wiring layer is a layer in which a Ti film, a TiON film, a Ti film, and an Al—Si film are sequentially formed from the bottom layer.