JP4407980B2

JP4407980B2 - Plasma display driving circuit and plasma display device

Info

Publication number: JP4407980B2
Application number: JP03004999A
Authority: JP
Inventors: 一喜渡部
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-02-08
Filing date: 1999-02-08
Publication date: 2010-02-03
Anticipated expiration: 2019-02-08
Also published as: JP2000227779A

Description

【０００１】
【発明の属する技術分野】
この発明はプラズマディスプレイを駆動するプラズマディスプレイ駆動回路およびプラズマディスプレイ装置に関し、特に階調表示機能を有するプラズマディスプレイ駆動回路およびプラズマディスプレイ装置に関するものである。
【０００２】
【従来の技術】
図１６は、例えば特開平１０−１６３７５５号公報の図１と図２に開示されている、従来のプラズマディスプレイ装置の全体構成の一例を示すブロック図である。まず、図１６を用いてプラズマディスプレイ装置の全体構成について説明する。プラズマディスプレイ装置は、マトリクス状に配置された多数のセルを個々独立に放電発光させることで画像を表示するパネル１と、パネル１上に配列された複数の電極Ａｊ（ｊ＝０．１．２．３．・・，ｍ−１），Ｘｃ，Ｙｉ（ｉ＝０，１，２，３，・・，ｎ−１）を通してパネル１の各セルに放電およびその準備のための電気エネルギーを供給するアドレスドライバ２、Ｘドライバ３並びに走査ドライバ４およびＹドライバ５と、各ドライバ２〜５を制御するための制御回路６と、例えば１００Ｖの商用電源（図示せず）に接続され、制御回路６の制御の下でアドレスドライバ２、Ｘドライバ３およびＹドライバ５に高圧駆動電力HDPを供給するとともに制御回路６に低圧電力LPを供給する電源回路７とを備えて構成される。制御回路６から各ドライバ２〜５に対して駆動制御信号DCSが出力され、さらに制御回路６からアドレスドライバ２に対しては表示データDDATAが出力される。
【０００３】
パネル１が有するｎ本の走査電極Ｙｉは、互いに平行に配置されている。また、共通電極Ｘｃは、パネル１の内部で走査電極Ｙｉのそれぞれと対を成して互いに平行にｎ本配置されるとともにパネル１の外部で１本に纏められる。走査電極Ｙｉおよび共通電極Ｘｃと所定の間隔を保って立体交差するｍ本のアドレス電極Ａｊは、走査電極Ｙｉおよび共通電極Ｘｃに対して垂直な方向に延びる。１つの発光セルは、これら走査電極Ｙｉとアドレス電極Ａｊとが立体交差する１つの点に形成される。
【０００４】
アドレスドライバ２は、ｍ本のアドレス電極Ａｊそれぞれに制御回路６からの表示データDDATAに対応して制御回路６からの駆動制御信号DCSが規定するタイミングで所定の電圧を供給する。Ｘドライバ３は、１本に纏められた共通電極Ｘｃに制御回路６からの駆動制御信号DCSに応じて所定の電圧を供給する。走査ドライバ４は、アドレス期間において、書込処理対象のセルをアドレス電極Ａｊと共に制御回路６からの駆動制御信号DCSによって順次選択される走査電極Ｙｉによって順次決定する一方、放電維持期間においては、制御回路６からの駆動制御信号DCSが規定するタイミングでＹドライバ５で生成される所定の電圧を走査電極Ｙｉ全てに供給することにより共通電極Ｘｃとの間での放電発光を実現する。
【０００５】
制御回路６は、水晶発振子の出力や水晶発振子の出力を分周した信号などから、制御回路６を動作させるシステムクロックSCLKを発生させるクロック生成系回路８と、垂直同期信号Vsyncを基準にして生成した信号処理系制御信号SPCSおよび駆動制御信号DCSをシステムクロックSCLKに同期して出力する制御波形生成系回路１０と、垂直同期信号Vsyncや映像データVDATAやドットクロックDCLKや水平同期信号Hsyncから表示データDDATAおよび駆動制御信号DCSを生成してシステムクロックSCLKに同期させつつ信号処理系制御信号SPCSが示すタイミングで生成した信号を出力する信号処理系回路９とを有する。なお、垂直同期信号Vsyncは映像の１フィールドの開始基準を示す信号であり、水平同期信号Hsyncは映像の横方向の基準を示す信号である。また、制御波形生成系回路１０は、電源回路７に対して電源制御信号PCSを出力する。
【０００６】
次に、図１７を用いてプラズマディスプレイの駆動方法について説明する。ここで説明する駆動方法は、例えば特開平１０−１６３７７５号公報において、その公報に記載されている図３を用いて説明されている駆動方法に相当するものである。プラズマディスプレイは、例えば１秒間に６０枚の画像を表示することによって動画を表現する。１枚の画像表示期間、すなわち１フィールドは、図１７（ａ）に示すように、Ｗ個のサブフィールド（以下ＳＦと記す場合もある）と１個の休止期間で構成されている。第１サブフィールドから第Ｗサブフィールドの各サブフィールドは、図１７（ｂ）に示すように、アドレス電極Ａｊと走査電極Ｙｉとを用いて書き込み処理を実行するアドレス期間と、アドレス期間の前に在って書き込み処理を正確に実行するための準備を行う前処理期間と、書き込み処理によって放電することが決定づけられたセルを走査電極Ｙｉと共通電極Ｘｃとの間で起こす放電によって発光させる放電維持期間と、アドレス期間と放電維持期間との間に存在して放電を維持させるための準備を行う前処理期間と、放電維持期間後に存在して放電を終了させる後処理期間から構成される。
【０００７】
図１７（ｃ）は、アドレスドライバ２からアドレス電極Ａｊに印加される電圧波形を示している。図１７（ｃ）において、前処理期間に印加されているパルスは、パネル１の状態を設定するためのプライミングパルスまたは消去パルスであり、放電維持期間および後処理期間には、一定の電圧が印加されることが示されている。図中のアドレス期間に記されている複数の矩形は走査電極Ｙｉ毎の書込処理の繰返しを表わしている。図１７（ｄ）は、Ｘドライバ３から共通電極Ｘｃに印加される電圧波形を示している。共通電極Ｘｃに対して前処理期間に印加されるパルスは、プライミングパルスまたは消去パルスである。アドレス期間には、共通電極Ｘｃに一定の電圧が印加され、放電維持期間には、放電維持パルスが複数回印加される。図１７（ｅ）は、Ｙドライバ５から走査電極Ｙｉに印加される電圧波形を示している。図中のアドレス期間に記されている複数の矩形は走査電極Ｙｉ毎の書込処理の繰返しを表わしており、書込処理で選択される走査電極の箇所のみ最も低い電位となることを表わしている。また、放電維持期間には走査電極Ｙｉに対して放電維持パルスが複数回印加されるが、共通電極Ｘｃに印加される放電維持パルスとはタイミングをずらして交互に印加される。
【０００８】
以上のように、同一サブフィールド内でも、前処理期間、アドレス期間、中処理期間、放電維持期間および後処理期間において、種々のタイミングでパルスが印加され、特にアドレス期間および放電維持期間ではそれぞれに定められた所定の周期でパルスを発生させるために同じような制御シーケンスの繰り返しがあるのに対し、前処理期間、中処理期間および後処理期間では、そのような周期的に類似の制御シーケンスの繰り返しがない点が異なる。そのために、制御回路６が行うドライバ２〜５の制御が複雑になっている。さらに、階調表示を行うために放電維持期間で印加されるパルス数がサブフィールド毎に異なることによって、制御回路６の制御が一層複雑なものとなっている。なお、このようなパルスの繰り返しのない期間（前処理期間、中処理期間、後処理期間）を移行期間と呼び、パルスの繰り返しのある期間（アドレス期間、放電維持期間）を繰返し期間と呼ぶ。例えば、あるサブフィールドの長さが１７００μsec.のとき、前処理期間は３００μsec.、中処理期間は８０μsec.、後処理期間は１００μsec.程度に設定される。
【０００９】
図１８は、従来のプラズマディスプレイ駆動回路の制御波形生成系回路１０の一構成例を示すブロック図である。かかる制御波形生成系回路１０は例えば特開平１０−１６３７５５号公報の図４に開示されている。図１８の駆動波形／制御信号ＲＯＭ８２には、サブフィールド一つ分の駆動波形および駆動波形発生制御手段８４に対して出力される制御信号が記憶されている。垂直同期信号Vsyncによって、駆動波形発生制御手段８４は、ＲＯＭアドレスカウンタ８１にシステムクロックSCLKのカウントを開始させる。ＲＯＭアドレスカウンタ８１がシステムクロックSCLKによりその計数値を上昇させるのに伴なって、駆動波形／制御信号ＲＯＭ８２はＲＯＭデータをＲＯＭデータ変換手段８３に出力する。つまり、ＲＯＭアドレスカウンタ８１が出力するＲＯＭデータは、計数値の上昇に伴って、前処理期間、アドレス期間、中処理期間、放電維持期間および後処理期間の各期間のデータへと順次変わっていく。
ただし、アドレス期間と放電維持期間に関して駆動波形／制御信号ＲＯＭ８２は、繰返しサイクルの最小単位のみ記憶している。アドレス記憶手段８０は、このアドレス期間と放電維持期間について、ＲＯＭアドレスカウンタ８１の繰返しサイクルの最小単位に応じた先頭アドレスを保持するように、駆動波形発生制御手段８４により制御される。ＲＯＭアドレスカウンタ８１が先頭アドレスから繰返しサイクルの最小単位分の計数上昇を所定の回数だけ繰返した後、ＲＯＭアドレスカウンタ８１の計数値は、駆動波形／制御信号ＲＯＭ８２の繰返しサイクルの最小単位の次のデータが格納されているアドレスへと駆動波形発生制御手段８４により変更される。一方、ＲＯＭデータ変換手段８３は、駆動波形発生制御手段８４を制御する信号と図１６に示すアドレスドライバ２やＸドライバ３や走査ドライバ４やＹドライバ５への駆動制御信号DCSとの合計が駆動波形／制御信号ＲＯＭ８２の出力であるＲＯＭデータの数より多いため、ＲＯＭデータを複数まとめて同期をとって出力する機能を有している。
【００１０】
【発明が解決しようとする課題】
従来のプラズマディスプレイ駆動回路は以上のように構成されているので、サブフィールド毎に異なる制御信号を発生させなければならず、回路構成が複雑になるという問題がある。
【００１１】
また、例えば１つの記憶回路（ＲＯＭ等）にサブフィールド一つ分の波形情報が、前処理期間、アドレス期間、中処理期間、放電維持期間および後処理期間の順序に従って記憶されており、そのためサブフィールド内のある一部分の波形を変更する場合に変更箇所以降全ての期間の波形情報を変更する必要が生じるという問題がある。
【００１２】
また、プラズマディスプレイ駆動回路をプラズマディスプレイの中に組み込んだ後で、サブフィールド単位やフィールド単位あるいはプラズマディスプレイの表示率や発光時間経過に対応して駆動制御波形を変更しようとしても、それができなかったり、たとえできるとしても膨大な情報を予め記憶回路（ＲＯＭ等）に格納しておく必要が生じたりするという問題がある。加えて、従来の制御波形生成系回路では、時間単位に駆動制御信号や信号処理系制御信号を全て一緒に記憶回路（ＲＯＭ等）に格納しているため、複数の駆動制御信号の中の１つの駆動制御信号あるいは複数の信号処理系制御信号の中の１つの信号処理系制御信号を変更する場合に、他の駆動制御信号と信号処理系制御信号全てを同時に変更する必要が生じるという問題もある。
【００１３】
この発明は上記の問題点に鑑みてなされたものであり、プラズマディスプレイ駆動回路の回路構成を簡素化して安価に提供することを目的とする。また、複数の駆動制御信号の波形や信号系制御信号波形を変更可能に構成することによりプラズマディスプレイの機能の向上や寿命の延長を目的としている。さらに、駆動制御信号の波形や信号系制御信号波形を容易に短時間で変更することを目的としている。
【００１８】
【課題を解決するための手段】
本発明の主題に係るプラズマディスプレイ駆動回路は、プラズマディスプレイパネル内に在る複数のセルの中から放電を生じさせるセルと放電を生じさせないセルとを選択的に決定づけるアドレス期間、当該アドレス期間に放電を生じさせることが決定づけられたセルのみを放電させる放電維持期間並びに、前記アドレス期間の前または前記アドレス期間と前記放電維持期間との間または前記放電維持期間の後のうちのいずれか２箇所に別々に配置される第１および第２の移行期間の少なくとも４つの期間を含む複数のサブフィールドを１フィールドに設けて前記プラズマディスプレイパネルを階調表示可能に駆動するプラズマディスプレイ駆動回路であって、前記複数のサブフィールドが切り替わるタイミングである境界タイミング並びに前記アドレス期間および前記放電維持期間の終了タイミングを出力するサブフィールド内タイミング生成部と、前記境界タイミングと前記アドレス期間および前記放電維持期間の終了タイミングを用いて前記アドレス期間および前記放電維持期間には動作させないようにするが前記第１および第２の移行期間には動作させるようにすることによって、前記第１および第２の移行期間に出力すべき第１の信号を生成する移行期間波形生成部とを備え、前記移行期間波形生成部は、前記第１の移行期間の次に第２の移行期間が続いていると仮定して前記第１の移行期間の開始点を基準として前記第１の信号を連続的に発生させる場合のタイミングを示す通期変化点情報を記憶する通期変化点情報記憶手段と、前記通期変化点情報に応じて前記第１の信号を生成する第１の制御信号生成手段とを含むことを特徴とする。
【００２５】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１によるプラズマディスプレイ駆動回路について説明する。図１は、実施の形態１によるプラズマディスプレイ駆動回路における制御波形生成系回路の一構成例を示すブロック図である。図１の制御波形生成系回路１０Ａは、サブフィールド管理部１１、回数管理部１２、移行期間波形生成部１３、繰返し期間波形生成部１４および両期間波形生成部１５の５つの機能ブロックを含んで構成されている。図２は、図１の制御波形生成系回路１０Ａの動作を説明するための波形図である。各サブフィールド内は、図２（ａ）に示すように、従来と同様、前処理期間、アドレス期間、中処理期間、放電維持期間および後処理期間から構成され、放電維持期間の長さはサブフィールド毎に異なる。
【００２６】
移行期間波形生成部１３は、移行期間のみに関わる移行期間変化制御信号TPVCSを、移行期間復帰情報TPRIによって与えられる移行期間の開始点を基準として、記憶している変化点情報から生成する。繰返し期間波形生成部１４は、サブフィールド内のアドレス期間および放電維持期間のみに関わる繰返し期間変化制御信号RPVCSを、切換信号CHSによって与えられるアドレス期間および放電維持期間の開始点を基準として、記憶している変化点情報から生成する。両期間波形生成部１５は、繰返し期間変化制御信号RPVCSと移行期間変化制御信号TPVCSとから、繰返し期間と移行期間とにわたる駆動制御信号DCSを生成する。このような構成をとることによって、移行期間波形生成部１３と繰返し期間波形生成部１４とが変化点の基準を独立に有する。つまり、従来のように、例えば図１８のＲＯＭアドレスカウンタ８１が移行期間および繰返し期間の両方のアドレスをフィールドの開始点を基準に発生するのとは異なり、移行期間波形生成部１３は同期・サブフィールド情報SSI（図２（ｂ）参照）によって前処理期間の開始点が与えられ、移行期間復帰情報TPRI（図２（ｊ）参照）によって中処理期間と後処理期間の開始点が与えられ、一方繰返し期間波形生成部１４は切換信号CHS（図２（ｋ）参照）によってアドレス期間の開始点と後処理期間の開始点とが各々与えられる。従って、繰返し期間波形生成部１４では、繰返し期間（アドレス期間および放電維持期間）の開始点以降を書き換えることで、移行期間（前処理期間、中処理期間および後処理期間）とは無関係に独立して生成波形を設定できる。同様に、移行期間波形生成部１３では、移行期間の開始点以降を書き換えることで、繰返し期間とは無関係に独立して生成波形を設定できる。このように個々独立に生成波形の設定を行うことができ、波形設計を繰返し期間と移行期間とで独立に行うことができるので、波形設計を容易にかつ短時間で行うことができる。
【００２７】
次に、図１に示す５つの機能ブロックについてさらに説明する。サブフィールド管理部１１は、１フィールドの開始および１フィールド内のサブフィールドの順序を制御する。このサブフィールド管理部１１が、映像信号の１フィールドの開始点を示す垂直同期信号Vsyncを基準に同期・サブフィールド情報SSIを回数管理部１２や移行期間波形生成部１３、繰返し期間波形生成部１４に出力すると共に、電源投入時や映像信号不良時に図１６の電源回路７を制御する電源制御信号PCSを出力する。同期・サブフィールド情報SSIは、図２（ｂ）に示すように、実行すべきサブフィールドが第何番目のサブフィールドであるかという情報が１サブフィールドの間ずっと出力されており、この情報が変化するタイミングでサブフィールド間の境界が現れる境界タイミングが得られる。
【００２８】
回数管理部１２は、サブフィールド管理部１１からの同期・サブフィールド情報SSIと移行期間波形生成部１３からの移行期間終了情報TPFIに応じて繰返し期間波形生成部１４を起動させる。この移行期間終了情報TPFIは、図２（ｄ）に示すように、前処理期間、中処理期間および後処理期間がそれぞれ終了するタイミングを表わす。回数管理部１２は、同期・サブフィールド情報SSIと移行期間終了情報TPFIに加えて繰返し期間波形生成部１４からの繰返し単位終了情報RUFIを得て繰返し回数情報RTIを繰返し期間波形生成部１４に出力する。図２（ｉ）に示す繰返し回数情報RTIは、繰返し期間波形生成部１４の出力波形の繰返し回数を管理するための情報である。繰返し単位終了情報RUFIは、図２（ｇ）に示すように、繰返し波形の繰返し１回分の終了、つまり繰返し周期の１周期分の終了を表わす。また、回数管理部１２は、回数管理部１２の内部で生成される繰返し回数情報RTIと繰返し期間波形生成部１４の繰返し単位終了情報RUFIからアドレス期間や放電維持期間の終了を認識し、移行期間生成部１３に対して図２（ｊ）に示す移行期間復帰情報TPRIを出力する。
【００２９】
移行期間波形生成部１３は、移行期間における駆動制御信号DCSの変化点を示す変化点情報を格納している。移行期間波形生成部１３が記憶している変化点情報は、アドレス期間と放電維持期間を挟んで飛び飛びに配置されている前処理期間と中処理期間と後処理期間が続いていると仮定して、前処理期間の開始点を基準として前処理期間と中処理期間と後処理期間の制御信号を連続的に発生させる場合のタイミングを示す通期変化点情報である。前述のように定義すると、前処理期間と中処理期間と後処理期間のうちの２つが第１または第２の移行期間に相当する。移行期間波形生成部１３は、サブフィールド管理部１１からの同期・サブフィールド情報SSIと回数管理部１２からの移行期間復帰情報TPRIを基に、記憶している変化点情報に従い、各サブフィールドの前処理期間、中処理期間および後処理期間で変化する移行期間変化制御信号TPVCSや図１６に示した信号処理系回路９を駆動する信号処理系制御信号SPCSを生成する。また、移行期間波形生成部１３は、繰返し期間波形生成部１４と切換え出力部１５に対し、移行期間とそれ以外の期間とを識別する切換信号CHS（図２（ｋ）参照）を出力する。
【００３０】
繰返し期間波形生成部１４は、繰返し期間の駆動制御信号DCSの変化点を示す変化点情報を格納している。繰返し期間波形生成部１４が記憶している変化点情報は、アドレス期間の駆動制御信号DCSを得るためにアドレス期間において繰り返される第１の同一動作が現れる第１の周期内でのタイミングを示す第１周期内変化点情報および、放電維持期間の駆動制御信号を得るために放電維持期間において繰り返される第２の同一動作が現れる第２の周期内でのタイミングを示す第２周期内変化点情報を含んでいる。繰返し期間波形生成部１４は、回数管理部１２からの繰返し回数情報RTIと移行期間波形生成部１３からの切換信号CHSによってアドレス期間と放電維持期間とを識別し、サブフィールド管理部１１からの同期・サブフィールド情報SSIを基に、記憶している変化点情報に従い、アドレス期間あるいは放電維持期間に変化する繰返し期間変化制御信号RPVCSを生成すると共に、この繰返し期間変化制御信号RPVCSの繰返し単位が終了する度に繰返し単位終了情報RUFIを回数管理部１２に対して出力する。
【００３１】
両期間波形生成部１５は、アドレス期間と移行期間あるいは放電維持期間と移行期間あるいはアドレス期間と放電維持期間と移行期間で変化する制御信号を得るために、移行期間波形生成部１３の出力である移行期間変化制御信号TPVCSの一部と繰返し期間波形生成部１４の出力である繰返し期間変化制御信号RPVCSの一部とを移行期間波形生成部１３の出力である切換信号CHSにより選択することによって移行期間と繰返し期間とにまたがる駆動制御信号DCS（第３の信号）を出力する。
【００３２】
上述のように、サブフィールド管理部１１を設けることによりサブフィールド単位で駆動制御信号DCSの波形を変化させることができるので、例えば移行期間における疑似放電回数を１フィールド内で最小にしてコントラストを向上させたり、プラズマディスプレイの表示率や発光時間の経過に対応して繰返し周期や波形を変化させることによりプラズマディスプレイの寿命を延ばすことができる。また、回数管理部１２を繰返し回数情報として２のべき乗以外の値を出力可能に構成すると、回数管理部１２によってサブフィールド内の放電維持パルス数を２のべき乗ではなく、さらに詳細に管理することができ、階調の線形性を向上させることができる。また、回数管理部１２によって、フィールド単位で放電維持パルス数を環境条件に応じて変化させることができ、階調再現性を向上させることができる。なお、サブフィールド管理部１１と回数管理部１２は、複数のサブフィールドの境界が現れる境界タイミングを含む同期・サブフィールド情報SSI並びにアドレス期間および放電維持期間の終了タイミングを示す移行期間復帰情報TPRIを移行期間波形生成部１３に対して出力しており、これら２つの機能ブロックをあわせてサブフィールド内タイミング生成部とみなすことができる。
【００３３】
図１６のアドレスドライバ２やＸドライバ３、走査ドライバ４、Ｙドライバ５への駆動制御信号DCSは、移行期間波形生成部１３の一部の出力（第１の信号）や繰返し期間波形生成部１４の一部の出力（第２の信号）や両期間波形生成部１５の出力（第３の信号）からなる。つまり、駆動制御信号DCSのうち、移行期間でのみ変化する駆動制御信号DCSには、移行期間波形生成部１３から出力される繰返し期間変化制御信号RPVCSがそのまま用いられ、繰返し期間でのみ変化する駆動制御信号DCSには、移行期間波形生成部１３から出力される移行期間変化制御信号TPVCSがそのまま用いられる。移行期間と繰返し期間との両方で変化する駆動制御信号DCSは、移行期間波形生成部１３の出力と繰返し期間波形生成部１４の出力の両方の出力を用いて両期間波形生成部１５で生成されて出力される。なお、図１６に示すクロック生成系回路８の出力であるシステムクロックSCLKは、図１のサブフィールド管理部１１、回数管理部１２、移行期間波形生成部１３、繰返し期間波形生成部１４および両期間波形生成部１５の必要な部分に供給されるが、図１では詳細を省略する。
【００３４】
次に、制御波形生成系回路１０Ａを構成する移行期間波形生成部１３、繰返し期間波形生成部１４、両期間波形生成部１５および回数管理部１２の構成についてさらに詳しく説明する。図３は移行期間波形生成部１３の一構成例を示すブロック図である。図３に示す移行期間波形生成部１３は、移行期間復帰情報TPRIと同期・サブフィールド情報SSIとの論理和を出力する論理回路２０と、論理回路２０の出力でセットされるＲＳフリップフロップ回路２１と、ＲＳフリップフロップ回路２１の出力Ｑでイネーブル／ディスイネーブルが切り替わってイネーブル状態でシステムクロックSCLKを例えば１００ｎsec.単位で計数する主計数器２２と、主計数器２２の計数値に応じて移行期間終了情報TPFIを出力する移行期間終了情報生成部２４と、移行期間終了情報生成部２４の動作状態に応じてセットされる一方、移行期間復帰情報TPRIでリセットされるＲＳフリップフロップ回路２３と、主計数器２２の計数値に応じてサブフィールド終了情報SFIを出力するサブフィールド終了情報生成部２５と、主計数器２２の計数値に応じて移行期間変化制御信号TPVCSを出力する移行期間変化制御信号生成部２６と、主計数器２２の計数値に応じて信号処理系制御信号SPCSを出力する信号処理系制御信号生成部２７とを備えている。
【００３５】
そして、ＲＳフリップフロップ回路２１は、移行期間終了情報TPFIでリセットされる。また、主計数器２２は、サブフィールド終了情報SFIでリセットされる。さらに、移行期間終了情報生成部２４、サブフィールド終了情報生成部２５、移行期間変化制御信号生成部２６および信号処理系制御信号生成部２７は、変化点情報記憶回路２４ｘ〜２７ｘに変化点情報をそれぞれ記憶しており、同期・サブフィールド情報SSIに応じて対応サブフィールドにあわせて複数の変化点情報が選択され、さらに、選択されたその複数の変化点情報を記憶してその中から、出力する変化点情報を順次選択可能に構成されている。これら変化点情報記憶回路２４ｘ〜２７ｘは、通期変化点情報記憶手段１００を構成する。なお、移行期間終了情報生成部２４、サブフィールド終了情報生成部２５、移行期間変化制御信号生成部２６および信号処理系制御信号生成部２７は、変化点情報記憶回路２４ｘ〜２７ｘの変化点情報に従って、移行期間終了情報TPFI、サブフィールド終了情報SFI、移行期間変化制御信号TPVCSおよび信号処理系制御信号SPCSを生成する制御信号生成回路２４ｙ〜２７ｙを備えており、図３の移行期間波形生成部１３の構成のうちで通期変化点情報記憶手段１００以外の構成が第１の制御信号生成手段１１０となる。
【００３６】
上記のように構成されているので、ＲＳフリップフロップ回路２１は移行期間終了情報TPFIによって移行期間終了毎にリセットされ、論理回路２０の出力によって移行期間開始毎にセットされる。そのため、主計数器２２は、図２（ｃ）に示すようにサブフィールド内の移行期間を、あるいは１フィールド内のアドレス期間と放電維持期間とを除いた期間をシステムクロックSCLKで計数する。このような計数の仕方によって、移行期間終了情報生成部２４、サブフィールド終了情報生成部２５、移行期間変化制御信号生成部２６および信号処理系制御信号生成部２７は、アドレス期間と放電維持期間における駆動制御信号DCSの生成を停止することができ、各サブフィールドで共通する３つの移行期間の駆動制御信号DCSを同一回路で生成するので、構成を簡単化することができる。なお、切換信号CHSは、リセット優先のＲＳフリップフロップ回路２３に対して、図２（ｊ）に示す移行期間復帰情報TPRIでセット状態にし、移行期間変化制御信号生成部２６の内部信号の出力パルスでリセット状態にするので、図２（ｋ）に示す波形になる。
【００３７】
次に、図４および図５を用いて、移行期間終了情報生成部２４、サブフィールド終了情報生成部２５、移行期間変化制御信号生成部２６および信号処理系制御信号生成部２７の構成について詳しく説明する。図４は、移行期間終了情報生成部２４とサブフィールド終了情報生成部２５の一構成例を示す回路図である。移行期間の終了タイミングを示す変化点情報を記憶する小容量のＲＡＭ３０は、通期変化点情報記憶手段の構成要素である。このＲＡＭ３０が出力する変化点情報は、順次選択可能に構成されているが、この変化点情報はラッチ３１に一時的に記憶される。また、ＲＡＭ３０の変化点情報は、同期・サブフィールド情報SSIによって切り替えられる。そのため、ラッチ３１が順次記憶する変化点情報は、サブフィールド毎に異ならせることができる。このラッチ３１に記憶された変化点情報と主計数器２２の計数値が比較器３２で比較される。比較器３２において２入力の値が一致した場合のみ、比較器３２からパルスが出力される。比較器３２が出力したパルス、すなわち比較結果がＤフリップフロップ回路３３に記憶され、Ｄフリップフロップ回路３３から移行期間終了情報TPFIが出力される。また、比較器３２の出力はＲＳフリップフロップ回路２３のセットを行う信号としても用いられる。移行期間終了情報生成部２４は、前処理期間が終わると移行期間終了情報TPFIを出力してＲＡＭ３０が出力する変化点情報を中処理期間に対応するものに変更し、次に中処理期間が終わると移行期間終了情報TPFIを出力してＲＡＭ３０が出力する変化点情報を後処理期間に対応するものに変更し、さらに後処理期間が終わると移行期間終了情報TPFIを出力してＲＡＭ３０の出力を前処理期間に対応するものに変更し、前述の動作を繰り返す。
ＲＡＭ３４には、前処理期間と中処理期間と後処理期間とを合計した長さに相当するシステムクロックSCLKの計数値を示す変化点情報が記憶されている。従って、ラッチ３５に記憶される値も後処理期間が終了する時点の変化点情報だけであり、比較器３６は、主計数器２２の計数値が後処理期間の終了を示すときに２入力の値が一致したときのみパルスを出力する。Ｄフリップフロップ回路３７は、この比較結果を比較器３６から受けてサブフィールド終了情報SFIを出力する。
【００３８】
図５は、移行期間変化制御信号生成部２６と信号処理系制御信号生成部２７との一構成例を示す回路図である。移行期間変化制御信号生成部２６は、変化点情報を記憶するための２つのＲＡＭ４０−（２ｉ−１），４０−２ｉと、それぞれのＲＡＭ４０−（２ｉ−１），４０−２ｉの出力を一時的に記憶する２つのラッチ４１−（２ｉ−１），４１−２ｉと、ラッチ４１−（２ｉ−１），４１−２ｉの出力と主計数器２２の計数値とをそれぞれ比較する２つの比較器４２−（２ｉ−１），４２−２ｉと、比較器４２−（２ｉ−１），４２−２ｉでセットおよびリセットを行うＲＳフリップフロップ回路４３−ｉとをＰ組備えて構成される。そして、Ｐ個のＲＳフリップフロップ回路４３−ｉから移行期間変化制御信号TPVCSが出力される。ここで、ｉは１〜Ｐまでの任意の整数である。ＲＡＭ４０−（２ｉ−１），４０−２ｉに格納されいる変化点情報は、前処理期間と中処理期間と後処理期間における移行期間変化制御信号TPVCSの変化点を示すものである。いずれの期間の変化点情報も前処理期間の開始点を基準としており、例えば中処理期間における移行期間変化制御信号TPVCSの変化点情報も前処理期間の開始点を基準としている。なお、添え字が奇数のＲＡＭ４０−（２ｉ−１）には移行期間変化制御信号TPVCSの立ち上がりのタイミングを示す変化点情報が、添え字が偶数のＲＡＭ４０−２ｉとには移行期間変化制御信号TPVCSの立ち下がりのタイミングを示す変化点情報が格納される。
【００３９】
次に、移行期間変化制御信号生成部２６の動作を説明するが、前述のＰ組の構成は、同じ構成をＰ回繰り返しているだけであるため、Ｐ組の構成の中から１組だけ取り出して動作を説明する。同期・サブフィールド情報SSIにより、処理対象のサブフィールドで使用すべき変化点情報として、ＲＡＭ４０−２ｉで変化点情報ε１〜ε３が選択されているものとし、ＲＡＭ４０−２ｉで変化点情報γ１〜γ３が選択されているものとする。また、これらの変化点情報の値は、小さいものから順に、ε１，γ１，ε２．γ２，ε３．γ３であるものとする。同期・サブフィールド情報SSIが変化した後に、ラッチ４１−（２ｉ−１），４１−２ｉにはそれぞれ、変化点情報ε１，γ１が格納される。図６（ａ）は、主計数器２２の計数値の変化を示すグラフであり、図６（ｂ）は、図６（ａ）の主計数器２２の計数値とＲＳフリップフロップ回路４３−ｉの出力Ｑの関係を示すタイミングチャートである。例えば、主計数器２２の計数値がε１になると比較器４２−（２ｉ−１）の出力パルスにより、ＲＳフリップフロップ回路４３−ｉはセット（‘Ｈ’論理）状態になると同時に、ラッチ４１−（２ｉ−１）には、次の変化点情報ε２が格納される。さらに主計数器２２の計数値が上昇して主計数器２２の計数値がγ１になると、比較器４２−２ｉの出力パルスによりリセット（‘Ｌ’論理）状態になると同時に、ラッチ４１−２ｉには、次の変化点情報γ２が格納される。引き続き主計数器２２が計数動作を継続し、上記の動作を変化点情報ｓ２，ｓ３，および変化点情報ｒ２，ｒ３で繰返すことによって、ＲＳフリップフロップ回路４３−ｉは図６（ｂ）に示す信号波形を出力することができる。
【００４０】
次に説明する信号処理系制御信号生成部２７も移行期間変化制御信号生成部２６と同様の構成を有している。つまり、信号処理系制御信号生成部２７は、ＲＡＭ４５−（２ｉ−１），４５−２ｉと、ラッチ４６−（２ｉ−１），４６−２ｉと、比較する比較器４７−（２ｉ−１），４７−２ｉと、ＲＳフリップフロップ回路４８−ｉとをＱ組備えて構成され、これらの接続関係は移行期間変化制御信号生成部２６の対応する構成要素と同じ接続関係になっている。このＲＡＭ４５−（２ｉ−１），４５−２ｉには、信号処理系制御信号SPCSの変化点情報が格納されている。そして、信号処理系制御信号生成部２７におけるＱ組の各構成要素の動作は、上述の移行期間変化制御信号生成部２６のＰ組の各構成要素の動作と同様である。また、ＲＡＭ４０−（２ｉ−１），４０−２ｉとＲＡＭ４５−（２ｉ−１），４５−２ｉに格納されている変化点情報が同期・サブフィールド情報SSIによって各サブフィールド毎に選択可能に構成されているのは、ＲＡＭ３０，３４と同様である。
【００４１】
以上説明したように通期変化点情報記憶手段１００に駆動制御信号DCSの変化点情報のみを記憶することにより、通期変化点情報記憶手段１００の記憶容量を少なくできるので安価なプラズマディスプレイ用駆動回路が得られると共に、通期変化点情報記憶手段１００に変化点情報のみを記憶することとＲＳフリップフロップ回路４３−１〜４３−ｐ，４８−１〜４８−ｑで制御信号毎に波形を生成することにより、制御信号の波形を設計する場合に他の制御信号に関わり無く設計ができるため設計を短時間にかつ容易に実行することができ、通期変化点情報記憶手段１００の変化点情報を比較器４２−１〜４２−２ｐ，４７−１〜４７−２ｑで逐次比較することにより、比較器の数を減ずることができため、安価なプラズマディスプレイ用駆動回路が得られると共に波形の変化時間を最小ではシステムクロックの１周期まで高速化することができるためプラズマディスプレイに最も適した制御信号が得られる。
【００４２】
なお、図３〜図５においては、周知の技術に関わる箇所について、システムクロックSCLKの図示を一部省略している。
また、比較器３２，３６，４２−１〜４２−２Ｐ，４７−１〜４７−２Ｐは入力が一致した場合にパルスを出力するとしたが、比較器３２，３６，４２−１〜４２−２Ｐ，４７−１〜４７−２Ｐの出力は２入力の大小関係を表わす出力でもよい。加えて、ＲＳフリップフロップ回路４３−１〜４３−Ｐ，４８−１〜４８−Ｐに代えて、例えばＪ−Ｋ型フリップフロップ等他の状態保持手段を用いてもよく、ここで用いられる状態保持手段は、比較器４２−１〜４２−２Ｐおよび比較器４７−１〜４７−２Ｐの出力によって出力の論理レベルが変化可能なものであればよい。さらに、主計数器２２が各サブフィールドで計数を繰返す場合について説明したが、この発明の主計数器２２は１フィールド単位で計数を繰返してもよい。ただし、この場合、通期変化点情報記憶手段１００を構成しているＲＡＭ３０，３４，４０−１〜４０−２Ｐ，４５−１〜４５−２Ｐは、変化点情報として１フィールドにわたって識別される情報を格納してもよい。ただし、その場合には、同期・サブフィールド情報SSIによるＲＡＭ３０，３４，４０−１〜４０−２Ｐ，４５−１〜４５−２Ｐに対する制御は１フィールドの最初のみとなる。
【００４３】
図７は、図１に示す繰返し期間波形生成部１４の一構成例を示す回路図である。図７の繰返し期間波形生成部１４は、大きく分けて、２つの機能ブロックからなる。すなわち、アドレス期間の駆動制御信号RPVCSを得るためにアドレス期間において繰り返される第１の同一動作が現れる第１の周期、放電維持期間の駆動制御信号RPVCSを得るために放電維持期間において繰り返される第２の同一動作が現れる第２の周期、第１の周期内でのタイミングを示す第１周期内変化点情報および、第２の周期内でのタイミングを示す第２周期内変化点情報を記憶するための周期内変化点情報記憶手段２００と、第１および第２周期内変化点情報に応じて第２の信号を生成する第２の制御信号生成手段２１０である。例えば、図２（ｆ）に示す、アドレス期間の鋸型波形の一山一山または放電維持期間の鋸型波形の一山一山においてそれぞれ同一の動作が繰り返される。つまり、アドレス期間の一山の長さが第１の周期（繰返し単位）に相当し、放電維持期間の一山の長さが第２の周期（繰返し単位）に相当する。周期内変化点情報記憶手段２００は、この第１および第２の周期を記憶している。周期内変化点情報記憶手段２００が格納している第１周期内変化点情報は、アドレス期間の一山の期間中に、その一山の始めからどの時点で繰返し期間変化制御信号RPVCSが変化するかという変化点情報を示している。従って、その変化点情報は次の一山でも同じようにその一山の始めからの繰返し期間変化制御信号RPVCSの変化タイミングを示すことになる。同様に、第２周期内変化点情報は、放電維持期間の一山の期間中に、その一山の始めからどの時点で繰返し期間変化制御信号RPVCSが変化するかという変化点情報を示している。そして、周期内変化点情報記憶手段２００が第１周期内変化点情報を出力するか、第２周期内変化点情報を出力するかは、同期・サブフィールド情報SSIによって切り替えられる。第２の制御信号生成手段２１０は、一山毎の繰返し期間変化制御信号RPVCSの生成を繰り返すことによって、アドレス期間の全期間および放電維持期間の全期間にわたり、繰返し期間変化制御信号RPVCSの生成を行う。
【００４４】
それではさらに、繰返し期間波形生成部１４の構成について詳しく説明する。周期内変化点情報記憶手段２００は、アドレス期間の繰返し回数、つまりアドレス期間が第１の周期の何倍になるかという情報および、放電維持期間の繰返し回数、つまり放電維持期間が第２の周期の何倍になるかという情報を格納するＲＡＭ５１と、第１および第２周期内変化点情報を格納するＲＡＭ５５−１〜５５−２ｒとを有している。さらに、ＲＡＭ５１の出力を一時的に記憶するラッチ５２と、ＲＡＭ５５−１〜５５−２ｒの出力をそれぞれ一時的に記憶するラッチ５６−１〜５６−２ｒとを有している。第２の制御信号生成手段２１０は、図２（ｋ）に示す切換信号CHSが‘Ｈ’論理の時にシステムクロックSCLKを例えば５０ｎsec.単位で計数する副計数器５０と、副計数器５０の計数値とラッチ５２の出力を比較する比較器５３と、比較器５３の出力をシステムクロックSCLKのタイミングで繰返し単位終了情報RUFIとして出力するＤフリップフロップ回路５４と、副計数器５０の計数値とラッチ５６−１〜５６−２ｒの出力とを比較して一致したときのみパルスを出力する比較器５７−１〜５７−２ｒと、添え字が奇数の比較器５７−（２ｉ−１）と添え字が偶数の比較器５７−２ｉとによってセット状態とリセット状態になって繰返し期間変化制御信号RPVCSを出力するＲＳフリップフロップ回路５８−１〜５８−ｒとを備えて構成される。なお、副計数器５０は、繰返し単位終了情報RUFIによってリセットされる。
【００４５】
次に、図７に示す繰返し期間波形生成部１４の動作について説明する。以下の説明は任意の１サブフィールド内の動作についての説明である。まず、同期・サブフィールド情報SSIによって、周期内変化点情報記憶手段２００のＲＡＭ５１，５５−１〜５５−２ｒは、格納している変化点情報の中から、対応するサブフィールドにあった変化点情報を選択する。そして、図２（ｋ）に示す切換信号CHSが‘Ｈ’論理になると、副計数器５０が計数可能な状態となる。この副計数器５０は、Ｄフリップフロップ回路５４の出力である繰返し単位終了情報RUFIでリセットされるまで、システムクロックSCLKを計数する。そのため、図２（ｆ）に示すように、副計数器５０の計数値は鋸型の波形になる。繰返し単位終了情報RUFIを得るために、ラッチ５２には、まず、ＲＡＭ５１からアドレス期間の繰返し単位の終了タイミング（第１の周期の長さ）を示す変化点情報が格納される。次に、繰返し回数情報RTIによって、ラッチ５２に格納される変化点情報は、放電維持期間の繰返し単位の終了タイミング（第２の周期の長さ）に変わる。切換信号CHSが‘Ｈ’論理になって、副計数器５０が計数を行い、比較器５３において副計数器５０の計数値とラッチ５２の出力とが一致すると副計数器５０がリセットされるので、ラッチ５２の変化点情報を変えることによって、アドレス期間の繰返し周期と放電維持期間の繰返し周期を変更することができる。
【００４６】
２つのＲＡＭ５５−（２ｉ−１），５５−２ｉと、２つのラッチ５６−（２ｉ−１），５６−２ｉと、２つの比較器５７−（２ｉ−１），５７−２ｉと、１つのＲＳフリップフロップ回路５８−ｉとで構成された一組の構成要素は、図５の移行期間変化制御信号生成部２６の一組の構成要素とほぼ同じ構成をしている。従って、ＲＡＭ５５−（２ｉ−１），５５−２ｉに格納される変化点情報によって繰返し期間変化制御信号RPVCSの生成が可能であるのは、図５の移行期間変化制御信号生成部２６の場合と同様である。ＲＡＭ５５−（２ｉ−１），５５−２ｉと、ラッチ５６−（２ｉ−１），５６−２ｉと、比較器５７−（２ｉ−１），５７−２ｉと、ＲＳフリップフロップ回路５８−ｉとで構成された一組の構成要素の動作が、ＲＡＭ４０−（２ｉ−１），４０−２ｉと、ラッチ４１−（２ｉ−１），４１−２ｉと、比較器４２−（２ｉ−１），４２−２ｉと、ＲＳフリップフロップ回路４３−ｉとで構成される構成要素の動作と異なる点は、ラッチ５６−（２ｉ−１），５６−２ｉが記憶している変化点情報が順次選択されるのが、比較器５７−（２ｉ−１），５７−２ｉがパルスを出力したときだけでなく、繰返し回数情報RTIによっても順次選択される点である。繰返し回数情報RTIによって変更された場合には、アドレス期間の変化点情報と、放電維持期間の変化点情報の切換が行われる。従って、図６（ｂ）に示すような繰返し期間変化制御信号RPVCSが、アドレス期間の第１の周期または放電維持期間の第２の周期で繰り返し出力される。
【００４７】
周期内変化点情報記憶手段２００に駆動制御信号DCSの変化点情報のみを記憶することにより、周期内変化点情報記憶手段２００の記憶容量を少なくできるので安価なプラズマディスプレイ用駆動回路が得られると共に、周期内変化点情報記憶手段２００に変化点情報のみを記憶することとＲＳフリップフロップ回路５８−１〜５８−ｒで制御信号毎に波形を生成することにより、制御信号の波形を設計する場合に他の制御信号に関わり無く設計ができるため設計を短時間にかつ容易に実行することができ、ラッチ５６−１〜５６−２ｒの変化点情報を比較器５７−１〜５７−２ｒで逐次比較することにより、比較器の数を減ずることができため、安価なプラズマディスプレイ用駆動回路が得られる。波形の変化時間を最小ではシステムクロックの１周期まで高速化することができるためプラズマディスプレイに最も適した制御信号が得られる。
【００４８】
なお、図７においては、周知の技術に関わる箇所について、システムクロックSCLKの図示を一部省略している。
また、比較器５３，５７−１〜５７−２ｒは入力が一致した場合にパルスを出力するとしたが、比較器５３，５７−１〜５７−２ｒの出力は２入力の大小関係を表わす出力でもよい。加えて、ＲＳフリップフロップ回路４８−１〜４３−ｒに代えて、例えばＪ-Ｋ型フリップフロップ等他の状態保持手段を用いてもよく、ここで用いられる状態保持手段は、比較器５７−１〜５７−２ｒの出力によって出力の論理レベルが変化可能なものであればよい。
【００４９】
図８は、図１で示した両期間波形生成部１５の一構成例を示す回路図である。両期間波形生成部１５は、移行期間波形生成部１３が出力する移行期間の駆動制御信号と繰返し期間波形生成部１４が出力する繰返し期間の駆動制御信号とを交互に切り替えて出力することによって、前処理期間、中処理期間および後処理期間のうちの少なくとも一つの期間と、アドレス期間および放電維持期間のうちの少なくとも一つとを組み合わせた複数期間にまたがる駆動制御信号を生成するスイッチ手段を含む点に特徴がある。このスイッチ手段に該当するのは、図８におけるスイッチ６０−１，６０−２である。これらスイッチ６０−１，６０−２は、移行期間変化制御信号生成TPVCSと繰返し期間変化制御信号RPVCSとを切換信号CHSによって切り替えて出力しており、簡単な構成で移行期間と繰返し期間の両期間で変化する駆動制御信号DCSの幾つかを生成することができる。
【００５０】
さらに、図８における他の構成について説明する。繰返し期間変化制御信号RPVCSのうち、カウンタ６１に入力される信号は、繰返し単位毎に出力される信号である。カウンタ６１は、繰返し単位が何単位出力されたかを計数する。スイッチ６２−１〜６２−４８０は、カウンタ６１の計数値に応じていずれか一つが‘Ｈ’論理を出力するように構成されている。例えば、カウンタ６１の計数値が「０」のときは、スイッチ６２−１のみが‘Ｈ’論理を出力し、カウンタ６１の計数値が「１」のときは、スイッチ６２−２のみが‘Ｈ’論理を出力する。スイッチ６２−１〜６２−４８０の出力をそれぞれ一方の入力とし、繰返し期間変化制御信号RPVCSの一つを他方の入力とするＡＮＤ回路６３−１〜６３−４８０は、カウンタ６１の計数値に応じて順々に‘Ｈ’論理を出力する。そして、‘Ｈ’論理を出力するタイミングは、ＡＮＤ回路６３−１〜６３−４８０の他方の入力によって決まる。このＡＮＤ回路６３−１〜６３−４８０の出力と移行期間変化制御信号生成TPVCSとの選択が、スイッチ６２−ｉ〜６２−ｓによってなされる。これらスイッチ６２−ｉ〜６２−ｓによって切り替えられながら移行期間と繰返し期間の両方で変化する駆動制御信号DCSの幾つかが生成される。
【００５１】
図９は、図１で示した回数管理部１２の一構成例を示す回路図である。図９の回数管理部１２は、変化検出回路７０によって、同期・サブフィールド情報SSIに含まれている、表示されるサブフィールドの情報DSIの変化を検出する。変化検出回路７０の出力は、ＯＲ回路７１に入力される。このＯＲ回路７１は、変化検出回路７０の出力、移行期間復帰情報TPRIおよび表示開始信号DSSの論理和を出力する。回数計数器７２は、このＯＲ回路７１の出力によってリセットされる。そして、回数計数器７２は、繰返し単位終了情報RUFIが入力されたときだけシステムクロックSCLKを計数する。そのため、回数計数器７２は、繰返し単位が何度終了したか、つまり繰返し周期が何周期繰り返されたかを示す計数値を出力することができる。
また、ＯＲ回路７１の出力は、イベント計数器７３のリセットも行う。このイベント計数器７３は、移行期間終了情報TPFIが‘Ｈ’論理の時にシステムクロックSCLKを計数する。そのため、イベント計数器７３は、例えば、アドレス期間では「２」を出力し、放電維持期間では「１」を出力する。従って、このイベント計数器７３の出力を固定値比較器７４で比較すれば、アドレス期間と放電維持期間を区別する信号をＲＯＭ７５に対して出力することができる。このＲＯＭ７５から比較器７６に対し、サブフィールド情報DSIに応じ、かつ、アドレス期間または放電維持期間の別に従って、この期間での繰返し回数が出力される。この繰返し回数が回数計数器７２の出力と一致したときのみ、比較器７６は繰返し回数情報RTIとしてパルスを出力する。ＡＮＤ回路７７は、この比較器７６の出力と繰返し単位終了情報RUFIとの論理積を、移行期間復帰情報TPRIとして出力する。
【００５２】
実施の形態２．
次に、この発明の実施の形態２によるプラズマディスプレイ駆動回路について図１０から図１５を用いて説明する。図１０は、実施の形態２によるプラズマディスプレイ駆動回路における制御波形生成系回路の他の構成例を示すブロック図である。図１０の制御波形生成系回路１０Ｂが図１の制御波形生成系回路１０Ａと異なる点は、移行期間波形生成部１３Ｂと繰返し期間波形生成部１４Ｂとに変化点設定情報VPSIが入力されており、移行期間波形生成部１３Ｂと繰返し期間波形生成部１４Ｂとに格納される変化点情報がプラズマディスプレイ駆動回路の外部から設定可能に構成されているところにある。そのため、駆動制御信号の波形や信号系制御信号波形を容易に短時間で変更することができる。なお、図１０において、図１と同一符号のものは、図１の同一符号部分に相当する部分であり、サブフィールド管理部１１と回数管理部１２と両期間波形生成部１５については移行期間波形生成部１３と移行期間波形生成部１３Ｂとで同じ構成を有する。
【００５３】
図１１は移行期間波形生成部１３Ｂの一構成例を示すブロック図である。移行期間波形生成部１３Ｂが図３に示す移行期間波形生成部１３と異なる点は、移行期間終了情報生成部２４Ｂとサブフィールド終了情報生成部２５Ｂと移行期間変化制御信号生成部２６Ｂと信号処理系制御信号生成部２７Ｂとが、変化点設定情報VPSIによって、変化点情報を書換可能に構成されている点である。そのため、移行期間波形生成部１３Ｂは、移行期間終了情報TPFIとサブフィールド終了情報SFIと移行期間変化制御信号TPVCSと信号処理系制御信号SPCSとをプラズマディスプレイ駆動回路の外部から設定することが可能になる。このように構成すると、複数の駆動制御信号波形DCSをプラズマディスプレイ駆動回路に保持する必要がないので安価な駆動回路が実現できる。
【００５４】
移行期間終了情報生成部２４Ｂとサブフィールド終了情報生成部２５Ｂと移行期間変化制御信号生成部２６Ｂと信号処理系制御信号生成部２７Ｂとが、変化点設定情報VPSIによって、変化点情報を書換可能であるのは、それらが内蔵している変化点情報記憶回路２４ｘＢ〜２７ｘＢが変化点設定情報VPSIによって変化点情報を書換可能に構成されているからである。なお、変化点情報記憶回路２４ｘＢ〜２７ｘＢは変化点情報を書換可能である点を除いては変化点情報記憶回路２４ｘ〜２７ｘと同様の機能を有する。変化点情報記憶回路２４ｘＢ〜２７ｘＢが変化点設定情報VPSIによって変化点情報を書換可能である点について、図１２および図１３を用いて説明する。図１２および図１３は、移行期間終了情報生成部２４Ｂとサブフィールド終了情報生成部２５Ｂと移行期間変化制御信号生成部２６Ｂと信号処理系制御信号生成部２７Ｂの一構成例を示す回路図である。移行期間終了情報生成部２４Ｂとサブフィールド終了情報生成部２５Ｂと移行期間変化制御信号生成部２６Ｂと信号処理系制御信号生成部２７Ｂが図４および図５に示す移行期間終了情報生成部２４とサブフィールド終了情報生成部２５と移行期間変化制御信号生成部２６と信号処理系制御信号生成部２７と異なる点は、ＲＡＭ３０Ｂ，３４Ｂ，４０Ｂ−１〜４０−２ｐ，４５Ｂ−１〜４５−２ｑがそれらに格納されている変化点情報を変化点設定情報VPSIによって書換可能に構成されていることにある。
【００５５】
この変化点設定情報VPSIは、出力信号の識別と信号の変化方向（立ち上がり、立ち下がり）の区別に用いられる、ＲＡＭ３０Ｂ，３４Ｂ，４０Ｂ−１〜４０−２ｐ，４５Ｂ−１〜４５−２ｑの判別データと、変化点の変化時間情報を含んだデータと、転送クロックと、ＲＡＭ３０Ｂ，３４Ｂ，４０Ｂ−１〜４０−２ｐ，４５Ｂ−１〜４５−２ｑへの格納信号とで構成される。
さらに、変化点の変化時間情報が正しくＲＡＭ３０Ｂ，３４Ｂ，４０Ｂ−１〜４０−２ｐ，４５Ｂ−１〜４５−２ｑに格納されたことを確認するための確認データと、確認データを外部に転送する返送クロックとを備えることが好ましい。
【００５６】
図１５は、変化点設定情報VPSIの一例を示すタイミングチャートである。図１５（ａ）には判別データと変化点の変化時間情報を含んだデータとが合体したデータ列が示され、図１５（ｂ）には転送クロックが示され、図１５（ｃ）には格納信号が示されている。図１５（ａ）に記されたＤＳＫ（ｋ＝０，１，２，…，２４）は１ビットの情報である。そして、ＳＤ０＝０の場合、ＳＤ０〜ＳＤ１１が判別データ、ＳＤ１２〜ＳＤ２４が変化点の変化時間情報を含んだデータであり、このＳＤ１２〜ＳＤ２４によって０から８１９１までのいずれかの値が表される。つまり、ＳＤ０＝０の場合には、ＲＡＭ３０Ｂ，３４Ｂ，４０Ｂ−１〜４０−２ｐ，４５Ｂ−１〜４５−２ｑに変化点の変化時間情報が格納される。この場合のデータＳＤ１〜ＳＤ１１の意味を表１〜表４に示す。
【００５７】
【表１】

【００５８】
【表２】

【００５９】
【表３】

【００６０】
【表４】

【００６１】
図１４は繰返し期間波形生成部１４Ｂの一構成例を示す回路図である。繰返し期間波形生成部１４Ｂが図７に示す繰返し期間波形生成部１４と異なる点は、周期内変化点情報記憶手段２００Ｂ内のＲＡＭ５１Ｂ，５５Ｂ−１〜５５Ｂ−２ｒが変化点設定情報VPSIによって、格納している変化点情報を書換可能に構成されていることである。そのため、繰返し期間波形生成部１４Ｂは、繰返し単位終了情報RUFIと繰返し期間変化制御信号RPVCSとをプラズマディスプレイ駆動回路の外部から設定することが可能になる。そのため、このプラズマディスプレイ駆動回路は、サブフィールド単位あるいはフィールド単位で、例えばプラズマディスプレイの発光時間に応じて入力映像信号別に駆動制御信号の波形を変更する等、各条件に応じて最適な駆動制御信号を生成することができるので、プラズマディスプレイの機能を十分に引き出すことができる。また、複数の駆動制御信号波形をプラズマディスプレイ駆動回路に保持する必要がないので安価な駆動回路が実現できる。
【００６２】
この変化点設定情報VPSIは、出力信号の識別と信号の変化方向（立ち上がり、立ち下がり）の区別に用いられる、ＲＡＭ５１Ｂ，５５Ｂ−１〜５５Ｂ−２ｒの判別データと、変化点の変化時間情報を含んだデータと、転送クロックと、ＲＡＭ５１Ｂ，５５Ｂ−１〜５５Ｂ−２ｒへの格納信号とで構成される。
さらに、変化点の変化時間情報が正しくＲＡＭ５１Ｂ，５５Ｂ−１〜５５Ｂ−２ｒに格納されたことを確認するための確認データと、確認データを外部に転送する返送クロックとを備えることが好ましい。
ＲＡＭ５１Ｂ，５５Ｂ−１〜５５Ｂ−２ｒに変化点の変化時間情報を格納する場合には、例えば図１７の変化点設定情報VPSIにおいて、ＳＤ０＝１とする。この場合のＳＤ１２〜ＳＤ２４によって０から８１９１までのいずれかの値が表されるのは、ＳＤ＝０の場合と同様であるがＳＤ１〜ＳＤ１２の意味は表５〜表９に示すようになる。
【００６３】
【表５】

【００６４】
【表６】

【００６５】
【表７】

【００６６】
【表８】

【００６７】
【表９】

【００６８】
なお、図１６のプラズマディスプレイ装置において、上記実施の形態１または２のプラズマディスプレイ駆動回路を用いても、実施の形態１または実施の形態２で説明した効果と同様の効果を奏する。
【００７３】
【発明の効果】
請求項１記載のプラズマディスプレイ駆動回路によれば、第１および第２の移行期間に発生させるべき第１の信号を生成するための構成を共通化でき、回路構成を簡素化できるという効果がある。
【００７４】
請求項２記載のプラズマディスプレイ駆動回路によれば、第１の信号を生成するための構成の共通化を容易に行うことができるという効果がある。
【００７５】
請求項３記載のプラズマディスプレイ駆動回路によれば、移行期間波形生成部と繰返し期間波形生成部とが変化点の基準を独立に有しているので、繰返し期間波形生成部と移行期間波形生成部とで個々独立に生成波形の設定を行うことができ、波形設計を繰返し期間と移行期間とで独立に行うことができるので、波形設計を容易にかつ短時間で行うことができるという効果がある。
【００７６】
請求項４記載のプラズマディスプレイ駆動回路によれば、サブフィールド単位あるいはフィールド単位で、例えばプラズマディスプレイの発光時間に応じて入力映像信号別に駆動制御信号の波形を変更する等、各条件に応じて最適な駆動制御信号を生成することができるので、プラズマディスプレイの機能を十分に引き出すことができるという効果がある。また、複数の駆動制御信号波形をプラズマディスプレイ駆動回路に保持する必要がないので安価な駆動回路が実現できるという効果がある。
【００７８】
請求項５記載のプラズマディスプレイ駆動回路によれば、複数の駆動制御信号波形をプラズマディスプレイ駆動回路に保持する必要がないので安価な駆動回路が実現できるという効果がある。
【００７９】
請求項６記載のプラズマディスプレイ装置によれば、請求項１ないし請求項５のいずれかのプラズマディスプレイ駆動回路が奏する効果がある。
【図面の簡単な説明】
【図１】実施の形態１によるプラズマディスプレイ駆動回路における制御波形生成系回路の一構成例を示すブロック図である。
【図２】図１の制御波形生成系回路の動作を説明するための波形図である。
【図３】図１の移行期間波形生成部の一構成例を示すブロック図である。
【図４】図３の移行期間終了情報生成部とサブフィールド終了情報生成部の一構成例を示す回路図である。
【図５】図３の移行期間変化制御信号生成部と信号処理系制御信号生成部の一構成例を示す回路図である。
【図６】図５の主計数器の計数値とＲＳフリップフロップ回路の出力の関係を示す図である。
【図７】図１の繰返し期間波形生成部の一構成例を示す回路図である。
【図８】図１の両期間波形生成部の一構成例を示す回路図である。
【図９】図１の回数管理部の一構成例を示す回路図である。
【図１０】実施の形態２によるプラズマディスプレイ駆動回路における制御波形生成系回路の一構成例を示すブロック図である。
【図１１】図１０の移行期間波形生成部の一構成例を示すブロック図である。
【図１２】図１１の移行期間終了情報生成部とサブフィールド終了情報生成部の一構成例を示す回路図である。
【図１３】図１１の移行期間変化制御信号生成部と信号処理系制御信号生成部の一構成例を示す回路図である。
【図１４】図１０の繰返し期間波形生成部の一構成例を示す回路図である。
【図１５】変化点設定情報の一例を示すタイミングチャートである。
【図１６】従来のプラズマディスプレイの全体構成の一例を示すブロック図である。
【図１７】パネルの各電極に印加される電圧波形を説明するための図である。
【図１８】従来のプラズマディスプレイ駆動回路の制御波形生成系回路の一構成例を示すブロック図である。
【符号の説明】
１パネル、１０，１０Ａ，１０Ｂ制御波形生成系回路、１１サブフィールド管理部、１２回数管理部、１３移行期間波形生成部、１４繰返し期間波形生成部、１５両期間波形生成部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a plasma display driving circuit and a plasma display device for driving a plasma display, and more particularly to a plasma display driving circuit and a plasma display device having a gradation display function.
[0002]
[Prior art]
FIG. 16 is a block diagram showing an example of the entire configuration of a conventional plasma display device disclosed in FIGS. 1 and 2 of Japanese Patent Laid-Open No. 10-163755, for example. First, the overall configuration of the plasma display device will be described with reference to FIG. The plasma display device includes a panel 1 that displays an image by causing a plurality of cells arranged in a matrix to discharge and emit light independently, and a plurality of electrodes Aj (j = 0.1.2) arranged on the panel 1. ..., M−1), Xc, Yi (i = 0, 1, 2, 3,..., N−1) are supplied to each cell of panel 1 and supplied with electric energy for preparation. The control circuit 6 is connected to an address driver 2, an X driver 3, a scanning driver 4 and a Y driver 5, a control circuit 6 for controlling each of the drivers 2 to 5, and a commercial power supply (not shown) of 100 V, for example. And a power supply circuit 7 for supplying high voltage drive power HDP to the address driver 2, X driver 3 and Y driver 5 and supplying low voltage power LP to the control circuit 6. A drive control signal DCS is output from the control circuit 6 to the drivers 2 to 5, and display data DDATA is output from the control circuit 6 to the address driver 2.
[0003]
The n scanning electrodes Yi included in the panel 1 are arranged in parallel to each other. Further, n common electrodes Xc are arranged in parallel with each other within the panel 1 in pairs with the scanning electrodes Yi, and are combined into one outside the panel 1. The m address electrodes Aj that three-dimensionally intersect the scan electrode Yi and the common electrode Xc with a predetermined distance extend in a direction perpendicular to the scan electrode Yi and the common electrode Xc. One light emitting cell is formed at one point where the scanning electrode Yi and the address electrode Aj intersect three-dimensionally.
[0004]
The address driver 2 supplies a predetermined voltage to each of the m address electrodes Aj at a timing specified by the drive control signal DCS from the control circuit 6 corresponding to the display data DDATA from the control circuit 6. The X driver 3 supplies a predetermined voltage to the single common electrode Xc according to the drive control signal DCS from the control circuit 6. In the address period, the scan driver 4 sequentially determines the cell to be written in by the scan electrode Yi sequentially selected by the drive control signal DCS from the control circuit 6 together with the address electrode Aj, while in the discharge sustain period, the control is performed. By supplying a predetermined voltage generated by the Y driver 5 to all the scanning electrodes Yi at a timing defined by the drive control signal DCS from the circuit 6, discharge light emission between the common electrode Xc is realized.
[0005]
The control circuit 6 is based on a clock generation system circuit 8 for generating a system clock SCLK for operating the control circuit 6 from a crystal oscillator output or a signal obtained by dividing the crystal oscillator output and the vertical synchronization signal Vsync. From the control waveform generation system circuit 10 that outputs the signal processing system control signal SPCS and the drive control signal DCS generated in synchronization with the system clock SCLK, the vertical synchronization signal Vsync, the video data VDATA, the dot clock DCLK, and the horizontal synchronization signal Hsync. And a signal processing system circuit 9 that generates display data DDATA and a drive control signal DCS and outputs a signal generated at a timing indicated by the signal processing system control signal SPCS while synchronizing with the system clock SCLK. The vertical synchronization signal Vsync is a signal indicating the start reference of one field of video, and the horizontal synchronization signal Hsync is a signal indicating the horizontal reference of video. The control waveform generation circuit 10 outputs a power control signal PCS to the power circuit 7.
[0006]
Next, a method for driving the plasma display will be described with reference to FIG. The driving method described here corresponds to, for example, the driving method described in Japanese Patent Laid-Open No. 10-163775 using FIG. 3 described in that publication. The plasma display expresses a moving image by displaying, for example, 60 images per second. As shown in FIG. 17A, one image display period, that is, one field is composed of W subfields (hereinafter sometimes referred to as SF) and one pause period. As shown in FIG. 17B, each of the subfields from the first subfield to the Wth subfield includes an address period in which a write process is performed using the address electrode Aj and the scan electrode Yi, and before the address period. A pre-processing period in which a preparation for accurately executing the writing process is present, and a discharge maintenance for causing a cell determined to be discharged by the writing process to emit light by a discharge generated between the scan electrode Yi and the common electrode Xc And a post-processing period that exists between the address period and the discharge sustain period and prepares to maintain the discharge, and a post-process period that exists after the discharge sustain period and ends the discharge.
[0007]
FIG. 17C shows a voltage waveform applied from the address driver 2 to the address electrode Aj. In FIG. 17C, the pulse applied in the preprocessing period is a priming pulse or an erasing pulse for setting the state of the panel 1, and a constant voltage is applied in the discharge sustaining period and the postprocessing period. Has been shown to be. A plurality of rectangles written in the address period in the drawing represents repetition of the writing process for each scanning electrode Yi. FIG. 17D shows a voltage waveform applied from the X driver 3 to the common electrode Xc. The pulse applied to the common electrode Xc during the pretreatment period is a priming pulse or an erasing pulse. A constant voltage is applied to the common electrode Xc during the address period, and a discharge sustain pulse is applied a plurality of times during the discharge sustain period. FIG. 17E shows a voltage waveform applied from the Y driver 5 to the scan electrode Yi. A plurality of rectangles written in the address period in the drawing represents repetition of the writing process for each scanning electrode Yi, and indicates that only the position of the scanning electrode selected in the writing process has the lowest potential. Yes. Further, the discharge sustain pulse is applied to the scan electrode Yi a plurality of times during the discharge sustain period, but the discharge sustain pulse is applied alternately at a different timing from the discharge sustain pulse applied to the common electrode Xc.
[0008]
As described above, even within the same subfield, pulses are applied at various timings in the preprocessing period, the address period, the intermediate processing period, the discharge sustaining period, and the postprocessing period, and particularly in the addressing period and the discharge sustaining period. While there is a similar control sequence repetition to generate pulses at a predetermined predetermined period, during the pre-processing period, middle processing period and post-processing period, such a periodic control sequence The difference is that there is no repetition. Therefore, the control of the drivers 2 to 5 performed by the control circuit 6 is complicated. Furthermore, the control of the control circuit 6 becomes more complicated because the number of pulses applied in the discharge sustain period for performing gradation display differs for each subfield. Note that such a period in which pulses are not repeated (pre-processing period, middle processing period, and post-processing period) is referred to as a transition period, and a period in which pulses are repeated (address period and discharge sustaining period) is referred to as a repetition period. For example, when the length of a certain subfield is 1700 μsec, the preprocessing period is set to 300 μsec, the middle processing period is set to 80 μsec, and the postprocessing period is set to about 100 μsec.
[0009]
FIG. 18 is a block diagram showing a configuration example of a control waveform generation system circuit 10 of a conventional plasma display driving circuit. Such a control waveform generation circuit 10 is disclosed in, for example, FIG. 4 of Japanese Patent Laid-Open No. 10-163755. The drive waveform / control signal ROM 82 in FIG. 18 stores a drive waveform for one subfield and a control signal output to the drive waveform generation control means 84. In response to the vertical synchronization signal Vsync, the drive waveform generation control means 84 causes the ROM address counter 81 to start counting the system clock SCLK. As the ROM address counter 81 increases the count value by the system clock SCLK, the drive waveform / control signal ROM 82 outputs ROM data to the ROM data conversion means 83. That is, the ROM data output from the ROM address counter 81 is sequentially changed to data in each period of the preprocessing period, the address period, the middle processing period, the discharge sustaining period, and the postprocessing period as the count value increases. .
However, regarding the address period and the discharge sustain period, the drive waveform / control signal ROM 82 stores only the minimum unit of the repetitive cycle. The address storage means 80 is controlled by the drive waveform generation control means 84 so as to hold the head address corresponding to the minimum unit of the repetition cycle of the ROM address counter 81 for the address period and the discharge sustain period. After the ROM address counter 81 repeats the count increase for the minimum unit of the repetitive cycle from the head address by a predetermined number of times, the count value of the ROM address counter 81 is the next of the minimum unit of the repetitive cycle of the drive waveform / control signal ROM 82. The drive waveform generation control means 84 changes the address to the address where the data is stored. On the other hand, the ROM data conversion means 83 drives the sum of the signal for controlling the drive waveform generation control means 84 and the drive control signal DCS to the address driver 2, X driver 3, scan driver 4 and Y driver 5 shown in FIG. Since there are more than the number of ROM data that is output from the waveform / control signal ROM 82, a plurality of ROM data are collectively output and synchronized.
[0010]
[Problems to be solved by the invention]
Since the conventional plasma display driving circuit is configured as described above, there is a problem that a different control signal must be generated for each subfield, resulting in a complicated circuit configuration.
[0011]
In addition, for example, waveform information for one subfield is stored in one storage circuit (ROM or the like) in accordance with the order of the preprocessing period, the address period, the intermediate processing period, the discharge sustaining period, and the postprocessing period. When changing a certain waveform in a field, there is a problem that it is necessary to change waveform information for all periods after the changed portion.
[0012]
In addition, after incorporating the plasma display drive circuit into the plasma display, it is not possible to change the drive control waveform according to the subfield unit, field unit, display rate of the plasma display, or the elapsed light emission time. There is a problem that even if possible, it is necessary to store a large amount of information in a storage circuit (ROM or the like) in advance. In addition, in the conventional control waveform generation system circuit, since the drive control signal and the signal processing system control signal are all stored together in a storage circuit (ROM or the like) in time units, one of the plurality of drive control signals is stored. When changing one drive control signal or one signal processing control signal among a plurality of signal processing control signals, there is a problem that it is necessary to simultaneously change all other drive control signals and signal processing control signals. is there.
[0013]
The present invention has been made in view of the above problems, and an object of the present invention is to simplify the circuit configuration of a plasma display driving circuit and provide it at low cost. Another object of the present invention is to improve the function of the plasma display and extend the life by configuring the drive control signal waveform and the signal system control signal waveform to be changeable. Another object is to easily change the waveform of the drive control signal and the signal system control signal waveform in a short time.
[0018]
[Means for Solving the Problems]
The subject of the present inventionIn the plasma display driving circuit according to the present invention, an address period for selectively determining a cell that generates a discharge and a cell that does not generate a discharge from a plurality of cells in the plasma display panel, and a discharge is generated in the address period. And a discharge sustain period for discharging only the determined cells, and the discharge sustain period before the address period, between the address period and the discharge sustain period, or after the discharge sustain period. A plasma display driving circuit for providing a plurality of subfields including at least four periods of the first and second transition periods in one field so as to drive the plasma display panel so that gradation display is possible. Boundary timing, which is the timing at which the field switches, and the address The sub-field timing generation unit that outputs the end timing of the discharge sustain period and the end timing of the discharge sustain period, and the boundary timing, the address period, and the end timing of the discharge sustain period are not used in the address period and the discharge sustain period. However, a transition period waveform generator for generating a first signal to be output in the first and second transition periods by operating in the first and second transition periods. And the transition period waveform generator assumes that the second transition period follows the first transition period and outputs the first signal with reference to the start point of the first transition period. Full-year change point information storage means for storing full-year change point information indicating the timing of continuous generation, and the first signal is generated according to the full-year change point information Characterized in that it comprises a first control signal generating means that.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
A plasma display driving circuit according to Embodiment 1 of the present invention will be described below. FIG. 1 is a block diagram illustrating a configuration example of a control waveform generation system circuit in the plasma display driving circuit according to the first embodiment. The control waveform generation system circuit 10A of FIG. 1 includes five functional blocks: a subfield management unit 11, a frequency management unit 12, a transition period waveform generation unit 13, a repetition period waveform generation unit 14, and a both period waveform generation unit 15. It is configured. FIG. 2 is a waveform diagram for explaining the operation of the control waveform generation system circuit 10A of FIG. As shown in FIG. 2A, each subfield is composed of a preprocessing period, an address period, a middle processing period, a discharge sustaining period, and a postprocessing period, as in the prior art. Different for each field.
[0026]
The transition period waveform generation unit 13 generates a transition period change control signal TPVCS related only to the transition period from the stored change point information on the basis of the transition period start point given by the transition period return information TPRI. The repetitive period waveform generation unit 14 stores the repetitive period change control signal RPVCS related only to the address period and the discharge sustain period in the subfield with reference to the start point of the address period and the discharge sustain period given by the switching signal CHS. It is generated from the change point information. The both period waveform generation unit 15 generates a drive control signal DCS over a repetition period and a transition period from the repetition period change control signal RPVCS and the transition period change control signal TPVCS. By adopting such a configuration, the transition period waveform generation unit 13 and the repetitive period waveform generation unit 14 have independent reference points of change points. That is, unlike the conventional case, for example, the ROM address counter 81 of FIG. 18 generates addresses in both the transition period and the repetition period on the basis of the starting point of the field, the transition period waveform generation unit 13 is synchronized / sub- The starting point of the preprocessing period is given by the field information SSI (see FIG. 2B), the starting point of the intermediate processing period and the post-processing period is given by the transition period return information TPRI (see FIG. 2J), On the other hand, the repetition period waveform generator 14 is given the start point of the address period and the start point of the post-processing period by the switching signal CHS (see FIG. 2 (k)). Therefore, the repetitive period waveform generation unit 14 rewrites after the start point of the repetitive period (address period and discharge sustaining period), and is independent of the transition period (pre-processing period, middle processing period, and post-processing period). You can set the generated waveform. Similarly, the transition period waveform generation unit 13 can set the generated waveform independently of the repetition period by rewriting the part after the start point of the transition period. As described above, the generated waveform can be set independently and the waveform design can be independently performed in the repetition period and the transition period. Therefore, the waveform design can be easily performed in a short time.
[0027]
Next, the five functional blocks shown in FIG. 1 will be further described. The subfield management unit 11 controls the start of one field and the order of subfields within one field. The subfield management unit 11 uses the vertical synchronization signal Vsync indicating the start point of one field of the video signal as a reference to synchronize / subfield information SSI with the number management unit 12, the transition period waveform generation unit 13, and the repetition period waveform generation unit 14. And a power supply control signal PCS for controlling the power supply circuit 7 of FIG. 16 when the power is turned on or when the video signal is defective. In the synchronization / subfield information SSI, as shown in FIG. 2 (b), information indicating which subfield to be executed is the first subfield is output for one subfield. A boundary timing at which a boundary between subfields appears at a changing timing is obtained.
[0028]
The number management unit 12 activates the repetitive period waveform generation unit 14 according to the synchronization / subfield information SSI from the subfield management unit 11 and the transition period end information TPFI from the transition period waveform generation unit 13. As shown in FIG. 2D, the transition period end information TPFI represents the timing at which the preprocessing period, the intermediate processing period, and the postprocessing period end. The number management unit 12 obtains the repetition unit end information RUFI from the repetition period waveform generation unit 14 in addition to the synchronization / subfield information SSI and the transition period end information TPFI, and outputs the repetition number information RTI to the repetition period waveform generation unit 14. To do. The repetition number information RTI shown in FIG. 2 (i) is information for managing the number of repetitions of the output waveform of the repetition period waveform generation unit 14. As shown in FIG. 2G, the repetition unit end information RUFI represents the end of one repetition of the repetitive waveform, that is, the end of one repetition period. Further, the number management unit 12 recognizes the end of the address period and the discharge maintenance period from the repetition number information RTI generated inside the number management unit 12 and the repetition unit end information RUFI of the repetition period waveform generation unit 14, and transition period The transition period return information TPRI shown in FIG.
[0029]
The transition period waveform generation unit 13 stores change point information indicating a change point of the drive control signal DCS in the transition period. The transition point information stored in the transition period waveform generation unit 13 assumes that the pre-processing period, the intermediate processing period, and the post-processing period that are arranged so as to be separated from each other with the address period and the discharge sustain period interposed therebetween. This is full-year change point information indicating the timing when the control signals for the preprocessing period, the intermediate processing period, and the postprocessing period are continuously generated with reference to the start point of the preprocessing period. If defined as described above, two of the pre-processing period, the intermediate processing period, and the post-processing period correspond to the first or second transition period. The transition period waveform generation unit 13 based on the stored change point information based on the synchronization / subfield information SSI from the subfield management unit 11 and the transition period return information TPRI from the number management unit 12, A transition period change control signal TPVCS that changes in the preprocessing period, the middle processing period, and the postprocessing period and a signal processing system control signal SPCS that drives the signal processing system circuit 9 shown in FIG. 16 are generated. Further, the transition period waveform generation unit 13 outputs a switching signal CHS (see FIG. 2 (k)) for identifying the transition period and other periods to the repetition period waveform generation unit 14 and the switching output unit 15.
[0030]
The repetition period waveform generation unit 14 stores change point information indicating a change point of the drive control signal DCS in the repetition period. The change point information stored in the repetition period waveform generation unit 14 is the first indicating the timing within the first period in which the first same operation repeated in the address period appears in order to obtain the drive control signal DCS in the address period. Intra-cycle change point information and second intra-cycle change point information indicating timing within the second cycle in which the second same operation repeated in the discharge sustain period in order to obtain a drive control signal in the discharge sustain period Contains. The repetition period waveform generation unit 14 identifies the address period and the discharge sustain period based on the repetition number information RTI from the number management unit 12 and the switching signal CHS from the transition period waveform generation unit 13, and the synchronization from the subfield management unit 11. Based on the subfield information SSI, the repeat period change control signal RPVCS that changes to the address period or the discharge sustain period is generated according to the stored change point information, and the repeat unit of the repeat period change control signal RPVCS ends. Each time, the repetition unit end information RUFI is output to the number management unit 12.
[0031]
The both period waveform generation unit 15 is an output of the transition period waveform generation unit 13 in order to obtain a control signal that changes in the address period and the transition period or the discharge sustain period and the transition period or the address period, the discharge sustain period, and the transition period. The transition is performed by selecting a part of the transition period change control signal TPVCS and a part of the repetition period change control signal RPVCS which is the output of the repetition period waveform generation unit 14 by the switching signal CHS which is the output of the transition period waveform generation unit 13. A drive control signal DCS (third signal) extending over the period and the repetition period is output.
[0032]
As described above, since the waveform of the drive control signal DCS can be changed in units of subfields by providing the subfield management unit 11, for example, the contrast is improved by minimizing the number of pseudo discharges in one field within one field. The life of the plasma display can be extended by changing the cycle and waveform in response to the display rate of the plasma display and the elapse of the light emission time. Further, if the number management unit 12 is configured to output a value other than a power of 2 as the repetition number information, the number of discharge sustain pulses in the subfield is managed in more detail than the power of 2 by the number management unit 12. And the linearity of gradation can be improved. In addition, the number management unit 12 can change the number of sustaining pulses in units of fields in accordance with environmental conditions, thereby improving the gradation reproducibility. The subfield management unit 11 and the number of times management unit 12 receive the synchronization / subfield information SSI including the boundary timing at which the boundaries of the plurality of subfields appear, and the transition period return information TPRI indicating the end timing of the address period and the discharge sustain period. This is output to the transition period waveform generation unit 13, and these two functional blocks can be combined and regarded as an intra-subfield timing generation unit.
[0033]
The drive control signal DCS to the address driver 2, X driver 3, scan driver 4, and Y driver 5 in FIG. 16 is a partial output (first signal) of the transition period waveform generation unit 13 or the repetition period waveform generation unit 14. Are part of the output (second signal) and the output (third signal) of the waveform generator 15 of both periods. That is, among the drive control signals DCS, the drive control signal DCS that changes only in the transition period uses the repetition period change control signal RPVCS output from the transition period waveform generation unit 13 as it is, and the drive changes only in the repetition period. As the control signal DCS, the transition period change control signal TPVCS output from the transition period waveform generation unit 13 is used as it is. The drive control signal DCS that changes in both the transition period and the repetition period is generated by the both-period waveform generation unit 15 using both the output of the transition period waveform generation unit 13 and the output of the repetition period waveform generation unit 14. Is output. Note that the system clock SCLK, which is the output of the clock generation system circuit 8 shown in FIG. 16, is the subfield management unit 11, the frequency management unit 12, the transition period waveform generation unit 13, the repetition period waveform generation unit 14 and both periods of FIG. Although it is supplied to a necessary part of the waveform generator 15, details are omitted in FIG.
[0034]
Next, the configuration of the transition period waveform generation unit 13, the repetitive period waveform generation unit 14, the both period waveform generation unit 15 and the number management unit 12 which constitute the control waveform generation system circuit 10A will be described in more detail. FIG. 3 is a block diagram showing a configuration example of the transition period waveform generation unit 13. The transition period waveform generator 13 shown in FIG. 3 outputs a logical circuit 20 that outputs a logical sum of the transition period return information TPRI and the synchronization / subfield information SSI, and an RS flip-flop circuit 21 that is set by the output of the logic circuit 20. Then, the main counter 22 that counts the system clock SCLK in units of 100 nsec. In the enabled state when the enable / disable is switched by the output Q of the RS flip-flop circuit 21, and the transition period according to the count value of the main counter 22 The transition period end information generation unit 24 that outputs the end information TPFI, the RS flip-flop circuit 23 that is set according to the operation state of the transition period end information generation unit 24 and that is reset by the transition period return information TPRI, A subfield end information generating unit 25 for outputting subfield end information SFI according to the count value of the number 22; The transition period change control signal generator 26 that outputs the transition period change control signal TPVCS according to the count value of 22 and the signal processing system control signal that outputs the signal processing system control signal SPCS according to the count value of the main counter 22 And a generation unit 27.
[0035]
Then, the RS flip-flop circuit 21 is reset with the transition period end information TPFI. The main counter 22 is reset with the subfield end information SFI. Furthermore, the transition period end information generation unit 24, the subfield end information generation unit 25, the transition period change control signal generation unit 26, and the signal processing system control signal generation unit 27 store the change point information in the change point information storage circuits 24x to 27x. Each of them is stored, and a plurality of change point information is selected in accordance with the corresponding subfield according to the synchronization / subfield information SSI, and further, the selected plurality of change point information is stored and output from among them. The change point information to be selected can be sequentially selected. These change point information storage circuits 24x to 27x constitute full-year change point information storage means 100. The transition period end information generation unit 24, the subfield end information generation unit 25, the transition period change control signal generation unit 26, and the signal processing system control signal generation unit 27 follow the change point information of the change point information storage circuits 24x to 27x. , Transition period end information TPFI, subfield end information SFI, transition period change control signal TPVCS and control signal generation circuits 24y to 27y for generating signal processing system control signal SPCS are provided, and transition period waveform generation unit 13 of FIG. Among these configurations, the configuration other than the full-year change point information storage unit 100 is the first control signal generation unit 110.
[0036]
Since it is configured as described above, the RS flip-flop circuit 21 is reset at the end of the transition period by the transition period end information TPFI, and is set at the start of the transition period by the output of the logic circuit 20. Therefore, the main counter 22 counts the transition period in the subfield as shown in FIG. 2C, or the period excluding the address period and the discharge sustain period in one field by the system clock SCLK. By such a counting method, the transition period end information generation unit 24, the subfield end information generation unit 25, the transition period change control signal generation unit 26, and the signal processing system control signal generation unit 27 are in the address period and the discharge sustain period. The generation of the drive control signal DCS can be stopped, and the drive control signal DCS of three transition periods common to each subfield is generated by the same circuit, so that the configuration can be simplified. The switching signal CHS is set to the reset-priority RS flip-flop circuit 23 by the transition period return information TPRI shown in FIG. 2J, and the internal signal output pulse of the transition period change control signal generator 26 is output. In this case, the waveform is as shown in FIG.
[0037]
Next, the configuration of the transition period end information generation unit 24, the subfield end information generation unit 25, the transition period change control signal generation unit 26, and the signal processing system control signal generation unit 27 will be described in detail with reference to FIGS. To do. FIG. 4 is a circuit diagram showing a configuration example of the transition period end information generation unit 24 and the subfield end information generation unit 25. A small-capacity RAM 30 that stores change point information indicating the end timing of the transition period is a component of the full-year change point information storage means. The change point information output from the RAM 30 is configured to be sequentially selectable, but this change point information is temporarily stored in the latch 31. The change point information in the RAM 30 is switched by the synchronization / subfield information SSI. Therefore, the change point information sequentially stored in the latch 31 can be different for each subfield. The change point information stored in the latch 31 is compared with the count value of the main counter 22 by the comparator 32. Only when the two input values match in the comparator 32, a pulse is output from the comparator 32. The pulse output from the comparator 32, that is, the comparison result is stored in the D flip-flop circuit 33, and the transition period end information TPFI is output from the D flip-flop circuit 33. The output of the comparator 32 is also used as a signal for setting the RS flip-flop circuit 23. The transition period end information generation unit 24 outputs transition period end information TPFI when the preprocessing period ends, changes the change point information output by the RAM 30 to one corresponding to the intermediate processing period, and then ends the intermediate processing period. The transition point end information TPFI is output and the change point information output from the RAM 30 is changed to the one corresponding to the post-processing period. When the post-processing period ends, the transition period end information TPFI is output and the output of the RAM 30 is changed to the previous one. Change to the one corresponding to the processing period and repeat the above operation.
The RAM 34 stores change point information indicating the count value of the system clock SCLK corresponding to the total length of the preprocessing period, the intermediate processing period, and the postprocessing period. Therefore, the value stored in the latch 35 is also only change point information at the time when the post-processing period ends, and the comparator 36 receives two inputs when the count value of the main counter 22 indicates the end of the post-processing period. A pulse is output only when the values match. The D flip-flop circuit 37 receives the comparison result from the comparator 36 and outputs the subfield end information SFI.
[0038]
FIG. 5 is a circuit diagram showing a configuration example of the transition period change control signal generation unit 26 and the signal processing system control signal generation unit 27. The transition period change control signal generation unit 26 temporarily outputs two RAMs 40- (2i-1) and 40-2i for storing change point information and outputs of the respective RAMs 40- (2i-1) and 40-2i. Two latches 41- (2i-1), 41-2i, and two comparisons for comparing the outputs of the latches 41- (2i-1), 41-2i with the count value of the main counter 22, respectively. Units 42- (2i-1) and 42-2i and RS flip-flop circuits 43-i that perform setting and resetting by the comparators 42- (2i-1) and 42-2i are provided as P sets. Then, the transition period change control signal TPVCS is output from the P RS flip-flop circuits 43-i. Here, i is an arbitrary integer from 1 to P. The change point information stored in the RAM 40- (2i-1), 40-2i indicates the change point of the transition period change control signal TPVCS in the pre-processing period, the intermediate processing period, and the post-processing period. The change point information in any period is based on the start point of the preprocessing period. For example, the change point information of the transition period change control signal TPVCS in the middle process period is also based on the start point of the preprocess period. The RAM 40- (2i-1) with an odd subscript has change point information indicating the rising timing of the transition period change control signal TPVCS, and the RAM 40-2i with an even subscript has a transition period change control signal TPVCS. The change point information indicating the timing of falling of is stored.
[0039]
Next, the operation of the transition period change control signal generation unit 26 will be described. Since the above-described configuration of the P set is only the same configuration repeated P times, only one set is extracted from the configuration of the P set. The operation will be described. It is assumed that the change point information ε1 to ε3 is selected in the RAM 40-2i as the change point information to be used in the subfield to be processed by the synchronization / subfield information SSI, and the change point information γ1 to γ3 is selected in the RAM 40-2i. Is selected. The values of these change point information are ε1, γ1, ε2,. γ2, ε3. It is assumed that γ3. After the synchronization / subfield information SSI changes, the change point information ε1 and γ1 are stored in the latches 41- (2i-1) and 41-2i, respectively. FIG. 6A is a graph showing changes in the count value of the main counter 22, and FIG. 6B shows the count value of the main counter 22 in FIG. 6A and the RS flip-flop circuit 43-i. It is a timing chart which shows the relationship of the output Q. For example, when the count value of the main counter 22 becomes ε1, the output pulse of the comparator 42- (2i-1) causes the RS flip-flop circuit 43-i to be in the set ('H' logic) state and at the same time the latch 41- (2i-1) stores the next change point information ε2. When the count value of the main counter 22 further increases and the count value of the main counter 22 becomes γ1, the reset ('L' logic) state is set by the output pulse of the comparator 42-2i, and at the same time, the latch 41-2i enters the latch 41-2i. Stores the next change point information γ2. The main counter 22 continues the counting operation and repeats the above operation with the change point information s2, s3 and the change point information r2, r3, so that the RS flip-flop circuit 43-i is shown in FIG. A signal waveform can be output.
[0040]
The signal processing system control signal generation unit 27 described below also has the same configuration as the transition period change control signal generation unit 26. That is, the signal processing system control signal generation unit 27 includes the RAMs 45- (2i-1) and 45-2i, the latches 46- (2i-1) and 46-2i, and the comparator 47- (2i-1) for comparison. , 47-2i and RS flip-flop circuit 48-i are provided with Q sets, and the connection relationship thereof is the same as the corresponding component of the transition period change control signal generation unit 26. The RAM 45- (2i-1) and 45-2i store change point information of the signal processing system control signal SPCS. The operation of each component of the Q set in the signal processing control signal generation unit 27 is the same as the operation of each component of the P set of the transition period change control signal generation unit 26 described above. Further, the change point information stored in the RAM 40- (2i-1), 40-2i and the RAM 45- (2i-1), 45-2i can be selected for each subfield by the synchronization / subfield information SSI. This is the same as the

RAMs

30 and 34.
[0041]
As described above, by storing only the change point information of the drive control signal DCS in the full-year change point information storage unit 100, the storage capacity of the full-year change point information storage unit 100 can be reduced, so that an inexpensive plasma display drive circuit can be obtained. As well as being obtained, storing only the change point information in the full-year change point information storage means 100 and generating a waveform for each control signal by the RS flip-flop circuits 43-1 to 43-p, 48-1 to 48-q. Therefore, when designing the waveform of the control signal, the design can be performed in a short time and easily without regard to other control signals, and the change point information of the full-year change point information storage means 100 can be compared with the comparator. Since the number of comparators can be reduced by sequentially comparing 42-1 to 42-2p and 47-1 to 47-2q, an inexpensive plasma display drive Most appropriate control signals to the plasma display for the minimum change time of the waveform together with a circuit is obtained can be sped up to 1 cycle of the system clock is obtained.
[0042]
3 to 5, the system clock SCLK is partially omitted from the portions related to the well-known technology.
The

comparators

32, 36, 42-1 to 42-2P, and 47-1 to 47-2P output a pulse when the inputs coincide with each other, but the

comparators

32, 36, 42-1 to 42-2P are output. , 47-1 to 47-2P may be outputs representing the magnitude relationship of two inputs. In addition, instead of the RS flip-flop circuits 43-1 to 43-P and 48-1 to 48-P, other state holding means such as a JK type flip-flop may be used, and the state used here The holding means only needs to be capable of changing the output logic level according to the outputs of the comparators 42-1 to 42-2P and the comparators 47-1 to 47-2P. Furthermore, although the case where the main counter 22 repeats counting in each subfield has been described, the main counter 22 of the present invention may repeat counting in units of one field. In this case, however, the

RAMs

30, 34, 40-1 to 40-2P, 45-1 to 45-2P constituting the full-year change point information storage means 100 store information identified over one field as change point information. It may be stored. In this case, however, the

RAM

30, 34, 40-1 to 40-2P, and 45-1 to 45-2P are controlled by the synchronization / subfield information SSI only at the beginning of one field.
[0043]
FIG. 7 is a circuit diagram showing a configuration example of the repetition period waveform generation unit 14 shown in FIG. The repetition period waveform generation unit 14 in FIG. 7 is roughly composed of two functional blocks. That is, the first period in which the first same operation repeated in the address period to obtain the drive control signal RPVCS in the address period appears, and the second period in the discharge sustain period to obtain the drive control signal RPVCS in the discharge sustain period. In order to store the second period in which the same operation appears, the first intra-period change point information indicating the timing within the first period, and the second intra-period change point information indicating the timing within the second period In-period change point information storage means 200 and second control signal generation means 210 for generating a second signal in accordance with the first and second in-cycle change point information. For example, the same operation is repeated in a mountain-shaped peak of the address period or a mountain-shaped peak in the discharge sustain period shown in FIG. That is, the length of one peak in the address period corresponds to the first cycle (repetition unit), and the length of one peak in the discharge sustain period corresponds to the second cycle (repetition unit). The intra-period change point information storage means 200 stores the first and second periods. In the first cycle change point information stored in the cycle change point information storage means 200, the repetition period change control signal RPVCS changes at any point from the beginning of the peak during the peak period of the address period. The change point information is shown. Therefore, the change point information indicates the change timing of the repetitive period change control signal RPVCS from the beginning of the next mountain in the same manner. Similarly, the change point information in the second period indicates change point information indicating at which time point the repeated period change control signal RPVCS changes during the peak period of the discharge sustaining period. . Then, whether the intra-period change point information storage means 200 outputs the first intra-period change point information or the second intra-period change point information is switched by the synchronization / subfield information SSI. The second control signal generation means 210 repeats the generation of the repetitive period change control signal RPVCS for every mountain, thereby generating the repetitive period change control signal RPVCS over the entire period of the address period and the entire discharge sustain period. Do.
[0044]
Then, the structure of the repetition period waveform generation part 14 is demonstrated in detail. The intra-cycle change point information storage means 200 includes information indicating the number of repetitions of the address period, that is, how many times the address period is the first period, and the number of repetitions of the discharge maintenance period, that is, the discharge maintenance period is the second period. A RAM 51 for storing information about how many times the number of the change points, and RAMs 55-1 to 55-2r for storing first and second in-cycle change point information. Further, it has a latch 52 for temporarily storing the output of the RAM 51 and latches 56-1 to 56-2r for temporarily storing the outputs of the RAMs 55-1 to 55-2r. The second control signal generating means 210 includes a sub-counter 50 that counts the system clock SCLK in units of, for example, 50 nsec. When the switching signal CHS shown in FIG. Comparator 53 that compares the numerical value with the output of latch 52, D flip-flop circuit 54 that outputs the output of comparator 53 as repetition unit end information RUFI at the timing of system clock SCLK, the count value of subcounter 50, and the latch Comparators 57-1 to 57-2r that output a pulse only when they match the outputs of 56-1 to 56-2r, and a comparator 57- (2i-1) with an odd subscript and a subscript Are provided with RS flip-flop circuits 58-1 to 58-r which are set to a reset state and output a repeated period change control signal RPVCS by an even number of comparators 57-2i. The sub-counter 50 is reset by the repetition unit end information RUFI.
[0045]
Next, the operation of the repetition period waveform generation unit 14 shown in FIG. 7 will be described. The following description is for the operation in an arbitrary subfield. First, according to the synchronization / subfield information SSI, the RAMs 51, 55-1 to 55-2r of the in-period change point information storage means 200 change points corresponding to the corresponding subfields from the stored change point information. Select information. When the switching signal CHS shown in FIG. 2 (k) becomes “H” logic, the sub-counter 50 is ready for counting. The sub-counter 50 counts the system clock SCLK until it is reset with the repetition unit end information RUFI that is the output of the D flip-flop circuit 54. For this reason, as shown in FIG. 2F, the count value of the sub-counter 50 has a saw-tooth waveform. In order to obtain the repetition unit end information RUFI, the latch 52 first stores change point information indicating the end timing (the length of the first cycle) of the repetition unit of the address period from the RAM 51. Next, the change point information stored in the latch 52 is changed by the repetition count information RTI to the end timing (second period length) of the repetition unit of the discharge sustain period. Since the switching signal CHS becomes “H” logic, the sub-counter 50 performs counting, and when the counter 53 matches the count value of the sub-counter 50 and the output of the latch 52, the sub-counter 50 is reset. By changing the change point information of the latch 52, the repetition period of the address period and the repetition period of the discharge sustain period can be changed.
[0046]
Two RAMs 55- (2i-1), 55-2i, two latches 56- (2i-1), 56-2i, two comparators 57- (2i-1), 57-2i, one A set of components constituted by the RS flip-flop circuit 58-i has almost the same configuration as a set of components of the transition period change control signal generation unit 26 of FIG. Therefore, the repetition period change control signal RPVCS can be generated by the change point information stored in the RAMs 55- (2i-1) and 55-2i in the case of the transition period change control signal generation unit 26 in FIG. It is the same. RAM 55- (2i-1), 55-2i, latches 56- (2i-1), 56-2i, comparators 57- (2i-1), 57-2i, RS flip-flop circuit 58-i, The operations of a set of constituent elements configured by the RAM 40- (2i-1), 40-2i, the latch 41- (2i-1), 41-2i, and the comparator 42- (2i-1), The point of difference between the operation of the component constituted by 42-2i and the RS flip-flop circuit 43-i is that the change point information stored in the latches 56- (2i-1) and 56-2i is sequentially selected. This is not only when the comparators 57- (2i-1) and 57-2i output pulses, but also sequentially selected by the repetition count information RTI. When it is changed by the repetition count information RTI, switching is performed between address point change point information and discharge sustain period change point information. Therefore, the repetition period change control signal RPVCS as shown in FIG. 6B is repeatedly output in the first period of the address period or the second period of the discharge sustain period.
[0047]
By storing only the change point information of the drive control signal DCS in the intra-period change point information storage means 200, the storage capacity of the intra-period change point information storage means 200 can be reduced, so that an inexpensive plasma display drive circuit can be obtained. When designing the waveform of the control signal by storing only the change point information in the intra-cycle change point information storage means 200 and generating a waveform for each control signal by the RS flip-flop circuits 58-1 to 58-r. In addition, since the design can be performed regardless of other control signals, the design can be easily executed in a short time, and the change point information of the latches 56-1 to 56-2r is sequentially obtained by the comparators 57-1 to 57-2r. Since the number of comparators can be reduced by the comparison, an inexpensive plasma display driving circuit can be obtained. Since the waveform change time can be minimized up to one cycle of the system clock, a control signal most suitable for the plasma display can be obtained.
[0048]
In FIG. 7, the system clock SCLK is partially omitted for portions related to a known technique.
The comparators 53 and 57-1 to 57-2r output a pulse when the inputs coincide with each other. However, the outputs of the comparators 53 and 57-1 to 57-2r may be outputs representing the magnitude relationship of two inputs. Good. In addition, instead of the RS flip-flop circuits 48-1 to 43-r, other state holding means such as a JK type flip-flop may be used, and the state holding means used here is the comparator 57- It is sufficient that the output logic level can be changed by the output of 1 to 57-2r.
[0049]
FIG. 8 is a circuit diagram showing a configuration example of the both-period waveform generation unit 15 shown in FIG. The both period waveform generation unit 15 alternately switches and outputs the drive control signal of the transition period output from the transition period waveform generation unit 13 and the drive control signal of the repetition period output from the repetition period waveform generation unit 14. A switch means for generating a drive control signal that spans a plurality of periods in which at least one of a pre-processing period, an intermediate processing period, and a post-processing period and at least one of an address period and a discharge sustaining period are combined. There is a feature. The switches 60-1 and 60-2 in FIG. 8 correspond to this switch means. These switches 60-1 and 60-2 switch and output the transition period change control signal generation TPVCS and the repetition period change control signal RPVCS by the switching signal CHS, and have both a transition period and a repetition period with a simple configuration. Some of the drive control signals DCS that change at
[0050]
Further, another configuration in FIG. 8 will be described. Of the repetition period change control signal RPVCS, the signal input to the counter 61 is a signal output for each repetition unit. The counter 61 counts how many repetition units are output. One of the switches 62-1 to 62-480 is configured to output 'H' logic according to the count value of the counter 61. For example, when the count value of the counter 61 is “0”, only the switch 62-1 outputs “H” logic, and when the count value of the counter 61 is “1”, only the switch 62-2 is “H”. 'Output logic. The AND circuits 63-1 to 63-480 each having the outputs of the switches 62-1 to 62-480 as one input and one of the repetition period change control signals RPVCS as the other input correspond to the count value of the counter 61. In turn, output 'H' logic. The timing for outputting the 'H' logic is determined by the other input of the AND circuits 63-1 to 63-480. Selection of the outputs of the AND circuits 63-1 to 63-480 and the transition period change control signal generation TPVCS is performed by the switches 62-i to 62-s. Some of the drive control signals DCS that change in both the transition period and the repetition period are generated while being switched by the switches 62-i to 62-s.
[0051]
FIG. 9 is a circuit diagram showing a configuration example of the number management unit 12 shown in FIG. The number management unit 12 in FIG. 9 uses the change detection circuit 70 to detect changes in the displayed subfield information DSI included in the synchronization / subfield information SSI. The output of the change detection circuit 70 is input to the OR circuit 71. The OR circuit 71 outputs the logical sum of the output of the change detection circuit 70, the transition period return information TPRI, and the display start signal DSS. The number counter 72 is reset by the output of the OR circuit 71. The number counter 72 counts the system clock SCLK only when the repetition unit end information RUFI is input. Therefore, the number counter 72 can output a count value indicating how many times the repetition unit has been completed, that is, how many repetition periods have been repeated.
The output of the OR circuit 71 also resets the event counter 73. The event counter 73 counts the system clock SCLK when the transition period end information TPFI is 'H' logic. Therefore, for example, the event counter 73 outputs “2” in the address period and outputs “1” in the discharge sustain period. Therefore, if the output of the event counter 73 is compared by the fixed value comparator 74, a signal for distinguishing the address period and the discharge sustain period can be output to the ROM 75. The number of repetitions in this period is output from the ROM 75 to the comparator 76 in accordance with the subfield information DSI and according to the address period or the discharge sustain period. Only when the number of repetitions matches the output of the number counter 72, the comparator 76 outputs a pulse as repetition number information RTI. The AND circuit 77 outputs a logical product of the output of the comparator 76 and the repetition unit end information RUFI as transition period return information TPRI.
[0052]
Embodiment 2. FIG.
Next, a plasma display driving circuit according to a second embodiment of the present invention will be described with reference to FIGS. FIG. 10 is a block diagram showing another configuration example of the control waveform generation system circuit in the plasma display driving circuit according to the second embodiment. The control waveform generation system circuit 10B of FIG. 10 is different from the control waveform generation system circuit 10A of FIG. 1 in that the change point setting information VPSI is input to the transition period waveform generation unit 13B and the repetition period waveform generation unit 14B. The change point information stored in the transition period waveform generation unit 13B and the repetition period waveform generation unit 14B is configured to be settable from the outside of the plasma display driving circuit. Therefore, the waveform of the drive control signal and the signal system control signal waveform can be easily changed in a short time. In FIG. 10, the same reference numerals as those in FIG. 1 correspond to the same reference numerals in FIG. 1, and the transition period waveforms of the subfield management unit 11, the number management unit 12, and the both period waveform generation unit 15 are shown. The generation unit 13 and the transition period waveform generation unit 13B have the same configuration.
[0053]
FIG. 11 is a block diagram showing a configuration example of the transition period waveform generation unit 13B. The transition period waveform generation unit 13B is different from the transition period waveform generation unit 13 shown in FIG. 3 in that the transition period end information generation unit 24B, the subfield end information generation unit 25B, the transition period change control signal generation unit 26B, and the signal processing system. The control signal generator 27B is configured to be able to rewrite the change point information by the change point setting information VPSI. Therefore, the transition period waveform generation unit 13B can set the transition period end information TPFI, the subfield end information SFI, the transition period change control signal TPVCS, and the signal processing system control signal SPCS from the outside of the plasma display driving circuit. Become. With this configuration, it is not necessary to hold a plurality of drive control signal waveforms DCS in the plasma display drive circuit, so that an inexpensive drive circuit can be realized.
[0054]
The transition period end information generation unit 24B, the subfield end information generation unit 25B, the transition period change control signal generation unit 26B, and the signal processing system control signal generation unit 27B can rewrite the change point information using the change point setting information VPSI. This is because the change point information storage circuits 24xB to 27xB incorporated therein are configured so that change point information can be rewritten by the change point setting information VPSI. The change point information storage circuits 24xB to 27xB have the same functions as the change point information storage circuits 24x to 27x except that the change point information can be rewritten. The point that the change point information storage circuits 24xB to 27xB can rewrite the change point information by the change point setting information VPSI will be described with reference to FIGS. 12 and 13 are circuit diagrams showing one configuration example of the transition period end information generation unit 24B, the subfield end information generation unit 25B, the transition period change control signal generation unit 26B, and the signal processing system control signal generation unit 27B. . The transition period end information generation unit 24B, the subfield end information generation unit 25B, the transition period change control signal generation unit 26B, and the signal processing system control signal generation unit 27B are connected to the transition period end information generation unit 24 and the sub shown in FIGS. The difference between the field end information generation unit 25, the transition period change control signal generation unit 26, and the signal processing system control signal generation unit 27 is that the

RAMs

30B, 34B, 40B-1 to 40-2p, 45B-1 to 45-2q The change point information stored in the information can be rewritten by the change point setting information VPSI.
[0055]
This change point setting information VPSI is used to distinguish between the

RAMs

30B, 34B, 40B-1 to 40-2p, and 45B-1 to 45-2q, which are used for identifying the output signal and distinguishing the signal change direction (rising or falling). Data, data including change point change time information, a transfer clock, and signals stored in the

RAMs

30B, 34B, 40B-1 to 40-2p, 45B-1 to 45-2q.
Further, confirmation data for confirming that the change time information of the change point is correctly stored in the

RAMs

30B, 34B, 40B-1 to 40-2p, 45B-1 to 45-2q, and the confirmation data are transferred to the outside. It is preferable to provide a return clock.
[0056]
FIG. 15 is a timing chart showing an example of the change point setting information VPSI. FIG. 15A shows a data string in which discrimination data and data including change time change point information are combined, FIG. 15B shows a transfer clock, and FIG. A storage signal is shown. DSK (k = 0, 1, 2,..., 24) shown in FIG. 15A is 1-bit information. When SD0 = 0, SD0 to SD11 are discrimination data, and SD12 to SD24 are data including change time information of change points, and any value from 0 to 8191 is represented by SD12 to SD24. . That is, when SD0 = 0, the change time information of the change points is stored in the

RAMs

30B, 34B, 40B-1 to 40-2p, 45B-1 to 45-2q. The meanings of the data SD1 to SD11 in this case are shown in Tables 1 to 4.
[0057]
[Table 1]

[0058]
[Table 2]

[0059]
[Table 3]

[0060]
[Table 4]

[0061]
FIG. 14 is a circuit diagram showing a configuration example of the repetition period waveform generation unit 14B. The difference between the repetition period waveform generation unit 14B and the repetition period waveform generation unit 14 shown in FIG. 7 is that the RAMs 51B and 55B-1 to 55B-2r in the in-period change point information storage means 200B are stored by the change point setting information VPSI. That is, it is configured to be able to rewrite the changing point information. Therefore, the repetition period waveform generation unit 14B can set the repetition unit end information RUFI and the repetition period change control signal RPVCS from the outside of the plasma display driving circuit. Therefore, this plasma display drive circuit is suitable for each condition, such as changing the waveform of the drive control signal for each input video signal in accordance with the light emission time of the plasma display in subfield units or field units. Therefore, the function of the plasma display can be fully exploited. In addition, since it is not necessary to hold a plurality of drive control signal waveforms in the plasma display drive circuit, an inexpensive drive circuit can be realized.
[0062]
This change point setting information VPSI includes the discrimination data of the RAMs 51B, 55B-1 to 55B-2r, and change time information of change points, which are used for identifying the output signal and distinguishing the change direction (rise, fall) of the signal. It is composed of the included data, a transfer clock, and signals stored in the RAMs 51B and 55B-1 to 55B-2r.
Furthermore, it is preferable to include confirmation data for confirming that the change time information of the change point is correctly stored in the RAM 51B, 55B-1 to 55B-2r, and a return clock for transferring the confirmation data to the outside.
In the case of storing change point change time information in the RAMs 51B, 55B-1 to 55B-2r, for example, SD0 = 1 in the change point setting information VPSI of FIG. In this case, any value from 0 to 8191 is represented by SD12 to SD24 as in the case of SD = 0, but the meanings of SD1 to SD12 are as shown in Tables 5 to 9.
[0063]
[Table 5]

[0064]
[Table 6]

[0065]
[Table 7]

[0066]
[Table 8]

[0067]
[Table 9]

[0068]
In the plasma display device of FIG. 16, even if the plasma display driving circuit of the first or second embodiment is used, the same effects as those described in the first or second embodiment are obtained.
[0073]
【The invention's effect】
Claim 1According to the described plasma display drive circuit, the configuration for generating the first signal to be generated in the first and second transition periods can be shared, and the circuit configuration can be simplified.
[0074]
Claim 2According to the described plasma display driving circuit, the configuration for generating the first signalofThere is an effect that sharing can be easily performed.
[0075]
Claim 3According to the described plasma display drive circuit, since the transition period waveform generation unit and the repetition period waveform generation unit independently have the reference of the change point, the repetition period waveform generation unit and the transition period waveform generation unit individually Since the generated waveform can be set independently and the waveform design can be performed independently in the repetition period and the transition period, the waveform design can be easily performed in a short time.
[0076]
Claim 4According to the described plasma display drive circuit, optimum drive control according to each condition, such as changing the waveform of the drive control signal for each input video signal according to the light emission time of the plasma display in subfield units or field units, for example. Since the signal can be generated, the function of the plasma display can be sufficiently extracted. Moreover, since it is not necessary to hold a plurality of drive control signal waveforms in the plasma display drive circuit, there is an effect that an inexpensive drive circuit can be realized.
[0078]
Claim 5According to the described plasma display drive circuit, there is no need to hold a plurality of drive control signal waveforms in the plasma display drive circuit, so that an inexpensive drive circuit can be realized.
[0079]
Claim 6According to the plasma display device described in claim 1,Claim 5There is an effect that any one of the plasma display driving circuits.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration example of a control waveform generation system circuit in a plasma display driving circuit according to a first embodiment.
2 is a waveform diagram for explaining the operation of the control waveform generation system circuit of FIG. 1; FIG.
3 is a block diagram illustrating a configuration example of a transition period waveform generation unit in FIG. 1; FIG.
4 is a circuit diagram showing a configuration example of a transition period end information generation unit and a subfield end information generation unit in FIG. 3; FIG.
5 is a circuit diagram showing a configuration example of a transition period change control signal generation unit and a signal processing system control signal generation unit in FIG. 3; FIG.
6 is a diagram showing the relationship between the count value of the main counter of FIG. 5 and the output of the RS flip-flop circuit.
7 is a circuit diagram showing a configuration example of a repetition period waveform generation unit in FIG. 1; FIG.
8 is a circuit diagram showing a configuration example of a both-period waveform generation unit in FIG. 1;
9 is a circuit diagram showing a configuration example of a number management unit in FIG. 1;
FIG. 10 is a block diagram showing a configuration example of a control waveform generation system circuit in a plasma display driving circuit according to a second embodiment.
11 is a block diagram illustrating a configuration example of a transition period waveform generation unit in FIG. 10;
12 is a circuit diagram showing a configuration example of a transition period end information generation unit and a subfield end information generation unit in FIG. 11. FIG.
13 is a circuit diagram showing a configuration example of a transition period change control signal generation unit and a signal processing system control signal generation unit in FIG. 11;
14 is a circuit diagram showing a configuration example of a repetition period waveform generation unit in FIG. 10;
FIG. 15 is a timing chart showing an example of change point setting information.
FIG. 16 is a block diagram showing an example of the overall configuration of a conventional plasma display.
FIG. 17 is a diagram for explaining a voltage waveform applied to each electrode of the panel.
FIG. 18 is a block diagram showing a configuration example of a control waveform generation system circuit of a conventional plasma display driving circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Panel, 10, 10A, 10B Control waveform generation system circuit, 11 Subfield management part, 12 Count management part, 13 Transition period waveform generation part, 14 Repeat period waveform generation part, 15 Both period waveform generation part

Claims

An address period that selectively determines a cell that generates a discharge and a cell that does not generate a discharge among a plurality of cells in the plasma display panel, and discharges only a cell that is determined to generate a discharge in the address period. A discharge sustain period to be performed, and first and second transitions separately disposed at any two positions before the address period, between the address period and the discharge sustain period, or after the discharge sustain period A plasma display driving circuit for providing a plurality of subfields including at least four periods in one field to drive the plasma display panel so as to perform gradation display;
An intra-subfield timing generation unit that outputs a boundary timing that is a timing at which the plurality of subfields are switched, and an end timing of the address period and the discharge sustain period;
Using the boundary timing, the address period, and the end timing of the discharge sustain period, the operation is not performed in the address period and the discharge sustain period, but is operated in the first and second transition periods. A transition period waveform generation unit for generating a first signal to be output in the first and second transition periods,
The transition period waveform generator is
The timing when the first signal is continuously generated on the basis of the start point of the first transition period on the assumption that the second transition period follows the first transition period is shown. Full-year change point information storage means for storing full-year change point information;
A plasma display driving circuit comprising: first control signal generating means for generating the first signal according to the full-year change point information.

The first control signal generation means includes:
A main counter that counts a system clock of the plasma display driving circuit only during the first and second transition periods using the boundary timing and the end timing of the address period and the discharge sustain period;
A first comparator for comparing the full-year change point information and the count value of the main counter;
A first control signal output unit that outputs the first signal according to a comparison result of the first comparator;
The full year change point information storage means includes:
2. The plasma display driving circuit according to claim 1 , wherein the full-time change point information to be output is sequentially selected according to the comparison result of the first comparator.

The address period and the discharge sustain period are operated using the end timing of the address period and the discharge sustain period and the start timing of the address period and the discharge sustain period. A repetitive period waveform generator for generating a second signal to be output in the address period and the discharge sustain period by not operating in the transition period;
The repetition period waveform generator is
A first period in which the same first operation repeated to obtain the second signal in the address period appears, and a second identical operation repeated in order to obtain the second signal in the discharge sustain period. Within the period for storing the second period, first in-period change point information indicating timing within the first period, and second in-period change point information indicating timing within the second period Change point information storage means;
3. The plasma display drive according to claim 1 , further comprising: a second control signal generation unit configured to generate the second signal according to the first and second change point information in the second period. circuit.

The second control signal generation means includes
A sub-counter that counts the system clock of the plasma display driving circuit only during the address period and the discharge sustain period using the end timing of the address period and the discharge sustain period and the start timing of the address period and the discharge sustain period. When,
A second comparator for comparing the in-period change point information and the count value of the sub-counter;
A second control signal output unit that outputs the second signal according to a comparison result of the second comparator;
The intra-period change point information storage means includes
The intra-period change point information can be rewritten from the outside of the plasma display driving circuit, and the intra-period change point information to be output can be sequentially selected according to the comparison result of the second comparator. The plasma display driving circuit according to claim 3, wherein the driving circuit is configured.

The full year change point information storage means includes:
The plasma display driving circuit according to any one of claims 1 to 4 , wherein the full-year change point information is rewritable from outside the plasma display driving circuit.

6. A plasma display device comprising the plasma display driving circuit according to claim 1 .