JP4409339B2 - 半導体システム - Google Patents

Description

本発明は、ＳＲＡＭやＲＯＭなどのメモリシステムを複数個含む半導体システムに関するものである。

メモリシステムや回路システム等を複数個含む半導体システムに関して、従来、次のような構成がとられていた。

例えば、電源電圧の種類が１種類でなく、３種類以上の電源電圧が同一チップ上に必要となるため、レベルシフタ等の余分な回路を設けたり、複雑なウエル分離等を行っていた（例えば、特許文献１参照）。また、フラッシュメモリ等、高電圧が回路の動作上必要になるシステムが含まれている場合は、高耐圧のゲート酸化膜プロセスを、ロジックデバイスを形成するために必要な標準プロセスに追加していた（例えば、特許文献２参照）。すなわち、例えばロジック部で１．０Ｖ、フラッシュメモリで３．０Ｖ、ＤＲＡＭで２．５Ｖが必要であるときは、それぞれのデバイスが求める電圧に耐え得るゲート酸化膜等を形成していた。
特開２００１−４４２９５号公報（第２−７頁、第１図） 特開２００３−７８６３号公報（第２−７頁、第１図）

多種類のメモリデバイスやアナログデバイスなどが混載する場合、今後の微細化に伴い、要求される最適な電圧は５種類程度を越えると考えられ、それに伴い、必要となるゲート酸化膜厚も５種類を越えることになる。このようなデバイスを、同一プロセスによって形成することはきわめて困難であり、上述の特許文献１，２等の従来の技術では、実現は難しい。

そこで、代替技術として、ゲート酸化膜の代わりに、閾値電圧を多種類揃えて対応することが考えられる。ただし、この場合には、トランジスタの閾値電圧が低くなり過ぎたことに起因するオフリーク電流や、ゲート酸化膜が薄くなり過ぎたことに起因するゲートリーク電流の問題が、生じる可能性が高くなる。

さらに、図１５に示すように、デバイスの微細化により、デバイスのチャネル幅や、分離幅などのレイアウトに依存して、各システム毎に閾値電圧が異なっている。特に、ＳＲＡＭやＲＯＭやＤＲＡＭ等は極小のデバイスを用いるため、同一プロセスであっても、閾値電圧が互いに異なってしまい、このため、全てのメモリにおいてリーク電流の要求を満たすことは困難である。また、アナログ回路などは大きなデバイスを用いるため、メモリデバイスとともにリーク電流の要求を満たすことは、きわめて困難である。図１５の例では、システム間で閾値電圧が２００ｍＶもばらついている。例えば、製造プロセスにおいて、イオン注入により個別に閾値電圧を調整することが考えられるが、調整する閾値電圧の種類は１０種類（ｎチャネルとｐチャネル）を越えることが多く、実際の生産コストの面からみると、事実上不可能に近い。

また、多くの半導体システムは、タスク処理量や、動作時、待機時などのタスク状態、またはシステムの温度に応じて、電源電圧やクロック周波数を制御している。このため、要求されるリーク電流の仕様は、その時どきによって異なる。したがって、リーク電流の制御は、システムの動作環境によってフレキシブルに変更することが必要である。しかしながら、プロセスだけの対策や、メモリ個別のリーク削減回路では、システム全体の動作環境変化に追随することが困難であり、この結果、オフリーク電流やゲートリーク電流の要求を満足することができない。

前記の問題に鑑み、本発明は、閾値電圧が互いに異なるメモリシステムを含む半導体システムにおいて、複雑なプロセスを必要としないで、閾値電圧の相違による影響を受けることなく、リーク電流を抑制可能にすることを課題とする。

前記の課題を解決するために、第１の発明は、閾値電圧が互いに異なる複数のメモリシステムを有する半導体システムとして、前記複数のメモリシステムに対して共通に設けられ、前記各メモリシステムのメモリセルが有する少なくとも１つのトランジスタに、ソース電位を供給するソース電位供給部を備え、前記ソース電位は、接地電位および当該半導体システムの電源電圧と異なる電位に設定されており、前記ソース電位が印加されるトランジスタのゲート・ソース間電圧が、絶対値が所定値以上の負の電圧になっており、かつ、前記ソース電位はゲート電位よりも高電位であり、前記ソース電位は、絶対値が、前記複数のメモリシステムの中で閾値電圧が最低のものの当該閾値電圧と、当該半導体システムにおいて閾値電圧が最高の回路システムの当該閾値電圧との差に相当する電位に、設定されているものである。

この発明によると、各メモリシステムのメモリセルが有するトランジスタに、ソース電位供給部から、共通に、ソース電位が供給される。これにより、各メモリシステムに対して、オフリーク電流を決めるゲート・ソース間電圧を、絶対値が所定値以上の負の電圧に、一律に制御することができる。したがって、閾値電圧が互いに異なるメモリシステムについて、複雑なプロセスを必要とせずに、閾値電圧の相違による影響を受けることなく、リーク電流を抑えることができる。さらに、デバイスの寸法やレイアウトなどによって大きく相違するばらばらの閾値電圧による影響を、回避することができる。

そして、前記第１の発明において、前記ソース電位供給部からソース電位が供給されるトランジスタは、アクセストランジスタであるのが好ましい。

また、前記第１の発明において、前記複数のメモリシステムはＳＲＡＭを含み、前記ＳＲＡＭにおいて、前記ソース電位供給部からソース電位が供給されるトランジスタは、ロードトランジスタであるのが好ましい。

また、前記第１の発明において、前記ソース電位は、絶対値が当該半導体システムの電源電圧の２０％以下である正の電位に設定されているのが好ましい。

また、前記第１の発明において、前記各メモリシステムのうち少なくとも１つは、アクセスのために選択されたメモリセルについて、前記ソース電位供給部から供給された前記ソース電位に代えて、接地電位をソース電位として供給するソースドライバを有するのが好ましい。

また、第２の発明は、閾値電圧が互いに異なる複数のメモリシステムを有する半導体システムとして、前記複数のメモリシステムに対して共通に設けられ、前記各メモリシステムのワード線ドライバにソース電位を供給するソース電位供給部を備え、前記ソース電位は、接地電位および当該半導体システムの電源電圧と異なる電位に設定されており、前記ソース電位が印加されるトランジスタのゲート・ソース間電圧が、絶対値が所定値以上の負の電圧になっており、かつ、前記ソース電位はゲート電位よりも高電位であり、前記ソース電位は、絶対値が、前記複数のメモリシステムの中で閾値電圧が最低のものの当該閾値電圧と、当該半導体システムにおいて閾値電圧が最高の回路システムの当該閾値電圧との差に相当する電位に、設定されているものである。

この発明によると、各メモリシステムのワード線ドライバに、ソース電位供給部から、共通に、ソース電位が供給される。これにより、各メモリシステムに対して、オフリーク電流を決めるゲート・ソース間電圧を、絶対値が所定値以上の負の電圧に、一律に制御することができる。したがって、閾値電圧が互いに異なるメモリシステムについて、複雑なプロセスを必要とせずに、閾値電圧の相違による影響を受けることなく、リーク電流を抑えることができる。さらに、デバイスの寸法やレイアウトなどによって大きく相違するばらばらの閾値電圧による影響を、回避することができる。

そして、前記第２の発明において、前記ソース電位は、絶対値が当該半導体システムの電源電圧の２０％以下である負の電位に設定されているのが好ましい。

そして、前記第１または第２の発明において、回路システムを備え、前記複数のメモリシステムは、前記回路システムとともに、同一チップ上にシステムＬＳＩとして混載されているのが好ましい。

また、前記第１または第２の発明において、前記ソース電位供給部は、当該半導体システムの、動作周波数、電源電圧および温度のうち少なくともいずれか１つに応じて、前記ソース電位を制御する機能を有するのが好ましい。

これにより、システムの動作環境に応じて、フレキシブルに、リーク電流を制御することが可能になる。

また、前記第１または第２の発明において、前記ソース電位供給部は、前記ソース電位の基準となるリファレンス電圧を生成するリファレンス電圧生成部と、前記各メモリシステムに供給する前記ソース電位を、前記リファレンス電圧に応じてそれぞれ生成し、供給する電圧制御ドライバとを備えたものとするのが好ましい。

これにより、値が異なるソース電位を、リファレンス電圧によって、一律に制御することができる。

そして、前記リファレンス電圧生成部は、当該半導体システムの、動作周波数、電源電圧および温度のうち少なくともいずれか１つに応じて、前記リファレンス電圧を制御する機能を有するのが好ましい。

これにより、システムの動作環境に応じて、フレキシブルに、リーク電流を制御することが可能になる。

また、前記第１または第２の発明において、前記複数のメモリシステムに対して共通に設けられ、前記各メモリシステムに基板電位を供給する基板電位供給部を備えているのが好ましい。

本発明によると、複雑なプロセスを必要とせずに、閾値電圧の相違による影響を受けることなく、リーク電流を抑えることができる。すなわち、製造プロセスのコストを増加させることなく、複数のメモリシステムを有する半導体システムにおけるリーク電流の問題を軽減することができる。

また、システムの動作環境に応じて、リーク電流の制御を、各メモリシステムについて一律にフレキシブルに変更することが可能になり、この結果、いかなるシステム状態においても、リーク電流の仕様を満たすことができる。

以下、本発明の実施の形態について、図面を参照して説明する。

（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体システムの構成を示すブロック図である。図１において、半導体システム１は、複数のメモリシステムとしてのＳＲＡＭ３ａ，３ｂ，３ｃ、ＲＯＭ３ｄ，３ｅおよびＤＲＡＭ３ｆが混載されたシステムＬＳＩ２を備えている。システムＬＳＩ２にはメモリシステム以外の回路システム４ａ，４ｂ，４ｃ，４ｄが搭載されている。ＳＲＡＭ３ａ〜３ｃと、ＲＯＭ３ｄ，３ｅと、ＤＲＡＭ３ｆとは、動作原理が相違しており、このためばらばらの閾値電圧を持つ。また、同じ動作原理のメモリシステムであっても、レイアウト上の位置や、サイズなどが異なる場合は、製造プロセスに起因して、閾値電圧に違いが生じる場合がある。

また、図１の半導体システム１は、ソース電位供給部としてのアナログ電源回路５を備えている。アナログ電源回路５は、ＳＲＡＭ３ａ〜３ｃなどの各メモリシステム３ａ〜３ｆに対して共通に設けられており、各メモリシステム３ａ〜３ｆのメモリセルが有する少なくとも１つのトランジスタにソース電位を供給する。アナログ電源回路５によって生成されたソース電位は、電源供給口５ａから、ソース電位供給線１１を介して、各メモリシステム３ａ〜３ｆの電源受け取り口１２に供給される。このソース電位は、接地電位ＶＳＳおよび半導体システム１の電源電圧ＶＤＤとは、異なる電位に設定されている。

ここでは、アナログ電源回路５は、システムＬＳＩ２とは別チップであり、システムＬＳＩ２の電源電圧を供給することもできる。なお、この半導体システム１は、同一ボード上に構成される場合、同一パッケージ内に構成される場合、または、同一半導体基板において実現される場合、等がある。

図２は各メモリシステムにおいて本実施形態に係るソース電位の供給に係る部分の構成例を示す図である。図２ではメモリシステムとしてＳＲＡＭおよびＲＯＭを例にとり、そのメモリセルの内部構成をそれぞれ、ＳＲＡＭ回路１４およびＲＯＭ回路１５として示している。ＳＲＡＭ回路１４では、６個のトランジスタからなるメモリセルにおいて、ＮＭＯＳからなるドライブトランジスタ１４ａ，１４ｂの共通のソースに、ソースドライバ１３を介して上述のソース電位が供給されている。ドライブトランジスタ１４ａ，１４ｂが、セル電流を決定する。また、ワード線に接続されたアクセストランジスタ１４ｃ，１４ｄは、ドライブトランジスタ１４ａ，１４ｂを介して間接的に、上述のソース電位が供給されている。

またＲＯＭ回路１５では、メモリセルは１個のトランジスタからなるので、そのトランジスタ１５ａ，１５ｂのビット線と接続されていないソースに、ソースドライバ１３を介して上述のソース電位が供給されている。トランジスタ１５ａ，１５ｂがアクセストランジスタに相当し、セル電流を決定する。

また図示はしていないが、ＤＲＡＭの場合は、１Ｔ−１Ｃタイプではソース部がキャパシタになるので、２Ｔ−１Ｃタイプ（読み出しビット線と書き込みビット線とが分離されたタイプ）の読み出しトランジスタのソースに、上述のソース電位が供給される。ＦＬＡＳＨやＭＲＡＭの場合は、１Ｔタイプなので、そのトランジスタのソースに、上述のソース電位が供給される。

このように本実施形態によると、各メモリシステム３ａ〜３ｆのメモリセルが有するトランジスタに、ソース電位供給部としてのアナログ電源回路５から、共通に、ソース電位を供給する。これにより、各メモリシステム３ａ〜３ｆに対して、オフリーク電流を決めるゲート・ソース間電圧を、絶対値が所定値以上の負の電圧に、一律に制御することができる。したがって、閾値電圧が互いに異なるメモリシステムについて、閾値電圧の相違による影響を受けることなく、リーク電流を抑えることができる。

なお、本実施形態におけるソース電位は、その絶対値が半導体システム１の電源電圧ＶＤＤの２０％以下である正の電位に、設定するのが好ましい。例えば電源電圧ＶＤＤが１．０Ｖであるとき、ソース電位は０．２Ｖ以下の正の電位に設定するのが好ましい。

また、本実施形態におけるソース電位は、絶対値が、メモリシステム３ａ〜３ｆの中で閾値電圧が最低のもののその閾値電圧と、他の回路システムの中で閾値電圧が最高のもののその閾値電圧との差に相当する電位に、設定するのが好ましい。例えば図１５の場合には、２００ｍＶに設定するのが好ましい。これにより、閾値電圧のばらつきによる影響を、確実に回避することができる。

（第２の実施形態）
図３は本発明の第２の実施形態に係る半導体システムの構成を示すブロック図である。図３において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。

図３の半導体システム１Ａは、ソース電位供給部としてのアナログ電源回路６を備えている。アナログ電源回路６は、各メモリシステム３ａ〜３ｆに対して共通に設けられており、各メモリシステム３ａ〜３ｆのワード線ドライバにソース電位を供給する。アナログ電源回路６によって生成されたソース電位は、電源供給口６ａから、ソース電位供給線１６を介して、各メモリシステム３ａ〜３ｆの電源受け取り口１７に供給される。このソース電位は、接地電位ＶＳＳおよび半導体システム１Ａの電源電圧ＶＤＤとは、異なる電位に設定されている。

ここでは、アナログ電源回路６は、システムＬＳＩ２とは別チップであり、システムＬＳＩ２の電源電圧を供給することもできる。なお、この半導体システム１は、同一ボード上に構成される場合、同一パッケージ内に構成される場合、または、同一半導体基板において実現される場合、等がある。

図４は各メモリシステムにおいて本実施形態に係るソース電位の供給に係る部分の構成例を示す図である。図４に示すように、上述のソース電位は、ワード線のプルダウン電位を決定するワード線ドライバ１８のソース電位として供給されている。ここでのワード線ドライバ１８のソース電位は、ＳＲＡＭ、ＲＯＭ、ＤＲＡＭおよびＭＲＡＭのいずれの場合も、ワードを選択するための制御線を駆動するインバータを構成するＮＭＯＳトランジスタ１８ａのソース電位のことである。

このように本実施形態によると、各メモリシステム３ａ〜３ｆのワード線ドライバに、ソース電位供給部としてのアナログ電源回路６から、共通に、ソース電位を供給する。これにより、各メモリシステム３ａ〜３ｆに対して、オフリーク電流を決めるゲート・ソース間電圧を、絶対値が所定値以上の負の電圧に、一律に制御することができる。したがって、閾値電圧が互いに異なるメモリシステムについて、閾値電圧の相違による影響を受けることなく、リーク電流を抑えることができる。

なお、本実施形態におけるソース電位は、その絶対値が半導体システム１Ａの電源電圧ＶＤＤの２０％以下である負の電位に、設定するのが好ましい。例えば電源電圧ＶＤＤが１．０Ｖであるとき、ソース電位は−０．２Ｖ以上の負の電位に設定するのが好ましい。

また、本実施形態におけるソース電位は、絶対値が、メモリシステム３ａ〜３ｆの中で閾値電圧が最低のもののその閾値電圧と、他の回路システムの中で閾値電圧が最高のもののその閾値電圧との差に相当する電位に、設定するのが好ましい。例えば図１５の場合には、２００ｍＶに設定するのが好ましい。これにより、閾値電圧のばらつきによる影響を、確実に回避することができる。

（第３の実施形態）
図５は本発明の第３の実施形態に係る半導体システムの構成を示すブロック図である。図５において、図３と共通の構成要素には図３と同一の符号を付しており、ここではその詳細な説明を省略する。

図５の半導体システム１Ｂは、当該半導体システム１Ｂの温度を検知するシステム温度センサ２１、当該半導体システム１Ｂの動作周波数を検知するシステム周波数センサ２２、および、当該半導体システム１Ｂの電源電圧を検知するシステム電圧センサ２３を備えている。そして、ソース電位供給部としてのアナログ電源回路６Ａは、各メモリシステム３ａ〜３ｆのワード線ドライバに供給するソース電位を、システム温度センサ２１によって検知された温度、システム周波数センサ２２によって検知された動作周波数、およびシステム電圧センサ２３によって検知された電源電圧のうち少なくともいずれか１つに応じて、制御する機能を有する。

図６は処理負荷量すなわちシステムが処理すべきタスクの量の変化と、システムの状態との関係の一例を示す図である。図６に示すように、システムの電源電圧や動作周波数は、状態１（待機時）、状態２（通常負荷時）および状態３（負荷ピーク時）に応じて、異なる値に制御される。また図６に示すように、満足すべきオフリークなどのリーク電流の仕様も、システムの状態に応じて決まっている。ところが、電源電圧や動作周波数の変化に伴い、システムの温度も変化する。

このため、本実施形態のように、各メモリシステム３ａ〜３ｆのワード線ドライバに供給するソース電位を、動作周波数、電源電圧および温度に応じて、共通に制御することによって、システムがいかなる状態であっても、オフリークの要求を容易に満足させることができる。図６の例では、各状態１〜３において、それぞれ、−２００ｍＶ、−１００ｍＶ、−１５０ｍＶに設定する。なお、動作周波数、電源電圧および温度のうち少なくとも１つを用いれば、ソース電位の制御によるリーク電流の抑制は、ある程度は可能になる。

なお図６では示していないが、待機時のリーク電流に対する要求がさらに厳しくなった場合、オフリーク電流とゲートリーク電流との温度特性の差が問題になってくる。すなわち、ゲートリークは温度特性が小さいが、オフリークは温度特性が大きいので、リーク電流に関して、高温ではオフリーク電流が支配的になり、常温ではゲートリーク電流が支配的になる。ゲート・ソース間電圧の制御によって、オフリーク電流の抑制には直接的に貢献できるが、ゲートリーク電流の抑制に対しては間接的にしか貢献できない。このため、例えば同じ状態であっても、ソース電位を、−２００ｍＶ（１２５℃時）、−１００ｍＶ（２５℃時）というように設定することが好ましい場合がある。本実施形態では、このような制御も容易に実現することができる。

（第４の実施形態）
上述の各実施形態では、ソース電位について、アナログ電源回路５，６，６Ａから直接、各メモリシステム３ａ〜３ｆに電源供給するものとした。これに対して本実施形態では、アナログ電源回路から直接電源を供給する代わりに、ソース電位の基準となるリファレンス電圧を生成し、このリファレンス電圧によって、制御すべき電圧変化方向や、電圧絶対量を指示するものとする。

図７は本発明の第４の実施形態に係る半導体システムの構成を示すブロック図である。図７において、図５と共通の構成要素には図５と同一の符号を付しており、ここではその詳細な説明を省略する。

図７において、半導体システム１Ｃは、複数のメモリシステムとしてのＳＲＡＭ３１ａ，３１ｄ、ＲＯＭ３１ｂ，３１ｅおよびＤＲＡＭ３１ｃ，３１ｆが混載されたシステムＬＳＩ３０を備えている。システムＬＳＩ３０にはメモリシステム以外の回路システム３２ａ，３２ｂ，３２ｃ，３２ｄが搭載されている。また、リファレンス電圧生成部としてのアナログ電源回路７は、各メモリシステム３１ａ〜３１ｆに対して設けられており、各メモリシステム３１ａ〜３１ｆのワード線ドライバに供給するソース電位の基準となるリファレンス電圧を生成し、電源供給口７ａから供給する。アナログ電源回路７は、システム温度センサ２１によって検知された温度、システム周波数センサ２２によって検知された動作周波数、およびシステム電圧センサ２３によって検知された電源電圧のうち少なくともいずれか１つに応じて、リファレンス電圧を制御する機能を有する。

システムＬＳＩ３０には、各メモリシステム３１ａ〜３１ｆにソース電位を供給するための電圧制御ドライバ３３が設けられている。電圧制御ドライバ３３は、アナログ電源回路７からリファレンス電圧線８を介して供給されたリファレンス電圧に応じて、ＳＲＡＭ向け、ＲＯＭ向け、およびＤＲＡＭ向けにソース電位をそれぞれ生成する。ＳＲＡＭ向けのソース電位は、ソース電位供給線３４ａを介してＳＲＡＭ３１ａ，３１ｄに供給される。同様に、ＲＯＭ向けのソース電位は、ソース電位供給線３４ｂを介してＲＯＭ３１ｂ，３１ｅに供給され、ＤＲＡＭ向けのソース電位は、ソース電位供給線３４ｃを介してＤＲＡＭ３１ｃ，３１ｆに供給される。アナログ電源回路７および電圧制御ドライバ３３によって、ソース電位供給部が構成されている。

図８は図７の電圧制御ドライバ３３の内部構成の例を示す図である。図７では、電圧制御ドライバ３３は、ＳＲＡＭ用、ＲＯＭ用およびＤＲＡＭ用として、オペアンプ３３ａ，３３ｂ，３３ｃを備えている。各オペアンプ３３ａ，３３ｂ，３３ｃは、アナログ電源回路７から供給されたリファレンス電圧を受けて、このリファレンス電圧に応じてソース電位を生成する。図８の例では、ソース電位として、ＳＲＡＭ向けは−０．１５Ｖ、ＲＯＭ向けは−０．１０Ｖ、ＤＲＡＭ向けは−０．２０Ｖが、それぞれ生成されている。

このように本実施形態によると、ソース電位の基準となるリファレンス電圧を生成し、このリファレンス電圧に応じて、各メモリシステム３１ａ〜３１ｆに供給するソース電位をそれぞれ生成する。これにより、各メモリシステム３１ａ〜３１ｆに、異なる値のソース電位を供給することができ、かつ、オフリーク電流を決めるゲート・ソース間電圧を、一律に制御することができる。例えば、環境変化に伴う電圧変化方向は一律に制御しつつ、ＳＲＡＭ、ＲＯＭ、ＤＲＡＭといったメモリ種別毎に、異なるソース電位を与えることができる。

また、アナログ電源回路７からシステムＬＳＩ３０までの電源供給チャネルは、リファレンス電圧を供給するためのチャネルのみで済むので、ボードの層数の増加を抑制することが可能になり、したがって、システム全体のコストを削減することもできる。

なお、第１の実施形態で述べたような、メモリセルが有するトランジスタにソース電位を供給する場合であっても、本実施形態と同様に、リファレンス電圧を利用できることはいうまでもない。

（第５の実施形態）
上述の各実施形態では、動作原理が異なるメモリシステムを含む半導体システムを例にとって説明を行ったが、動作原理が同一である複数のメモリシステムを含む半導体システムにおいても、同様の構成を適用することによって、同様の効果を得ることができる。すなわち、同じ動作原理のメモリシステムであっても、レイアウト上の位置や、そのサイズなどが異なる場合には、閾値電圧が異なる可能性がある。このような場合に、本発明を適用することによって、閾値電圧の相違による影響を受けることなく、リーク電流を抑えることができる。

図９は本発明の第５の実施形態に係る半導体システムの構成を示すブロック図である。図９の半導体システム１Ｄは、図５の半導体システム１Ｂにおいて、システムＬＳＩ２を複数のＳＲＡＭ４１ａ〜４１ｆが搭載されたシステムＬＳＩ４０に置き換えたものである。図５と共通の構成要素には図５と同一の符号を付している。アナログ電源回路６Ａによって生成されたソース電位は、電源供給口６ａから、ソース電位供給線４２を介して、各ＳＲＡＭ４１ａ〜４１ｆの電源受け取り口４６に供給される。

図１０はＳＲＡＭにおいて本実施形態に係るソース電位の供給に係る部分の構成例を示す図である。図１０に示すように、アナログ電源回路６Ａによって生成されたソース電位は、ワード線のプルダウン電位を決定するワード線ドライバ４７のソース電位として供給されている。

また、図１１に示すように、ＳＲＡＭのメモリセルが有するトランジスタ４４ａ，４４ｂに、ソース電位を共通に供給する場合も、同様の効果が得られる。

また、第４の実施形態のように、ソース電圧の基準となるリファレンス電圧を利用する構成としてもかまわない。

（第１の変形例）
上述の第１の実施形態のように、メモリセルが有するトランジスタにソース電位を供給する場合には、複数のメモリシステムのうち少なくとも１つについては、ソースドライバを図１２のような構成としてもかまわない。図１２のソースドライバ５０は、当該メモリセルが非選択のときは、アナログ電源回路５から供給されたソース電位をソース線に供給する一方、当該メモリセルが選択されたときは、ソース線を接地電位に駆動する。これにより、オフリーク電流を決めるゲート・ソース間電圧を制御して、非選択メモリセルのリーク電流を抑えることができる。

（第２の変形例）
メモリシステムがＳＲＡＭである場合は、上述した，ドライブトランジスタやアクセストランジスタのソース電位を共通に制御する構成と同様の構成を、ドライブトランジスタのゲート電圧を決定するロードトランジスタのソース電位の制御にも、適用できる。

図１３は複数のＳＲＡＭにおいてロードトランジスタのソース電位を共通に供給する構成を示す図である。図１３では、ソース電位供給部としてのアナログ電源回路５１が設けられており、アナログ電源回路５１から出力された電位が、ＳＲＡＭ回路５２のロードトランジスタ５２ａ，５２ｂを含め各ＳＲＡＭのロードトランジスタのソースに共通に供給されている。

ロードトランジスタのソース電位は、ＳＲＡＭのアクセスを高速化するときは、システムの電源電圧よりも１００ｍＶ〜２００ｍＶ程度高くすることが有効である。一方、ロードトランジスタのリーク電流を抑えるためには、逆に、システムの電源電圧よりも３００ｍＶ〜４００ｍＶ程度低くすることが有効である。図１３のように、ロードトランジスタのソース電位を、複数のメモリシステムにおいて共通に制御することによって、システムの環境変化を反映したリーク電流の抑制や、アクセスタイムの高速化を容易に実現することができる。

（第３の変形例）
メモリセルのトランジスタのソース電位やワード線ドライバのソース電位と同様に、基板電位を、複数のメモリシステムで共通に制御するようにしてもよい。図１４は複数のＳＲＡＭにおいて基板電位を共通に供給する構成を示す図である。図１４では、基板電位供給部としてのアナログ電源回路６１が設けられており、アナログ電源回路６１から出力された電位が、各ＳＲＡＭの基板ドライバ６２に共通に供給されている。

基板電位は、フォワード側にバイアスすることによって、閾値電圧を下げてアクセス時間を短縮することができる。また、逆にバックワード側にバイアスすることによって、閾値電圧を上げてリーク電流の抑制を図ることができる。図１４のように、基板電位を複数のメモリシステムにおいて共通に制御することによって、システムの環境変化を反映したリーク電流の抑制や、アクセスタイムの高速化を容易に実現することができる。

本発明では、製造プロセスのコストを増加させることなく、リーク電流の問題を軽減することができるので、先端微細化プロセスを用いた、システムＬＳＩとアナログ電源回路を含む半導体システム等に有用である。

本発明の第１の実施形態に係る半導体システムの構成図である。 図１の構成の各メモリシステムにおいて、ソース電位の供給に係る部分の構成例を示す図である。 本発明の第２の実施形態に係る半導体システムの構成図である。 図３の構成の各メモリシステムにおいて、ソース電位の供給に係る部分の構成例を示す図である。 本発明の第３の実施形態に係る半導体システムの構成図である。 システムの処理負荷量と状態との関係の一例を示す図である。 本発明の第４の実施形態に係る半導体システムの構成図である。 図７の電圧制御ドライバの内部構成の例を示す図である。 本発明の第５の実施形態に係る半導体システムの構成図である。 図９の構成の各ＳＲＡＭにおいて、ソース電位の供給に係る部分の構成例を示す図である。 複数のＳＲＡＭに対し、メモリセルが有するトランジスタにソース電位を共通に供給する構成例を示す図である。 本発明の第１の変形例に係るソースドライバの構成を示す図である。 本発明の第２の変形例に係る、ＳＲＡＭにおけるロードトランジスタのソース電位の供給に係る部分の構成例を示す図である。 本発明の第３の変形例に係る、基板電位の供給に係る部分の構成例を示す図である。 システム間の特性のばらつきの一例を示すグラフである。

１，１Ａ，１Ｂ，１Ｃ，１Ｄ 半導体システム
２ システムＬＳＩ
３ａ，３ｂ，３ｃ ＳＲＡＭ（メモリシステム）
３ｄ，３ｅ ＲＯＭ（メモリシステム）
３ｆ ＤＲＡＭ（メモリシステム）
４ａ，４ｂ，４ｃ，４ｄ 回路システム
５ アナログ電源回路（ソース電位供給部）
６，６Ａ アナログ電源回路（ソース電位供給部）
７ アナログ電源回路（リファレンス電圧生成部）
１４ａ，１４ｂ ドライブトランジスタ
１４ｃ，１４ｄ，１５ａ，１５ｂ アクセストランジスタ
１８ ワード線ドライバ
３０ システムＬＳＩ
３１ａ，３１ｄ ＳＲＡＭ（メモリシステム）
３１ｂ，３１ｅ ＲＯＭ（メモリシステム）
３１ｃ，３１ｆ ＤＲＡＭ（メモリシステム）
３２ａ，３２ｂ，３２ｃ，３２ｄ 回路システム
３３ 電圧制御ドライバ
４０ システムＬＳＩ
４１ａ〜４１ｆ ＳＲＡＭ（メモリシステム）
４４ａ，４４ｂ アクセストランジスタ
４７ ワード線ドライバ
５０ ソースドライバ
５１ アナログ電源回路（ソース電位供給部）
５２ ＳＲＡＭ回路
５２ａ，５２ｂ ロードトランジスタ
６１ アナログ電源回路（基板電位供給部）
ＶＳＳ 接地電位
ＶＤＤ 電源電圧

Claims (12)

1. 閾値電圧が互いに異なる複数のメモリシステムを有する半導体システムであって、
   前記複数のメモリシステムに対して共通に設けられ、前記各メモリシステムのメモリセルが有する少なくとも１つのトランジスタのソースに、ソース電位を供給するソース電位供給部を備え、
   前記ソース電位は、接地電位および当該半導体システムの電源電圧と異なる電位に設定されており、
   前記ソース電位が印加されるトランジスタのゲート・ソース間電圧が、絶対値が所定値以上の負の電圧になっており、かつ、前記ソース電位はゲート電位よりも高電位であり、
   前記ソース電位は、絶対値が、前記複数のメモリシステムの中で閾値電圧が最低のものの当該閾値電圧と、当該半導体システムにおいて閾値電圧が最高の回路システムの当該閾値電圧との差に相当する電位に、設定されている
   ことを特徴とする半導体システム。
2. 請求項１において、
   前記ソース電位供給部からソース電位が供給されるトランジスタは、アクセストランジスタである
   ことを特徴とする半導体システム。
3. 請求項１において、
   前記複数のメモリシステムは、ＳＲＡＭを含み、
   前記ＳＲＡＭにおいて、前記ソース電位供給部からソース電位が供給されるトランジスタは、ロードトランジスタである
   ことを特徴とする半導体システム。
4. 請求項１において、
   前記ソース電位は、絶対値が当該半導体システムの電源電圧の２０％以下である正の電位に、設定されている
   ことを特徴とする半導体システム。
5. 請求項１において、
   前記複数のメモリシステムのうち少なくとも１つは、
   アクセスのために選択されたメモリセルについて、前記ソース電位供給部から供給されたソース電位に代えて、接地電位をソース電位として供給するソースドライバを有する
   ことを特徴とする半導体システム。
6. 閾値電圧が互いに異なる複数のメモリシステムを有する半導体システムであって、
   前記複数のメモリシステムに対して共通に設けられ、前記各メモリシステムのワード線ドライバに、ソース電位を供給するソース電位供給部を備え、
   前記ソース電位は、接地電位および当該半導体システムの電源電圧と異なる電位に設定されており、
   前記ソース電位が印加されるトランジスタのゲート・ソース間電圧が、絶対値が所定値以上の負の電圧になっており、かつ、前記ソース電位はゲート電位よりも高電位であり、
   前記ソース電位は、絶対値が、前記複数のメモリシステムの中で閾値電圧が最低のものの当該閾値電圧と、当該半導体システムにおいて閾値電圧が最高の回路システムの当該閾値電圧との差に相当する電位に、設定されている
   ことを特徴とする半導体システム。
7. 請求項６において、
   前記ソース電位は、絶対値が当該半導体システムの電源電圧の２０％以下である負の電位に、設定されている
   ことを特徴とする半導体システム。
8. 請求項１または６において、
   回路システムを備え、
   前記複数のメモリシステムは、前記回路システムとともに、同一チップ上にシステムＬＳＩとして混載されている
   ことを特徴とする半導体システム。
9. 請求項１または６において、
   前記ソース電位供給部は、
   当該半導体システムの、動作周波数、電源電圧および温度のうち少なくともいずれか１つに応じて、前記ソース電位を制御する機能を有する
   ことを特徴とする半導体システム。
10. 請求項１または６において、
    前記ソース電位供給部は、
    前記ソース電位の基準となるリファレンス電圧を生成するリファレンス電圧生成部と、
    前記各メモリシステムに供給する前記ソース電位を、前記リファレンス電圧に応じてそれぞれ生成し、供給する電圧制御ドライバとを備えたものである
    ことを特徴とする半導体システム。
11. 請求項１０において、
    前記リファレンス電圧生成部は、
    当該半導体システムの、動作周波数、電源電圧および温度のうち少なくともいずれか１つに応じて、前記リファレンス電圧を制御する機能を有する
    ことを特徴とする半導体システム。
12. 請求項１または６において、
    前記複数のメモリシステムに対して共通に設けられ、前記各メモリシステムに、基板電位を供給する基板電位供給部を備えた
    ことを特徴とする半導体システム。

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