JP4413841B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
本発明は、半導体記憶装置及びその製造方法に関する。
近年、ＤＲＡＭに代わる半導体メモリとして、ＦＢＣ（Floating Body Cell）メモリが開発されている。このＦＢＣメモリは、ＳＯＩ（Silicon On Insulator）基板上にトランジスタを形成し、当該形成されたトランジスタのフローティングボディにホールを蓄積することにより、データ“１”を記憶し、フローティングボディからホールを放出することにより、データ“０”を記憶する。
ところで、ＦＢＣにデータ“１”を書き込む方法としては、バイポーラトランジスタを用いて、フローティングボディにホールを注入して蓄積する方法が提案されている（例えば特許文献１参照）。
かかるＦＢＣは、例えばＳＯＩ基板上に形成されたＮＭＯＳＦＥＴに隣接するように、ＰＮＰバイポーラトランジスタを形成することにより構築される。
具体的には、このＦＢＣでは、半導体基板上に、埋め込み絶縁膜を介して、電気的に浮遊状態にあるＰ型フローティングボディが形成され、さらにこのＰ型フローティングボディ上には、ゲート絶縁膜を介してゲート電極が形成される。さらにこのＦＢＣでは、Ｐ型フローティングボディの表面部分にチャネル領域が形成されると共に、当該Ｐ型フローティングボディの両側には、Ｎ型ソース領域及びＮ型ドレイン領域が形成される。
さらに、Ｎ型ドレイン領域におけるＰ型フローティングボディ側と反対側に隣接するように、Ｐ型エミッタ領域が形成され、ＦＢＣのＮ型ドレイン領域をＮ型ベース領域として動作させると共に、Ｐ型フローティングボディをＰ型コレクタ領域として動作させることにより、ＰＮＰバイポーラトランジスタを形成する。
かかるＦＢＣの場合、ＰＮＰバイポーラトランジスタのＰ型エミッタ領域をエミッタ線に接続し、当該エミッタ線に正の電位を印加することにより、Ｐ型エミッタ領域から、Ｎ型ベース領域（Ｎ型ドレイン領域）を介して、Ｐ型コレクタ領域（Ｐ型フローティングボディ）に、ホールを注入することにより、Ｐ型フローティングボディにホールを蓄積することができる。
しかし、ＦＢＣにバイポーラトランジスタを付加すると、メモリセルのセルサイズが大きくなるという問題があった。
以下、バイポーラトランジスタを用いて、ＦＢＣにデータ“１”を書き込む方法に関する文献名を記載する。
特開２００５−７９３１４号公報
本発明は、メモリセルのセルサイズを縮小することができる半導体記憶装置及びその方法を提供する。
本発明の一態様によれば、半導体基板上に埋め込み絶縁膜を介して形成された第１導電型の半導体層と、
前記第１導電型の半導体層上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記第１導電型の半導体層内において、前記ゲート電極の下方に形成され、第１導電型のコレクタ領域としても動作する第１導電型のフローティングボディ領域と、
前記第１導電型の半導体層内において、前記第１導電型のフローティングボディ領域の両側に形成された第２導電型のソース領域、及び第２導電型のベース領域としても動作する第２導電型のドレイン領域と、
前記第１導電型の半導体層内において、前記第２導電型のドレイン領域における前記第１導電型のフローティングボディ領域側と反対側に隣接するように形成された第１導電型のエミッタ領域と、
少なくとも前記ドレイン領域の膜厚が前記ソース領域の膜厚よりも厚くなるように、前記第２導電型のソース領域の表面部分に形成されたシリサイドと
を備えることを特徴とする半導体記憶装置が提供される。
前記第１導電型の半導体層上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記第１導電型の半導体層内において、前記ゲート電極の下方に形成され、第１導電型のコレクタ領域としても動作する第１導電型のフローティングボディ領域と、
前記第１導電型の半導体層内において、前記第１導電型のフローティングボディ領域の両側に形成された第２導電型のソース領域、及び第２導電型のベース領域としても動作する第２導電型のドレイン領域と、
前記第１導電型の半導体層内において、前記第２導電型のドレイン領域における前記第１導電型のフローティングボディ領域側と反対側に隣接するように形成された第１導電型のエミッタ領域と、
少なくとも前記ドレイン領域の膜厚が前記ソース領域の膜厚よりも厚くなるように、前記第２導電型のソース領域の表面部分に形成されたシリサイドと
を備えることを特徴とする半導体記憶装置が提供される。
本発明の一態様によれば、半導体基板上に埋め込み絶縁膜を介して第１導電型の半導体層を形成するステップと、
前記第１導電型の半導体層上に、ゲート絶縁膜を介してゲート電極を形成するステップと、
所望のパターンを有する第１のマスクを形成し、当該形成された前記第１のマスク及び前記ゲート電極をマスクとして、前記第１導電型の半導体層に所定の不純物をイオン注入することにより、第２導電型のソース領域及びドレイン領域を形成するステップと、
所望のパターンを有する第２のマスクを形成し、当該形成された前記第２のマスクを用いて、前記第１導電型の半導体層に所定の不純物をイオン注入することにより、前記第２導電型のドレイン領域に隣接するように第１導電型のエミッタ領域を形成するステップと、
少なくとも前記ドレイン領域の膜厚が前記ソース領域の膜厚よりも厚くなるように、前記第２導電型のソース領域の表面部分にシリサイドを形成するステップと
を備えることを特徴とする半導体記憶装置の製造方法が提供される。
前記第１導電型の半導体層上に、ゲート絶縁膜を介してゲート電極を形成するステップと、
所望のパターンを有する第１のマスクを形成し、当該形成された前記第１のマスク及び前記ゲート電極をマスクとして、前記第１導電型の半導体層に所定の不純物をイオン注入することにより、第２導電型のソース領域及びドレイン領域を形成するステップと、
所望のパターンを有する第２のマスクを形成し、当該形成された前記第２のマスクを用いて、前記第１導電型の半導体層に所定の不純物をイオン注入することにより、前記第２導電型のドレイン領域に隣接するように第１導電型のエミッタ領域を形成するステップと、
少なくとも前記ドレイン領域の膜厚が前記ソース領域の膜厚よりも厚くなるように、前記第２導電型のソース領域の表面部分にシリサイドを形成するステップと
を備えることを特徴とする半導体記憶装置の製造方法が提供される。
本発明の半導体記憶装置及びその方法によれば、メモリセルのセルサイズを縮小することができる。
以下、本発明の実施の形態について図面を参照して説明する。
（１）第１の実施の形態
図１に、本発明の第１の実施の形態によるＦＢＣ１０Ａ〜１０Ｎをマトリクス状に配置することによって形成されたメモリセルアレイ２０の一部の構成を示し、図２に、この第１の実施の形態によるＦＢＣ１０Ａの構成を示す。
図１に、本発明の第１の実施の形態によるＦＢＣ１０Ａ〜１０Ｎをマトリクス状に配置することによって形成されたメモリセルアレイ２０の一部の構成を示し、図２に、この第１の実施の形態によるＦＢＣ１０Ａの構成を示す。
なお、図１は、メモリセルアレイ２０のうち、４つのＦＢＣ１０Ａ〜１０Ｄが形成された領域を上方から視認した場合の平面図を示し、図２（ａ）は、１つのＦＢＣ１０Ａが形成されている領域を上方から視認した場合の平面図を示し、図２（ｂ）は、ＦＢＣ１０ＡをＡ−Ａ線に沿って切断した場合の縦断面図を示す。
かかるＦＢＣ１０Ａは、ＳＯＩ基板上に形成されたＮＭＯＳＦＥＴに隣接するように、ＰＮＰバイポーラトランジスタを形成することにより構築される。
具体的には、このＦＢＣ１０Ａでは、半導体基板３０上に埋め込み絶縁膜４０を介して形成された半導体層４５には、電気的に浮遊状態にあるＰ型フローティングボディ５０が形成される。なお、この半導体層５０は、膜厚が１００ｎｍ以下になるように形成されている。さらにＰ型フローティングボディ５０上には、ゲート絶縁膜６０を介して、ワード線としてのゲート電極７０が形成され、当該ゲート電極７０の側面には、側壁絶縁膜８０Ａ及び８０Ｂが形成されている。
このＦＢＣ１０Ａでは、Ｐ型フローティングボディ５０の表面部分にチャネル領域（図示せず）が形成されると共に、当該Ｐ型フローティングボディ５０の両側には、Ｎ型ソース領域９０及びＮ型ドレイン領域１００が形成される。
このＮ型ドレイン領域１００におけるＰ型フローティングボディ５０側と反対側に隣接するように、Ｐ型エミッタ領域１１０が形成され、ＦＢＣ１０ＡのＮ型ドレイン領域１００をＮ型ベース領域として動作させると共に、Ｐ型フローティングボディ５０をＰ型コレクタ領域として動作させることにより、ＰＮＰバイポーラトランジスタを形成する。なお、Ｐ型フローティングボディ５０、Ｎ型ソース領域９０、Ｎ型ドレイン領域１００及びＰ型エミッタ領域１１０からなる素子領域の周囲には、素子分離絶縁膜１２０が形成されている。
ゲート電極７０、Ｎ型ソース領域９０及びＰ型エミッタ領域１１０の表面には、寄生抵抗を低減するためのシリサイド１３０Ａ〜１３０Ｃが形成され、当該シリサイド１３０Ａ〜１３０Ｃは、例えばコバルト（Ｃｏ）やニッケル（Ｎｉ）などからなり、その膜厚は、例えば２５ｎｍ程度である。これらのうち、シリサイド１３０Ｂが形成されたＮ型ソース領域９０における、当該シリサイド１３０Ｂの底面と埋め込み絶縁膜４０の上面との間の間隔（すなわちＮ型ソース領域９０の厚さ）は、８０ｎｍ以下になるように形成される。
シリサイド１３０Ｂは、シリコンからなる半導体層４５を消費することにより形成される。このため、例えばシリサイド１３０Ｂの膜厚が２５ｎｍ程度であると共に、半導体層４５の膜厚が５５ｎｍ程度である場合には、Ｎ型ソース領域９０の厚さは、３０ｎｍ程度となる。なお、シリサイド１３０Ａ〜１３０Ｃの上面には、層間絶縁膜１４０が形成されている。
Ｎ型ソース領域９０の表面に形成されたシリサイド１３０Ｂは、コンタクトプラグ１５０を介してアース線としてのソース線１６０に接続され、Ｎ型ドレイン領域１００は、コンタクトプラグ１７０を介してビット線１８０に接続され、Ｐ型エミッタ領域１１０の表面に形成されたシリサイド１３０Ｃは、コンタクトプラグ１９０を介してエミッタ線２００に接続されている。
ところで、ＦＢＣ１０Ａにデータ“１”を書き込む場合には、エミッタ線２００に正の電位を印加し、Ｎ型ドレイン領域１００をＮ型ベース領域として動作させると共に、Ｐ型フローティングボディ５０をＰ型コレクタ領域として動作させることにより、Ｐ型エミッタ領域１１０からＮ型ドレイン領域１００を介してＰ型フローティングボディ５０にホールを注入することにより、当該Ｐ型フローティングボディ５０にホールを蓄積する。
本実施の形態の場合、半導体層４５の厚さは、１００ｎｍ以下になるように形成され、また、Ｎ型ソース領域９０の厚さは、８０ｎｍ以下になるように形成され、いずれも薄い厚さで形成されている。このように、少なくとも、半導体層４５の厚さを１００ｎｍ以下にするか、又はＮ型ソース領域９０の厚さを８０ｎｍ以下にすれば、Ｐ型フローティングボディ５０に蓄積されたホールは、Ｎ型ソース領域９０に流れ込んでも、当該Ｎ型ソース領域９０に存在するエレクトロンと結合して消滅する。
これにより、ホールが、Ｎ型ソース領域９０を突き抜けて、当該Ｎ型ソース領域９０に隣接するＦＢＣ１０ＢのＰ型フローティングボディ（図示せず）に流れ込む現象、いわゆるバイポーラ・ディスターブ（Bipolar Disturb）が発生することを抑制することができる。
従って、本実施の形態のように、ＦＢＣ１０Ａは、ビット線１８０方向に隣接するＦＢＣ１０Ｂとの間で、Ｎ型ソース領域９０、シリサイド１３０Ｂ、コンタクトプラグ１５０及びソース線１６０を共有することができる。
なお、半導体層４５の厚さが１００ｎｍを超え、かつＮ型ソース領域９０の厚さが８０ｎｍを超えると、ホールが、Ｎ型ソース領域９０を突き抜けて、当該Ｎ型ソース領域９０に隣接するＦＢＣ１０ＢのＰ型フローティングボディに流れ込むバイポーラ・ディスターブが発生するという問題が生じる。
因みに、Ｎ型ドレイン領域１００の表面には、シリサイドが形成されていないため、当該Ｎ型ドレイン領域１００の厚さは、Ｎ型ソース領域９０よりシリサイド１３０の膜厚分だけ厚い。このため、Ｐ型エミッタ領域１１０からＰ型フローティングボディ５０に移動中のホールが、当該Ｎ型ドレイン領域１００に存在するエレクトロンと結合して消滅することを抑制することができる。
ここで、図３に、比較例として、ビット線１８０方向に隣接するＦＢＣ３００毎に独立してソース線３５０を設けた場合のメモリセルアレイ３１０の構成を示し、図４に、この比較例によるＦＢＣ３００Ａの構成を示す。因みに、図１及び図２に示された要素と同一のものには同一の符号を付して説明を省略する。
なお、図３は、メモリセルアレイ３１０のうち、４つのＦＢＣ３００Ａ〜３００Ｄが形成された領域を上方から視認した場合の平面図を示し、図４（ａ）は、１つのＦＢＣ３００Ａが形成されている領域を上方から視認した場合の平面図を示し、図４（ｂ）は、ＦＢＣ３００ＡをＡ−Ａ線に沿って切断した場合の縦断面図を示す。
この比較例のメモリセル３１０の場合、ＦＢＣ３００ＡのＮ型ソース領域３２０と、当該ＦＢＤＣ３００Ａに隣接するＦＢＣ３００ＢのＮ型ソース領域３６０とは、素子分離絶縁膜３３０によって電気的に分離される。これにより、Ｎ型ソース領域３２０に流れ込んだホールが、ビット線１８０方向に隣接するＦＢＣ３００ＢのＰ型フローティングボディ（図示せず）に流れ込むバイポーラ・ディスターブが発生することを抑制する。
ところで、Ｎ型ソース領域３２０にコンタクトプラグ３４０を介して接続されたアース線であるソース線３５０の電位は、０Ｖであるため、隣接するＦＢＣ３００Ａ及び３００Ｂ間で、ソース線３５０を共有することが可能である。
そこで、本実施の形態のように、バイポーラ・ディスターブの発生を抑制した上で、ビット線１８０方向に隣接するＦＢＣ１０Ａ及び１０Ｂ間で、Ｎ型ソース領域９０、シリサイド１３０Ｂ、コンタクトプラグ１５０及びソース線１６０を共有することにより、比較例の場合と比較して、セルサイズを１５％程度縮小することができる。
ここで、本実施の形態によるＦＢＣ１０Ａの製造方法について図５〜図１２を用いて説明する。図５に示すように、まず、半導体基板４００上に、埋め込み絶縁膜４１０及びＰ型半導体層４２０が順次積層されたＳＯＩ（Silicon on Insulator）基板４３０を用意する。なお、半導体基板４００及びＰ型半導体層４２０は、例えばシリコンからなる。また、埋め込み絶縁膜４１０の膜厚は例えば２５ｎｍであり、Ｐ型半導体層４２０の膜厚は例えば５５ｎｍである。
ＳＴＩ（Shallow Trench Isolation）法を用いて、Ｐ型半導体層４２０にエッチングを行って素子分離溝（図示せず）を形成し、当該素子分離溝に絶縁膜を埋め込むことにより、素子分離絶縁膜４４０を形成する。
半導体層４２０及び素子分離絶縁膜４４０上に、熱酸化膜に数％の窒素を導入したオキシナイトライド膜と、ポリシリコン膜とを順次形成する。そして、ポリシリコン膜に例えばリン（Ｐ）などをイオン注入することにより、当該ポリシリコン膜を電気的に活性化する。図６に示すように、リソグラフィ及びＲＩＥによって、ポリシリコン膜及びオキシナイトライド膜に順次パターニングを行うことにより、ゲート電極４５０及びゲート絶縁膜４６０を形成する。
所望のパターンを有する図示しないレジストマスクを形成し、当該レジストマスク及びゲート電極４５０をマスクとして、例えばリンなどをイオン注入した後、リン（Ｐ）を拡散させるような熱処理を行うことにより、Ｎ型ソースエクステンション領域４７０Ａ及びＮ型ドレインエクステンション領域４７０Ｂを形成する。なお、この場合、リンを例えば加速エネルギー１５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入する。
半導体層４２０の全面にシリコン窒化膜などの絶縁膜を成膜した後、ＲＩＥによって、ゲート電極４５０の側面に側壁絶縁膜４８０Ａ及び４８０Ｂを形成する。
図７に示すように、所望のパターンを有する図示しないレジストマスクを形成し、当該レジストマスク、ゲート電極４５０及び側壁絶縁膜４８０Ａ及び４８０Ｂをマスクとして、例えばヒ素（Ａｓ）などをイオン注入した後、ヒ素を拡散させるような熱処理を行うことにより、Ｎ型ソース領域４９０Ａ及びＮ型ドレイン領域４９０Ｂを形成する。なお、この場合、ヒ素を例えば加速エネルギー１５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入する。
所望のパターンを有する図示しないレジストマスクを形成し、当該レジストマスクをマスクとして、例えばボロン（Ｂ）をイオン注入した後、ボロンを拡散させるような熱処理を行うことにより、Ｐ型エミッタ領域５００を形成する。なお、この場合、ボロンを例えば加速エネルギー１０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入する。
図８に示すように、素子分離絶縁膜４４０、半導体層４２０、側壁絶縁膜４８０Ａ及び４８０Ｂ並びにゲート電極４５０の全面に、シリコン窒化（ＳｉＮ）膜５１０及びシリコン酸（ＳｉＯ２）膜５２０を順次形成する。
図９に示すように、リソグラフィ及びＲＩＥによって、シリコン酸化膜５２０及びシリコン窒化膜５１０に順次パターニングを行うことにより、素子分離絶縁膜４４０、Ｐ型エミッタ領域５００、ゲート電極４５０、側壁絶縁膜４８０Ｂ及びＮ型ソース領域４９０Ａ上に形成されているシリコン酸化膜５２０及びシリコン窒化膜５１０を除去することにより、Ｎ型ドレイン領域４９０Ｂ上に形成されているシリコン窒化膜５１０及びシリコン酸化膜５２０のみを残置する。
図１０に示すように、コバルト、ニッケルなどの金属膜をスパッタ法によって形成した後、熱処理を行うことにより、Ｐ型エミッタ領域５００、ゲート電極４５０及びＮ型ソース領域４９０Ａの表面部分に、シリサイド５３０Ａ〜５３０Ｃを形成する。続いて、シリコン酸化膜５２０上に存在する未反応の金属膜を、例えばウエットエッチングによって除去した後、シリコン窒化膜５１０及びシリコン酸化膜５２０を除去する。
図１１に示すように、層間絶縁膜５４０を全面に形成した後、リソグラフィ及びＲＩＥによって、所望の領域を除去し、コンタクトホール（図示せず）を形成する。そして、このコンタクトホールを埋め込むように、タングステン（Ｗ）を堆積して成膜することにより、タングステン膜を形成する。その後、ＣＭＰ法によって、タングステン膜を平坦化し、コンタクトプラグ５５０及び５６０を形成する。
層間絶縁膜５７０を全面に形成した後、リソグラフィ及びＲＩＥによって、所望の領域を除去し、配線溝（図示せず）を形成する。そして、この配線溝を埋め込むように、銅（Ｃｕ）を堆積して成膜することにより、銅膜を形成する。続いて、ＣＭＰ法によって、銅膜を平坦化し、エミッタ線５８０及びソース線５９０を形成する。
図１２に示すように、層間絶縁膜６００を全面に形成した後、リソグラフィ及びＲＩＥによって、層間絶縁膜５４０、５７０及び６００のうちの所望の領域を除去し、コンタクトホール（図示せず）を形成する。そして、このコンタクトホールを埋め込むように、タングステン（Ｗ）を堆積して成膜することにより、タングステン膜を形成する。その後、ＣＭＰ法によって、タングステン膜を平坦化し、コンタクトプラグ６１０を形成する。
図示しない層間絶縁膜を全面に形成した後、リソグラフィ及びＲＩＥによって、所望の領域を除去し、配線溝（図示せず）を形成する。そして、この配線溝を埋め込むように、銅（Ｃｕ）を堆積して成膜することにより、銅膜を形成する。続いて、ＣＭＰ法によって、銅膜を平坦化してビット線６２０を形成することにより、ＦＢＣ６３０を製造する。
（２）第２の実施の形態
図１３に、本発明の第２の実施の形態によるＦＢＣ７００の構成を示す。なお、図１３（ａ）は、ＦＢＣ７００を上方から視認した場合の平面図を示し、図１３（ｂ）は、ＦＢＣ７００をＡ−Ａ線に沿って切断した場合の縦断面図を示す。また、図２に示された要素と同一のものには同一の符号を付して説明を省略する。
図１３に、本発明の第２の実施の形態によるＦＢＣ７００の構成を示す。なお、図１３（ａ）は、ＦＢＣ７００を上方から視認した場合の平面図を示し、図１３（ｂ）は、ＦＢＣ７００をＡ−Ａ線に沿って切断した場合の縦断面図を示す。また、図２に示された要素と同一のものには同一の符号を付して説明を省略する。
かかるＦＢＣ７００は、第１の実施の形態と同様に、ＳＯＩ基板上に形成されたＮＭＯＳＦＥＴに隣接するように、ＰＮＰバイポーラトランジスタを形成することにより構築される。
本実施の形態の場合、Ｎ型ドレイン領域１００は、コンタクトプラグ７１０を介してパッド電極７２０に接続され、当該パッド電極７２０は、コンタクトプラグ７３０を介してビット線１８０に接続されている。
パッド電極７２０は、ソース線１６０及びエミッタ線２００が形成された配線層に形成される。また、コンタクトプラグ７１０は、第１の実施の形態の図１１に相当する工程を実行することにより、コンタクトプラグ１５０及び１９０を形成する際に形成される。
この場合、Ｎ型ドレイン領域１００上に形成されているコンタクトプラグ７１０のアスペクト比（深さ／幅）は、第１の実施の形態におけるコンタクトプラグ１７０と比較して、半分程度に低減することが可能になる。例えば、第１の実施の形態におけるコンタクトプラグ１７０のアスペクト比が、１０程度である場合には、本実施の形態におけるコンタクトプラグ７１０のアスペクト比は、５程度に低減することが可能になる。
ところで、本実施の形態の場合、半導体層４５の膜厚は、例えば５５ｎｍ程度になるように薄い膜厚で形成されている。この場合、第１の実施の形態のように、コンタクトプラグ１７０のアスペクト比が大きいと、コンタクトホールを形成する際、オーバエッチングによってＮ型ドレイン領域１００の表面部分が除去されるおそれがある。
Ｎ型ドレイン領域１００の表面部分が除去され、Ｎ型ドレイン領域１００の厚さがさらに薄くなると、Ｐ型エミッタ領域１１０からＰ型フローティングボディ５０に移動中のホールが、当該Ｎ型ドレイン領域１００内に存在するエレクトロンと結合して消滅し、Ｐ型フローティングボディ５０に到達しない不都合が生じることがある。
これに対して、本実施の形態のように、Ｎ型ドレイン領域１００上に形成されているコンタクトプラグ７１０のアスペクト比を、第１の実施の形態におけるコンタクトプラグ１７０と比較して、半分程度に低減することにより、Ｎ型ドレイン領域１００上にコンタクトホールを形成する際に、オーバエッチングを抑制することができ、従ってＮ型ドレイン領域１００の厚さを確保することができる。これにより、Ｐ型エミッタ領域１１０からＰ型フローティングボディ５０に移動中のホールが、当該Ｎ型ドレイン領域１００に存在するエレクトロンと結合して消滅することを抑制することができる。
また、本実施の形態によれば、第１の実施の形態と同様に、ビット線１８０方向に隣接するＦＢＣ７００間で、Ｎ型ソース領域９０、シリサイド１３０Ｂ、コンタクトプラグ１５０及びソース線１６０を共有することができ、これによりセルサイズを縮小することができる。
（３）第３の実施の形態
図１４に、本発明の第３の実施の形態によるＦＢＣ８００の構成を示す。なお、図１３（ａ）は、ＦＢＣ８００を上方から視認した場合の平面図を示し、図１４（ｂ）は、ＦＢＣ８００をＡ−Ａ線に沿って切断した場合の縦断面図を示す。また、図１３に示された要素と同一のものには同一の符号を付して説明を省略する。
図１４に、本発明の第３の実施の形態によるＦＢＣ８００の構成を示す。なお、図１３（ａ）は、ＦＢＣ８００を上方から視認した場合の平面図を示し、図１４（ｂ）は、ＦＢＣ８００をＡ−Ａ線に沿って切断した場合の縦断面図を示す。また、図１３に示された要素と同一のものには同一の符号を付して説明を省略する。
かかるＦＢＣ８００は、第１の実施の形態と同様に、ＳＯＩ基板上に形成されたＮＭＯＳＦＥＴに隣接するように、ＰＮＰバイポーラトランジスタを形成することにより構築される。
本実施の形態の場合、Ｎ型ソース領域８１０内には、いわゆる結晶欠陥８２０が形成されている。なお、結晶欠陥には、線状の線欠陥（転位）や点状の点欠陥などがあり、点欠陥には、原子が格子点にない空孔タイプと、格子点の間に余分な原子が入った格子間原子タイプとがある。
これにより、ＦＢＣ８００にデータ“１”を書き込む際、Ｐ型フローティングボディ５０に蓄積されたホールは、Ｎ型ソース領域８１０に流れ込んでも、結晶欠陥８２０の存在によって、当該結晶欠陥８２０が形成された位置でエレクトロンと結合して消滅する。
よって、ホールが、Ｎ型ソース領域８１０を突き抜けて、当該Ｎ型ソース領域８１０に隣接するＦＢＣのＰ型フローティングボディ（図示せず）に流れ込む現象、いわゆるバイポーラ・ディスターブが発生することを抑制することができる。
このように、Ｎ型ソース領域８１０内に形成された結晶欠陥８２０によって、バイポーラ・ディスターブの発生を抑制することにより、第１及び第２の実施の形態のように、シリサイド１３０Ｂ及び半導体層４５の膜厚に対する制約がなくなり、その分、トランジスタの設計を行い易くすることができる。
また、本実施の形態の場合、Ｎ型ドレイン領域１００の表面には、シリサイド１３０Ｄが形成されている。このように、Ｎ型ドレイン領域１００の表面にシリサイド１３０Ｄを形成しても、半導体層４５の厚さを厚くすれば、Ｐ型エミッタ領域１１０からＰ型フローティングボディ５０に移動中のホールが、当該Ｎ型ドレイン領域１００に存在するエレクトロンと結合して消滅することを抑制することができる。なお、本実施の形態の場合には、Ｐ型エミッタ領域１１０の表面には、シリサイドは形成されていない。また、シリサイド１３０Ａ、１３０Ｂ及び１３０Ｄは形成しなくても良い。
さらに、本実施の形態によれば、第１の実施の形態と同様に、ビット線１８０方向に隣接するＦＢＣ８００間で、Ｎ型ソース領域８１０、シリサイド１３０Ｂ、コンタクトプラグ１５０及びソース線１６０を共有することができ、これによりセルサイズを縮小することができる。
ここで、本実施の形態によるＦＢＣ８００の製造方法について図１５〜図１８を用いて説明する。本実施の形態の場合、第１の実施の形態の図５〜図７における工程と同一の工程を実行した後、図１５に示すように、Ｎ型ドレイン領域４９０Ｂ、ゲート電極４５０及びＮ型ソース領域４９０Ａの表面部分に、シリサイド９００Ａ〜９００Ｃを形成する。そして、層間絶縁膜９１０を全面に形成した後、リソグラフィ及びＲＩＥによって、所望の領域を除去し、コンタクトホール９２０Ａ〜９２０Ｃを形成する。
図１６に示すように、リソグラフィによって、コンタクトホール９２０Ｃを通じて、Ｎ型ソース領域４９０Ａのみに選択的にゲルマニウム（Ｇｅ）のイオン注入を行うことにより、Ｎ型ソース領域４９０Ａに結晶欠陥９３０を形成する。なお、この場合、ゲルマニウムを例えば加速エネルギー１５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入する。また、ゲルマニウムではなく、シリコン（Ｓｉ）やキセノン（Ｘｅ）など、他の種々の不純物を注入しても良い。
図１７に示すように、コンタクトホール９２０Ａ〜９２０Ｃを埋め込むように、タングステン（Ｗ）を堆積して成膜することにより、タングステン膜を形成する。その後、ＣＭＰ法によって、タングステン膜を平坦化し、コンタクトプラグ９３０Ａ〜９３０Ｃを形成する。
層間絶縁膜９４０を全面に形成した後、リソグラフィ及びＲＩＥによって、所望の領域を除去し、溝（図示せず）を形成する。そして、この溝を埋め込むように、銅（Ｃｕ）を堆積して成膜することにより、銅膜を形成する。続いて、ＣＭＰ法によって、銅膜を平坦化し、エミッタ線９５０、パッド電極９６０及びソース線９７０を形成する。
図１８に示すように、層間絶縁膜９８０を全面に形成した後、リソグラフィ及びＲＩＥによって、層間絶縁膜９８０のうちの所望の領域を除去し、コンタクトホール（図示せず）を形成する。そして、このコンタクトホールを埋め込むように、タングステン（Ｗ）を堆積して成膜することにより、タングステン膜を形成する。その後、ＣＭＰ法によって、タングステン膜を平坦化し、コンタクトプラグ９９０を形成する。
図示しない層間絶縁膜を全面に形成した後、リソグラフィ及びＲＩＥによって、所望の領域を除去し、配線溝（図示せず）を形成する。そして、この配線溝を埋め込むように、銅（Ｃｕ）を堆積して成膜することにより、銅膜を形成する。続いて、ＣＭＰ法によって、銅膜を平坦化してビット線１０００を形成することにより、ＦＢＣ１０１０を製造する。
（４）第４の実施の形態
図１９に、本発明の第４の実施の形態によるＦＢＣ１０２０の構成を示す。なお、図１９（ａ）は、ＦＢＣ１０２０を上方から視認した場合の平面図を示し、図１３（ｂ）は、ＦＢＣ１０２０をＡ−Ａ線に沿って切断した場合の縦断面図を示す。また、図２に示された要素と同一のものには同一の符号を付して説明を省略する。
図１９に、本発明の第４の実施の形態によるＦＢＣ１０２０の構成を示す。なお、図１９（ａ）は、ＦＢＣ１０２０を上方から視認した場合の平面図を示し、図１３（ｂ）は、ＦＢＣ１０２０をＡ−Ａ線に沿って切断した場合の縦断面図を示す。また、図２に示された要素と同一のものには同一の符号を付して説明を省略する。
かかるＦＢＣ１０２０は、第１の実施の形態と同様に、ＳＯＩ基板上に形成されたＮＭＯＳＦＥＴに隣接するように、ＰＮＰバイポーラトランジスタを形成することにより構築される。
本実施の形態の場合、Ｎ型ドレイン領域１０３０に選択シリコン成長を行うことにより、当該Ｎ型ドレイン領域１０３０の厚さは、Ｎ型ソース領域９０より厚くなるように形成されている。この場合、Ｎ型ソース領域９０の厚さは、３０ｎｍ程度であるのに対して、Ｎ型ドレイン領域１０３０の厚さは、１００ｎｍ程度にすることができる。
また、本実施の形態の場合、Ｎ型ドレイン領域１０３０の表面には、シリサイド１３０Ｅが形成されている。このように、Ｎ型ドレイン領域１０３０の表面にシリサイド１３０Ｅを形成しても、Ｎ型ドレイン領域１０３０の厚さが厚いため、Ｐ型エミッタ領域１１０からＰ型フローティングボディ５０に移動中のホールが、当該Ｎ型ドレイン領域１０３０に存在するエレクトロンと結合して消滅することを抑制することができる。なお、本実施の形態の場合には、Ｐ型エミッタ領域１１０の表面には、シリサイドは形成されていない。
また、本実施の形態によれば、第１の実施の形態と同様に、ビット線１８０方向に隣接するＦＢＣ１０２０間で、Ｎ型ソース領域９０、シリサイド１３０Ｂ、コンタクトプラグ１５０及びソース線１６０を共有することができ、これによりセルサイズを縮小することができる。
（５）他の実施の形態
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えば、ＳＯＩ基板上に形成されたＰＭＯＳＦＥＴに隣接するように、ＮＰＮバイポーラトランジスタを形成しても良い。
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えば、ＳＯＩ基板上に形成されたＰＭＯＳＦＥＴに隣接するように、ＮＰＮバイポーラトランジスタを形成しても良い。
１０、７００、８００、１０２０ ＦＢＣ
３０ 半導体基板
４０ 埋め込み絶縁膜
４５ 半導体層
５０ Ｐ型フローティングボディ
６０ ゲート絶縁膜
７０ ゲート電極
９０、８１０ Ｎ型ソース領域
１００、１０３０ Ｎ型ドレイン領域
１１０ Ｎ型エミッタ領域
１３０ シリサイド
１５０、１７０、１９０、７１０、７３０ コンタクトプラグ
１６０ ソース線
１８０ ビット線
２００ エミッタ線
７２０ パッド電極
８２０ 結晶欠陥
３０ 半導体基板
４０ 埋め込み絶縁膜
４５ 半導体層
５０ Ｐ型フローティングボディ
６０ ゲート絶縁膜
７０ ゲート電極
９０、８１０ Ｎ型ソース領域
１００、１０３０ Ｎ型ドレイン領域
１１０ Ｎ型エミッタ領域
１３０ シリサイド
１５０、１７０、１９０、７１０、７３０ コンタクトプラグ
１６０ ソース線
１８０ ビット線
２００ エミッタ線
７２０ パッド電極
８２０ 結晶欠陥
Claims (4)
- 半導体基板上に埋め込み絶縁膜を介して形成された第１導電型の半導体層と、
前記第１導電型の半導体層上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記第１導電型の半導体層内において、前記ゲート電極の下方に形成され、第１導電型のコレクタ領域としても動作する第１導電型のフローティングボディ領域と、
前記第１導電型の半導体層内において、前記第１導電型のフローティングボディ領域の両側に形成された第２導電型のソース領域、及び第２導電型のベース領域としても動作する第２導電型のドレイン領域と、
前記第１導電型の半導体層内において、前記第２導電型のドレイン領域における前記第１導電型のフローティングボディ領域側と反対側に隣接するように形成された第１導電型のエミッタ領域と、
少なくとも前記ドレイン領域の膜厚が前記ソース領域の膜厚よりも厚くなるように、前記第２導電型のソース領域の表面部分に形成されたシリサイドと
を備えることを特徴とする半導体記憶装置。 - 前記第２導電型のソース領域における、前記シリサイドと前記埋め込み絶縁膜との間の間隔は、８０ｎｍ以下になるように形成されたことを特徴とする請求項１記載の半導体記憶装置。
- 前記第１導電型の半導体層の厚さは、１００ｎｍ以下になるように形成されたことを特徴とする請求項１記載の半導体記憶装置。
- 半導体基板上に埋め込み絶縁膜を介して第１導電型の半導体層を形成するステップと、
前記第１導電型の半導体層上に、ゲート絶縁膜を介してゲート電極を形成するステップと、
所望のパターンを有する第１のマスクを形成し、当該形成された前記第１のマスク及び前記ゲート電極をマスクとして、前記第１導電型の半導体層に所定の不純物をイオン注入することにより、第２導電型のソース領域及びドレイン領域を形成するステップと、
所望のパターンを有する第２のマスクを形成し、当該形成された前記第２のマスクを用いて、前記第１導電型の半導体層に所定の不純物をイオン注入することにより、前記第２導電型のドレイン領域に隣接するように第１導電型のエミッタ領域を形成するステップと、
少なくとも前記ドレイン領域の膜厚が前記ソース領域の膜厚よりも厚くなるように、前記第２導電型のソース領域の表面部分にシリサイドを形成するステップと
を備えることを特徴とする半導体記憶装置の製造方法。
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