JP4414560B2 - センスアンプ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリのビット線に読み出された微少信号を増幅するセンスアンプに係り、特に高速化と低消費電力化の両者を図ったセンスアンプに関するものである。
【０００２】
【従来の技術】
近時のディジタル信号処理を行うプロセッサでは、内部で３２ビット、６４ビット等のビット幅のメモリが使用されており、画像処理装置等では１２８ビット幅のメモリも採用されている。このように、メモリのビット幅の増大は更にすすむ傾向にあり、１ビット当り１個設けられるセンスアンプで消費される合計消費電流が大きくなる傾向にある。
【０００３】
図１１は従来のセンスアンプ２０を示す図である。このセンスアンプ２０は差動増幅回路を利用したもので、最も広く使用されている。図１１において、ＭＰ２１，ＭＰ２２はＰＭＯＳトランジスタ、ＭＮ２１〜ＭＮ２３はＮＭＯＳトランジスタである。１は高電位電源ＶＤＤの端子、２は低電位電源ＶＳＳの端子、３は非反転入力端子、３Ｘは反転入力端子、４は出力端子、５はイネーブル端子である。なお、ＰＭＯＳトランジスタのバックゲートはＶＤＤの電源端子１に接続され、ＮＭＯＳトランジスタのバックゲートはＶＳＳの電源端子２に接続されている。以下に、この明細書で説明するトランジスタについても同様である。
【０００４】
このセンスアンプ２０では、入力端子３，３Ｘに入力した電圧Ｖin、ＸＶinの差信号を増幅した電圧Ｖoutが出力端子４に出力するが、この動作はイネーブル端子５の電圧Ｖenが「Ｈ」になっている間だけ行われる。読み取り信号をラッチする機能はないので、必ずラッチ回路が後段に用いられる。
【０００５】
図１２はこのセンスアンプ２０の動作のシミュレーション結果を示す波形図である。なお、このシミュレーションは、図１３に示すように、このセンスアンプ２０の後段に増幅及び波形整形するためのインバータ３０を接続して最終的な出力電圧Ｖoを得、また消費電流をセンスアンプ２０とインバータ３０の合計値として評価できるようにした。消費電流の評価は、一般的に前段のセンスアンプの動作電流を絞ると後段のインバータの入力波形がなまって貫通電流が増大するので、両回路の合計で比較しないと本当の電流が見えないので、このようにする。
【０００６】
センスアンプ２０はＶＤＤ＝3.3Ｖの場合において、入力電圧Ｖin、ＸＶinが2.2Ｖ〜0.9Ｖに変化している。実際の装置ではもっと複雑な波形をしているが、ここではシミュレーションのため簡略化している。メモリから記憶データが読み出されると、入力電圧Ｖin、ＸＶinの一方が低下し、その電位差が増幅されて取り出され、インバータ３０で必要な振幅まで増幅されて出力電圧Ｖｏとなる。
【０００７】
イネーブル端子５の電圧Ｖenは、メモリにアドレスデータを与えるタイミングと同じタイミングで「Ｈ」となり、その期間だけセンスアンプ２０が活性状態となり増幅動作を行うことで、ある程度の低消費電力化が図られている。
【０００８】
このセンスアンプ２０の応答時間は、イネーブル端子５の電圧Ｖenの立ち上がりからインバータ３０の出力電圧Ｖｏが確定するまでの時間の最大値と定義すると、1.3 nsecとなっている。消費電流については、センスアンプ２０の消費電流Ｉ２０の平均が21.6μＡ、インバータ３０の消費電流Ｉ３０の平均が6.8μＡであるので、平均消費電流の合計は28.4μＡとなっている。
【０００９】
図１４は別の従来のセンスアンプ４０を示す回路図である。図１４において、ＭＰ４１，ＭＰ４２はＰＭＯＳトランジスタ、ＭＮ４１，ＭＮ４２はＮＭＯＳトランジスタである。
【００１０】
このセンスアンプ４０は、１つの入力端子３Ｘのみであるので、大きな電圧を出力する比較的小容量のメモリに使用される。ここでも、イネーブル端子５の電圧Ｖenが「Ｈ」のとき活性状態となり、信号増幅を行う。読み取り信号をラッチする機能はないので、必ずラッチ回路が後段に用いられる。
【００１１】
図１５はこのセンスアンプ４０の後段に図１３に示したインバータ３０を接続して行ったシミュレーション結果を示す波形図である。ここでも、図１２に示したのと同様に、センスアンプ２０の後段にインバータ３０を接続してシミュレーションを行った。この場合の応答時間は0.3nsec、センスアンプ４０の電流Ｉ４０とインバータ３０の電流Ｉ３０の平均消費電流の合計は２４μＡとなっている。
【００１２】
図１６は別の従来例を示すレベルシフト回路（特開平９−１４８９１３）５０を示す図である。このレベルシフト回路５０はセンスアンプではないが２個の相補信号を入力して増幅する回路であるのでここに述べる。図１６において、ＭＰ５１〜ＭＰ５６はＰＭＯＳトランジスタ、ＭＮ５１〜ＭＮ５６はＮＭＯＳトランジスタである。
【００１３】
図１７はこのレベルシフト回路５０の後段に図１３に示したインバータ３０を接続して行ったシミュレーション結果を示す波形図である。入力電圧Ｖin、ＸＶinが0.9Ｖ〜2.3Ｖのとき、出力電圧Ｖoutが3.3Ｖ〜０Ｖに増幅されている。レベルシフト回路５０の電流Ｉ５０とインバータ３０の電流Ｉ３０の平均電源電流の合計は82.3μＡとなっている。応答時間はイネーブル端子がないので図１，図１４の回路と同等に算出できないが、入力電圧ＶinがＶＤＤの1/2の電位を通過する点から出力電圧Ｖoが確定するまでの時間から計測すると、1.6nsecとなる。
【００１４】
【発明が解決しようとする課題】
以上のように、図１１、図１４のセンスアンプ２０，４０及び図１６のレベルシフト回路５０では、応答時間を0.3nsec〜1.3nsec程度と比較的小さくできるが、消費電流が２４μＡ〜82.3μＡと大きくなるという問題があった。
【００１５】
また、これらの回路を実際に使用する場合には、別にラッチ回路６０を必要とするので、図１１のセンスアンプ２０や図１６のレベルシフト回路５０を使用するときは図１８(a)に示すような回路に、図１４のセンスアンプ４０を使用するときは図１８(b)に示すような回路構成とになる。
【００１６】
ここで、ラッチ回路６０はＮＡＮＤ回路６１〜６４で構成され個々に４個のトランジスタが必要であるのでラッチ回路６０全体で１６個のトランジスタが必要となる。また、インバータ３０では２個のトランジスタが必要となる。
【００１７】
よって、図１１のセンスアンプ２０を使用する場合では合計で２３個のトランジスタが、また図１４のセンスアンプ４０を使用する場合では２２個のトランジスタが必要となる。また、図１６のレベルシフト回路５０を使用する場合では３０個のトランジスタが必要になる。このように、従来のセンスアンプ等ではラッチ回路を別に必要とするので素子数が増大するという問題もあった。
【００１８】
本発明は以上のような点に鑑みてなされたもので、その目的は、応答時間及び消費電流の両者を小さくできるようにし、さらにラッチ回路を不要としたセンスアンプを提供することである。
【００１９】
【課題を解決するための手段】
上記課題を解決するための第１の発明は、第１の入力端子に入力側が接続される第１のＣＭＯＳインバータと、第２の入力端子に入力側が接続される第２のＣＭＯＳインバータと、前記第１のＣＭＯＳインバータと高電位電源端子との間に接続される第１のＰＭＯＳトランジスタと、前記第２のＣＭＯＳインバータと前記高電位電源端子との間に接続される第２のＰＭＯＳトランジスタと、前記第１のＣＭＯＳインバータと低電位電源端子との間に接続される第１のＮＭＯＳトランジスタと、前記第２のＣＭＯＳインバータと前記低電位電源端子との間に接続される第２のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのドレインと前記第２のＰＭＯＳトランジスタのドレインとの間に接続されゲートがイネーブル端子に接続されるイネーブル用のＰＭＯＳトランジスタとを具備し、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのゲートを前記第２のＣＭＯＳインバータの出力側に接続し、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのゲートを前記第１のＣＭＯＳインバータの出力側に接続し、前記第１のＣＭＯＳインバータの前記出力側又は前記第２のＣＭＯＳインバータの前記出力側を出力端子に接続して構成した。
第２の発明は、第１の入力端子に入力側が接続される第１のＣＭＯＳインバータと、第２の入力端子に入力側が接続される第２のＣＭＯＳインバータと、前記第１のＣＭＯＳインバータと高電位電源端子との間に接続される第１のＰＭＯＳトランジスタと、前記第２のＣＭＯＳインバータと前記高電位電源端子との間に接続される第２のＰＭＯＳトランジスタと、前記第１のＣＭＯＳインバータと低電位電源端子との間に接続される第１のＮＭＯＳトランジスタと、前記第２のＣＭＯＳインバータと前記低電位電源端子との間に接続される第２のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのドレインとの間に接続されゲートがイネーブル端子に接続されるイネーブル用のＮＭＯＳトランジスタとを具備し、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのゲートを前記第２のＣＭＯＳインバータの出力側に接続し、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのゲートを前記第１のＣＭＯＳインバータの出力側に接続し、前記第１のＣＭＯＳインバータの前記出力側又は前記第２のＣＭＯＳインバータの前記出力側を出力端子に接続して構成した。
第３の発明は、第１の発明において、前記第１のＮＭＯＳトランジスタと前記第１のＣＭＯＳインバータとの間に第１の抵抗を接続すると共に前記第２のＮＭＯＳトランジスタと前記第２のＣＭＯＳインバータとの間に第２の抵抗を接続して構成した。
第４の発明は、第２の発明において、前記第１のＰＭＯＳトランジスタと前記第１のＣＭＯＳインバータとの間に第１の抵抗を接続すると共に前記第２のＰＭＯＳトランジスタと前記第２のＣＭＯＳインバータとの間に第２の抵抗を接続して構成した。
第５の発明は、第１又は第３の発明において、前記第１のＮＭＯＳトランジスタに並列に第１のキャパシタを接続すると共に前記第２のＮＭＯＳトランジスタに並列に第２のキャパシタを接続して構成した。
第６の発明は、第２又は第４の発明において、前記第１のＰＭＯＳトランジスタに並列に第１のキャパシタを接続すると共に前記第２のＰＭＯＳトランジスタに並列に第２のキャパシタを接続して構成した。
第７の発明は、第１、第３又は第５の発明において、前記第１および第２のＣＭＯＳインバータをＮＰＮとＰＮＰのバイポーラトランジスタで構成されるインバータに置換し、前記第１および第２のＮＭＯＳトランジスタをＮＰＮのバイポーラトランジスタに置換し、前記第１および第２のＰＭＯＳトランジスタ、および前記イネーブル用のＰＭＯＳトランジスタをＰＮＰのバイポーラトランジスタに置換して構成した。
第８の発明は、第２、第４又は第６の発明において、前記第１および第２のＣＭＯＳインバータをＮＰＮとＰＮＰのバイポーラトランジスタで構成されるインバータに置換し、前記第１および第２のＮＭＯＳトランジスタをＮＰＮのバイポーラトランジスタに置換し、前記第１および第２のＰＭＯＳトランジスタをＰＮＰのバイポーラトランジスタに置換し、および前記イネーブル用のＮＭＯＳトランジスタをＮＰＮのバイポーラトランジスタに置換して構成した。
【００２４】
【発明の実施の形態】
［第１の実施形態］
図１は本発明の第１の実施形態のセンスアンプ１０Ａの回路図である。図１において、ＭＰ１〜ＭＰ５はＰＭＯＳトランジスタ、ＭＮ１〜ＭＮ４はＮＭＯＳトランジスタである。１は高電位電源ＶＤＤの端子、２は低電位電源ＶＳＳの端子、３は非反転入力端子、３Ｘは反転入力端子、４は出力端子、５Ｘはイネーブル端子であり、従来例で説明したものと同じである。
【００２５】
ＭＰ３とＭＮ３は第１のＣＭＯＳインバータを構成し、ゲートが入力端子３Ｘに共通接続され、ドレインが出力端子４とＭＰ２、ＭＮ２のゲートに共通接続されている。ＭＰ４とＭＮ４は第２のＣＭＯＳインバータを構成し、ゲートが入力端子３に共通接続され、ドレインがＭＰ１とＭＮ１のゲートに共通接続されている。ＭＰ１はＭＰ３のソースと高電位電源端子１との間に接続され、ＭＰ２はＭＰ４のソースと高電位電源端子との間に接続され、ＭＮ１はＭＮ３のソースと低電位電源端子２との間に接続され、ＭＮ２はＭＮ４のソースと低電位電源端子２との間に接続されている。ＭＰ５はそのソースとドレインがＭＰ１とＭＰ２のドレイン間に接続され、ゲートがイネーブル端子５Ｘに接続されている。
【００２６】
さて、ＭＰ３とＭＮ３からなる第１のＣＭＯＳインバータのしきい値電圧をＶth３とし、またＭＰ４とＭＮ４からなる第２のＣＭＯＳインバータのしきい値電圧をＶth４とする。
【００２７】
いま、イネーブル端子５Ｘの電圧ＸＶenが「Ｌ」になると、ＭＰ５がオンするので、ＭＰ１、ＭＰ２のドレイン間が短絡される。このＭＰ１、ＭＰ２のゲートは互いに逆極性のインバータ（ＭＰ４とＭＮ４、ＭＰ３とＭＮ３）のドレインに接続されているので、そのＭＰ１、ＭＰ２はいずれかがオン状態にある。よって、ＭＰ５がオンすると、ＭＰ１，ＭＰ２のドレインは共にほぼＶＤＤの電圧になる。
【００２８】
まず、Ｖin＞Ｖth４、ＸＶin＜Ｖth３のときは、ＭＰ３、ＭＮ４がオン、ＭＰ４、ＭＮ３がオフとなり、出力端子４の出力電圧ＶoutがＶＤＤに引き上げられるので、ＭＮ２がオンする。また、ＭＰ４、ＭＮ４の共通ドレインの電圧ＸＶoutはＶＳＳに引き下げられるので、ＭＮ１がオフする。そして、この状態で安定する。このときＭＰ１とＭＰ２は反対に動作するよう制御されるが、ＭＰ５がオンしているので、ＭＰ４，ＭＰ３のソースはＶＤＤに固定されたままである。
【００２９】
次に、上記と反対に、Ｖin＜Ｖth４、ＸＶin＞Ｖth３のときは、ＭＰ３、ＭＮ４がオフ、ＭＰ４、ＭＮ３がオンとなり、出力端子４の出力電圧ＶoutがＶＳＳに引き下げられるので、ＭＮ２がオフする。また、ＭＰ４、ＭＮ４の共通ドレインの電圧ＸＶoutはＶＤＤに引き上げられるので、ＭＮ１がオンする。そして、この状態で安定する。このときＭＰ１とＭＰ２は反対に動作するよう制御されるが、ＭＰ５がオンしているので、ＭＰ３，ＭＰ４のソースはＶＤＤに固定されたままである。
【００３０】
一方、イネーブル端子５Ｘの電圧ＸＶenが「Ｈ」になると、ＭＰ５がオフするので、ＭＰ１、ＭＰ２のドレイン間は切り離される。しかし、この切り離しまでの間にＭＰ１とＭＮ１、ＭＰ２とＭＮ２がオンとオフ、オフとオン、又はオフとオン、オンとオフの状態に安定していれば、出力端子４の電圧Ｖoutは入力端子３，３Ｘの電圧Ｖin、ＸＶinの状態如何にかかわらず、安定である。つまり、このセンスアンプ１０Ａは、信号増幅作用の他にデータラッチ機能を兼ね備えている。
【００３１】
図２はこのセンスアンプ１０Ａのシミュレーション結果を示す波形図で、イネーブル制御電圧ＸＶenを入力電圧Ｖinの周期の1/2の周期で「Ｌ」に変化させたときのものである。図３もシミュレーション結果を示す波形図で、イネーブル制御電圧ＸＶenを入力電圧Ｖinの周期の２倍の周期で「Ｌ」に変化させたものであり、ラッチ機能が発揮されていることが分かる。これら図２，図３では、図１３で示したように、増幅と波形整形用のインバータ３０をセンスアンプ１０Ａの後段に接続して測定した。Ｖｏはそのインバータ３０の出力電圧、Ｉ１０はセンスアンプ１０Ａの消費電流、Ｉ３０はインバータ３０の消費電流、ＶＤＤ２はインバータ３０の電源電圧、ＩＳＳは電源端子２に流れる電流である。
【００３２】
図２から明らかなように、ＸＶenの立ち下がりからＶｏの立ち下がりまでの時間である応答時間は1.5 nsecで、前述した従来例で説明した0.3nsec〜1.3 nsec等と同等である。また、平均消費電流はセンスアンプ１０Ａが12.0μＡ、インバータ３０が2.7μＡであるから合計で14.7μＡであり、前述した従来例で説明した２４μＡ〜82.3μＡと比べると、大きく削減されている。
【００３３】
本実施形態のセンスアンプ１０Ａを使用するときは、図１０(a)に示すように後段にインバータ３０を接続したときでも、必要なトランジスタの数は、センスアンプ１０Ａで９個、インバータ３０で２個の合計１１個と、図１８で説明した従来例に比べて大幅に少なくなる。なお、このセンスアンプ１０Ａは、図１０(b)に示すように接続してバスレシーバとしても使用できる。Ｖrefは参照電圧、３０Ａはイネーブル機能付きのインバータである。
【００３４】
［第２の実施形態］
図４は第２の実施形態のセンスアンプ１０Ｂを示す図である。図１と異なるところは、図１のＭＰ５とイネーブル端子５Ｘを削除し、ＭＮ１とＭＮ２のドレイン間にＭＮ５を接続し、そのＭＮ５のゲートをイネーブル端子５の制御電圧Ｖenで制御するようにした点である。
【００３５】
ここでは、イネーブル制御電圧Ｖenが「Ｈ」のとき、ＭＮ５がオンしてＭＮ１とＭＮ２のドレイン間を短絡し、両ドレインをほぼＶＳＳに固定し、入力端子３，３Ｘの入力電圧Ｖin、ＸＶinを受け付けて増幅動作を行う。イネーブル制御電圧Ｖenが「Ｌ」のときは、ＭＮ５がオフしてＭＮ１とＭＮ２のドレイン間が切り離され、その時の出力端子４の出力電圧Ｖoutをラッチする。
【００３６】
［第３の実施形態］
図５は第３の実施形態のセンスアンプ１０Ｃを示す図である。このセンスアンプ１０Ｃは、図１のセンスアンプ１０ＡにおけるＭＰ５とイネーブル端子５Ｘ、図２のセンスアンプ１０ＢにおけるＭＮ５とイネーブル端子５をいずれも接続した構成としたものである。
【００３７】
ここでは、イネーブル制御電圧Ｖenを「Ｈ」、イネーブル制御電圧ＸＶenを「Ｌ」にすることにより増幅動作が行われる。このときの回路状態はＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２のソース・ドレイン間が短絡された状態と等価であり、応答速度がより速くなる。
【００３８】
一方、イネーブル制御電圧Ｖenを「Ｌ」、イネーブル制御電圧ＸＶenを「Ｈ」にすることにより、その時の出力端子４の出力電圧Ｖoutをラッチする。
【００３９】
［第４の実施形態］
図６は第４の実施形態のセンスアンプ１０Ｄを示す図である。このセンスアンプ１０Ｄは、図１におけるセンスアンプ１０Ａにおいて、ＭＮ１、ＭＮ２と低電位電源端子２との間に更にＭＮ６，ＭＮ７を挿入接続し、そのＭＮ６，ＭＮ７のゲートを制御端子６に接続したものである。
【００４０】
このセンスアンプ１０Ｄでは、イネーブル端子５Ｘの制御電圧ＸＶenを「Ｌ」に、制御端子６の制御電圧Ｖｃ１を「Ｈ」にすることにより、増幅動作が行われる。このとき、制御電圧Ｖｃ１のレベルを制御することにより消費電流を削減させることができる。
【００４１】
一方、制御電圧ＸＶenを「Ｈ」、制御電圧Ｖｃを「Ｌ」にすることにより、その時の出力端子４の出力電圧Ｖoutをラッチする。
【００４２】
［第５の実施形態］
図７は第５の実施形態のセンスアンプ１０Ｅを示す図である。このセンスアンプ１０Ｅは、図６に示したセンスアンプ１０ＤのＭＮ１，ＭＮ２に更にそれぞれ並列にＭＮ８，ＭＮ９を接続して、それらのゲートを制御端子７に接続したものである。
【００４３】
ここでは、制御端子７の制御電圧Ｖc２を「Ｈ」にすることによりＭＮ８，ＭＮ９がオンするので、増幅動作時の動作電流が大きくなり、応答速度を大きくすることができる。
【００４４】
［第６の実施形態］
図８は第６の実施形態のセンスアンプ１０Ｆを示す図である。このセンスアンプ１０Ｆは、図１に示したセンスアンプ１０ＡのＭＮ１，ＭＮ３の間とＭＮ２，ＭＮ４の間にそれぞれ抵抗Ｒ１，Ｒ２（Ｒ１＝Ｒ２）を接続したものである。
【００４５】
このセンスアンプ１０Ｆでは、抵抗Ｒ１，Ｒ２によってＭＰ３とＭＮ３からなる第１のＣＭＯＳインバータ、ＭＰ４とＭＮ４からなる第２のＣＭＯＳインバータのスイッチング動作時の貫通電流を制限することができる。なお、図４のセンスアンプ１０Ｂに適用するときは、抵抗Ｒ１はＭＰ１とＭＰ３の間に、抵抗Ｒ２はＭＰ２とＭＰ４の間にそれぞれ挿入接続する。
【００４６】
［第７の実施形態］
図９は第７の実施形態のセンスアンプ１０Ｇを示す図である。このセンスアンプ１０Ｇは、図１に示したセンスアンプ１０ＡのＭＮ１，ＭＮ２に並列にそれぞれキャパシタＣ１，Ｃ２（Ｃ１＝Ｃ２）を接続したものである。
【００４７】
このセンスアンプ１０Ｇでは、キャパシタＣ１，Ｃ２によってＭＮ１、ＭＮ２のドレインの電位を安定化させ雑音を低減することができる。なお、図４のセンスアンプ１０Ｂに適用するときは、キャパシタＣ１はＭＰ１に並列に、キャパシタＣ２はＭＰ２に並列にそれぞれ接続する。
【００４８】
［その他の実施形態］
なお、以上はＭＯＳトランジスタを使用して回路を構成した場合について説明したが、バイポーラトランジスタを使用することもできる。このときは、ＭＯＳトランジスタのゲートをバイポーラトランジスタのベースに、ドレインをコレクタに、ソースをエミッタにそれぞれ対応させる。
【００４９】
【発明の効果】
以上から本発明のセンスアンプによれば、応答速度を低下させることなく、消費電流を削減することができ、またラッチ機能を有するのでラッチ回路を必要とせず、メモリへの組み込み時の素子数が少なくて済むという利点がある。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態のセンスアンプの回路図である。
【図２】 図１のセンスアンプにイネーブル信号を入力信号の1/2の周期で入力させたときのシミュレーション波形図である。
【図３】 図１のセンスアンプにイネーブル信号を入力信号の２倍の周期で入力させたときのシミュレーション波形図である。
【図４】 本発明の第２の実施形態のセンスアンプの回路図である。
【図５】 本発明の第３の実施形態のセンスアンプの回路図である。
【図６】 本発明の第４の実施形態のセンスアンプの回路図である。
【図７】 本発明の第５の実施形態のセンスアンプの回路図である。
【図８】 本発明の第６の実施形態のセンスアンプの回路図である。
【図９】 本発明の第７の実施形態のセンスアンプの回路図である。
【図１０】 (a)、(b)は第１の形態のセンスアンプの使用例を示す回路図である。
【図１１】 従来のセンスアンプの回路図である。
【図１２】 図１１のセンスアンプのシミュレーション波形図である。
【図１３】 図１１のセンスアンプのシミュレーションのための回路図である。
【図１４】 従来の別のセンスアンプの回路図である。
【図１５】 図１４のセンスアンプのシミュレーション波形図である。
【図１６】 従来のレベルシフト回路の回路図である。
【図１７】 図１６のセンスアンプのシミュレーション波形図である。
【図１８】 (a)は図１１，図１４のセンスアンプの使用例を示す回路図、(b)は図１６のレベルシフト回路の使用例を示す回路図である。
【符号の説明】
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ：センスアンプ。
【発明の属する技術分野】
本発明は、メモリのビット線に読み出された微少信号を増幅するセンスアンプに係り、特に高速化と低消費電力化の両者を図ったセンスアンプに関するものである。
【０００２】
【従来の技術】
近時のディジタル信号処理を行うプロセッサでは、内部で３２ビット、６４ビット等のビット幅のメモリが使用されており、画像処理装置等では１２８ビット幅のメモリも採用されている。このように、メモリのビット幅の増大は更にすすむ傾向にあり、１ビット当り１個設けられるセンスアンプで消費される合計消費電流が大きくなる傾向にある。
【０００３】
図１１は従来のセンスアンプ２０を示す図である。このセンスアンプ２０は差動増幅回路を利用したもので、最も広く使用されている。図１１において、ＭＰ２１，ＭＰ２２はＰＭＯＳトランジスタ、ＭＮ２１〜ＭＮ２３はＮＭＯＳトランジスタである。１は高電位電源ＶＤＤの端子、２は低電位電源ＶＳＳの端子、３は非反転入力端子、３Ｘは反転入力端子、４は出力端子、５はイネーブル端子である。なお、ＰＭＯＳトランジスタのバックゲートはＶＤＤの電源端子１に接続され、ＮＭＯＳトランジスタのバックゲートはＶＳＳの電源端子２に接続されている。以下に、この明細書で説明するトランジスタについても同様である。
【０００４】
このセンスアンプ２０では、入力端子３，３Ｘに入力した電圧Ｖin、ＸＶinの差信号を増幅した電圧Ｖoutが出力端子４に出力するが、この動作はイネーブル端子５の電圧Ｖenが「Ｈ」になっている間だけ行われる。読み取り信号をラッチする機能はないので、必ずラッチ回路が後段に用いられる。
【０００５】
図１２はこのセンスアンプ２０の動作のシミュレーション結果を示す波形図である。なお、このシミュレーションは、図１３に示すように、このセンスアンプ２０の後段に増幅及び波形整形するためのインバータ３０を接続して最終的な出力電圧Ｖoを得、また消費電流をセンスアンプ２０とインバータ３０の合計値として評価できるようにした。消費電流の評価は、一般的に前段のセンスアンプの動作電流を絞ると後段のインバータの入力波形がなまって貫通電流が増大するので、両回路の合計で比較しないと本当の電流が見えないので、このようにする。
【０００６】
センスアンプ２０はＶＤＤ＝3.3Ｖの場合において、入力電圧Ｖin、ＸＶinが2.2Ｖ〜0.9Ｖに変化している。実際の装置ではもっと複雑な波形をしているが、ここではシミュレーションのため簡略化している。メモリから記憶データが読み出されると、入力電圧Ｖin、ＸＶinの一方が低下し、その電位差が増幅されて取り出され、インバータ３０で必要な振幅まで増幅されて出力電圧Ｖｏとなる。
【０００７】
イネーブル端子５の電圧Ｖenは、メモリにアドレスデータを与えるタイミングと同じタイミングで「Ｈ」となり、その期間だけセンスアンプ２０が活性状態となり増幅動作を行うことで、ある程度の低消費電力化が図られている。
【０００８】
このセンスアンプ２０の応答時間は、イネーブル端子５の電圧Ｖenの立ち上がりからインバータ３０の出力電圧Ｖｏが確定するまでの時間の最大値と定義すると、1.3 nsecとなっている。消費電流については、センスアンプ２０の消費電流Ｉ２０の平均が21.6μＡ、インバータ３０の消費電流Ｉ３０の平均が6.8μＡであるので、平均消費電流の合計は28.4μＡとなっている。
【０００９】
図１４は別の従来のセンスアンプ４０を示す回路図である。図１４において、ＭＰ４１，ＭＰ４２はＰＭＯＳトランジスタ、ＭＮ４１，ＭＮ４２はＮＭＯＳトランジスタである。
【００１０】
このセンスアンプ４０は、１つの入力端子３Ｘのみであるので、大きな電圧を出力する比較的小容量のメモリに使用される。ここでも、イネーブル端子５の電圧Ｖenが「Ｈ」のとき活性状態となり、信号増幅を行う。読み取り信号をラッチする機能はないので、必ずラッチ回路が後段に用いられる。
【００１１】
図１５はこのセンスアンプ４０の後段に図１３に示したインバータ３０を接続して行ったシミュレーション結果を示す波形図である。ここでも、図１２に示したのと同様に、センスアンプ２０の後段にインバータ３０を接続してシミュレーションを行った。この場合の応答時間は0.3nsec、センスアンプ４０の電流Ｉ４０とインバータ３０の電流Ｉ３０の平均消費電流の合計は２４μＡとなっている。
【００１２】
図１６は別の従来例を示すレベルシフト回路（特開平９−１４８９１３）５０を示す図である。このレベルシフト回路５０はセンスアンプではないが２個の相補信号を入力して増幅する回路であるのでここに述べる。図１６において、ＭＰ５１〜ＭＰ５６はＰＭＯＳトランジスタ、ＭＮ５１〜ＭＮ５６はＮＭＯＳトランジスタである。
【００１３】
図１７はこのレベルシフト回路５０の後段に図１３に示したインバータ３０を接続して行ったシミュレーション結果を示す波形図である。入力電圧Ｖin、ＸＶinが0.9Ｖ〜2.3Ｖのとき、出力電圧Ｖoutが3.3Ｖ〜０Ｖに増幅されている。レベルシフト回路５０の電流Ｉ５０とインバータ３０の電流Ｉ３０の平均電源電流の合計は82.3μＡとなっている。応答時間はイネーブル端子がないので図１，図１４の回路と同等に算出できないが、入力電圧ＶinがＶＤＤの1/2の電位を通過する点から出力電圧Ｖoが確定するまでの時間から計測すると、1.6nsecとなる。
【００１４】
【発明が解決しようとする課題】
以上のように、図１１、図１４のセンスアンプ２０，４０及び図１６のレベルシフト回路５０では、応答時間を0.3nsec〜1.3nsec程度と比較的小さくできるが、消費電流が２４μＡ〜82.3μＡと大きくなるという問題があった。
【００１５】
また、これらの回路を実際に使用する場合には、別にラッチ回路６０を必要とするので、図１１のセンスアンプ２０や図１６のレベルシフト回路５０を使用するときは図１８(a)に示すような回路に、図１４のセンスアンプ４０を使用するときは図１８(b)に示すような回路構成とになる。
【００１６】
ここで、ラッチ回路６０はＮＡＮＤ回路６１〜６４で構成され個々に４個のトランジスタが必要であるのでラッチ回路６０全体で１６個のトランジスタが必要となる。また、インバータ３０では２個のトランジスタが必要となる。
【００１７】
よって、図１１のセンスアンプ２０を使用する場合では合計で２３個のトランジスタが、また図１４のセンスアンプ４０を使用する場合では２２個のトランジスタが必要となる。また、図１６のレベルシフト回路５０を使用する場合では３０個のトランジスタが必要になる。このように、従来のセンスアンプ等ではラッチ回路を別に必要とするので素子数が増大するという問題もあった。
【００１８】
本発明は以上のような点に鑑みてなされたもので、その目的は、応答時間及び消費電流の両者を小さくできるようにし、さらにラッチ回路を不要としたセンスアンプを提供することである。
【００１９】
【課題を解決するための手段】
上記課題を解決するための第１の発明は、第１の入力端子に入力側が接続される第１のＣＭＯＳインバータと、第２の入力端子に入力側が接続される第２のＣＭＯＳインバータと、前記第１のＣＭＯＳインバータと高電位電源端子との間に接続される第１のＰＭＯＳトランジスタと、前記第２のＣＭＯＳインバータと前記高電位電源端子との間に接続される第２のＰＭＯＳトランジスタと、前記第１のＣＭＯＳインバータと低電位電源端子との間に接続される第１のＮＭＯＳトランジスタと、前記第２のＣＭＯＳインバータと前記低電位電源端子との間に接続される第２のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのドレインと前記第２のＰＭＯＳトランジスタのドレインとの間に接続されゲートがイネーブル端子に接続されるイネーブル用のＰＭＯＳトランジスタとを具備し、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのゲートを前記第２のＣＭＯＳインバータの出力側に接続し、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのゲートを前記第１のＣＭＯＳインバータの出力側に接続し、前記第１のＣＭＯＳインバータの前記出力側又は前記第２のＣＭＯＳインバータの前記出力側を出力端子に接続して構成した。
第２の発明は、第１の入力端子に入力側が接続される第１のＣＭＯＳインバータと、第２の入力端子に入力側が接続される第２のＣＭＯＳインバータと、前記第１のＣＭＯＳインバータと高電位電源端子との間に接続される第１のＰＭＯＳトランジスタと、前記第２のＣＭＯＳインバータと前記高電位電源端子との間に接続される第２のＰＭＯＳトランジスタと、前記第１のＣＭＯＳインバータと低電位電源端子との間に接続される第１のＮＭＯＳトランジスタと、前記第２のＣＭＯＳインバータと前記低電位電源端子との間に接続される第２のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのドレインとの間に接続されゲートがイネーブル端子に接続されるイネーブル用のＮＭＯＳトランジスタとを具備し、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのゲートを前記第２のＣＭＯＳインバータの出力側に接続し、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのゲートを前記第１のＣＭＯＳインバータの出力側に接続し、前記第１のＣＭＯＳインバータの前記出力側又は前記第２のＣＭＯＳインバータの前記出力側を出力端子に接続して構成した。
第３の発明は、第１の発明において、前記第１のＮＭＯＳトランジスタと前記第１のＣＭＯＳインバータとの間に第１の抵抗を接続すると共に前記第２のＮＭＯＳトランジスタと前記第２のＣＭＯＳインバータとの間に第２の抵抗を接続して構成した。
第４の発明は、第２の発明において、前記第１のＰＭＯＳトランジスタと前記第１のＣＭＯＳインバータとの間に第１の抵抗を接続すると共に前記第２のＰＭＯＳトランジスタと前記第２のＣＭＯＳインバータとの間に第２の抵抗を接続して構成した。
第５の発明は、第１又は第３の発明において、前記第１のＮＭＯＳトランジスタに並列に第１のキャパシタを接続すると共に前記第２のＮＭＯＳトランジスタに並列に第２のキャパシタを接続して構成した。
第６の発明は、第２又は第４の発明において、前記第１のＰＭＯＳトランジスタに並列に第１のキャパシタを接続すると共に前記第２のＰＭＯＳトランジスタに並列に第２のキャパシタを接続して構成した。
第７の発明は、第１、第３又は第５の発明において、前記第１および第２のＣＭＯＳインバータをＮＰＮとＰＮＰのバイポーラトランジスタで構成されるインバータに置換し、前記第１および第２のＮＭＯＳトランジスタをＮＰＮのバイポーラトランジスタに置換し、前記第１および第２のＰＭＯＳトランジスタ、および前記イネーブル用のＰＭＯＳトランジスタをＰＮＰのバイポーラトランジスタに置換して構成した。
第８の発明は、第２、第４又は第６の発明において、前記第１および第２のＣＭＯＳインバータをＮＰＮとＰＮＰのバイポーラトランジスタで構成されるインバータに置換し、前記第１および第２のＮＭＯＳトランジスタをＮＰＮのバイポーラトランジスタに置換し、前記第１および第２のＰＭＯＳトランジスタをＰＮＰのバイポーラトランジスタに置換し、および前記イネーブル用のＮＭＯＳトランジスタをＮＰＮのバイポーラトランジスタに置換して構成した。
【００２４】
【発明の実施の形態】
［第１の実施形態］
図１は本発明の第１の実施形態のセンスアンプ１０Ａの回路図である。図１において、ＭＰ１〜ＭＰ５はＰＭＯＳトランジスタ、ＭＮ１〜ＭＮ４はＮＭＯＳトランジスタである。１は高電位電源ＶＤＤの端子、２は低電位電源ＶＳＳの端子、３は非反転入力端子、３Ｘは反転入力端子、４は出力端子、５Ｘはイネーブル端子であり、従来例で説明したものと同じである。
【００２５】
ＭＰ３とＭＮ３は第１のＣＭＯＳインバータを構成し、ゲートが入力端子３Ｘに共通接続され、ドレインが出力端子４とＭＰ２、ＭＮ２のゲートに共通接続されている。ＭＰ４とＭＮ４は第２のＣＭＯＳインバータを構成し、ゲートが入力端子３に共通接続され、ドレインがＭＰ１とＭＮ１のゲートに共通接続されている。ＭＰ１はＭＰ３のソースと高電位電源端子１との間に接続され、ＭＰ２はＭＰ４のソースと高電位電源端子との間に接続され、ＭＮ１はＭＮ３のソースと低電位電源端子２との間に接続され、ＭＮ２はＭＮ４のソースと低電位電源端子２との間に接続されている。ＭＰ５はそのソースとドレインがＭＰ１とＭＰ２のドレイン間に接続され、ゲートがイネーブル端子５Ｘに接続されている。
【００２６】
さて、ＭＰ３とＭＮ３からなる第１のＣＭＯＳインバータのしきい値電圧をＶth３とし、またＭＰ４とＭＮ４からなる第２のＣＭＯＳインバータのしきい値電圧をＶth４とする。
【００２７】
いま、イネーブル端子５Ｘの電圧ＸＶenが「Ｌ」になると、ＭＰ５がオンするので、ＭＰ１、ＭＰ２のドレイン間が短絡される。このＭＰ１、ＭＰ２のゲートは互いに逆極性のインバータ（ＭＰ４とＭＮ４、ＭＰ３とＭＮ３）のドレインに接続されているので、そのＭＰ１、ＭＰ２はいずれかがオン状態にある。よって、ＭＰ５がオンすると、ＭＰ１，ＭＰ２のドレインは共にほぼＶＤＤの電圧になる。
【００２８】
まず、Ｖin＞Ｖth４、ＸＶin＜Ｖth３のときは、ＭＰ３、ＭＮ４がオン、ＭＰ４、ＭＮ３がオフとなり、出力端子４の出力電圧ＶoutがＶＤＤに引き上げられるので、ＭＮ２がオンする。また、ＭＰ４、ＭＮ４の共通ドレインの電圧ＸＶoutはＶＳＳに引き下げられるので、ＭＮ１がオフする。そして、この状態で安定する。このときＭＰ１とＭＰ２は反対に動作するよう制御されるが、ＭＰ５がオンしているので、ＭＰ４，ＭＰ３のソースはＶＤＤに固定されたままである。
【００２９】
次に、上記と反対に、Ｖin＜Ｖth４、ＸＶin＞Ｖth３のときは、ＭＰ３、ＭＮ４がオフ、ＭＰ４、ＭＮ３がオンとなり、出力端子４の出力電圧ＶoutがＶＳＳに引き下げられるので、ＭＮ２がオフする。また、ＭＰ４、ＭＮ４の共通ドレインの電圧ＸＶoutはＶＤＤに引き上げられるので、ＭＮ１がオンする。そして、この状態で安定する。このときＭＰ１とＭＰ２は反対に動作するよう制御されるが、ＭＰ５がオンしているので、ＭＰ３，ＭＰ４のソースはＶＤＤに固定されたままである。
【００３０】
一方、イネーブル端子５Ｘの電圧ＸＶenが「Ｈ」になると、ＭＰ５がオフするので、ＭＰ１、ＭＰ２のドレイン間は切り離される。しかし、この切り離しまでの間にＭＰ１とＭＮ１、ＭＰ２とＭＮ２がオンとオフ、オフとオン、又はオフとオン、オンとオフの状態に安定していれば、出力端子４の電圧Ｖoutは入力端子３，３Ｘの電圧Ｖin、ＸＶinの状態如何にかかわらず、安定である。つまり、このセンスアンプ１０Ａは、信号増幅作用の他にデータラッチ機能を兼ね備えている。
【００３１】
図２はこのセンスアンプ１０Ａのシミュレーション結果を示す波形図で、イネーブル制御電圧ＸＶenを入力電圧Ｖinの周期の1/2の周期で「Ｌ」に変化させたときのものである。図３もシミュレーション結果を示す波形図で、イネーブル制御電圧ＸＶenを入力電圧Ｖinの周期の２倍の周期で「Ｌ」に変化させたものであり、ラッチ機能が発揮されていることが分かる。これら図２，図３では、図１３で示したように、増幅と波形整形用のインバータ３０をセンスアンプ１０Ａの後段に接続して測定した。Ｖｏはそのインバータ３０の出力電圧、Ｉ１０はセンスアンプ１０Ａの消費電流、Ｉ３０はインバータ３０の消費電流、ＶＤＤ２はインバータ３０の電源電圧、ＩＳＳは電源端子２に流れる電流である。
【００３２】
図２から明らかなように、ＸＶenの立ち下がりからＶｏの立ち下がりまでの時間である応答時間は1.5 nsecで、前述した従来例で説明した0.3nsec〜1.3 nsec等と同等である。また、平均消費電流はセンスアンプ１０Ａが12.0μＡ、インバータ３０が2.7μＡであるから合計で14.7μＡであり、前述した従来例で説明した２４μＡ〜82.3μＡと比べると、大きく削減されている。
【００３３】
本実施形態のセンスアンプ１０Ａを使用するときは、図１０(a)に示すように後段にインバータ３０を接続したときでも、必要なトランジスタの数は、センスアンプ１０Ａで９個、インバータ３０で２個の合計１１個と、図１８で説明した従来例に比べて大幅に少なくなる。なお、このセンスアンプ１０Ａは、図１０(b)に示すように接続してバスレシーバとしても使用できる。Ｖrefは参照電圧、３０Ａはイネーブル機能付きのインバータである。
【００３４】
［第２の実施形態］
図４は第２の実施形態のセンスアンプ１０Ｂを示す図である。図１と異なるところは、図１のＭＰ５とイネーブル端子５Ｘを削除し、ＭＮ１とＭＮ２のドレイン間にＭＮ５を接続し、そのＭＮ５のゲートをイネーブル端子５の制御電圧Ｖenで制御するようにした点である。
【００３５】
ここでは、イネーブル制御電圧Ｖenが「Ｈ」のとき、ＭＮ５がオンしてＭＮ１とＭＮ２のドレイン間を短絡し、両ドレインをほぼＶＳＳに固定し、入力端子３，３Ｘの入力電圧Ｖin、ＸＶinを受け付けて増幅動作を行う。イネーブル制御電圧Ｖenが「Ｌ」のときは、ＭＮ５がオフしてＭＮ１とＭＮ２のドレイン間が切り離され、その時の出力端子４の出力電圧Ｖoutをラッチする。
【００３６】
［第３の実施形態］
図５は第３の実施形態のセンスアンプ１０Ｃを示す図である。このセンスアンプ１０Ｃは、図１のセンスアンプ１０ＡにおけるＭＰ５とイネーブル端子５Ｘ、図２のセンスアンプ１０ＢにおけるＭＮ５とイネーブル端子５をいずれも接続した構成としたものである。
【００３７】
ここでは、イネーブル制御電圧Ｖenを「Ｈ」、イネーブル制御電圧ＸＶenを「Ｌ」にすることにより増幅動作が行われる。このときの回路状態はＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２のソース・ドレイン間が短絡された状態と等価であり、応答速度がより速くなる。
【００３８】
一方、イネーブル制御電圧Ｖenを「Ｌ」、イネーブル制御電圧ＸＶenを「Ｈ」にすることにより、その時の出力端子４の出力電圧Ｖoutをラッチする。
【００３９】
［第４の実施形態］
図６は第４の実施形態のセンスアンプ１０Ｄを示す図である。このセンスアンプ１０Ｄは、図１におけるセンスアンプ１０Ａにおいて、ＭＮ１、ＭＮ２と低電位電源端子２との間に更にＭＮ６，ＭＮ７を挿入接続し、そのＭＮ６，ＭＮ７のゲートを制御端子６に接続したものである。
【００４０】
このセンスアンプ１０Ｄでは、イネーブル端子５Ｘの制御電圧ＸＶenを「Ｌ」に、制御端子６の制御電圧Ｖｃ１を「Ｈ」にすることにより、増幅動作が行われる。このとき、制御電圧Ｖｃ１のレベルを制御することにより消費電流を削減させることができる。
【００４１】
一方、制御電圧ＸＶenを「Ｈ」、制御電圧Ｖｃを「Ｌ」にすることにより、その時の出力端子４の出力電圧Ｖoutをラッチする。
【００４２】
［第５の実施形態］
図７は第５の実施形態のセンスアンプ１０Ｅを示す図である。このセンスアンプ１０Ｅは、図６に示したセンスアンプ１０ＤのＭＮ１，ＭＮ２に更にそれぞれ並列にＭＮ８，ＭＮ９を接続して、それらのゲートを制御端子７に接続したものである。
【００４３】
ここでは、制御端子７の制御電圧Ｖc２を「Ｈ」にすることによりＭＮ８，ＭＮ９がオンするので、増幅動作時の動作電流が大きくなり、応答速度を大きくすることができる。
【００４４】
［第６の実施形態］
図８は第６の実施形態のセンスアンプ１０Ｆを示す図である。このセンスアンプ１０Ｆは、図１に示したセンスアンプ１０ＡのＭＮ１，ＭＮ３の間とＭＮ２，ＭＮ４の間にそれぞれ抵抗Ｒ１，Ｒ２（Ｒ１＝Ｒ２）を接続したものである。
【００４５】
このセンスアンプ１０Ｆでは、抵抗Ｒ１，Ｒ２によってＭＰ３とＭＮ３からなる第１のＣＭＯＳインバータ、ＭＰ４とＭＮ４からなる第２のＣＭＯＳインバータのスイッチング動作時の貫通電流を制限することができる。なお、図４のセンスアンプ１０Ｂに適用するときは、抵抗Ｒ１はＭＰ１とＭＰ３の間に、抵抗Ｒ２はＭＰ２とＭＰ４の間にそれぞれ挿入接続する。
【００４６】
［第７の実施形態］
図９は第７の実施形態のセンスアンプ１０Ｇを示す図である。このセンスアンプ１０Ｇは、図１に示したセンスアンプ１０ＡのＭＮ１，ＭＮ２に並列にそれぞれキャパシタＣ１，Ｃ２（Ｃ１＝Ｃ２）を接続したものである。
【００４７】
このセンスアンプ１０Ｇでは、キャパシタＣ１，Ｃ２によってＭＮ１、ＭＮ２のドレインの電位を安定化させ雑音を低減することができる。なお、図４のセンスアンプ１０Ｂに適用するときは、キャパシタＣ１はＭＰ１に並列に、キャパシタＣ２はＭＰ２に並列にそれぞれ接続する。
【００４８】
［その他の実施形態］
なお、以上はＭＯＳトランジスタを使用して回路を構成した場合について説明したが、バイポーラトランジスタを使用することもできる。このときは、ＭＯＳトランジスタのゲートをバイポーラトランジスタのベースに、ドレインをコレクタに、ソースをエミッタにそれぞれ対応させる。
【００４９】
【発明の効果】
以上から本発明のセンスアンプによれば、応答速度を低下させることなく、消費電流を削減することができ、またラッチ機能を有するのでラッチ回路を必要とせず、メモリへの組み込み時の素子数が少なくて済むという利点がある。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態のセンスアンプの回路図である。
【図２】 図１のセンスアンプにイネーブル信号を入力信号の1/2の周期で入力させたときのシミュレーション波形図である。
【図３】 図１のセンスアンプにイネーブル信号を入力信号の２倍の周期で入力させたときのシミュレーション波形図である。
【図４】 本発明の第２の実施形態のセンスアンプの回路図である。
【図５】 本発明の第３の実施形態のセンスアンプの回路図である。
【図６】 本発明の第４の実施形態のセンスアンプの回路図である。
【図７】 本発明の第５の実施形態のセンスアンプの回路図である。
【図８】 本発明の第６の実施形態のセンスアンプの回路図である。
【図９】 本発明の第７の実施形態のセンスアンプの回路図である。
【図１０】 (a)、(b)は第１の形態のセンスアンプの使用例を示す回路図である。
【図１１】 従来のセンスアンプの回路図である。
【図１２】 図１１のセンスアンプのシミュレーション波形図である。
【図１３】 図１１のセンスアンプのシミュレーションのための回路図である。
【図１４】 従来の別のセンスアンプの回路図である。
【図１５】 図１４のセンスアンプのシミュレーション波形図である。
【図１６】 従来のレベルシフト回路の回路図である。
【図１７】 図１６のセンスアンプのシミュレーション波形図である。
【図１８】 (a)は図１１，図１４のセンスアンプの使用例を示す回路図、(b)は図１６のレベルシフト回路の使用例を示す回路図である。
【符号の説明】
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ：センスアンプ。
Claims (8)
- 第１の入力端子に入力側が接続される第１のＣＭＯＳインバータと、第２の入力端子に入力側が接続される第２のＣＭＯＳインバータと、前記第１のＣＭＯＳインバータと高電位電源端子との間に接続される第１のＰＭＯＳトランジスタと、前記第２のＣＭＯＳインバータと前記高電位電源端子との間に接続される第２のＰＭＯＳトランジスタと、前記第１のＣＭＯＳインバータと低電位電源端子との間に接続される第１のＮＭＯＳトランジスタと、前記第２のＣＭＯＳインバータと前記低電位電源端子との間に接続される第２のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのドレインと前記第２のＰＭＯＳトランジスタのドレインとの間に接続されゲートがイネーブル端子に接続されるイネーブル用のＰＭＯＳトランジスタとを具備し、
前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのゲートを前記第２のＣＭＯＳインバータの出力側に接続し、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのゲートを前記第１のＣＭＯＳインバータの出力側に接続し、
前記第１のＣＭＯＳインバータの前記出力側又は前記第２のＣＭＯＳインバータの前記出力側を出力端子に接続した、
ことを特徴とするセンスアンプ。 - 第１の入力端子に入力側が接続される第１のＣＭＯＳインバータと、第２の入力端子に入力側が接続される第２のＣＭＯＳインバータと、前記第１のＣＭＯＳインバータと高電位電源端子との間に接続される第１のＰＭＯＳトランジスタと、前記第２のＣＭＯＳインバータと前記高電位電源端子との間に接続される第２のＰＭＯＳトランジスタと、前記第１のＣＭＯＳインバータと低電位電源端子との間に接続される第１のＮＭＯＳトランジスタと、前記第２のＣＭＯＳインバータと前記低電位電源端子との間に接続される第２のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのドレインとの間に接続されゲートがイネーブル端子に接続されるイネーブル用のＮＭＯＳトランジスタとを具備し、
前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのゲートを前記第２のＣＭＯＳインバータの出力側に接続し、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのゲートを前記第１のＣＭＯＳインバータの出力側に接続し、
前記第１のＣＭＯＳインバータの前記出力側又は前記第２のＣＭＯＳインバータの前記出力側を出力端子に接続した、
ことを特徴とするセンスアンプ。 - 請求項１に記載のセンスアンプにおいて、
前記第１のＮＭＯＳトランジスタと前記第１のＣＭＯＳインバータとの間に第１の抵抗を接続すると共に前記第２のＮＭＯＳトランジスタと前記第２のＣＭＯＳインバータとの間に第２の抵抗を接続したことを特徴とするセンスアンプ。 - 請求項２に記載のセンスアンプにおいて、
前記第１のＰＭＯＳトランジスタと前記第１のＣＭＯＳインバータとの間に第１の抵抗を接続すると共に前記第２のＰＭＯＳトランジスタと前記第２のＣＭＯＳインバータとの間に第２の抵抗を接続したことを特徴とするセンスアンプ。 - 請求項１又は３に記載のセンスアンプにおいて、
前記第１のＮＭＯＳトランジスタに並列に第１のキャパシタを接続すると共に前記第２のＮＭＯＳトランジスタに並列に第２のキャパシタを接続したことを特徴とするセンスアンプ。 - 請求項２又は４に記載のセンスアンプにおいて、
前記第１のＰＭＯＳトランジスタに並列に第１のキャパシタを接続すると共に前記第２のＰＭＯＳトランジスタに並列に第２のキャパシタを接続したことを特徴とするセンスアンプ。 - 請求項１、３又は５に記載のセンスアンプにおいて、
前記第１および第２のＣＭＯＳインバータをＮＰＮとＰＮＰのバイポーラトランジスタで構成されるインバータに置換し、前記第１および第２のＮＭＯＳトランジスタをＮＰＮのバイポーラトランジスタに置換し、前記第１および第２のＰＭＯＳトランジスタ、および前記イネーブル用のＰＭＯＳトランジスタをＰＮＰのバイポーラトランジスタに置換したことを特徴とするセンスアンプ。 - 請求項２、４又は６に記載のセンスアンプにおいて、
前記第１および第２のＣＭＯＳインバータをＮＰＮとＰＮＰのバイポーラトランジスタで構成されるインバータに置換し、前記第１および第２のＮＭＯＳトランジスタをＮＰＮのバイポーラトランジスタに置換し、前記第１および第２のＰＭＯＳトランジスタをＰＮＰのバイポーラトランジスタに置換し、および前記イネーブル用のＮＭＯＳトランジスタをＮＰＮのバイポーラトランジスタに置換したことを特徴とするセンスアンプ。
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