JP4416446B2 - シフトクロック発生装置、タイミング発生器、及び試験装置 - Google Patents

Description

本発明は、シフトクロックを発生するシフトクロック発生装置、所望のタイミングを発生するタイミング発生器、及び電子デバイスを試験する試験装置に関する。

従来、半導体デバイス等の電子デバイスを試験する試験装置は、所望のタイミングを発生するタイミング発生器を備えている。例えば、当該タイミング発生器が発生したタイミングで、電子デバイスに試験パターンを供給していた。当該タイミング発生器は、基準クロックを受け取り、当該基準クロックを所望の時間遅延させて、所望のタイミングを生成していた。

例えば、タイミング発生器は、基準クロックを受け取り、当該基準クロックを所望の時間だけ遅延させる可変遅延回路部と、当該可変遅延回路部における遅延量を制御するためのリニアライズメモリとを有している。一般に、可変遅延回路部は、複数の遅延素子を有する。リニアライズメモリは、当該可変遅延回路部における所望の遅延量の線形化に対応した遅延設定値を格納する。可変遅延回路は、リニアライズメモリに格納されたデータに基づいて、所定の遅延素子の経路に基準クロックを通過させ、基準クロックを遅延させる。リニアライズメモリに格納されるデータは、複数の遅延素子の設計情報によって予め定められるが、複数の遅延素子の製造バラツキや、使用時の周囲温度等によって、可変遅延回路部における遅延量と、所望の遅延量である遅延設定値との間に誤差が生じてしまう。

従来、当該誤差を補正するために、基準クロックに対して所望の位相差を有するシフトクロックを生成し、当該シフトクロックを外部に出力し、計測器等を用い、当該シフトクロックの遅延量の補正値を測定し、遅延量の線形化を行っている。当該シフトクロックと、可変遅延回路部の出力とを比較し、遅延量の誤差を検出し、当該誤差に基づいてリニアライズメモリに格納するデータを選択していた。

現在、関連する特許文献等は認識していないため、その記載を省略する。

従来、基準クロックに対して所望の位相差を有する当該シフトクロックを生成するために、図３及び図４において後述するような方法で、シフトクロックにパルスを挿入し、シフトクロックを移相していた。従来では、シフトクロックのパルスをカウントし、所定のカウント毎に、挿入パルスを挿入し、シフトクロックを移相していた。しかし、挿入パルス数に対して、シフトクロックの移相量は、リニアに変化しない場合があり、本方法では、シフトクロックの移相量が挿入パルス数に対してリニアに変化しない場合、シフトクロックの移相量に誤差が生じてしまう。

また、このような誤差を解消するために、所望の移相量毎に、挿入するべきパルス数を格納するメモリを用いる方法がある。しかし、可変遅延回路における遅延量を精度よく測定するために、当該移相量を高分解能にする必要があり、広範囲のアドレスを有するメモリが必要である。また、それぞれのアドレスに、挿入するべきパルス数を格納する必要がある。挿入するべきパルス数は、通常１〜数千程度であるため、当該メモリはそれぞれのアドレスに十数ｂｉｔ有する必要があり、大容量のメモリが必要であった。

上記課題を解決するために、本発明の第１の形態においては、基準クロックに対して、予め定められた位相差設定値だけ位相差を有するシフトクロックを生成するシフトクロック発生装置であって、シフトクロックを発生するクロック発生部と、位相差設定値に基づいて、シフトクロックに挿入するための挿入パルスを発生する挿入パルス発生部と、クロック発生部が発生するシフトクロックに挿入パルスを挿入するパルス挿入部と、所定の時間内において、基準クロックが所定の値を示す時間の和と、所定の時間内において、シフトクロックが所定の値を示す時間の和との差に基づいて、クロック発生部が発生するシフトクロックの周期を制御する周期制御部とを備え、挿入パルス発生部は、位相差設定値に対して、シフトクロックに挿入する挿入パルスの挿入数を算出するための補正データを格納する補正メモリと、位相差設定値に基づく、補正メモリのアドレス範囲に格納された補正データを積算し、挿入パルス数データを算出するパルス数算出部と、挿入パルス数データに基づく挿入パルスを発生するパルス発生部とを有することを特徴とするシフトクロック発生装置を提供する。

補正メモリは、それぞれのアドレスに所定の整数を示す補正データを格納してよい。また、補正メモリは、それぞれのアドレスに２ビットの補正データを格納してよい。パルス数算出部は、位相差設定値に基づいて、補正データが格納された補正メモリのアドレスを指示するアドレスポインタ信号を順次生成するアドレス制御部と、アドレスポインタ信号に基づいて補正メモリが出力する補正データを積算する積算部とを有してよい。

アドレス制御部は、アドレスポインタ信号を補正メモリに供給する第１加算器と、第１加算器が出力したアドレスポインタ信号を格納する第１記憶部とを含み、位相差設定値に基づく第１制御信号と、所定のクロック信号に基づく第２制御信号とを受け取り、第１記憶部は、第１制御信号が所定の値を示す場合において、第２制御信号の値の変化に応じて、格納したアドレスポインタ信号を第１加算器に順次供給し、第１加算器は、第１記憶部から受け取った前記アドレスポインタ信号に所定の値を加算した信号を、新たなアドレスポインタ信号として生成し、生成した新たなアドレスポインタ信号を補正メモリ及び第１記憶部に供給してよい。

所定のクロック信号は、基準クロック又はシフトクロックであってよい。また、積算部は、補正メモリが順次出力する補正データを受け取り、補正データを積算した積算データを出力する第２加算器と、第２加算器が出力した積算データを格納する第２記憶部とを含み、第２記憶部は、第１制御信号及び第２制御信号が所定の値をとる毎に、格納した積算データを第２加算器に供給し、第２加算器は、第２記憶部から受け取った積算データに、補正メモリが、新たなアドレスポインタ信号に応じて出力する新たな補正データを加算し、新たな積算データとして出力してよい。

第１記憶部は、第１加算器からアドレスポインタ信号を受け取り、第２制御信号をトリガとして、第１加算器から受け取ったアドレスポインタ信号を第１加算器に出力し、第１制御信号を、第１記憶部の動作を制御するイネーブル信号として受け取るフリップフロップであって、第２記憶部は、第１制御信号と、第２加算器が出力する積算データとの論理積を受け取り、第２制御信号をトリガとして、第１制御信号と、第２加算器が出力する積算データとの論理積を第２加算器に出力するフリップフロップであってよい。

本発明の第２の形態においては、所望のタイミングを発生するタイミング発生器であって、基準クロックを受け取り、所望の遅延設定値に基づいて基準クロックを遅延させ、所望のタイミングとして出力する可変遅延回路部と、基準クロックに対して、遅延設定値に基づく位相差設定値だけ位相差を有するシフトクロックを生成するシフトクロック発生装置と、可変遅延回路部が遅延させた基準クロックと、シフトクロックとの位相を比較し、比較結果に基づいて可変遅延回路部における遅延量を調整する比較部とを備え、シフトクロック発生装置は、シフトクロックを発生するクロック発生部と、位相差設定値に基づいて、シフトクロックに挿入するための挿入パルスを発生する挿入パルス発生部と、クロック発生部が発生するシフトクロックに挿入パルスを挿入するパルス挿入部と、所定の時間内において、基準クロックが所定の論理値を示す時間の和と、所定の時間内において、シフトクロックが所定の論理値を示す時間の和との差に基づいて、クロック発生部が発生するシフトクロックの周期を制御する周期制御部とを有し、挿入パルス発生部は、位相差設定値に対して、シフトクロックに挿入する挿入パルスの挿入数を算出するための補正データを格納する補正メモリと、位相差設定値に基づく、補正メモリのアドレス範囲に格納された補正データを積算し、挿入パルス数データを算出するパルス数算出部と、挿入パルス数データに基づく挿入パルスを発生するパルス発生部とを含むことを特徴とするタイミング発生器を提供する。

本発明の第３の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを発生するパターン発生部と、所望のタイミングを発生するタイミング発生器と、試験パターンを整形し、所望のタイミングに基づいて整形した試験パターンを電子デバイスに供給する波形整形部と、試験パターンに基づいて電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定部とを備え、タイミング発生器は、基準クロックを受け取り、所望の遅延設定値に基づいて基準クロックを遅延させ、所望のタイミングとして出力する可変遅延回路部と、基準クロックに対して、遅延設定値に基づく位相差設定値だけ位相差を有するシフトクロックを生成するシフトクロック発生装置と、可変遅延回路部が遅延させた基準クロックと、シフトクロックとの位相を比較し、比較結果に基づいて可変遅延回路部における遅延量を調整する比較部とを備え、シフトクロック発生装置は、シフトクロックを発生するクロック発生部と、位相差設定値に基づいて、シフトクロックに挿入するための挿入パルスを発生する挿入パルス発生部と、クロック発生部が発生するシフトクロックに挿入パルスを挿入するパルス挿入部と、所定の時間内において、基準クロックが所定の論理値を示す時間の和と、所定の時間内において、シフトクロックが所定の論理値を示す時間の和との差に基づいて、クロック発生部が発生するシフトクロックの周期を制御する周期制御部とを有し、挿入パルス発生部は、位相差設定値に対して、シフトクロックに挿入する挿入パルスの挿入数を算出するための補正データを格納する補正メモリと、位相差設定値に基づく、補正メモリのアドレス範囲に格納された補正データを積算し、挿入パルス数データを算出するパルス数算出部と、挿入パルス数データに基づく挿入パルスを発生するパルス発生部とを含むことを特徴とする試験装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明によれば、メモリ容量を低減し、且つ位相シフト量を精度よく制御したシフトクロックを、生成することができる。また、タイミング発生器においては、精度のよいシフトクロックに基づいて、可変遅延回路部の遅延量を調整できるため、所望のタイミングを精度よく生成することができる。また、試験装置においては、精度のよい所望のタイミングを用いて試験を行うため、電子デバイスの試験を精度よく行うことができる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明に係る試験装置１００の構成の一例を示す。試験装置１００は、パターン発生部１０、波形整形部２０、タイミング発生器５０、及び判定部４０を備える。パターン発生部１０は、電子デバイスを試験するための試験パターンを発生し、波形整形部２０に供給する。

タイミング発生器５０は、所望のタイミングを発生する。タイミング発生器５０は、例えば可変遅延回路を有する。本例において、タイミング発生器５０は、基準クロックを受け取り、受け取った基準クロックを可変遅延回路で所望の時間だけ遅延させ、当該所望のタイミングとして波形整形部２０に供給する。

波形整形部２０は、受け取った試験パターンを整形し、整形した試験パターンを電子デバイス３０に供給する。波形整形部２０は、例えば試験パターンを所望のタイミングで電子デバイス３０に供給してよい。本例において、波形整形部２０は、タイミング発生器５０から受け取ったタイミングに応じて、当該試験パターンを電子デバイス３０に供給する。

判定部４０は、試験パターンに基づいて電子デバイス３０が出力する出力信号に基づいて、電子デバイス３０の良否を判定する。判定部４０は、例えば電子デバイス３０が試験パターンに基づいて出力するべき期待値信号と、電子デバイス３０が出力した出力信号とを比較して電子デバイス３０の良否を判定してよい。この場合、パターン発生部１０は、発生した試験パターンに基づいて当該期待値信号を生成し、判定部４０に供給してよい。

図２は、タイミング発生器５０の構成の一例を示す。タイミング発生器５０は、可変遅延回路部５２、シフトクロック発生装置６０、リニアライズメモリ５６、及び比較部５４を有する。可変遅延回路部５２は、基準クロックを受け取り、所望の遅延設定値に基づいて受け取った基準クロックを遅延させ、所望のタイミングとして出力する。

可変遅延回路部５２は一例として、複数の遅延素子を有してよい。この場合、可変遅延回路部５２は、複数の遅延素子にそれぞれ対応して設けられ、受け取った前記基準クロックを、対応する遅延素子に通過させるか否かを選択する複数のスイッチを有する。また、リニアライズメモリ５６は、可変遅延回路部５２の当該スイッチを制御するためのデータを、所望の遅延設定値にそれぞれ対応して格納する。本例における可変遅延回路部５２は、リニアライズメモリ５６に格納されたデータのうち、所望の遅延設定値に対応するデータに基づいて複数のスイッチのそれぞれを制御し、基準クロックを所望の遅延時間だけ遅延させる。例えば、リニアライズメモリ５６は、可変遅延回路部５２において遅延させるべき遅延量を示す遅延設定値を受け取り、当該遅延設定値に対応するデータを出力し、可変遅延回路部５２は、リニアライズメモリ５６が出力するデータに基づいて当該複数のスイッチを制御してよい。

シフトクロック発生装置６０は、基準クロックを受け取り、受け取った基準クロックに対して、所望の位相差設定値だけ位相差を有するシフトクロックを生成する。本例において、シフトクロック発生装置６０は、可変遅延回路部５２の遅延設定値に基づく位相差設定値だけ、基準クロックに対して位相差を有するシフトクロックを生成してよい。例えばシフトクロック発生装置６０は、可変遅延回路部５２における基準クロックの遅延量と、基準クロックに対するシフトクロックの位相差とが同一となるようなシフトクロックを生成してよい。

比較部５４は、可変遅延回路部５２が遅延させた基準クロックと、シフトクロックとの位相を比較する。また、比較部５４は、比較結果に基づいて可変遅延回路部５２における遅延量を調整してよい。例えば、可変遅延回路部５２が遅延させた基準クロックと、シフトクロックとの位相を同一にするように、可変遅延回路部５２の遅延設定値を更新してよい。当該遅延設定値の更新は、所定の期間毎に行うことが好ましい。

図３は、シフトクロック発生装置６０の構成の一例を示す。シフトクロック発生装置６０は、クロック発生部７４、挿入パルス発生部８０、パルス挿入部７０、位相検波器６６、周期制御部６２、及びＤＬＬ（Delay Lock Loop)６８を有する。

クロック発生部７４は、シフトクロックを発生する。シフトクロック発生部７４は一例として、リングオシレータ７２、及び分周器６４ｂを有してよい。リングオシレータ７２は、所定の周期のクロックを発生する。リングオシレータ７２は、複数のインバータを有し、当該インバータに供給される電圧を制御することにより、リングオシレータ７２が生成するクロックの周期を制御することができる。また、分周器６４ｂは、リングオシレータ７２が生成したクロックを、所定の整数分の１の周波数に分周して、シフトクロックとして出力する。

位相検波器６６は、シフトクロックと、基準クロックとを受け取り、当該シフトクロックと、当該基準クロックとに基づく信号ＰＤＯＵＴＡ、及びＰＤＯＵＴＢを、ＤＬＬ６８に基準クロック及びシフトクロックとして出力する。本例において、位相検波器６６は、クロック発生部が発生したシフトクロックと、分周器６４ａが分周した基準クロックとを受け取る。分周器６４ａと分周器６４ｂとは、同一の機能を有してよい。本例において、位相検波器６６は、基準クロックとシフトクロックとの論理積を、ＰＤＯＵＴＡとして出力する。また、本例において位相検波器６６は、シフトクロックの波形の立ち上がりから、基準クロックの波形の立ち上がりまでＨ論理を示す信号をＰＤＯＵＴＢとして出力する。

ＤＬＬ６８は、所定の時間内において、基準クロックが所定の論理値を示す時間の和と、所定の時間内において、シフトクロックが所定の論理値を示す時間の和との差を検出する。本例においては、ＤＬＬ６８は、所定の時間内において、ＰＤＯＵＴＡがＨ論理を示す時間の和と、所定の時間内において、シフトクロックがＨ論理を示す時間の和との差を検出する。また、本例において、当該所定の時間は、例えば分周した基準クロックの周期の整数倍であってよく、また、シフトクロックの周期の整数倍であってもよい。

周期制御部６２は、ＤＬＬ６８が検出した当該時間の和に基づいて、クロック発生部７４が発生するシフトクロックの周期を制御する。クロック発生部７４がリングオシレータ７２を有する場合、周期制御部６２は、リングオシレータ７２のインバータに供給する電圧を制御することにより、クロック発生部７４が発生するシフトクロックの周期を制御してよい。

周期制御部６２は、リングオシレータ７２のインバータに電圧を供給する電圧源を有してよい。初期状態で、当該電圧源は初期電圧をリングオシレータ７２のインバータに供給する。ＰＤＯＵＴＡがＨ論理を示す時間の和が、ＰＤＯＵＴＢがＨ論理を示す時間の和より大きい場合、周期制御部６２は、当該電圧源が当該インバータに供給する電圧を、所定の時間だけ初期電圧より高くし、所定の時間経過後に当該電圧源が当該インバータに供給する電圧を初期電圧にする。この場合、当該所定の時間、リングオシレータ７２が生成するクロックの周期が短くなり、当該所定の時間経過後は、元の周期にもどる。所定の時間だけ、リングオシレータ７２が生成するクロックの周期を短くすることにより、クロックの位相を時間軸で小方向にずらすことができる。

また、ＰＤＯＵＴＡがＨ論理を示す時間の和が、ＰＤＯＵＴＢがＨ論理を示す時間の和より小さい場合、周期制御部６２は、当該電圧源が当該インバータに供給する電圧を、所定の時間だけ初期電圧より低くし、所定の時間経過後に当該電圧源が当該インバータに供給する電圧を初期電圧にする。この場合、当該所定の時間、リングオシレータ７２が生成するクロックの周期が長くなり、当該所定の時間経過後は、元の周期にもどる。所定の時間だけ、リングオシレータ７２が生成するクロックの周期を長くすることにより、クロックの位相を時間軸で大方向にずらすことができる。

以上説明した動作を繰り返すことにより、基準クロックに対して所定の位相差を有するシフトクロックを生成することができる。本例におけるシフトクロック発生装置６０は、当該所定の位相差を有するシフトクロックに、挿入パルスを挿入し、上述した動作を繰り返すことにより、基準クロックに対して所望の位相差を有するシフトクロックを生成する。

挿入パルス発生部８０は、クロック発生部７４が発生したシフトクロックを移相するべき位相差を示す位相差設定値に基づいて、シフトクロックに挿入するための挿入パルスを発生する。本例において、挿入パルス発生部８０は、位相差設定値に基づくパルス数の挿入パルスを生成する。パルス挿入部７０は、クロック発生部７４が発生するシフトクロックに、挿入パルス発生部８０が発生する挿入パルスを挿入する。パルス挿入部７０は、図３に示すように、当該シフトクロックと当該挿入パルスとの論理和を出力する論理和回路であってよい。

図４は、シフトクロック発生装置６０の動作の一例を示すタイミングチャートである。図４において、横軸は時間を示し、ＲＥＦＣＬＫ段は、分周器６４ａが出力する基準クロックを示し、ＳＣＬＫ１、ＳＣＬＫ２、及びＳＣＬＫ３段は、クロック発生部７４（図３参照）が生成するシフトクロックを示し、ＰＤＯＵＴＡ１、及びＰＤＯＵＴＢ２段は位相検波器６６（図３参照）が出力するＰＤＯＵＴＡを示し、ＰＤＯＵＴＢ１、及びＰＤＯＵＴＢ段は位相検波器６６が出力するＰＤＯＵＴＢを示し、ＰＤＯＵＴＢ＋ＩＮＳＥＲＴ段は、パルス挿入部７０が出力する挿入パルスが挿入されたＰＤＯＵＴＢを示す。

本例において、基準クロック及びシフトクロックの初期状態をＲＥＦＣＬＫ段及びＳＣＬＫ１段に示す。位相検波器６６は、基準クロック及びシフトクロックを受け取り、ＰＤＯＵＴＡ１及びＰＤＯＵＴＢ１段に示すＰＤＯＵＴＡ及びＰＤＯＵＴＢを出力する。上述したように、位相検波器６６は、ＰＤＯＵＴＡとして基準クロックとシフトクロックとの論理積を出力する（ＰＤＯＵＴＡ１）。また、位相検波器６６は、ＰＤＯＵＴＢとしてシフトクロックの立ち上がりから基準クロックの立ち上がりまでＨ論理を出力する（ＰＤＯＵＴＢ１）。

ＤＬＬ６８は、上述したように、所定の時間内においてＰＤＯＵＴＡ１がＨ論理を示す時間の和と、所定の時間内においてＰＤＯＵＴＢ１がＨ論理を示す時間の和とを比較する。当該所定の時間は、分周器６４ａが出力する基準クロックの整数倍の時間であってよい。周期制御部６２は、当該Ｈ論理を示す時間の和の差に基づいて、リングオシレータ７２が生成するクロックの周期を調整する。本例において、ＰＤＯＵＴＡ１がＨ論理を示す時間の和が、ＰＤＯＵＴＢ１がＨ論理を示す時間の和より大きいため、周期制御部６２は、リングオシレータ７２が生成するクロックの周期を、所定の時間だけ短くする。当該所定の時間は、分周器６４ｂが出力するシフトクロックの１周期の時間であってよい。この場合、シフトクロックは１サイクルだけ周期が短くなり、２サイクル以降は元の周期となる。そのため、２サイクル以降のシフトクロックを移相することができる。このような動作を繰り返すと、シフトクロックは、基準クロックに対して所定の位相差を有する位相に安定する。安定状態におけるシフトクロックの一例をＳＣＬＫ２段の第２サイクル以降に示す。

また、安定状態におけるＰＤＯＵＴＡ及びＰＤＯＵＴＢをＰＤＯＵＴＡ２、及びＰＤＯＵＴＢ２段の第２サイクル以降に示す。ＰＤＯＵＴＡ２がＨ論理を示す時間の和と、ＰＤＯＵＴＢがＨ論理を示す時間の和は略等しい。

次に、安定状態におけるＰＤＯＵＴＢに、挿入パルス発生部８０が発生した挿入パルスを挿入した信号をＰＤＯＵＴＢ＋ＩＮＳＥＲＴ段に示す。波線で示したパルスが挿入パルスである。挿入パルスを挿入したことにより、ＰＤＯＵＴＡがＨ論理を示す時間の和とＰＤＯＵＴＢがＨ論理を示す時間の和に差が生じ、周期制御部６２は、当該差を無くすように、シフトクロックを移相する。当該移相されたシフトクロックをＳＣＬＫ３段に示す。ＰＤＯＵＴＢに挿入する挿入パルスのパルス数及びパルス長を制御することにより、基準クロックに対して所望の位相差を有するシフトクロックを容易に生成することができる。

図５は挿入パルス発生部８０の構成の一例を示す。挿入パルス発生部８０は、補正メモリ９６と、パルス数算出部１０２と、パルス発生部９８とを有する。補正メモリ９６は、位相差設定値に対して、シフトクロックに挿入する挿入パルスの挿入数を算出するための補正データを格納する。補正メモリ９６は、それぞれのアドレスに所定の整数を示す補正データを格納してよい。本例においては、補正メモリ９６は、それぞれのアドレスに２ビットの補正データを格納する。例えば、補正メモリ９６は、それぞれのアドレスに０、１、又は２のいずれかを示すデータを格納する。

パルス数算出部１０２は、位相差設定値に基づく補正メモリ９６のアドレス範囲に格納された補正データを積算し、挿入パルス数データを算出する。パルス数算出部１０２は、位相差設定値に基づく第１制御信号と、所定のクロック信号に基づく第２制御信号とを受け取り、第１制御信号及び第２制御信号に基づいて、補正メモリ９６の当該アドレス範囲に格納された補正データを積算する。本例において、第２制御信号は、基準クロック、分周器６４ａにより分周された基準クロック、リングオシレータ７２が生成したクロック、又はシフトクロックのいずれかであってよい。また、本例において、第１制御信号は、位相差設定値に基づく時間だけ、Ｈ論理を示す信号であってよい。例えば、シフトクロックを１０ｐｓ（ピコ秒）移相したい場合に、挿入パルスの挿入するべきパルス数の理論値が１０であった場合に、第１制御信号は、第２制御信号の１０周期だけＨ論理を示す信号であってよい。

パルス発生部９８は、パルス数算出部１０２が算出した挿入パルス数データに基づいて、挿入パルスを発生する。パルス発生部９８は、挿入パルス数データに基づく個数のパルスを、所望の時間間隔で生成し、生成した挿入パルスをパルス挿入部７０に供給する。パルス発生部９８は、パルス挿入部７０がシフトクロックと挿入パルスとの論理和を出力した場合に、当該挿入パルスのＨ論理領域と、当該シフトクロックのＨ論理領域とが重ならない挿入パルスを生成することが好ましい。また、パルス発生部９８は、位相検波器６６がシフトクロックとして出力するＰＤＯＵＴＢの各パルス間に略均等に挿入される挿入パルスを生成することが好ましい。パルス発生部９８が、ＰＤＯＵＴＢの各パルス間に略均等に挿入される挿入パルスを生成することにより、シフトクロック発生装置６０において、挿入パルスが挿入されたシフトクロックによる発熱を、単位時間毎に略均一とすることができる。

本例において、パルス数算出部１０２は、アドレス制御部８２と積算部８８とを有する。アドレス制御部８２は、位相差設定値に基づいて、補正データが格納された補正メモリ９６のアドレスを指示するアドレスポインタ信号を順次生成する。

アドレス制御部８２は、図４に示すように第１加算器８６と第１記憶部８４とを有してよい。第１加算器８６は、アドレスポインタ信号を補正メモリ９６に供給する。第１記憶部８４は、第１加算器８６が出力したアドレスポインタ信号を格納する。また、アドレス制御部８２は、前述した第１制御信号と第２制御信号とを受け取る。第１記憶部８４は、第１制御信号が所定の値を示す場合において、第２制御信号の値の変化に応じて、格納したアドレスポインタ信号を第１加算器８６に順次供給する。本例において、第１記憶部８４は、第１制御信号がＨ論理を示す場合において、第２制御信号の波形の立ち上がりに応じて、格納したアドレスポインタ信号を第１加算器８６に順次供給する。例えば、図５に示すように第１記憶部８４は、第１加算器８６からアドレスポインタ信号を受け取り、第２制御信号をトリガとして、第１加算器８６から受け取ったアドレスポインタ信号を第１加算器８６に出力し、第１制御信号を第１記憶部８４の動作を制御するイネーブル信号として受け取るフリップフロップであってよい。フリップフロップには初期値として０番地のアドレスを示すアドレスポインタ信号が格納される。

第１加算器８６は、第１記憶部８４から受け取ったアドレスポインタ信号に所定の値を加算した信号を、新たなアドレスポインタ信号として生成し、生成した新たなアドレスポインタ信号を補正メモリ９６及び第１記憶部８４に供給する。本例において、第１加算器８６は、当該所定の値として１を、アドレスポインタ信号に加算する。本例において、アドレス制御部は、所定のアドレスから１ずつ増加するアドレスポインタ信号を、第２制御信号に基づいて順次補正メモリ９６に供給する。

本例において、第１記憶部８４は、第１制御信号がＨ論理を示す間、第２制御信号の波形の立ち上がり毎に、格納したアドレスポインタ信号を第１加算器８６に供給する。第１加算器８６は、受け取ったアドレスポインタ信号に１を加算して補正メモリ９６に供給する。補正メモリ９６は、所定のアドレスから位相差設定値に基づくアドレス範囲の補正データを、順次積算部８８に供給する。また、本例においてアドレス制御部８２は、第１記憶部８４及び第１加算器８６を有していたが、他の例においては、アドレス制御部８２は、第２制御信号の波形の立ち上がり又は立ち下がりをカウントし、カウント数を出力するカウンタを有してよい。この場合、当該カウンタは、第１制御信号を当該カウンタの動作を制御するイネーブル信号として受け取る。

補正メモリ９６は、アドレス制御部８２から順次受け取ったアドレスポインタ信号に対応するアドレスに格納した補正データを、順次積算部８８に供給する。積算部８８は、アドレスポインタ信号に基づいて補正メモリ９６が順次出力する補正データを積算する。本例において積算部８８は、第２加算器９４と、第２記憶部９２とを有する。第２加算器９４は、補正メモリ９６が順次出力する補正データを受け取り、補正データを積算した積算データを出力する。

第２記憶部９２は、第２加算器９４が出力した積算データを格納する。第２記憶部９２は、第１制御信号が所定の値を示す場合において、第２制御信号の値の変化に応じて、格納した積算データを第２加算器９４に供給する。積算部８８は、第１制御信号と、第２加算器９４が出力する積算データとの論理積を出力する論理積回路９０を更に有してよい。第２記憶部９２は、論理積回路９０から第１制御信号と、第２加算器９４が出力する積算データとの論理積を受け取り、第２制御信号をトリガとして、第１制御信号と、第２加算器９４が出力する積算データとの論理積を第２加算器９４に出力するフリップフロップであってよい。本例において、第１記憶部８４と第２記憶部９２とは同期して動作する。

第２加算器９４は、第２記憶部９２から受け取った積算データに、補正メモリ９６が、新たなアドレスポインタ信号に応じて出力する新たな補正データを加算し、新たな積算データとして、論理積回路９０及びパルス発生部９８に出力する。本例において説明したパルス数算出部１０２によれば、位相差設定値に応じた補正メモリ９６のアドレス範囲に格納された補正データを積算してパルス発生部９８に供給することができる。

図６は、補正メモリ９６が格納する補正データの一例を示す。補正メモリ９６は、アドレス毎に所定の整数を示す補正データを格納する。本例においては、補正メモリ９６は、０、１、又は２を示す補正データを格納する。積算部８８（図５参照）は、位相差設定値に基づくアドレス範囲の当該補正データを積算する。

図７は、挿入パルス数とシフトクロックの位相シフト量との関係の一例を示す。図７において、横軸は挿入パルス数、縦軸は位相シフト量を示す。図７において、波線で示した理想シフト量は、挿入パルス数設定値に対してシフトクロックがシフトするべきシフト量を示し、波線で示した実シフト量は、挿入パルス数設定値に対してシフトクロックが実際にシフトするシフト量を示し、実線で示した補正シフト量は、挿入パルス数を補正することによりシフトクロックのシフト量を補正したシフト量を示す。

本例におけるシフトクロック発生装置６０は、シフトクロックに挿入する挿入パルス数を制御することにより、所望の位相だけシフトクロックを移相する。挿入パルス数は、補正メモリ９６が格納する補正データにより制御される。本例では、補正メモリ９６は、図６に示した補正データを格納する。補正メモリ９６が図６に示した補正データを格納する場合、積算部８８（図５参照）は、積算データとして図７に示した積算データを順次出力する。

例えば、シフトクロックを７ｐｓ移相したい場合に、挿入するべき挿入パルス数の理想値は図７に示すように７であるとする。しかし、図７に示すように理想シフト量に対して実シフト量は誤差を有するため、シフトクロックに挿入パルスを７パルス挿入した場合、シフト量に誤差を生じてしまう。このため、本発明に係る挿入パルス発生部８０（図３参照）では、補正メモリ９６に当該誤差を補正するための補正データを格納する。本発明に係る挿入パルス発生部８０によれば、位相差設定値に対応する挿入するべき挿入パルス数毎に積算データを算出し、挿入パルス数を補正するため、図７に示すように実シフト量が直線的に変化しない場合であっても、精度よくシフトクロックの位相シフト量を制御することができる。

また、補正メモリ９６のそれぞれのアドレスに、積算データをそれぞれ格納し、パルス発生部９８は、補正メモリ９６が格納した積算データに基づく挿入パルスを生成してもよい。しかし、例えば挿入パルス数設定値が１〜数千の範囲を取る場合、補正メモリ９６のそれぞれのアドレスにそれぞれの挿入パルス数設定に対する積算データを格納する必要があり、補正メモリ９６は１〜数千のアドレス範囲のそれぞれに、十数ビットの積算データを格納する必要がある。図５から図７に関連して説明した挿入パルス発生部８０によれば、補正メモリ９６は１〜数千のアドレス範囲のそれぞれに、数ビットの補正データを格納すればよい。例えば、図６に関連して説明したように、補正メモリ９６は、０、１、又は２の補正データを格納する場合、補正メモリ９６は、各アドレスに２ｂｉｔの補正データを格納すればよい。このため、図５から図７に関連して説明した挿入パルス発生部８０によれば、補正メモリ９６のメモリｂｉｔ数を大幅に低減することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明に係る試験装置１００の構成の一例を示す図である。 タイミング発生器５０の構成の一例を示す図である。 シフトクロック発生装置６０の構成の一例を示す図である。 シフトクロック発生装置６０の動作の一例を示すタイミングチャートである図である。 挿入パルス発生部８０の構成の一例を示す図である。 補正メモリ９６が格納する補正データの一例を示す図である。 挿入パルス数とシフトクロックの位相シフト量との関係の一例を示す図である。

符号の説明

１０・・・パターン発生部、２０・・・波形整形部、３０・・・電子デバイス、４０・・・判定部、５０・・・タイミング発生器、５２・・・可変遅延回路部、５４・・・比較部、５６・・・リニアライズメモリ、６０・・・シフトクロック発生装置、６２・・・周期制御部、６４・・・分周器、６６・・・位相検波器、６８・・・ＤＬＬ、７０・・・パルス挿入部、７２・・・リングオシレータ、７４・・・クロック発生部、８０・・・挿入パルス発生部、８２・・・アドレス制御部、８４・・・第１記憶部、８６・・・第１加算器、８８・・・積算部、９０・・・論理積回路、９２・・・第２記憶部、９４・・・第２加算器、９６・・・補正メモリ、９８・・・パルス発生部、１００・・・試験装置、１０２・・・パルス数算出部

Claims (10)

1. 基準クロックに対して、予め定められた位相差設定値だけ位相差を有するシフトクロックを生成するシフトクロック発生装置であって、
   前記シフトクロックを発生するクロック発生部と、
   前記位相差設定値に基づいて、前記シフトクロックに挿入するための挿入パルスを発生する挿入パルス発生部と、
   前記クロック発生部が発生するシフトクロックに前記挿入パルスを挿入するパルス挿入部と、
   所定の時間内において、前記基準クロックが所定の論理値を示す時間の和と、前記所定の時間内において、前記シフトクロックが所定の論理値を示す時間の和との差に基づいて、前記クロック発生部が発生する前記シフトクロックの周期を制御する周期制御部と
   を備え、
   前記挿入パルス発生部は、
   前記位相差設定値に対して、前記シフトクロックに挿入する前記挿入パルスの挿入数を算出するための補正データを格納する補正メモリと、
   前記位相差設定値に基づく、前記補正メモリのアドレス範囲に格納された前記補正データを積算し、挿入パルス数データを算出するパルス数算出部と、
   前記挿入パルス数データに基づく前記挿入パルスを発生するパルス発生部と
   を有することを特徴とするシフトクロック発生装置。
2. 前記補正メモリは、それぞれのアドレスに所定の整数を示す前記補正データを格納することを特徴とする請求項１に記載のシフトクロック発生装置。
3. 前記補正メモリは、それぞれのアドレスに２ビットの前記補正データを格納することを特徴とする請求項２に記載のシフトクロック発生装置。
4. 前記パルス数算出部は、
   前記位相差設定値に基づいて、前記補正データが格納された前記補正メモリのアドレスを指示するアドレスポインタ信号を順次生成するアドレス制御部と、
   前記アドレスポインタ信号に基づいて前記補正メモリが出力する前記補正データを積算する積算部と
   を有することを特徴とする請求項１から３のいずれかに記載のシフトクロック発生装置。
5. 前記アドレス制御部は、
   前記アドレスポインタ信号を前記補正メモリに供給する第１加算器と、
   前記第１加算器が出力した前記アドレスポインタ信号を格納する第１記憶部と
   を含み、
   前記位相差設定値に基づく第１制御信号と、
   所定のクロック信号に基づく第２制御信号と
   を受け取り、
   前記第１記憶部は、前記第１制御信号が所定の値を示す場合において、前記第２制御信号の値の変化に応じて、格納した前記アドレスポインタ信号を前記第１加算器に順次供給し、
   前記第１加算器は、前記第１記憶部から受け取った前記アドレスポインタ信号に所定の値を加算した信号を、新たなアドレスポインタ信号として生成し、生成した前記新たなアドレスポインタ信号を前記補正メモリ及び前記第１記憶部に供給することを特徴とする請求項４に記載のシフトクロック発生装置。
6. 前記所定のクロック信号は、前記基準クロック又は前記シフトクロックであることを特徴とする請求項５に記載のシフトクロック発生装置。
7. 前記積算部は、
   前記補正メモリが順次出力する前記補正データを受け取り、前記補正データを積算した積算データを出力する第２加算器と、
   前記第２加算器が出力した前記積算データを格納する第２記憶部と
   を含み、
   前記第２記憶部は、前記第１制御信号が所定の値を示す場合において、前記第２制御信号の値の変化に応じて、格納した前記積算データを前記第２加算器に供給し、
   前記第２加算器は、前記第２記憶部から受け取った前記積算データに、前記補正メモリが、前記新たなアドレスポインタ信号に応じて出力する新たな前記補正データを加算し、新たな前記積算データとして出力することを特徴とする請求項６に記載のシフトクロック発生装置。
8. 前記第１記憶部は、
   前記第１加算器から前記アドレスポインタ信号を受け取り、
   前記第２制御信号をトリガとして、前記第１加算器から受け取った前記アドレスポインタ信号を前記第１加算器に出力し、
   前記第１制御信号を、前記第１記憶部の動作を制御するイネーブル信号として受け取るフリップフロップであって、
   前記第２記憶部は、
   前記第１制御信号と、前記第２加算器が出力する前記積算データとの論理積を受け取り、
   前記第２制御信号をトリガとして、前記第１制御信号と、前記第２加算器が出力する前記積算データとの論理積を前記第２加算器に出力するフリップフロップであることを特徴とする請求項７に記載のシフトクロック発生装置。
9. 所望のタイミングを発生するタイミング発生器であって、
   基準クロックを受け取り、所望の遅延設定値に基づいて前記基準クロックを遅延させ、前記所望のタイミングとして出力する可変遅延回路部と、
   前記基準クロックに対して、前記遅延設定値に基づく位相差設定値だけ位相差を有するシフトクロックを生成するシフトクロック発生装置と、
   前記可変遅延回路部が遅延させた前記基準クロックと、前記シフトクロックとの位相を比較し、比較結果に基づいて前記可変遅延回路部における遅延量を調整する比較部と
   を備え、
   前記シフトクロック発生装置は、
   前記シフトクロックを発生するクロック発生部と、
   前記位相差設定値に基づいて、前記シフトクロックに挿入するための挿入パルスを発生する挿入パルス発生部と、
   前記クロック発生部が発生するシフトクロックに前記挿入パルスを挿入するパルス挿入部と、
   所定の時間内において、前記基準クロックが所定の論理値を示す時間の和と、前記所定の時間内において、前記シフトクロックが所定の論理値を示す時間の和との差に基づいて、前記クロック発生部が発生する前記シフトクロックの周期を制御する周期制御部と
   を有し、
   前記挿入パルス発生部は、
   前記位相差設定値に対して、前記シフトクロックに挿入する前記挿入パルスの挿入数を算出するための補正データを格納する補正メモリと、
   前記位相差設定値に基づく、前記補正メモリのアドレス範囲に格納された前記補正データを積算し、挿入パルス数データを算出するパルス数算出部と、
   前記挿入パルス数データに基づく前記挿入パルスを発生するパルス発生部と
   を含むことを特徴とするタイミング発生器。
10. 電子デバイスを試験する試験装置であって、
    前記電子デバイスを試験するための試験パターンを発生するパターン発生部と、
    所望のタイミングを発生するタイミング発生器と、
    前記試験パターンを整形し、前記所望のタイミングに基づいて整形した前記試験パターンを前記電子デバイスに供給する波形整形部と、
    前記試験パターンに基づいて前記電子デバイスが出力する出力信号に基づいて、前記電子デバイスの良否を判定する判定部と
    を備え、
    前記タイミング発生器は、
    基準クロックを受け取り、所望の遅延設定値に基づいて前記基準クロックを遅延させ、前記所望のタイミングとして出力する可変遅延回路部と、
    前記基準クロックに対して、前記遅延設定値に基づく位相差設定値だけ位相差を有するシフトクロックを生成するシフトクロック発生装置と、
    前記可変遅延回路部が遅延させた前記基準クロックと、前記シフトクロックとの位相を比較し、比較結果に基づいて前記可変遅延回路部における遅延量を調整する比較部と
    を備え、
    前記シフトクロック発生装置は、
    前記シフトクロックを発生するクロック発生部と、
    前記位相差設定値に基づいて、前記シフトクロックに挿入するための挿入パルスを発生する挿入パルス発生部と、
    前記クロック発生部が発生するシフトクロックに前記挿入パルスを挿入するパルス挿入部と、
    所定の時間内において、前記基準クロックが所定の論理値を示す時間の和と、所定の時間内において、前記シフトクロックが所定の論理値を示す時間の和との差に基づいて、前記クロック発生部が発生する前記シフトクロックの周期を制御する周期制御部と
    を有し、
    前記挿入パルス発生部は、
    前記位相差設定値に対して、前記シフトクロックに挿入する前記挿入パルスの挿入数を算出するための補正データを格納する補正メモリと、
    前記位相差設定値に基づく、前記補正メモリのアドレス範囲に格納された前記補正データを積算し、挿入パルス数データを算出するパルス数算出部と、
    前記挿入パルス数データに基づく前記挿入パルスを発生するパルス発生部と
    を含むことを特徴とする試験装置。

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