JP4418153B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、半導体装置、特にＳＲＡＭ（static random access memory）メモリセルを搭載したオンチップメモリに関する。
【従来の技術】
【０００３】
特許文献１には、通常のデータにパリティービットを加えることにより、不良ビットを訂正する回路技術が開示されている。特許文献２では、同一パリティービットを持つデータの一部を書き変える回路技術が開示されている。
【０００４】
【特許文献１】
特開平７−４５０９６号公報
【特許文献２】
特開昭６１−５０２９５号公報
【発明が解決しようとする課題】
【０００５】
メモリセルに印加される電圧が低下し、セルサイズが縮小するに伴い、ソフトエラー耐性の劣化が問題となっている。このようなデータエラーを訂正するにはＥＣＣ（Error Correct Codes）回路を用いることが有効であるが、６４ビットのデータ毎に８ビットのパリティーが割り当てられた場合に、１６ビットのデータのみを書きかえる場合には、６４ビットデータおよび８ビットのパリティービットを読み出し、エラーを訂正した６４ビットのデータの一部を１６ビットの書き込みデータと入れ替え、さらに８ビットのパリティービットを再生成して、再生成されたパリティービットと書き込みデータの書き込みを行なうため時間がかかり、サイクル時間の劣化を招いていた。また、ソフトエラーは宇宙線によっても生じ、宇宙線によるソフトエラーはマルチセルエラーを引き起こす。通常ＥＣＣ回路は１ビットのエラーしか訂正できないためＥＣＣを用いてもソフトエラー耐性向上の効果が期待できない問題があった。
【０００６】
そこで、本願発明の第１課題はＥＣＣ回路を用いた場合に書き込み時間を短縮してサイクル時間を小さくすることである。第２課題の課題は、宇宙線によるマルチセルエラーが生じた場合にもＥＣＣでエラーを訂正できるようにすることである。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
【０００８】
複数のメモリセルと、エラー訂正回路と、書き込みデータを保持する回路と、書き込みデータに対応するアドレスを保持する回路を具備し、書き込み動作をレイトライト方式で行なう半導体装置。実際の書き込みは次の書き込みアドレスが入力された後に行なうレイトライト方式を採用することにより、書き込みと並行して、エラー訂正、書き込みデータ生成、パリティービット生成の処理を行なうができ、サイクル時間を短縮することが可能となる。
【０００９】
また、エラー訂正回路において、隣接するウエル給電の間のメモリセルには同時にエラー訂正回路に読み出さないことを特徴とする半導体装置である。つまり、書き込みデータを形成する際にメモリセルからエラー訂正回路にデータを読み出すときのアドレスを隣接するウエル給電の間のメモリセルで全て変えることを特徴とする。更に、メモリセルアレイを複数のブロックに分け、その両端にウエル給電領域を形成し、書き込みデータを生成する際にエラー訂正回路に各ブロック内から１つのメモリセルずつのデータしか読み出せないようにアドレスを割り付ける構成をとることも可能である。
【発明の実施の形態】
【００１０】
以下、本発明に係わる半導体記憶装置の好適ないくつかの事例につき、図面を用いて説明する。
【００１１】
〈実施例１〉
図１は、本発明をＳＲＡＭに適用した場合の一実施例を示す回路図である。
半導体記憶装置であるＥＣＣ付きＳＲＡＭメモリＣＨＩＰは、メモリアレイと直接周辺回路からなるアレイエリア１００と、アドレス入力パッドＡＤＤ＿ＩＯ、アドレスをラッチするラッチ回路Ａ−Ｌａｔｃｈ、ＡＤＤ−ＩＯか、Ａ−Ｌａｔｃｈかどちらかのデータを選択してアレイエリア１００に送るアドレス選択回路Ａ−ＳＥＬ、ＡＤＤ−ＩＯのデータとＡ−Ｌａｔｃｈのデータを比較して一致しているかどうか検出する比較回路ＣＭＰ、データバッファＤＡＴＡ−ＩＯ、アレイエリア１００からのデータを選択しＤＡＴＡ−ＩＯに送る選択回路Ｄ−ＳＥＬ、Ｄ−ＳＥＬとＤＡＴＡ−ＩＯのデータを選択するＤ−ＳＥＬ１、パリティーを生成する回路ＰＡＲＩＴＹより構成される。
【００１２】
アレイエリア１００は、メモリセルがアレイ上に並べられているＭＥＭ＿ＡＲＲＡＹ、ワードをデコードするＤＥＣ、ビット線を増幅して読み出し、データを保持するセンスアンプ回路ＳＡ、書き込みデータをビット線に伝えるライトアンプ回路ＷＡ、カラムのプリチャージやカラム選択を行うカラム回路ＢＬＯＣＫ＿ＣＯＮＴ、読み出したデータを修正するエラー訂正回路ＥＣＣ、エラー訂正回路とセンスアンプ・ラッチ回路ＳＡを接続する読み出しデータバスＲＢＵＳ、データをラッチするデータ用ラッチ回路Ｄ−Ｌａｔｃｈ、ラッチ回路Ｄ−Ｌａｔｃｈとライトアンプ回路ＷＡを接続する書き込みデータバスＷＢＵＳ、カラム回路をコントロールするカラム制御回路ＣＯＮＴより構成される。センスアンプ回路とエラー訂正回路を結ぶ第１データバスと、ライトアンプ回路とエラー訂正回路を結ぶ第２データパスとは分離され、第２データパスは、書き込みデータを保持する回路と前記パリティ生成回路を経路に含んでいる。
【００１３】
書き込みデータを保持する回路Ｄ−Ｌａｔｃｈは２つ以上の書き込みデータを保持する容量を持ち、アドレスを保持する回路Ａ−Ｌａｔｃｈは２つ以上のアドレスを保持する容量を持つことによりアドレスの比較を容易にすることができる。
【００１４】
アドレスを保持する回路に保持されたアドレスと半導体装置に入力されたアドレスとを比較する比較回路では、アドレスの比較はアドレスの一部のビットのみを比較対象とし、半導体装置に入力されたアドレスが読み出し動作のためアドレスである場合に、アドレスの比較結果が一致している場合は書き込みデータを保持する回路に保持されたデータをデータ入出力パッドへ出力し、アドレスの比較結果が一致していない場合はアドレスに対応するメモリセルのデータを読み出し、エラー訂正回路を経由してデータ入出力パッドへデータを出力する。
【００１５】
続いてアレイエリア１００について図２を用いて詳細に説明する。メモリアレイＭＥＭ＿ＡＲＲＡＹは１６ビットカラムで構成されるブロックＢＬＯＣＫがワード線方向に並べられており、ブロックＢＬＯＣＫ間には、Ｐ型ウエル給電のための配線ＶＢＮが形成される。ＢＬＯＣＫにはカラム回路ＢＬＯＣＫ＿ＣＯＮＴがそれぞれ接続されており、ＢＬＯＣＫ＿ＣＯＮＴには、センスアンプ回路ＳＡ、ライトアンプ回路ＷＡが接続される。センスアンプ回路ＳＡより読み出されたデータは、ＲＢＵＳを通ってエラー訂正回路ＥＣＣへ送られる。書き込みデータはラッチ回路Ｄ−ＬａｔｃｈからＷＢＵＳを通ってライトアンプ回路ＷＡへ送られる。また、ＢＬＯＣＫ＿ＣＯＮＴ、ＳＡ、ＷＡを制御するカラム制御回路ＣＯＮＴ、ワードをデコードする回路ＤＥＣが形成される。
【００１６】
ビット線（ＢＬ０、ＢＢ０）には、複数のメモリセルＣＥＬＬが接続されており、たとえばメモリセルＣＥＬＬ０＿０は、１対のＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１、ＭＰ２）、Ｎチャネル型トランジスタ（ＭＮ１、ＭＮ２）で構成される）と、前記フリップ・フロップの記憶ノードＮＬ０と記憶ノードＮＲ０とをビット線（ＢＬ０、ＢＢ０）に接続するＮチャネル型ＭＯＳトランジスタ（ＭＮ３、ＭＮ４）とで構成される。Ｎチャネル型ＭＯＳトランジスタ（ＭＮ３、ＭＮ４）のゲート電極には、ワード線ＷＬ０が接続される。
【００１７】
本実施例のエラー訂正回路を用いれば、ソフトエラーに対して強くなるが、更にソフトエラーに対する強度を強化するためにはメモリセル内に容量Cを設けてもよい。特に微細化のプロセスにおいては、電源プレートを利用した容量の付加ではなく、記憶ノード間に容量を配線容量のレイアウトを利用して設けることが有効である。以下続く、他の実施例においても同様である。Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１、ＭＰ２）はＮ型ウエルに形成され、Ｎチャネル型トランジスタ（ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４）はP型ウエルＰＷＥＬＬ上に形成される。Ｎ型ウエルとＰ型ウエルはLOCOS(Local Oxidation of Silicon)又はトレンチアイソレーション（Shallow Trench Isolation）からなるフィールド絶縁膜により絶縁が取られる。
【００１８】
ＢＬＯＣＫ＿ＣＯＮＴ０はプリチャージ・イコライズ回路（１０１、１０２）およびＹスイッチ回路（１０３、１０４）より構成される。プリチャージ・イコライズ回路（１０１、１０２）はビット線（ＢＬ、ＢＢ）をプリチャージおよびイコライズをするための回路であり、Ｐチャネルト型ＭＯＳトランジスタ（ＭＰ５、ＭＰ６、ＭＰ７）で構成される。Ｐチャネルト型ＭＯＳトランジスタ（ＭＰ５、ＭＰ６、ＭＰ７）のゲート電極にはイコライズ・プリチャージ回路制御信号ＰＣＥＱが接続されている。
【００１９】
Ｙスイッチ回路１０３はビット線（ＢＬ０、ＢＢ０）とセンスアンプ回路ＳＡ０をつなぐＰチャネル型ＭＯＳトランジスタ（ＭＰ１１、ＭＰ１２）とビット線（ＢＬ０、ＢＢ０）とライトアンプ回路ＷＡ０をつなぐＮチャネル型ＭＯＳトランジスタ（ＭＮ９、ＭＮ１０）からなり、制御信号（ＹＳＲ０、ＹＳＷ０）により制御される。
【００２０】
Ｙスイッチ回路１０４はビット線（ＢＬ１５、ＢＢ１５）とセンスアンプ回路ＳＡ０およびライトアンプ回路ＷＡをつなぐ回路であり、制御信号（ＹＳＲ１５、ＹＳＷ１５）により制御される。
【００２１】
センスアンプ回路ＳＡ０は、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１５、ＭＰ１６）とＮチャネル型ＭＯＳトランジスタ（ＭＮ１３、ＭＮ１４）からなるフリップフロップとセンスアンプを活性にするＮチャネル型ＭＯＳトランジスタＭＮ１５からなるラッチ型センスアンプ回路と増幅したデータを送るインバータ回路（ＩＮＶ０、ＩＮＶ１）より構成される。ＭＯＳトランジスタＭＮ１５のゲート電極には、センスアンプ制御信号ＳＥが接続されている。センスアンプ回路はクロスカップル接続を有するラッチ型センスアンプとすることにより、半導体装置のアドレス入力端子に入力されている書き込みアドレスの書き込みデータを生成するための動作と、その前に入力された書き込みアドレスのメモリセルへ書き込みデータを書き込む動作に並列処理することができる。
【００２２】
実際の動作としては、第１書き込みアドレスが入力された後に第２書き込みアドレスが入力された場合に、第２書き込みアドレスがデコードされる前に前記第１アドレスに対応するメモリセルのデータが前記センスアンプ回路に読み出される動作と、そのデータを元にパリティが生成され前記書き込みデータを保持する回路に保持される動作とが行われ、第２書き込みアドレスがデコーダされ、前記第２書き込みアドレスに対応するメモリセルのデータが前記センスアンプ回路に保持された後に、前記書き込みデータを保持する回路に保持されたデータが前記第１アドレスに対応するメモリセルに書き込む。ライトアンプ回路ＷＡ０は、インバータ回路（ＩＮＶ２、ＩＮＶ３）より構成される。
【００２３】
ラッチ回路（Ａ−Ｌａｔｃｈ、Ｄ−Ｌａｔｃｈ）は、図３に示すフリップ・フロップ回路によって構成される。この回路は２つのデータ保持部を持ち、第１のデータ保持部は、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ２１、ＭＰ２２）とＮチャネル型ＭＯＳトランジスタ（ＭＮ２１、ＭＮ２２）からなるクロックドインバータとインバータＩＮＶ１２で構成され、第２のデータ保持部は、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ２３、ＭＰ２４）とＮチャネル型ＭＯＳトランジスタ（ＭＮ２３、ＭＮ２４）からなるクロックドインバータとインバータＩＮＶ１３で構成される。データを保持する回路内のトランジスタサイズは、メモリセルで使用されるトランジスタサイズより大きく形成する。また、それ以外の回路として、入力データＩＮを第１の保持部に転送するパストランジスタ回路（ＭＮ２５、ＭＰ２５）、第１の保持部と第２の保持部の間にはパストランジスタ回路（ＭＮ２６、ＭＰ２６）、クロック信号ＣＫの反転信号を生成するインバータ回路ＩＮＶ１１、第２のデータ保持部のデータを出力信号ＯＵＴに送るインバータ回路ＩＮＶ１４より構成される。
【００２４】
次に動作を行う場合について図４、図５の動作波形を用いて説明する。まず図４に示す動作について説明する。第１サイクルは、アドレスＡ０にデータＤ０を書き込む場合である。アドレス入力バッファＡＤＤ−ＩＯにアドレスＡ０が、データバッファＤＡＴＡ−ＩＯに書き込みデータＤ０が入力され、書き込みを示す信号／ＷＥがハイレベル‘Ｈ’からローレベル‘Ｌ’になって活性化されると、書き込み動作が始まる。比較回路ＣＭＰで入力されたアドレスＡ０とアドレスラッチＡ−Ｌａｔｃｈのデータが比較され一致しない場合は、通常の読み出し動作が行われ、メモリアレイにアクセスされる。
【００２５】
まず、アドレスＡ０の上位ビットに対応するメモリセルのデータ例えばＤ−１がセンスアンプＳＡに読み出されラッチされる。このデータは例えば、データ部６４ビット、パリティー部８ビットで構成される７２ビットのデータである。この７２ビットのデータはエラー訂正回路ＥＣＣに送られ、エラーが訂正される。エラーが訂正されたデータの一部は、アドレスＡ０の下位ビットにより、データ選択回路Ｄ−ＳＥＬ１でＤ０と入れ替えられ、書き込みデータＤ０′が生成される。データＤ０はたとえば１６ビットのデータである。書き込みデータＤ０′は、パリティー生成回路で８ビットのパリティーが生成され、データラッチＤ−Ｌａｔｃｈにデータが保持される。同時にアドレスＡ０もアドレスラッチＡ−Ｌａｔｃｈに保持される。
【００２６】
第２サイクルでは、Ａ０のデータを読み出す。アドレス入力パッドＡＤＤ−ＩＯにアドレスＡ０が入力され、信号／ＷＥが‘Ｌ’から‘Ｈ’になって読み出しモードとなると、比較回路ＣＭＰで入力されたアドレスＡ０とアドレスラッチＡ−Ｌａｔｃｈのデータが比較され一致しない場合は、通常の読み出し動作が行われ、メモリアレイにアクセスさる。ただし、この場合は一致するので、通常の動作は行われず、データ用ラッチ回路Ｄ−ＬａｔｃｈにあるデータＤ０′の一部であるＤ０が選択回路Ｄ−ＳＥＬによって選択されデータバッファＤＡＴＡ−ＩＯへ送られ読み出しが終了する。
【００２７】
第３サイクルは、アドレスＡ１にデータＤ１を書き込む場合である。アドレス入力バッファＡＤＤ−ＩＯにアドレスＡ１が、データバッファＤＡＴＡ−ＩＯに書き込みデータＤ１が入力され、書き込みを示す信号／ＷＥがハイレベル‘Ｈ’からローレベル‘Ｌ’になって活性化されると、書き込み動作が始まる。比較回路ＣＭＰで入力されたアドレスＡ１とアドレスラッチＡ−Ｌａｔｃｈのデータが比較され一致しないので、通常の読み出し動作が行われ、メモリアレイにアクセスされる。まず、アドレスＡ１の上位ビットに対応するメモリセルのデータ例えばＤ−２がセンスアンプＳＡに読み出されラッチされる。
【００２８】
このデータは例えば、データ部６４ビット、パリティー部８ビットで構成される７２ビットのデータである。この７２ビットのデータはエラー訂正回路ＥＣＣに送られ、エラーが訂正される。エラーが訂正されたデータの一部は、アドレスＡ１の下位ビットにより、データ選択回路Ｄ−ＳＥＬ１でＤ１と入れ替えられ、書き込みデータＤ１′が生成される。データＤ１はたとえば１６ビットのデータである。書き込みデータＤ１′は、パリティー生成回路で８ビットのパリティーが生成され、データラッチＤ−Ｌａｔｃｈにデータが保持される。同時にアドレスＡ１もアドレスラッチＡ−Ｌａｔｃｈに保持される。また、この動作と並行して、アドレスラッチＡＤＤ−ＬａｔｃｈのアドレスＡ０に基づいて、データラッチＤ−ＬａｔｃｈのデータＤ０′が対応するメモリセルＡ０ ＭＥＭに書き込まれる。このように実際の書き込みを次の書き込みで行うレイトライト方式で行うことにより、エラー訂正やパリティービット生成を書き込み動作と並行して同時に行うことができるため書き込みサイクルを短くすることが可能となる。
【００２９】
次に図５に示す動作について説明する。第１サイクルでは、アドレスＡ０のデータを読み出す。アドレス入力パッドＡＤＤ−ＩＯにアドレスＡ０が入力され、信号／ＷＥが‘Ｈ’のため読み出しモードとなると、比較回路ＣＭＰで入力されたアドレスＡ０とアドレスラッチＡ−Ｌａｔｃｈのデータが比較され一致しないので、通常の読み出し動作が行われ、メモリアレイにアクセスされる。アドレスＡ０に対応するメモリセルＡ０ ＭＥＭのデータＤ０が読み出され、センスアンプＳＡでラッチされて、エラー訂正回路ＥＣＣエラーが訂正され、データバッファＤＡＴＡ−ＩＯへ送られ読み出しが終了する。
【００３０】
第２サイクルは、アドレスＡ０にデータＤ１を書き込む場合である。アドレス入力パッドＡＤＤ−ＩＯにアドレスＡ０が、データバッファＤＡＴＡ−ＩＯに書き込みデータＤ１が入力され、書き込みを示す信号／ＷＥがハイレベル‘Ｈ’からローレベル‘Ｌ’になって活性化されると、書き込み動作が始まる。比較回路ＣＭＰで入力されたアドレスＡ０とアドレスラッチＡ−Ｌａｔｃｈのデータが比較され一致しないので、通常の読み出し動作が行われ、メモリアレイにアクセスされる。
【００３１】
まず、アドレスＡ０の上位ビットに対応するメモリセルのデータ例えばＤ０がセンスアンプＳＡに読み出されラッチされる。このデータは例えば、データ部６４ビット、パリティー部８ビットで構成される７２ビットのデータである。この７２ビットのデータはエラー訂正回路ＥＣＣに送られ、エラーが訂正される。エラーが訂正されたデータの一部は、アドレスＡ１の下位ビットにより、データ選択回路Ｄ−ＳＥＬ１でＤ１と入れ替えられ、書き込みデータＤ１′が生成される。データＤ１はたとえば１６ビットのデータである。書き込みデータＤ１′は、パリティー生成回路で８ビットのパリティーが生成され、データラッチＤ−Ｌａｔｃｈにデータが保持される。同時にアドレスＡ０もアドレスラッチＡ−Ｌａｔｃｈに保持される。
【００３２】
第３サイクルは、アドレスＡ０にデータＤ２を書き込む場合である。アドレス入力パッドＡＤＤ−ＩＯにアドレスＡ０が、データバッファＤＡＴＡ−ＩＯに書き込みデータＤ２が入力され、書き込みを示す信号／ＷＥがハイレベル‘Ｈ’からローレベル‘Ｌ’になって活性化されると、書き込み動作が始まる。比較回路ＣＭＰで入力されたアドレスＡ０とアドレスラッチＡ−Ｌａｔｃｈのデータが比較され一致しない場合は、通常の読み出し動作が行われるが、この場合は一致するので、通常の動作は行われず、データラッチＤ−ＬａｔｃｈにあるデータＤ１′が選択回路Ｄ−ＳＥＬによって選択される。
【００３３】
このデータは例えば、データ部６４ビット、パリティー部８ビットで構成される７２ビットのデータである。データの一部は、アドレスＡ０の下位ビットにより、データ選択回路Ｄ−ＳＥＬ１でＤ２と入れ替えられ、書き込みデータＤ２′が生成される。データＤ２はたとえば１６ビットのデータである。書き込みデータＤ２′は、パリティー生成回路で８ビットのパリティーが生成され、データラッチＤ−Ｌａｔｃｈにデータが保持される。同時にアドレスＡ０もアドレスラッチＡ−Ｌａｔｃｈに保持される。またこれと並行して、アドレスラッチＡ−ＬａｔｃｈのアドレスＡ０に基づいて、データラッチＤ−ＬａｔｃｈのデータＤ１′が対応するメモリセルＡ０ ＭＥＭに書き込まれる。このように実際の書き込みを次の書き込みで行うレイトライト方式で行うことにより、エラー訂正やパリティービット生成を書き込み動作と平行して同時に行うことができるため書き込みサイクルを短くすることが可能となる。
【００３４】
また、本方式は、ＳＲＡＭだけでなく、フラッシュメモリやＤＲＡＭ、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ−ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ−ＲＡＭ）等にも適用可能である。
【００３５】
〈実施例２〉
実施例１で示した回路のアレイエリア１００は、図７に示すようなレイアウトにすることができる。図６にはレイアウト層を定義している。レイアウトの左側には、デコーダ回路ＤＥＣが、下側にはカラム回路ＢＬＯＣＫ＿ＣＯＮＴが配置される。
【００３６】
中心のメモリアレイＭＥＭ＿ＡＲＲＡＹ部には、メモリセルがアレイ状に配置され、ワード線が横方向に、ビット線が縦方向に形成される。Ｐ型ウエルＰＷＥＬＬとＮ型ウエルＮＷＥＬＬが横方向に交互に形成される。ウエル給電領域は給電するウエルと同導電型で不純物濃度が濃い半導体領域であり、ウエル給電領域はビット線と同方向に延在し、ワード線と同方向に所定の間隔をもって形成される。Ｐ型ウエルＰＷＥＬＬ給電はウエル給電コンタクトＷＥＬＬＣＮＴを用いて第２の配線層で形成される配線ＶＢＮに接続される。Ｎ型ウエルＮＷＥＬＬ給電はウエル給電コンタクトＷＥＬＬＣＮＴを用いて第２の配線層で形成される配線ＶＢＰに接続される。
【００３７】
ウエル給電配線（ＶＢＰ、ＶＢＮ）は、例えばメモリセル１６ビットカラム毎にＢＬＯＣＫの間に縦方向に形成される。メモリアレイを複数のブロックに分割し、各ブロックは２つのウエル給電領域に挟み、書き込みデータを生成する際のメモリセルからエラー訂正回路へデータを読み出すときのアドレスは、ブロック内のメモリセルでは異なるアドレスを割り付けることにより、効率的に隣接する複数のメモリセルに生じるマルチビットエラーを防ぐことが可能となる。
【００３８】
図８、図９にはメモリアレイ左上３ビットカラムｘ３ビットローのレイアウト図を示している。また、図１０、図１１にはＡ−Ａ'およびＢ−Ｂ'の断面図が示されている。つまり、複数のワード線と複数のビット線との交点に設けられた複数のメモリセルを具備するメモリアレイとを有し、複数のメモリセルのそれぞれは、Pチャネル型の第１と第２MISFETと、Nチャネル型の第３、第４、第５と第６MISFETとを具備し、第１と第３MISFETのドレインと第２と第４MISFETのゲートは接続され、第１と第３MISFETのゲートと第２と第４MISFETのドレインは接続され、第５ＭＩＳＦＥＴのソース・ドレイン経路はビット線と第３ＭＩＳＦＥＴのドレインとの間に接続され、第６ＭＩＳＦＥＴのソース・ドレイン経路はビット線と対をなすビット線と第４ＭＩＳＦＥＴのドレインとの間に接続され、第３乃至第６MISFETは同じP型ウエルに拡散層が形成され、第１と第２MISFETはN型ウエルに拡散層が形成されている。本構成において、ウエル給電領域のうち、隣接する２つのウエル給電領域に挟まれ、同一のワード線に接続されたメモリセルを前記エラー訂正回路に同時に読み出さない。
【００３９】
通常宇宙線によるマルチセルエラーはバイポーラ動作によりウエル給電とウエル給電の間で生じる。実施例１および２に示す構成とすることにより、ウエル給電間のメモリセルではエラー訂正回路に同時に１ビットしか読み出さないため、バイポーラ動作によるマルチビットフェイルが生じても、同時に読み出すビットは１ビットしかエラーとならないため、１ビットエラーしか同時にエラー訂正できないエラー訂正回路ＥＣＣでも、エラー訂正ができソフトエラー耐性を高めることが可能となる。
【００４０】
また、ウエル給電間隔とウエル給電間に生じるマルチセルエラーの最大数には、図１２に示すような関係が知られている。したがって、ウエル間で同時に１ビットしか読まない代わりに、例えば１６ビット間隔でウエル給電がなされた場合は、３ビットより離して同時に読めば、この場合も同時に読み出したデータは１ビットしかエラーとならずＥＣＣ回路での訂正が可能となり信頼性を高めることができる。
【００４１】
〈実施例３〉
実施例１で示したアレイエリア１００は、図１３に示すアレイエリア２００のようにすることも可能である。メモリセル２カラムｘ４ロー分のレイアウトを図１４、図１５に、また、図１６、図１７にはＡ−Ａ'およびＢ−Ｂ'の断面図が示されている。実施例３に示すメモリセルは実施例１、２で示したメモリセルとウエル方向が横方向でなく縦である点が異なる。ウエル給電（ＶＢＮ、ＶＢＰ）はワード線と同一方向に形成される。従って同一ウエルでは、ワードが異なるため、自動的に同一ウエルから同時に１ビットのみ読み出すことになり、マルチエラーが同一ウエルで生じてもエラー訂正回路でエラーが訂正できる。この場合のアレイ構成は図１３に示すように、例えば２カラムのメモリセルＣＥＬＬで１つのセンスアンプ回路ＳＡ、ライトアンプ回路ＷＡを共有する構成とすることが有効である。
【００４２】
〈実施例４〉
実施例１、２で示した実施例は、図１８に示すような４つのトランジスタで構成される４トランジスタＳＲＡＭメモリセル４ＴＣＥＬＬとすることも可能である。Ｎチャネル型ＭＯＳトランジスタ（ＭＮ５１、ＭＮ５２）およびＰチャネル型ＭＯＳトランジスタ（ＭＰ５１、ＭＰ５２）で構成される。
【００４３】
Pチャネル型ＭＯＳトランジスタは転送ＭＯＳ及び負荷ＭＯＳの働きを４つのトランジスタＳＲＡＭでは行なう。レイアウト図を図１９、２０に、また、図２１、図２２にはＡ−Ａ'およびＢ−Ｂ'の断面図が示されている。Ｐチャネル型ＭＯＳトランジスタ（ＭＰ５１、ＭＰ５２）は、拡散層が半導体基板内にｐｎ接合を形成する、いわゆる通常のＣＭＯＳプロセスを用いてもよいが、チップ面積を低減するために、図１９−２２に示した、基板上に形成された縦型ＭＯＳＦＥＴを用いることが有効である。縦型Ｐチャネル型ＭＯＳトランジスタ（ＭＰ５１、ＭＰ５２）は、下部半導体層（ドレイン）ＰＤ、中間半導体層ＰＢ、上部半導体層（ソース）ＰＳを積層した四角柱状の積層体ＳＶと、この積層体ＳＶの側壁にゲート絶縁膜ＳＩＯを介して生成されたゲート電極ＳＶＧで構成される。基板上のメモリセルウエルはすべてＰ型となる。したがって、マルチセルエラーが生じた場合に、効率よくエラー訂正回路ＥＣＣを使用する場合に、ウエル給電はビット線方向に形成し、ウエル給電間ではエラー訂正回路に同時に１ビットのみ読み出すことが望ましい。
【００４４】
本実施例では、４ＴＣＥＬＬＳＲＡＭの例を挙げたが、実施例１のＳＲＡＭメモリセルにおいて、Ｐチャネル型で形成されるＭＯＳトランジスタを縦型ＭＩＳＦＥＴで基板上に形成し、Ｎチャネル型で形成されるＭＯＳＦＥＴをその拡散層が半導体基板内に形成する場合においても適用できる。つまり、第１導電型ＭＯＳトランジスタを基板上のトランジスタ、第２導電型ＭＯＳトランジスタを基板内に形成するメモリセルに有効である。尚、MOSトランジスタと記載したものについては、絶縁膜が酸化膜に限らないMISFETとしてもいい。
【発明の効果】
【００４５】
本発明によれば、書き込み速度を速くし、ソフトエラー等によるエラー訂正を効率よくする事ができる。
【図面の簡単な説明】
【００４６】
【図１】 実施例１に係わる半導体装置集積回路の概略図。
【図２】 実施例１に係わる半導体装置集積回路の回路図。
【図３】 実施例１に係わる半導体装置集積回路の回路図。
【図４】 実施例１に係わる半導体装置集積回路の動作波形。
【図５】 実施例１に係わる半導体装置集積回路の動作波形。
【図６】 実施例２に係わる半導体装置集積回路のレイアウト層説明。
【図７】 実施例２に係わる半導体装置集積回路のレイアウト図。
【図８】 実施例２に係わる半導体装置集積回路のレイアウト図。
【図９】 実施例２に係わる半導体装置集積回路のレイアウト図。
【図１０】 実施例２に係わる半導体装置集積回路のレイアウト図。
【図１１】 実施例２に係わる半導体装置集積回路のレイアウト図。
【図１２】 実施例２に係わるウエル給電間隔とマルチセルエラー最大数の関係。
【図１３】 実施例３に係わる半導体装置集積回路の回路図。
【図１４】 実施例３に係わる半導体装置集積回路のレイアウト図。
【図１５】 実施例３に係わる半導体装置集積回路のレイアウト図。
【図１６】 実施例３に係わる半導体装置集積回路のレイアウト図。
【図１７】 実施例３に係わる半導体装置集積回路のレイアウト図。
【図１８】 実施例４に係わる半導体装置集積回路のメモリセル回路図。
【図１９】 実施例４に係わる半導体装置集積回路のレイアウト図。
【図２０】 実施例４に係わる半導体装置集積回路のレイアウト図。
【図２１】 実施例４に係わる半導体装置集積回路のレイアウト図。
【図２２】 実施例４に係わる半導体装置集積回路のレイアウト図。
【符号の説明】
【００４７】
１００、２００……アレイエリア
１０１、１０２、２０１、２０２……イコライズ・プリチャージ回路
１０３、１０４、２０３、２０４……Ｙスイッチ回路
４ＴＣＥＬＬ……４トランジスタＳＲＡＭメモリセル
ＡＤＤ-ＩＯ……アドレス入力パッド
Ａ−Ｌａｔｃｈ……アドレス用ラッチ回路
Ａ−ＳＥＬ……アドレス選択回路
ＢＢ，ＢＬ……データ線
ＢＬＯＣＫ……メモリブロック
ＢＬＯＣＫ＿ＣＯＮＴ……カラム回路
Ｃ……付加容量
ＣＥＬＬ……ＳＲＡＭメモリセル
ＣＨＩＰ……半導体集積回路
ＣＫ……クロック信号
ＣＭＰ……比較回路
ＣＯＮＴ……カラム制御回路
ＤＡＴＡ-ＩＯ……データバッファ
ＤＥＣ……デコーダ回路
Ｄ−Ｌａｔｃｈ……データ用ラッチ回路
Ｄ−ＳＥＬ……データ選択回路
ＥＣＣ……エラー訂正回路
ＩＮ……入力データ
ＩＮＶ……インバータ回路
Ｌａｔｃｈ……ラッチ回路
ＭＥＭ＿ＡＲＲＡＹ……メモリアレイ
ＭＮ……Ｎチャネル型ＭＯＳトランジスタ
ＭＰ……Ｐチャネル型ＭＯＳトランジスタ
ＮＬ、ＮＲ……接続ノード
ＮＷＥＬＬ……Ｎ型ウエル
ＯＵＴ……出力データ
ＰＡＲＩＴＹ……パリティ生成回路
ＰＢ……中間半導体層
ＰＣＥＱ……イコライズ・プリチャージ回路制御信号
ＰＤ……ドレイン
ＰＳ……ソース
ＰＷＥＬＬ……Ｐ型ウエル
ＲＢＵＳ……読み出しデータバス
ＳＡ……センスアンプ回路
ＳＥ……センスアンプ制御信号
ＳＩＯ……ゲート絶縁膜
ＳＬ、ＳＢ……センスアンプ出力信号
ＶＢＮ……Ｐウエル給電
ＶＢＰ……Ｎウエル給電
ＶＤＤ……電源電位
ＶＳＳ……接地電位
ＷＡ……ライトアンプ回路
ＷＢＵＳ……書き込みデータバス
ＷＥ、／ＷＥ……書き込み選択信号
ＷＥＬＬＣＮＴ……ウエル給電
ＷＬ……ワード線
ＹＳＲ、ＹＳＷ……Ｙスイッチ制御信号。
【発明の属する技術分野】
【０００２】
本発明は、半導体装置、特にＳＲＡＭ（static random access memory）メモリセルを搭載したオンチップメモリに関する。
【従来の技術】
【０００３】
特許文献１には、通常のデータにパリティービットを加えることにより、不良ビットを訂正する回路技術が開示されている。特許文献２では、同一パリティービットを持つデータの一部を書き変える回路技術が開示されている。
【０００４】
【特許文献１】
特開平７−４５０９６号公報
【特許文献２】
特開昭６１−５０２９５号公報
【発明が解決しようとする課題】
【０００５】
メモリセルに印加される電圧が低下し、セルサイズが縮小するに伴い、ソフトエラー耐性の劣化が問題となっている。このようなデータエラーを訂正するにはＥＣＣ（Error Correct Codes）回路を用いることが有効であるが、６４ビットのデータ毎に８ビットのパリティーが割り当てられた場合に、１６ビットのデータのみを書きかえる場合には、６４ビットデータおよび８ビットのパリティービットを読み出し、エラーを訂正した６４ビットのデータの一部を１６ビットの書き込みデータと入れ替え、さらに８ビットのパリティービットを再生成して、再生成されたパリティービットと書き込みデータの書き込みを行なうため時間がかかり、サイクル時間の劣化を招いていた。また、ソフトエラーは宇宙線によっても生じ、宇宙線によるソフトエラーはマルチセルエラーを引き起こす。通常ＥＣＣ回路は１ビットのエラーしか訂正できないためＥＣＣを用いてもソフトエラー耐性向上の効果が期待できない問題があった。
【０００６】
そこで、本願発明の第１課題はＥＣＣ回路を用いた場合に書き込み時間を短縮してサイクル時間を小さくすることである。第２課題の課題は、宇宙線によるマルチセルエラーが生じた場合にもＥＣＣでエラーを訂正できるようにすることである。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
【０００８】
複数のメモリセルと、エラー訂正回路と、書き込みデータを保持する回路と、書き込みデータに対応するアドレスを保持する回路を具備し、書き込み動作をレイトライト方式で行なう半導体装置。実際の書き込みは次の書き込みアドレスが入力された後に行なうレイトライト方式を採用することにより、書き込みと並行して、エラー訂正、書き込みデータ生成、パリティービット生成の処理を行なうができ、サイクル時間を短縮することが可能となる。
【０００９】
また、エラー訂正回路において、隣接するウエル給電の間のメモリセルには同時にエラー訂正回路に読み出さないことを特徴とする半導体装置である。つまり、書き込みデータを形成する際にメモリセルからエラー訂正回路にデータを読み出すときのアドレスを隣接するウエル給電の間のメモリセルで全て変えることを特徴とする。更に、メモリセルアレイを複数のブロックに分け、その両端にウエル給電領域を形成し、書き込みデータを生成する際にエラー訂正回路に各ブロック内から１つのメモリセルずつのデータしか読み出せないようにアドレスを割り付ける構成をとることも可能である。
【発明の実施の形態】
【００１０】
以下、本発明に係わる半導体記憶装置の好適ないくつかの事例につき、図面を用いて説明する。
【００１１】
〈実施例１〉
図１は、本発明をＳＲＡＭに適用した場合の一実施例を示す回路図である。
半導体記憶装置であるＥＣＣ付きＳＲＡＭメモリＣＨＩＰは、メモリアレイと直接周辺回路からなるアレイエリア１００と、アドレス入力パッドＡＤＤ＿ＩＯ、アドレスをラッチするラッチ回路Ａ−Ｌａｔｃｈ、ＡＤＤ−ＩＯか、Ａ−Ｌａｔｃｈかどちらかのデータを選択してアレイエリア１００に送るアドレス選択回路Ａ−ＳＥＬ、ＡＤＤ−ＩＯのデータとＡ−Ｌａｔｃｈのデータを比較して一致しているかどうか検出する比較回路ＣＭＰ、データバッファＤＡＴＡ−ＩＯ、アレイエリア１００からのデータを選択しＤＡＴＡ−ＩＯに送る選択回路Ｄ−ＳＥＬ、Ｄ−ＳＥＬとＤＡＴＡ−ＩＯのデータを選択するＤ−ＳＥＬ１、パリティーを生成する回路ＰＡＲＩＴＹより構成される。
【００１２】
アレイエリア１００は、メモリセルがアレイ上に並べられているＭＥＭ＿ＡＲＲＡＹ、ワードをデコードするＤＥＣ、ビット線を増幅して読み出し、データを保持するセンスアンプ回路ＳＡ、書き込みデータをビット線に伝えるライトアンプ回路ＷＡ、カラムのプリチャージやカラム選択を行うカラム回路ＢＬＯＣＫ＿ＣＯＮＴ、読み出したデータを修正するエラー訂正回路ＥＣＣ、エラー訂正回路とセンスアンプ・ラッチ回路ＳＡを接続する読み出しデータバスＲＢＵＳ、データをラッチするデータ用ラッチ回路Ｄ−Ｌａｔｃｈ、ラッチ回路Ｄ−Ｌａｔｃｈとライトアンプ回路ＷＡを接続する書き込みデータバスＷＢＵＳ、カラム回路をコントロールするカラム制御回路ＣＯＮＴより構成される。センスアンプ回路とエラー訂正回路を結ぶ第１データバスと、ライトアンプ回路とエラー訂正回路を結ぶ第２データパスとは分離され、第２データパスは、書き込みデータを保持する回路と前記パリティ生成回路を経路に含んでいる。
【００１３】
書き込みデータを保持する回路Ｄ−Ｌａｔｃｈは２つ以上の書き込みデータを保持する容量を持ち、アドレスを保持する回路Ａ−Ｌａｔｃｈは２つ以上のアドレスを保持する容量を持つことによりアドレスの比較を容易にすることができる。
【００１４】
アドレスを保持する回路に保持されたアドレスと半導体装置に入力されたアドレスとを比較する比較回路では、アドレスの比較はアドレスの一部のビットのみを比較対象とし、半導体装置に入力されたアドレスが読み出し動作のためアドレスである場合に、アドレスの比較結果が一致している場合は書き込みデータを保持する回路に保持されたデータをデータ入出力パッドへ出力し、アドレスの比較結果が一致していない場合はアドレスに対応するメモリセルのデータを読み出し、エラー訂正回路を経由してデータ入出力パッドへデータを出力する。
【００１５】
続いてアレイエリア１００について図２を用いて詳細に説明する。メモリアレイＭＥＭ＿ＡＲＲＡＹは１６ビットカラムで構成されるブロックＢＬＯＣＫがワード線方向に並べられており、ブロックＢＬＯＣＫ間には、Ｐ型ウエル給電のための配線ＶＢＮが形成される。ＢＬＯＣＫにはカラム回路ＢＬＯＣＫ＿ＣＯＮＴがそれぞれ接続されており、ＢＬＯＣＫ＿ＣＯＮＴには、センスアンプ回路ＳＡ、ライトアンプ回路ＷＡが接続される。センスアンプ回路ＳＡより読み出されたデータは、ＲＢＵＳを通ってエラー訂正回路ＥＣＣへ送られる。書き込みデータはラッチ回路Ｄ−ＬａｔｃｈからＷＢＵＳを通ってライトアンプ回路ＷＡへ送られる。また、ＢＬＯＣＫ＿ＣＯＮＴ、ＳＡ、ＷＡを制御するカラム制御回路ＣＯＮＴ、ワードをデコードする回路ＤＥＣが形成される。
【００１６】
ビット線（ＢＬ０、ＢＢ０）には、複数のメモリセルＣＥＬＬが接続されており、たとえばメモリセルＣＥＬＬ０＿０は、１対のＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１、ＭＰ２）、Ｎチャネル型トランジスタ（ＭＮ１、ＭＮ２）で構成される）と、前記フリップ・フロップの記憶ノードＮＬ０と記憶ノードＮＲ０とをビット線（ＢＬ０、ＢＢ０）に接続するＮチャネル型ＭＯＳトランジスタ（ＭＮ３、ＭＮ４）とで構成される。Ｎチャネル型ＭＯＳトランジスタ（ＭＮ３、ＭＮ４）のゲート電極には、ワード線ＷＬ０が接続される。
【００１７】
本実施例のエラー訂正回路を用いれば、ソフトエラーに対して強くなるが、更にソフトエラーに対する強度を強化するためにはメモリセル内に容量Cを設けてもよい。特に微細化のプロセスにおいては、電源プレートを利用した容量の付加ではなく、記憶ノード間に容量を配線容量のレイアウトを利用して設けることが有効である。以下続く、他の実施例においても同様である。Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１、ＭＰ２）はＮ型ウエルに形成され、Ｎチャネル型トランジスタ（ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４）はP型ウエルＰＷＥＬＬ上に形成される。Ｎ型ウエルとＰ型ウエルはLOCOS(Local Oxidation of Silicon)又はトレンチアイソレーション（Shallow Trench Isolation）からなるフィールド絶縁膜により絶縁が取られる。
【００１８】
ＢＬＯＣＫ＿ＣＯＮＴ０はプリチャージ・イコライズ回路（１０１、１０２）およびＹスイッチ回路（１０３、１０４）より構成される。プリチャージ・イコライズ回路（１０１、１０２）はビット線（ＢＬ、ＢＢ）をプリチャージおよびイコライズをするための回路であり、Ｐチャネルト型ＭＯＳトランジスタ（ＭＰ５、ＭＰ６、ＭＰ７）で構成される。Ｐチャネルト型ＭＯＳトランジスタ（ＭＰ５、ＭＰ６、ＭＰ７）のゲート電極にはイコライズ・プリチャージ回路制御信号ＰＣＥＱが接続されている。
【００１９】
Ｙスイッチ回路１０３はビット線（ＢＬ０、ＢＢ０）とセンスアンプ回路ＳＡ０をつなぐＰチャネル型ＭＯＳトランジスタ（ＭＰ１１、ＭＰ１２）とビット線（ＢＬ０、ＢＢ０）とライトアンプ回路ＷＡ０をつなぐＮチャネル型ＭＯＳトランジスタ（ＭＮ９、ＭＮ１０）からなり、制御信号（ＹＳＲ０、ＹＳＷ０）により制御される。
【００２０】
Ｙスイッチ回路１０４はビット線（ＢＬ１５、ＢＢ１５）とセンスアンプ回路ＳＡ０およびライトアンプ回路ＷＡをつなぐ回路であり、制御信号（ＹＳＲ１５、ＹＳＷ１５）により制御される。
【００２１】
センスアンプ回路ＳＡ０は、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１５、ＭＰ１６）とＮチャネル型ＭＯＳトランジスタ（ＭＮ１３、ＭＮ１４）からなるフリップフロップとセンスアンプを活性にするＮチャネル型ＭＯＳトランジスタＭＮ１５からなるラッチ型センスアンプ回路と増幅したデータを送るインバータ回路（ＩＮＶ０、ＩＮＶ１）より構成される。ＭＯＳトランジスタＭＮ１５のゲート電極には、センスアンプ制御信号ＳＥが接続されている。センスアンプ回路はクロスカップル接続を有するラッチ型センスアンプとすることにより、半導体装置のアドレス入力端子に入力されている書き込みアドレスの書き込みデータを生成するための動作と、その前に入力された書き込みアドレスのメモリセルへ書き込みデータを書き込む動作に並列処理することができる。
【００２２】
実際の動作としては、第１書き込みアドレスが入力された後に第２書き込みアドレスが入力された場合に、第２書き込みアドレスがデコードされる前に前記第１アドレスに対応するメモリセルのデータが前記センスアンプ回路に読み出される動作と、そのデータを元にパリティが生成され前記書き込みデータを保持する回路に保持される動作とが行われ、第２書き込みアドレスがデコーダされ、前記第２書き込みアドレスに対応するメモリセルのデータが前記センスアンプ回路に保持された後に、前記書き込みデータを保持する回路に保持されたデータが前記第１アドレスに対応するメモリセルに書き込む。ライトアンプ回路ＷＡ０は、インバータ回路（ＩＮＶ２、ＩＮＶ３）より構成される。
【００２３】
ラッチ回路（Ａ−Ｌａｔｃｈ、Ｄ−Ｌａｔｃｈ）は、図３に示すフリップ・フロップ回路によって構成される。この回路は２つのデータ保持部を持ち、第１のデータ保持部は、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ２１、ＭＰ２２）とＮチャネル型ＭＯＳトランジスタ（ＭＮ２１、ＭＮ２２）からなるクロックドインバータとインバータＩＮＶ１２で構成され、第２のデータ保持部は、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ２３、ＭＰ２４）とＮチャネル型ＭＯＳトランジスタ（ＭＮ２３、ＭＮ２４）からなるクロックドインバータとインバータＩＮＶ１３で構成される。データを保持する回路内のトランジスタサイズは、メモリセルで使用されるトランジスタサイズより大きく形成する。また、それ以外の回路として、入力データＩＮを第１の保持部に転送するパストランジスタ回路（ＭＮ２５、ＭＰ２５）、第１の保持部と第２の保持部の間にはパストランジスタ回路（ＭＮ２６、ＭＰ２６）、クロック信号ＣＫの反転信号を生成するインバータ回路ＩＮＶ１１、第２のデータ保持部のデータを出力信号ＯＵＴに送るインバータ回路ＩＮＶ１４より構成される。
【００２４】
次に動作を行う場合について図４、図５の動作波形を用いて説明する。まず図４に示す動作について説明する。第１サイクルは、アドレスＡ０にデータＤ０を書き込む場合である。アドレス入力バッファＡＤＤ−ＩＯにアドレスＡ０が、データバッファＤＡＴＡ−ＩＯに書き込みデータＤ０が入力され、書き込みを示す信号／ＷＥがハイレベル‘Ｈ’からローレベル‘Ｌ’になって活性化されると、書き込み動作が始まる。比較回路ＣＭＰで入力されたアドレスＡ０とアドレスラッチＡ−Ｌａｔｃｈのデータが比較され一致しない場合は、通常の読み出し動作が行われ、メモリアレイにアクセスされる。
【００２５】
まず、アドレスＡ０の上位ビットに対応するメモリセルのデータ例えばＤ−１がセンスアンプＳＡに読み出されラッチされる。このデータは例えば、データ部６４ビット、パリティー部８ビットで構成される７２ビットのデータである。この７２ビットのデータはエラー訂正回路ＥＣＣに送られ、エラーが訂正される。エラーが訂正されたデータの一部は、アドレスＡ０の下位ビットにより、データ選択回路Ｄ−ＳＥＬ１でＤ０と入れ替えられ、書き込みデータＤ０′が生成される。データＤ０はたとえば１６ビットのデータである。書き込みデータＤ０′は、パリティー生成回路で８ビットのパリティーが生成され、データラッチＤ−Ｌａｔｃｈにデータが保持される。同時にアドレスＡ０もアドレスラッチＡ−Ｌａｔｃｈに保持される。
【００２６】
第２サイクルでは、Ａ０のデータを読み出す。アドレス入力パッドＡＤＤ−ＩＯにアドレスＡ０が入力され、信号／ＷＥが‘Ｌ’から‘Ｈ’になって読み出しモードとなると、比較回路ＣＭＰで入力されたアドレスＡ０とアドレスラッチＡ−Ｌａｔｃｈのデータが比較され一致しない場合は、通常の読み出し動作が行われ、メモリアレイにアクセスさる。ただし、この場合は一致するので、通常の動作は行われず、データ用ラッチ回路Ｄ−ＬａｔｃｈにあるデータＤ０′の一部であるＤ０が選択回路Ｄ−ＳＥＬによって選択されデータバッファＤＡＴＡ−ＩＯへ送られ読み出しが終了する。
【００２７】
第３サイクルは、アドレスＡ１にデータＤ１を書き込む場合である。アドレス入力バッファＡＤＤ−ＩＯにアドレスＡ１が、データバッファＤＡＴＡ−ＩＯに書き込みデータＤ１が入力され、書き込みを示す信号／ＷＥがハイレベル‘Ｈ’からローレベル‘Ｌ’になって活性化されると、書き込み動作が始まる。比較回路ＣＭＰで入力されたアドレスＡ１とアドレスラッチＡ−Ｌａｔｃｈのデータが比較され一致しないので、通常の読み出し動作が行われ、メモリアレイにアクセスされる。まず、アドレスＡ１の上位ビットに対応するメモリセルのデータ例えばＤ−２がセンスアンプＳＡに読み出されラッチされる。
【００２８】
このデータは例えば、データ部６４ビット、パリティー部８ビットで構成される７２ビットのデータである。この７２ビットのデータはエラー訂正回路ＥＣＣに送られ、エラーが訂正される。エラーが訂正されたデータの一部は、アドレスＡ１の下位ビットにより、データ選択回路Ｄ−ＳＥＬ１でＤ１と入れ替えられ、書き込みデータＤ１′が生成される。データＤ１はたとえば１６ビットのデータである。書き込みデータＤ１′は、パリティー生成回路で８ビットのパリティーが生成され、データラッチＤ−Ｌａｔｃｈにデータが保持される。同時にアドレスＡ１もアドレスラッチＡ−Ｌａｔｃｈに保持される。また、この動作と並行して、アドレスラッチＡＤＤ−ＬａｔｃｈのアドレスＡ０に基づいて、データラッチＤ−ＬａｔｃｈのデータＤ０′が対応するメモリセルＡ０ ＭＥＭに書き込まれる。このように実際の書き込みを次の書き込みで行うレイトライト方式で行うことにより、エラー訂正やパリティービット生成を書き込み動作と並行して同時に行うことができるため書き込みサイクルを短くすることが可能となる。
【００２９】
次に図５に示す動作について説明する。第１サイクルでは、アドレスＡ０のデータを読み出す。アドレス入力パッドＡＤＤ−ＩＯにアドレスＡ０が入力され、信号／ＷＥが‘Ｈ’のため読み出しモードとなると、比較回路ＣＭＰで入力されたアドレスＡ０とアドレスラッチＡ−Ｌａｔｃｈのデータが比較され一致しないので、通常の読み出し動作が行われ、メモリアレイにアクセスされる。アドレスＡ０に対応するメモリセルＡ０ ＭＥＭのデータＤ０が読み出され、センスアンプＳＡでラッチされて、エラー訂正回路ＥＣＣエラーが訂正され、データバッファＤＡＴＡ−ＩＯへ送られ読み出しが終了する。
【００３０】
第２サイクルは、アドレスＡ０にデータＤ１を書き込む場合である。アドレス入力パッドＡＤＤ−ＩＯにアドレスＡ０が、データバッファＤＡＴＡ−ＩＯに書き込みデータＤ１が入力され、書き込みを示す信号／ＷＥがハイレベル‘Ｈ’からローレベル‘Ｌ’になって活性化されると、書き込み動作が始まる。比較回路ＣＭＰで入力されたアドレスＡ０とアドレスラッチＡ−Ｌａｔｃｈのデータが比較され一致しないので、通常の読み出し動作が行われ、メモリアレイにアクセスされる。
【００３１】
まず、アドレスＡ０の上位ビットに対応するメモリセルのデータ例えばＤ０がセンスアンプＳＡに読み出されラッチされる。このデータは例えば、データ部６４ビット、パリティー部８ビットで構成される７２ビットのデータである。この７２ビットのデータはエラー訂正回路ＥＣＣに送られ、エラーが訂正される。エラーが訂正されたデータの一部は、アドレスＡ１の下位ビットにより、データ選択回路Ｄ−ＳＥＬ１でＤ１と入れ替えられ、書き込みデータＤ１′が生成される。データＤ１はたとえば１６ビットのデータである。書き込みデータＤ１′は、パリティー生成回路で８ビットのパリティーが生成され、データラッチＤ−Ｌａｔｃｈにデータが保持される。同時にアドレスＡ０もアドレスラッチＡ−Ｌａｔｃｈに保持される。
【００３２】
第３サイクルは、アドレスＡ０にデータＤ２を書き込む場合である。アドレス入力パッドＡＤＤ−ＩＯにアドレスＡ０が、データバッファＤＡＴＡ−ＩＯに書き込みデータＤ２が入力され、書き込みを示す信号／ＷＥがハイレベル‘Ｈ’からローレベル‘Ｌ’になって活性化されると、書き込み動作が始まる。比較回路ＣＭＰで入力されたアドレスＡ０とアドレスラッチＡ−Ｌａｔｃｈのデータが比較され一致しない場合は、通常の読み出し動作が行われるが、この場合は一致するので、通常の動作は行われず、データラッチＤ−ＬａｔｃｈにあるデータＤ１′が選択回路Ｄ−ＳＥＬによって選択される。
【００３３】
このデータは例えば、データ部６４ビット、パリティー部８ビットで構成される７２ビットのデータである。データの一部は、アドレスＡ０の下位ビットにより、データ選択回路Ｄ−ＳＥＬ１でＤ２と入れ替えられ、書き込みデータＤ２′が生成される。データＤ２はたとえば１６ビットのデータである。書き込みデータＤ２′は、パリティー生成回路で８ビットのパリティーが生成され、データラッチＤ−Ｌａｔｃｈにデータが保持される。同時にアドレスＡ０もアドレスラッチＡ−Ｌａｔｃｈに保持される。またこれと並行して、アドレスラッチＡ−ＬａｔｃｈのアドレスＡ０に基づいて、データラッチＤ−ＬａｔｃｈのデータＤ１′が対応するメモリセルＡ０ ＭＥＭに書き込まれる。このように実際の書き込みを次の書き込みで行うレイトライト方式で行うことにより、エラー訂正やパリティービット生成を書き込み動作と平行して同時に行うことができるため書き込みサイクルを短くすることが可能となる。
【００３４】
また、本方式は、ＳＲＡＭだけでなく、フラッシュメモリやＤＲＡＭ、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ−ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ−ＲＡＭ）等にも適用可能である。
【００３５】
〈実施例２〉
実施例１で示した回路のアレイエリア１００は、図７に示すようなレイアウトにすることができる。図６にはレイアウト層を定義している。レイアウトの左側には、デコーダ回路ＤＥＣが、下側にはカラム回路ＢＬＯＣＫ＿ＣＯＮＴが配置される。
【００３６】
中心のメモリアレイＭＥＭ＿ＡＲＲＡＹ部には、メモリセルがアレイ状に配置され、ワード線が横方向に、ビット線が縦方向に形成される。Ｐ型ウエルＰＷＥＬＬとＮ型ウエルＮＷＥＬＬが横方向に交互に形成される。ウエル給電領域は給電するウエルと同導電型で不純物濃度が濃い半導体領域であり、ウエル給電領域はビット線と同方向に延在し、ワード線と同方向に所定の間隔をもって形成される。Ｐ型ウエルＰＷＥＬＬ給電はウエル給電コンタクトＷＥＬＬＣＮＴを用いて第２の配線層で形成される配線ＶＢＮに接続される。Ｎ型ウエルＮＷＥＬＬ給電はウエル給電コンタクトＷＥＬＬＣＮＴを用いて第２の配線層で形成される配線ＶＢＰに接続される。
【００３７】
ウエル給電配線（ＶＢＰ、ＶＢＮ）は、例えばメモリセル１６ビットカラム毎にＢＬＯＣＫの間に縦方向に形成される。メモリアレイを複数のブロックに分割し、各ブロックは２つのウエル給電領域に挟み、書き込みデータを生成する際のメモリセルからエラー訂正回路へデータを読み出すときのアドレスは、ブロック内のメモリセルでは異なるアドレスを割り付けることにより、効率的に隣接する複数のメモリセルに生じるマルチビットエラーを防ぐことが可能となる。
【００３８】
図８、図９にはメモリアレイ左上３ビットカラムｘ３ビットローのレイアウト図を示している。また、図１０、図１１にはＡ−Ａ'およびＢ−Ｂ'の断面図が示されている。つまり、複数のワード線と複数のビット線との交点に設けられた複数のメモリセルを具備するメモリアレイとを有し、複数のメモリセルのそれぞれは、Pチャネル型の第１と第２MISFETと、Nチャネル型の第３、第４、第５と第６MISFETとを具備し、第１と第３MISFETのドレインと第２と第４MISFETのゲートは接続され、第１と第３MISFETのゲートと第２と第４MISFETのドレインは接続され、第５ＭＩＳＦＥＴのソース・ドレイン経路はビット線と第３ＭＩＳＦＥＴのドレインとの間に接続され、第６ＭＩＳＦＥＴのソース・ドレイン経路はビット線と対をなすビット線と第４ＭＩＳＦＥＴのドレインとの間に接続され、第３乃至第６MISFETは同じP型ウエルに拡散層が形成され、第１と第２MISFETはN型ウエルに拡散層が形成されている。本構成において、ウエル給電領域のうち、隣接する２つのウエル給電領域に挟まれ、同一のワード線に接続されたメモリセルを前記エラー訂正回路に同時に読み出さない。
【００３９】
通常宇宙線によるマルチセルエラーはバイポーラ動作によりウエル給電とウエル給電の間で生じる。実施例１および２に示す構成とすることにより、ウエル給電間のメモリセルではエラー訂正回路に同時に１ビットしか読み出さないため、バイポーラ動作によるマルチビットフェイルが生じても、同時に読み出すビットは１ビットしかエラーとならないため、１ビットエラーしか同時にエラー訂正できないエラー訂正回路ＥＣＣでも、エラー訂正ができソフトエラー耐性を高めることが可能となる。
【００４０】
また、ウエル給電間隔とウエル給電間に生じるマルチセルエラーの最大数には、図１２に示すような関係が知られている。したがって、ウエル間で同時に１ビットしか読まない代わりに、例えば１６ビット間隔でウエル給電がなされた場合は、３ビットより離して同時に読めば、この場合も同時に読み出したデータは１ビットしかエラーとならずＥＣＣ回路での訂正が可能となり信頼性を高めることができる。
【００４１】
〈実施例３〉
実施例１で示したアレイエリア１００は、図１３に示すアレイエリア２００のようにすることも可能である。メモリセル２カラムｘ４ロー分のレイアウトを図１４、図１５に、また、図１６、図１７にはＡ−Ａ'およびＢ−Ｂ'の断面図が示されている。実施例３に示すメモリセルは実施例１、２で示したメモリセルとウエル方向が横方向でなく縦である点が異なる。ウエル給電（ＶＢＮ、ＶＢＰ）はワード線と同一方向に形成される。従って同一ウエルでは、ワードが異なるため、自動的に同一ウエルから同時に１ビットのみ読み出すことになり、マルチエラーが同一ウエルで生じてもエラー訂正回路でエラーが訂正できる。この場合のアレイ構成は図１３に示すように、例えば２カラムのメモリセルＣＥＬＬで１つのセンスアンプ回路ＳＡ、ライトアンプ回路ＷＡを共有する構成とすることが有効である。
【００４２】
〈実施例４〉
実施例１、２で示した実施例は、図１８に示すような４つのトランジスタで構成される４トランジスタＳＲＡＭメモリセル４ＴＣＥＬＬとすることも可能である。Ｎチャネル型ＭＯＳトランジスタ（ＭＮ５１、ＭＮ５２）およびＰチャネル型ＭＯＳトランジスタ（ＭＰ５１、ＭＰ５２）で構成される。
【００４３】
Pチャネル型ＭＯＳトランジスタは転送ＭＯＳ及び負荷ＭＯＳの働きを４つのトランジスタＳＲＡＭでは行なう。レイアウト図を図１９、２０に、また、図２１、図２２にはＡ−Ａ'およびＢ−Ｂ'の断面図が示されている。Ｐチャネル型ＭＯＳトランジスタ（ＭＰ５１、ＭＰ５２）は、拡散層が半導体基板内にｐｎ接合を形成する、いわゆる通常のＣＭＯＳプロセスを用いてもよいが、チップ面積を低減するために、図１９−２２に示した、基板上に形成された縦型ＭＯＳＦＥＴを用いることが有効である。縦型Ｐチャネル型ＭＯＳトランジスタ（ＭＰ５１、ＭＰ５２）は、下部半導体層（ドレイン）ＰＤ、中間半導体層ＰＢ、上部半導体層（ソース）ＰＳを積層した四角柱状の積層体ＳＶと、この積層体ＳＶの側壁にゲート絶縁膜ＳＩＯを介して生成されたゲート電極ＳＶＧで構成される。基板上のメモリセルウエルはすべてＰ型となる。したがって、マルチセルエラーが生じた場合に、効率よくエラー訂正回路ＥＣＣを使用する場合に、ウエル給電はビット線方向に形成し、ウエル給電間ではエラー訂正回路に同時に１ビットのみ読み出すことが望ましい。
【００４４】
本実施例では、４ＴＣＥＬＬＳＲＡＭの例を挙げたが、実施例１のＳＲＡＭメモリセルにおいて、Ｐチャネル型で形成されるＭＯＳトランジスタを縦型ＭＩＳＦＥＴで基板上に形成し、Ｎチャネル型で形成されるＭＯＳＦＥＴをその拡散層が半導体基板内に形成する場合においても適用できる。つまり、第１導電型ＭＯＳトランジスタを基板上のトランジスタ、第２導電型ＭＯＳトランジスタを基板内に形成するメモリセルに有効である。尚、MOSトランジスタと記載したものについては、絶縁膜が酸化膜に限らないMISFETとしてもいい。
【発明の効果】
【００４５】
本発明によれば、書き込み速度を速くし、ソフトエラー等によるエラー訂正を効率よくする事ができる。
【図面の簡単な説明】
【００４６】
【図１】 実施例１に係わる半導体装置集積回路の概略図。
【図２】 実施例１に係わる半導体装置集積回路の回路図。
【図３】 実施例１に係わる半導体装置集積回路の回路図。
【図４】 実施例１に係わる半導体装置集積回路の動作波形。
【図５】 実施例１に係わる半導体装置集積回路の動作波形。
【図６】 実施例２に係わる半導体装置集積回路のレイアウト層説明。
【図７】 実施例２に係わる半導体装置集積回路のレイアウト図。
【図８】 実施例２に係わる半導体装置集積回路のレイアウト図。
【図９】 実施例２に係わる半導体装置集積回路のレイアウト図。
【図１０】 実施例２に係わる半導体装置集積回路のレイアウト図。
【図１１】 実施例２に係わる半導体装置集積回路のレイアウト図。
【図１２】 実施例２に係わるウエル給電間隔とマルチセルエラー最大数の関係。
【図１３】 実施例３に係わる半導体装置集積回路の回路図。
【図１４】 実施例３に係わる半導体装置集積回路のレイアウト図。
【図１５】 実施例３に係わる半導体装置集積回路のレイアウト図。
【図１６】 実施例３に係わる半導体装置集積回路のレイアウト図。
【図１７】 実施例３に係わる半導体装置集積回路のレイアウト図。
【図１８】 実施例４に係わる半導体装置集積回路のメモリセル回路図。
【図１９】 実施例４に係わる半導体装置集積回路のレイアウト図。
【図２０】 実施例４に係わる半導体装置集積回路のレイアウト図。
【図２１】 実施例４に係わる半導体装置集積回路のレイアウト図。
【図２２】 実施例４に係わる半導体装置集積回路のレイアウト図。
【符号の説明】
【００４７】
１００、２００……アレイエリア
１０１、１０２、２０１、２０２……イコライズ・プリチャージ回路
１０３、１０４、２０３、２０４……Ｙスイッチ回路
４ＴＣＥＬＬ……４トランジスタＳＲＡＭメモリセル
ＡＤＤ-ＩＯ……アドレス入力パッド
Ａ−Ｌａｔｃｈ……アドレス用ラッチ回路
Ａ−ＳＥＬ……アドレス選択回路
ＢＢ，ＢＬ……データ線
ＢＬＯＣＫ……メモリブロック
ＢＬＯＣＫ＿ＣＯＮＴ……カラム回路
Ｃ……付加容量
ＣＥＬＬ……ＳＲＡＭメモリセル
ＣＨＩＰ……半導体集積回路
ＣＫ……クロック信号
ＣＭＰ……比較回路
ＣＯＮＴ……カラム制御回路
ＤＡＴＡ-ＩＯ……データバッファ
ＤＥＣ……デコーダ回路
Ｄ−Ｌａｔｃｈ……データ用ラッチ回路
Ｄ−ＳＥＬ……データ選択回路
ＥＣＣ……エラー訂正回路
ＩＮ……入力データ
ＩＮＶ……インバータ回路
Ｌａｔｃｈ……ラッチ回路
ＭＥＭ＿ＡＲＲＡＹ……メモリアレイ
ＭＮ……Ｎチャネル型ＭＯＳトランジスタ
ＭＰ……Ｐチャネル型ＭＯＳトランジスタ
ＮＬ、ＮＲ……接続ノード
ＮＷＥＬＬ……Ｎ型ウエル
ＯＵＴ……出力データ
ＰＡＲＩＴＹ……パリティ生成回路
ＰＢ……中間半導体層
ＰＣＥＱ……イコライズ・プリチャージ回路制御信号
ＰＤ……ドレイン
ＰＳ……ソース
ＰＷＥＬＬ……Ｐ型ウエル
ＲＢＵＳ……読み出しデータバス
ＳＡ……センスアンプ回路
ＳＥ……センスアンプ制御信号
ＳＩＯ……ゲート絶縁膜
ＳＬ、ＳＢ……センスアンプ出力信号
ＶＢＮ……Ｐウエル給電
ＶＢＰ……Ｎウエル給電
ＶＤＤ……電源電位
ＶＳＳ……接地電位
ＷＡ……ライトアンプ回路
ＷＢＵＳ……書き込みデータバス
ＷＥ、／ＷＥ……書き込み選択信号
ＷＥＬＬＣＮＴ……ウエル給電
ＷＬ……ワード線
ＹＳＲ、ＹＳＷ……Ｙスイッチ制御信号。
Claims (8)
- 複数のワード線と複数のビット線との交点に設けられた複数のメモリセルと、
前記複数のビット線に接続されたセンスアンプ回路とライトアンプ回路と、
エラー訂正回路と、
書き込みデータを保持する回路と、
上記書き込みデータに対応するアドレスを保持する回路と、
前記複数のビット線と前記センスアンプ回路とをつなぐＰチャネル型ＭＯＳトランジスタおよび前記複数のビット線と前記ライトアンプ回路とをつなぐＮチャネル型ＭＯＳトランジスタを含んでなり、前記Ｐチャネル型ＭＯＳトランジスタおよび前記Ｎチャネル型ＭＯＳトランジスタによって前記複数のビット線のいずれかを選択するスイッチ回路と
を具備し、
メモリセルへデータの書き込み動作は対応するアドレスの次の書き込み動作のアドレスが入力されてから行われ、
前記センスアンプ回路はラッチ型センスアンプであって、
第１書き込みアドレスが入力された後に第２書き込みアドレスが入力された場合に、第２書き込みアドレスがデコードされる前に前記第１アドレスに対応するメモリセルのデータが前記センスアンプ回路に読み出される動作と、そのデータを元にパリティが生成され前記書き込みデータを保持する回路に保持される動作とが行われ、
第２書き込みアドレスがデコーダされ、前記第２書き込みアドレスに対応するメモリセルのデータが前記センスアンプ回路に保持された後に、前記書き込みデータを保持する回路に保持されたデータが前記第１アドレスに対応するメモリセルに書き込まれ、
前記アドレスを保持する回路に保持されたアドレスと当該半導体装置に入力されたアドレスとを比較する比較回路とを有し、且つ
当該半導体装置は、さらにデータ入出力パッドを有し、
前記アドレスの比較はアドレスの一部のビットのみを比較対象とし、
前記半導体装置に入力されたアドレスが読み出し動作のためのアドレスである場合に、前記アドレスの比較結果が一致している場合は前記書き込みデータを保持する回路に保持されたデータを前記データ入出力パッドへ出力し、
前記アドレスの比較結果が一致していない場合はアドレスに対応するメモリセルのデータを読み出し、前記エラー訂正回路を経由して前記データ入出力パッドへデータを出力することを特徴とする半導体記憶装置。 - 請求項１に記載の半導体装置において、
前記センスアンプ回路と前記エラー訂正回路とを結ぶ第１データバスと、
前記ライトアンプ回路と前記エラー訂正回路とを結ぶ第２データパスと
を更に有することを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
前記半導体装置は、パリティ生成回路を更に具備し、
前記第２データパスは、前記書き込みデータを保持する回路と前記パリティ生成回路とを経路に含むことを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記書き込みデータを保持する回路は２つ以上の書き込みデータを保持する容量を持ち、
前記アドレスを保持する回路は２つ以上のアドレスを保持する容量を持つことを特徴とする半導体装置。 - 請求項４に記載の半導体装置において、
前記アドレスを保持する回路に保持されたアドレスと半導体装置に入力されたアドレスとを比較する比較回路を更に有することを特徴とする半導体装置。 - 請求項５に記載の半導体装置において、
前記半導体装置は、データ入出力パッドを更に有し、
前記アドレスの比較はアドレスの一部のビットのみを比較対象とし、
前記半導体装置に入力されたアドレスが読み出し動作のためのアドレスである場合に、前記アドレスの比較結果が一致している場合は前記書き込みデータを保持する回路に保持されたデータを前記データ入出力パッドへ出力し、
前記アドレスの比較結果が一致していない場合はアドレスに対応するメモリセルのデータを読み出し、前記エラー訂正回路を経由して前記データ入出力パッドへデータを出力することを特徴とする半導体記憶装置。 - 請求項１に記載の半導体装置において、
該データを保持する回路内のトランジスタサイズが、該メモリセルで使用されるトランジスタサイズより大きいことを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記複数のメモリセルはＳＲＡＭメモリセルであることを特徴とする半導体装置。
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