JP4418655B2

JP4418655B2 - 半導体記憶装置

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Publication number: JP4418655B2
Application number: JP2003276691A
Authority: JP
Inventors: 和貴二宮
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
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Filing date: 2003-07-18
Publication date: 2010-02-17
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Description

本発明は、特に映像信号処理に使用されて好適なマルチポート構成の半導体記憶装置に関するものである。

従来の半導体記憶装置では、例えば特許文献１に記載されるように、各ポート毎に各々デコーダ、ビット線及びセンスアンプ回路を持ち、各ポート間で任意のアドレスへ独立してアクセス可能であった。

図６は、このような従来のマルチポート構成として２ポート構成のメモリの構成図を示す。同図において、１はポート１のアドレス信号及び制御信号、２はポート２のアドレス信号及び制御信号、６及び１１は２分割されたメモリセルアレイである。

また、３はポート１のデコーダ、２３はポート２のデコーダ、４はポート１のメモリセルアレイ６のデコーダ、２４はポート２のメモリセルアレイ６のデコーダ、２８はメモリセルアレイ６のメモリセル、９はポート１のメモリセルアレイ６のセンスアンプ回路、２９はポート２のメモリセルアレイ６のセンスアンプ回路、７はポート１のプリチャージ回路、２７はポート２のプリチャージ回路である。

同様に、メモリセルアレイ１１に対しても、ポート１のデコーダ５、ポート２のデコーダ２５が備えられる。このメモリセルアレイ１１には、図示しないが、前記メモリセルアレイ６と同様に、複数のメモリセルを備えると共に、各ポート毎にセンスアンプ回路及びプリチャージ回路を有する。

更に、１２はセレクタであって、メモリセルアレイ６の出力Ｄｒ１１及びメモリセルアレイ１１の出力Ｄｒ２１を入力し、その何れか一方の出力をデコーダ３からの信号により選択し、ポート１の読み出しデータ３０として出力する。１３もセレクタであって、メモリセルアレイ６の出力Ｄｒ１２及びメモリセルアレイ１１の出力Ｄｒ２２を入力し、その何れか一方の出力をデコーダ３からの信号により選択し、ポート２の読み出しデータ３２として出力する。２６はポート１の書き込みデータであり、信号線Ｄｗ１を介してメモリセルアレイ６とメモリセルアレイ１１とに入力される。２８はポート２の書き込みデータであり、信号線Ｄｗ２を介してメモリセルアレイ６とメモリセルアレイ１１とに入力される。

図７（ａ）はメモリセル２８、図７（ｂ）はプリチャージ回路７（及び２７）、図７（ｃ）はセンスアンプ回路９（及び２９）の構成図である。図７（ａ）のメモリセル２８は、各ポート毎に各々１対のトランジスタ６０１、６０２によって各々ポート１のビット線ｂ１１及びｂ１２、ポート２のビット線ｂ２１及びｂ２２に接続されている。また、デコーダ１０４からは各ポート毎にワード線ｗ１、ｗ２が接続されている。図７（ｂ）のプリチャージ回路は、アクセス時に各ビット線（ｂ１１、ｂ１２）、（ｂ２１、ｂ２２）をプリチャージするものであり、デコーダ４から入力される制御信号ｃ１により、３個のＰ型トランジスタ６０４がＯＮして、ビット線ｂ１、ｂ２がプリチャージされる。図７（ｃ）のセンスアンプ回路９は、書き込み時は制御信号ｃ２によって書き込みデータＤｗをビット線ｂ１、ｂ２に送り、読み出し時は書き込み時の制御信号ｃ２とは排他的にセンスアンプＳＡによりビット線ｂ１、ｂ２の電位差を増幅して、読み出しデータＤｒとして出力する。

このような２ポート構成の半導体記憶装置では、各ポート毎にデコーダ、ビット線、プリチャージ回路、センスアンプ回路を有し、書き込み又は読み出し動作を独立に行うことができる。

また、近年、高速アクセスのため、メモリを物理的に複数のメモリブロックに分割し、その上で、例えば上位アドレスで前記各メモリブロックをアクセスし、下位アドレスで前記アクセスしたメモリブロックのデータを選択する構成のメモリも存在するが、マルチポート型の場合には、前記と同様に、各ポート毎にデコーダ等を備えている。

特開平７−１８２８５２公報

しかしながら、前記のような半導体記憶装置では、各ポート毎に独立アクセスを可能とするために、各ポート毎にデコーダ等を持つ構成である。このため、回路面積が増大するという課題がある。

本発明の目的は、各ポート間でアドレスデコーダ、プリチャージ回路及びセンスアンプ回路等を共用化して、マルチポート構成の半導体記憶装置を小型化することにある。

以上の目的を達成するため、本発明では、特に、映像信号処理に使用されるマルチポート構成の半導体記憶装置に着目した。この映像信号処理では、ライン遅延、フィールド遅延、フレーム遅延の各データを作成するが、この場合、各ポートからメモリへのアクセスは完全に独立ではなく、また、各ポートのアクセスアドレスは離れているという特徴がある。

本願発明は、これらの特徴点に着目し、メモリセルアレイを複数のメモリセルブロックに分割し、各ポートからの同時アクセス時には、これらのアクセスを異なるメモリブロックに対して行い、これにより、各メモリブロックでは各１個のアドレスデコーダ、プリチャージ回路及びセンスアンプ回路等のみを配置可能とする。

すなわち、請求項１記載の発明の半導体記憶装置は、複数のポートを持ち、各ポートがその各ポート別に異なるアドレスのメモリセルにアクセス可能な半導体記憶装置であって、複数のメモリセルを有する複数のシングルポートメモリブロックと、前記各ポート別のアドレス信号及び制御信号を入力し、前記複数のシングルポートメモリブロックに対して、各々異なるポートのアドレス信号及び制御信号を選択して出力する選択手段とを有し、前記各シングルポートメモリブロック別に各々異なるポートのアクセス要求を行って、各々異なるポートのデータを各メモリブロックから読み出すことを特徴とする。

請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、前記選択手段は、前記各ポート別のアドレス信号及び制御信号を入力し、この各ポート別のアドレス信号及び制御信号から、何れかのポートのアドレス信号及び制御信号を選択して何れのメモリブロックに出力するかを制御する制御信号を生成する制御信号生成回路を備えたことを特徴とする。

請求項３記載の発明は、前記請求項２記載の半導体記憶装置において、前記選択手段は、前記複数のメモリブロックに対応する複数の第１のセレクタを有し、前記複数の第１のセレクタは、各々、前記制御信号生成回路の制御信号を入力し、この制御信号に基づいて、前記各ポート別のアドレス信号及び制御信号のうち何れか１つのポートのアドレス信号及び制御信号を選択し、この各第１のセレクタが選択する１つのポートのアドレス信号及び制御信号は、相互にポートが異なるアドレス信号及び制御信号であることを特徴とする。

請求項４記載の発明は、前記請求項３記載の半導体記憶装置において、前記選択手段は、前記複数のメモリブロックに対応する複数の第２のセレクタを有し、前記複数の第２のセレクタは、各々、外部からの各ポート別の書き込みデータと前記制御信号生成回路の制御信号とを入力し、この制御信号に基づいて、前記各ポート別の書き込みデータのうち何れか１つのポートの書き込みデータを選択するものであって、前記複数のメモリブロックに対して、各々異なるポートの書き込みデータを書き込む動作を行うことを特徴とする。

請求項５記載の発明は、前記請求項１又は４記載の半導体記憶装置において、前記複数のメモリブロックは、各々、前記各ポートに共通のプリチャージ回路、センスアンプ回路及びアドレスデコーダを有することを特徴とする。

請求項６記載の発明は、前記請求項２記載の半導体記憶装置において、前記制御信号生成回路は、前記各ポートのアドレス信号及び制御信号に含まれる各アドレスの最上位ビットを入力し、前記各最上位ビットに基づいて、前記複数のメモリブロックに対して何れのポートのアドレス信号及び制御信号を選択するかの制御信号を生成することを特徴とする。

請求項７記載の発明は、前記請求項２記載の半導体記憶装置において、前記制御信号生成回路は、前記各ポートのアドレス信号及び制御信号に含まれる各アドレスの少なくとも上位２ビットを入力し、前記各上位２ビットに基づいて、前記複数のメモリブロックに対して何れのポートのアドレス信号及び制御信号を選択するかの制御信号を生成することを特徴とする。

請求項８記載の発明は、前記請求項２記載の半導体記憶装置において、前記制御信号生成回路は、前記各ポートのアドレス信号及び制御信号に含まれる各アドレスの最下位ビットを入力し、前記各最下位ビットに基づいて、前記複数のメモリブロックに対して何れのポートのアドレス信号及び制御信号を選択するかの制御信号を生成することを特徴とする。

請求項９記載の発明は、前記請求項２記載の半導体記憶装置において、前記制御信号生成回路は、前記各ポートのアドレス信号及び制御信号に含まれる各アドレスの所定の上位ビット及び下位ビットを入力し、前記各所定の上位ビット及び下位ビットに基づいて、前記複数のメモリブロックに対して何れのポートのアドレス信号及び制御信号を選択するかの制御信号を生成することを特徴とする。

請求項１０記載の発明は、前記請求項２記載の半導体記憶装置において、前記制御信号生成回路は、前記各ポートのアドレス信号及び制御信号に含まれる各アドレスの少なくとも所定の１ビットを入力し、前記各１ビットに基づいて、前記複数のメモリブロックに対して何れのポートのアドレス信号及び制御信号を選択するかの制御信号を生成することを特徴とする。

以上により、請求項１〜１０記載の半導体記憶装置では、選択手段が、同じメモリブロックで複数のポートからのアクセスが重ならないように、各ポートのアドレス信号及び制御信号を各メモリブロックに割り当てるので、各メモリブロックでは、アドレスデコーダやセンスアンプ回路等を各１個のみ持てば良くなる。

以上のように、本発明の半導体記憶装置によれば、マルチポート構成の半導体記憶装置であっても、各ポート毎にアドレスデコーダやセンスアンプ回路、ビット線等を持つ必要がなくなり、回路面積の大幅な削減が可能となる効果を奏する。

図１は、本発明の実施の形態である半導体記憶装置の構成図を示し、２ポートのメモリ構成を例示している。

図１において、１０１は外部から入力されるポート１のアドレス信号及び制御信号、１０２は外部から入力されるポート２のアドレス信号及び制御信号である。１０６はメモリセル１１０を複数含んで構成されるメモリセルアレイ（メモリブロック）である。１０８は前記メモリセルアレイ１０６と同じ構成を持つ他のメモリセルアレイ（メモリブロック）である。Ａは選択回路（選択手段）であって、前記ポート１及びポート２のアドレス信号及び制御信号１０１、１０２を入力し、この各ポート１、２のアドレス信号及び制御信号１０１、１０２に基づいて、前記両メモリセルアレイ１０６又は１０８のうち何れか一方（例えばメモリセルアレイ１０６）に対して一方のポート（例えば１）のアクセス要求を行うと同時に、他方のメモリセルアレイ（例えば１０８）に対して他方のポート（例えば２）のアクセス要求を行って、各ポート１、２のデータを各々異なるメモリセルアレイ１０６、１０８から読み出したり、各ポート１、２からの書き込みデータを各々異なるメモリセルアレイ１０６、１０８に書き込むようにする。その詳細は、後述する。

１０３は前記各ポート１、２のアドレス信号及び制御信号１０１、１０２の一部（例えば、後述するようにアドレス信号の最上位ビット）を入力して、制御信号ｃｎｔを生成するデコーダ（制御信号生成回路）である。１０４、１０５は前記各ポート１、２のアドレス信号及び制御信号１０１、１０２の一部（例えばアドレス信号の最上位ビットを除く全てのビット）を入力し、デコードするデコーダ（アドレスデコーダ）である。１０７はビット線ｂ１、ｂ２をプリチャージするプリチャージ回路であって、メモリセルアレイ１０６に備えられる。１０９は前記ビット線ｂ１、ｂ２の信号を増幅するセンスアンプ回路であって、メモリセルアレイ１０６に備えられる。１１０はデータを記憶するメモリセルであって、複数のメモリセル１１０がメモリセルアレイ１０６に備えられる。前記メモリセルアレイ１０８の内部構成は、前記メモリセルアレイ１０６と同一であるので、その図示及び説明を省略する。

また、図１において、１１４は、前記両ポート１、２のアドレス信号及び制御信号１０１、１０２の一部（例えばアドレス信号の最上位ビットを除く全てのビット）を入力し、その何れか一方を前記デコーダ１０３からの制御信号ｃｎｔに基づいて選択して、前記一方のメモリセルアレイ１０６用のデコーダ１０４に出力する第１のセレクタである。１１６も第１のセレクタであって、前記両ポート１、２のアドレス信号及び制御信号１０１、１０２の一部を入力し、その何れか一方を前記デコーダ１０３からの制御信号ｃｎｔに基づいて選択して、前記他方のメモリセルアレイ１０８用のデコーダ１０５に出力する。

更に、１１５は外部からのポート１の書き込みデータ１２０と外部からのポート２の書き込みデータ１２２とを入力し、その何れか一方の書き込みデータを前記デコーダ１０３からの制御信号ｃｎｔにより選択して、信号線Ｄｗ１を介してセンスアンプ回路１０９に出力する第２のセレクタである。１１７も第２のセレクタであって、外部からのポート１の書き込みデータ１２０と外部からのポート２の書き込みデータ１２２とを入力し、その何れか一方の書き込みデータを前記デコーダ１０３からの制御信号ｃｎｔにより選択して、信号線Ｄｗ２を介してメモリセルアレイ１０８に出力する。

１１８は第３のセレクタであって、前記２つのメモリセルアレイ１０６、１０８から信号線Ｄｒ１、Ｄｒ２を介してデータを入力し、その何れか一方のデータを前記デコーダ１０３からの制御信号ｃｎｔにより選択して、ポート１の読み出しデータ１２１として外部へ出力する。また、１１９も第３のセレクタであって、前記２つのメモリセルアレイ１０６、１０８から信号線Ｄｒ１、Ｄｒ２を介してデータを入力し、その何れか一方のデータを前記デコーダ１０３からの制御信号ｃｎｔにより選択して、ポート２の読み出しデータ１２３として外部へ出力する。

前記プリチャージ回路１０７及びセンスアンプ回路１０９は、図２（ｂ）及び（ｃ）に示す内部構成を持つ。これら回路は、従来例を示す図７と同一構成であるが、従来例を示す図６の半導体記憶装置と比較して判るように、２つのポート１、２を備えても、１つのメモリセルアレイ１０６に対して各１個のみ配置され、この両ポート１、２間で共用されている。この共用の結果、メモリセルアレイ１０６内の各メモリセル１１０は、図２（ａ）に示すように、ラッチ回路２０３が１組のトランジスタ２０１、２０２を介して両ポート１、２共用の１対のビット線ｂ１、ｂ２と接続される。また、前記１組のトランジスタ２０１、２０２のゲートは、両ポート１、２共用のワード線Ｗ１に接続される。

次に、動作を説明する。本実施の形態では、各ポート１、２のアドレス信号及び制御信号１０１、１０２の各８ビットのアドレス信号の一部として最上位ビットを用い、この最上位ビットでメモリセルアレイ１０６、１０８の一方を選択していて、最上位ビットが０の場合にはメモリセルアレイ１０６を、１の場合にはメモリセルアレイ１０８を選択する場合を例示して説明する。

先ず、書き込み動作では、外部から各ポート１、２のアドレス信号及び制御信号１０１、１０２を入力する。このうち、制御信号は書き込みイネーブル信号及びクロック信号である。ポート１のアドレス信号及び制御信号１０１のうち、アドレス信号の最上位ビットと制御信号とがデコーダ１０３に入力される。入力されたアドレス信号の最上位ビットが０の場合、デコーダ１０３の制御信号ｃｎｔにより、第１のセレクタ１１４はそのアドレス信号及び制御信号１０１の下位７ビットのアドレス信号及び制御信号を選択して、デコーダ１０４に出力する。このデコーダ１０４は、アドレス信号をデコードし、ワード線ｗ１を駆動する。前記ワード線ｗ１は、図２（ａ）に示すように、メモリセル１１０に接続されていて、このメモリセル１１０のトランジスタ２０１、２０２をＯＮにする。

一方、ポート１の書き込みデータ１２０は、デコーダ１０３の制御信号ｃｎｔにより第２のセレクタ１１５で選択されて、信号線Ｄｗ１を介してセンスアンプ回路１０９に出力される。センスアンプ回路１０９は、図２（ｃ）に示したように、デコーダ１０４からの制御信号ｃ２が１の場合には、信号線Ｄｗ１のポート１の書き込みデータ１２０をインバータ及びバッファを介して伝達し、その正及び負論理の信号を各々ビット線ｂ１、ｂ２に出力する。これにより、メモリセル１１０内の図２（ａ）に示したトランジスタ２０１、２０２を介してラッチ回路２０３に前記ポート１の書き込みデータ１２０が書き込まれて、保持される。このような動作により書き込み動作が行われる。

また前記とは逆に、ポート１のアドレス信号及び制御信号１０１のうち、入力されたアドレス信号の最上位ビットが１の場合には、第１のセレクタ１１６は、デコーダ１０３の制御信号ｃｎｔにより、そのアドレス信号及び制御信号１０１を選択し、その下位７ビットのアドレス信号及び制御信号をデコーダ１０５に出力する。また、ポート１の書き込みデータ１２０は、デコーダ１０３の制御信号ｃｎｔにより、第２のセレクタ１１７で選択されて、メモリセルアレイ１０８に出力されて、前記と同様にそのポート１の書き込みデータ１２０の書き込み動作が行われる。

このような動作は、ポート２でも同様であり、ポート２のアドレス信号及び制御信号１０２が、そのアドレス信号の最上位ビットが０か１かによって、そのアドレス信号の下位７ビットが第１のセレクタ１１４又は１１６で選択され、ポート２の書き込みデータ１２２が第２のセレクタ１１５又は１１７によって選択されて、メモリセルアレイ１０６又は１０８に書き込まれる。

次に、読み出し動作を説明する。ポート１のアドレス信号及び制御信号１０１のうち、アドレス信号の最上位ビットと制御信号とがデコーダ１０３に入力される。この入力されたアドレス信号の最上位ビットが０の場合、第１のセレクタ１１４は、デコーダ１０３の制御信号ｃｎｔにより、そのアドレス信号及び制御信号１０１のうちアドレス信号の下位７ビットをデコーダ１０４に出力する。デコーダ１０４はそのアドレス信号をデコードし、ワード線ｗ１を駆動する。ワード線ｗ１が駆動されると、図２（ａ）に示すように、メモリセル１１０のトランジスタ２０１、２０２がＯＮになる。

ビット線ｂ１、ｂ２は、図２（ｂ）に示したトランジスタ２０４を含むプリチャージ回路１０７により、デコーダ１０４からの制御信号ｃ１に基づいてプリチャージされて、同電位になっており、この状態において、既述の通り図２（ａ）のトランジスタ２０１、２０２がＯＮになると、ラッチ回路２０３のデータによってビット線ｂ１、ｂ２に電位差が生じる。この電位差をセンスアンプ回路１０９内の図２（ｃ）中のセンスアンプＳＡにより増幅し、読み出しデータとして信号線Ｄｒ１を介して第３のセレクタ１１８に出力する。この第３のセレクタ１１８は、デコーダ１０３からの制御信号ｃｎｔにより、前記信号線Ｄｒ１の読み出しデータを選択して、ポート１の読み出しデータ１２１として外部へ出力する。

一方、入力されたポート１のアドレス信号の最上位ビットが１の場合には、第１のセレクタ１１６は、デコーダ１０３の制御信号ｃｎｔにより、そのアドレス信号及び制御信号１０１のうちアドレス信号の下位７ビットをデコーダ１０５に出力する。デコーダ１０５は、そのアドレス信号をデコードし、メモリセルアレイ１０８に出力し、前記と同様に信号線Ｄｒ２を介して第３のセレクタ１１８に出力する。この第３のセレクタ１１８は、デコーダ１０３からの制御信号ｃｎｔにより、前記信号線Ｄｒ２のデータを選択して、ポート１の読み出しデータ１２１として外部へ出力する。

ポート２についても、前記と同様に、アドレス信号の最上位ビットによりメモリセルアレイ１０６又は１０８を動作させて、その読み出しデータを第３のセレクタ１１９で選択して、ポート２の読み出しデータ１２３として外部へ出力する。このような動作により読み出し動作を行う。

前記書き込み動作及び読み出し動作において、図３（ａ）に示すように、映像信号処理上、フィールド遅延データを作成する場合に、ある任意の時間では、ポート１のデータはフィールド１の領域であり、ポート２のデータはフィールド２の領域であるとすれば、メモリ容量を２フィールド分に設定しておくと、ポート１及びポート２のアドレス信号及び制御信号１０１、１０２の各アドレス信号の最上位アドレスの値が相互に異なるように割り当てて制御することにより、ポート１とポート２とのアクセスについて、各々、メモリセルアレイ１０６、１０８で並列に動作させることが可能となる。これにより、従来のように各々のポート毎にアドレスデコーダ及びセンスアンプ回路等を備えることなく、並列動作させることが可能となり、回路の面積削減を行うことが可能である。

また、例えば、ポート１の１フィールドのデータが前記メモリ容量の１フィールド分より少ない場合には、ポート１のフィールド２のデータがフィールド１の領域に書き込まれてしまうが、ポート１の１フィールド分の書き込み後に、図３（ａ）に示したアドレス補正３０１、３０２のように、次のフィールドの先頭に来るようにアドレス補正することにより、前記と同様に動作させることが可能である。

図３（ｂ）はアドレス割り当ての別の例を示す。同図（ｂ）では、メモリを４つのメモリブロックに分割して、各メモリブロックに１フィールドのデータを割り当てている。この場合には、各ポートのアドレス信号及び制御信号１０１、１０２のアドレス信号の上位２ビットを使って４つのメモリブロックに対する割り当てを行っている。この構成において、２ポートメモリとして動作させる場合に、２フィールド遅延データを生成するときには、ポート１にフィールド１、ポート２にフィールド３のデータを割り当てると、各ポートのアクセスは、相互に１メモリブロックだけ離れて行われる。これにより、ポート１とポート２とが非同期であっても、両者間の１フィールドの領域を超えない範囲であれば、前記と同様にメモリブロックを並列動作させることが可能であり、デコーダやセンスアンプ回路などを１つに共用することが可能である。

また、１つのメモリブロックを１／２フィールド分とすれば、各ポート間が１／２フィールドの領域を超えない範囲で、１フィールドの遅延生成も可能である。

図４（ａ）は、ラインメモリ等のメモリ容量が少ない場合に適用した例を示す。ラインメモリ等では、図３（ａ）及び（ｂ）の割り当てでは１メモリブロックのサイズが細分化され、メモリの面積効率が悪くなる。このため、図４（ａ）に示したように、最下位ビットを用いてメモリブロックを切り替える。これにより、偶数アドレスと奇数アドレスとでメモリセルアレイ１０６とメモリセルアレイ１０８とを切り替えられて、ポート１とポート２とを各々奇数、偶数か、偶数、奇数となるように切り替えることができ、メモリブロックを細分化せずに動作させることが可能となる。

更に、図４（ｂ）はメモリブロックを４分割した例を示し、アドレス信号の最上位ビットと最下位ビットとで前記４つのメモリブロックを選択している。これにより、図４（ａ）では非同期のデータは扱うことができないが、図４（ｂ）では最上位ビットでメモリブロックを選択しているので、ポート１とポート２とで同じメモリブロックでアクセスが重ならないように割り当てることが可能である。

図５は、本発明をＤＣＴ処理（Discrete Cosine Transform、離散コサイン変換）に適用した場合のアドレス割り当てを例示した図を示す。ＤＣＴ処理では、例えば８ｘ８の画素データブロックに対して、図５に矢印で示したような順番でデータアクセスを行なう。このような場合に、画素データを８ビットとし、メモリのポートを８ビットとすると、アドレス信号の６ビット目が８ｘ８の画素データブロックの境界となる。従って、図５（ａ）に示したように、アドレス信号の６ビット目が１又は０かでメモリブロックを分けることにより、８ｘ８の画素データブロックに対して２つのポートが重ならないようにアクセス可能となる。また、図５（ｂ）に示すように、アドレス信号の６及び７ビット目でメモリブロックを分けることにより、１つの画素データブロックを隔ててアクセス可能となるので、非同期処理に対しても適用可能となる。

尚、本実施の形態では、ＳＲＡＭを用いて説明したが、ＤＲＡＭ等の他のメモリ構成でも同様に実現可能であるのは勿論である。また、ＲＯＭでも、読み出しのみになるが同様な動作が可能である。

また、本実施の形態では、メモリセルアレイを２分割した場合を例示したが、更に多くのメモリブロックに分割しても、各ポートが相互に同一のメモリセルアレイを使用しないように設定すれば、複数分割（例えば３分割）であれば、この分割数と同数のポート数（例えば最大３ポート）までの構成が可能である。

更に、各ポートのアドレス信号及び制御信号に含まれるアドレス信号の何れか１ビットにおいても各ポートで同一のメモリセルアレイ領域に重ならないように制御すれば、本実施の形態と同様に使用することが可能である。例えば、図４に示すように、アドレス信号の最下位ビットで切り替えれば、奇数アドレスと偶数アドレスとでメモリセルアレイを切り替えることができ、フィールドのような単位ではなく、画素単位でも切り替えが可能である。

以上説明したように、本発明の半導体記憶装置は、各ポート毎にアドレスデコーダやセンスアンプ回路、ビット線を持つ必要がなくなり、回路面積の大幅な削減が可能であって、例えば映像信号処理に使用されるマルチポート構成の半導体記憶装置等として有用である。

本発明の実施の形態である半導体記憶装置の全体構成を示す図である。（ａ）は同半導体記憶装置に備えるメモリセルの構成を示す図、（ｂ）は同プリチャージ回路の構成を示す図、（ｃ）は同センスアンプ回路の構成を示す図である。（ａ）は同実施の形態においてメモリセルアレイを２つのメモリブロックに分割した場合の最上位ビットでのメモリアドレス割り当てを示す図、（ｂ）は同実施の形態においてメモリセルアレイを４つのメモリブロックに分割した場合の最上位ビットでのメモリアドレス割り当てを示す図である。（ａ）は同実施の形態においてメモリセルアレイを２つのメモリブロックに分割した場合の最下位ビットでのメモリアドレス割り当てを示す図、（ｂ）は同実施の形態においてメモリセルアレイを４つのメモリブロックに分割した場合の最上位ビット及び最下位ビットでのメモリアドレス割り当てを示す図である。（ａ）は本発明をＤＣＴ処理に適用した場合において２つのメモリブロックに分割した場合のメモリアドレス割り当てを示す図、（ｂ）は同４つのメモリブロックに分割した場合のメモリアドレス割り当てを示す図である。従来のマルチポート構成の半導体記憶装置の全体構成を示す図である。（ａ）は従来の半導体記憶装置に備えるメモリセルの構成を示す図、（ｂ）は同プリチャージ回路の構成を示す図、（ｃ）は同センスアンプ回路の構成を示す図である。

符号の説明

１０１ポート１のアドレス信号及び制御信号
１０２ポート２のアドレス信号及び制御信号
１０３デコーダ（制御信号生成回路）
１０４、１０５デコーダ（アドレスデコーダ）
１０６、１０８メモリセルアレイ（メモリブロック）
１０７プリチャージ回路
１０９センスアンプ回路
１１０メモリセル
１１４、１１６第１のセレクタ
１１５、１１７第２のセレクタ
１２０ポート１の書き込みデータ
１２１ポート１の読み出しデータ
１２２ポート２の書き込みデータ
１２３ポート２の読み出しデータ
Ａ選択回路（選択手段）
ｃｎｔ制御信号

Claims

複数のポートを持ち、各ポートがその各ポート別に異なるアドレスのメモリセルにアクセス可能な半導体記憶装置であって、
複数のメモリセルを有する複数のシングルポートメモリブロックと、
前記各ポート別のアドレス信号及び制御信号を入力し、前記複数のシングルポートメモリブロックに対して、各々異なるポートのアドレス信号及び制御信号を選択して出力する選択手段とを有し、
前記各シングルポートメモリブロック別に各々異なるポートのアクセス要求を行って、各々異なるポートのデータを各メモリブロックから読み出す
ことを特徴とする半導体記憶装置。
前記選択手段は、
前記各ポート別のアドレス信号及び制御信号を入力し、この各ポート別のアドレス信号及び制御信号から、何れかのポートのアドレス信号及び制御信号を選択して何れのメモリブロックに出力するかを制御する制御信号を生成する制御信号生成回路を備えた
ことを特徴とする請求項１記載の半導体記憶装置。
前記選択手段は、
前記複数のメモリブロックに対応する複数の第１のセレクタを有し、
前記複数の第１のセレクタは、各々、前記制御信号生成回路の制御信号を入力し、この制御信号に基づいて、前記各ポート別のアドレス信号及び制御信号のうち何れか１つのポートのアドレス信号及び制御信号を選択し、この各第１のセレクタが選択する１つのポートのアドレス信号及び制御信号は、相互にポートが異なるアドレス信号及び制御信号である
ことを特徴とする請求項２記載の半導体記憶装置。
前記選択手段は、
前記複数のメモリブロックに対応する複数の第２のセレクタを有し、
前記複数の第２のセレクタは、各々、外部からの各ポート別の書き込みデータと前記制御信号生成回路の制御信号とを入力し、この制御信号に基づいて、前記各ポート別の書き込みデータのうち何れか１つのポートの書き込みデータを選択するものであって、
前記複数のメモリブロックに対して、各々異なるポートの書き込みデータを書き込む動作を行う
ことを特徴とする請求項３記載の半導体記憶装置。
前記複数のメモリブロックは、各々、
前記各ポートに共通のプリチャージ回路、センスアンプ回路及びアドレスデコーダを有する
ことを特徴とする請求項１又は４記載の半導体記憶装置。
前記制御信号生成回路は、
前記各ポートのアドレス信号及び制御信号に含まれる各アドレスの最上位ビットを入力し、前記各最上位ビットに基づいて、前記複数のメモリブロックに対して何れのポートのアドレス信号及び制御信号を選択するかの制御信号を生成する
ことを特徴とする請求項２記載の半導体記憶装置。
前記制御信号生成回路は、
前記各ポートのアドレス信号及び制御信号に含まれる各アドレスの少なくとも上位２ビットを入力し、前記各上位２ビットに基づいて、前記複数のメモリブロックに対して何れのポートのアドレス信号及び制御信号を選択するかの制御信号を生成する
ことを特徴とする請求項２記載の半導体記憶装置。
前記制御信号生成回路は、
前記各ポートのアドレス信号及び制御信号に含まれる各アドレスの最下位ビットを入力し、前記各最下位ビットに基づいて、前記複数のメモリブロックに対して何れのポートのアドレス信号及び制御信号を選択するかの制御信号を生成する
ことを特徴とする請求項２記載の半導体記憶装置。
前記制御信号生成回路は、
前記各ポートのアドレス信号及び制御信号に含まれる各アドレスの所定の上位ビット及び下位ビットを入力し、前記各所定の上位ビット及び下位ビットに基づいて、前記複数のメモリブロックに対して何れのポートのアドレス信号及び制御信号を選択するかの制御信号を生成する
ことを特徴とする請求項２記載の半導体記憶装置。
前記制御信号生成回路は、
前記各ポートのアドレス信号及び制御信号に含まれる各アドレスの少なくとも所定の１ビットを入力し、前記各１ビットに基づいて、前記複数のメモリブロックに対して何れのポートのアドレス信号及び制御信号を選択するかの制御信号を生成する
ことを特徴とする請求項２記載の半導体記憶装置。