JP4423881B2

JP4423881B2 - Semiconductor device

Info

Publication number: JP4423881B2
Application number: JP2003125410A
Authority: JP
Inventors: 加津雄高野
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-04-30
Filing date: 2003-04-30
Publication date: 2010-03-03
Anticipated expiration: 2023-04-30
Also published as: JP2004335537A

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを備えた半導体装置の製造方法及び半導体装置に関し、特に、コンタクトホールを容易且つ確実に形成するために有効な技術に関するものである。
【０００２】
【従来の技術】
従来、強誘電体キャパシタを備えた半導体装置として、半導体基板上に、ＭＯＳトランジスタと、強誘電体キャパシタとからなる不揮発性メモリが知られている（例えば、特許文献１参照）。
図４は、従来の半導体装置の一構成例を示す断面図である。
【０００３】
図４に示すように、ＭＯＳトランジスタＴは、シリコン基板１０上にゲート絶縁膜２０を介して形成されたゲート電極３０と、このゲート電極３０の両側を挟んだシリコン基板１０内に形成されたソース電極４０Ａ及びドレイン電極４０Ｂと、から構成されている。
強誘電体キャパシタＣは、ＭＯＳトランジスタＴが形成された後のシリコン基板１０の上面全体に積層された第一の層間絶縁層５０の上面に形成されており、この第一の層間絶縁層５０の上面に順次積層された下部電極６０Ａと、強誘電体膜６０Ｂと、上部電極６０Ｃとから構成されている。また、強誘電体キャパシタＣの上面及び側面は、強誘電体膜６０Ｂを構成するＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃、チタン酸ジルコン酸鉛）などの劣化を防止するために、酸化アルミニウムなどからなる水素バリア膜（強誘電体劣化防止膜）７０で被覆されている。
【０００４】
そして、強誘電体キャパシタＣが形成された後の第一の層間絶縁層５０の上面全体に積層された第二の層間絶縁層８０上には配線層９０が形成されており、この配線層９０は、第一の層間絶縁層５０及び第二の層間絶縁層８０に形成された第一のコンタクトホールＨ１を介してＭＯＳトランジスタＴに接続されているとともに、第二の層間絶縁層８０に形成された第二のコンタクトホールＨ２を介して強誘電体キャパシタＣに接続されている。
【０００５】
【特許文献１】
特開２０００−１１４４７０号公報
【０００６】
【発明が解決しようとする課題】
ところで、上述した特許文献１に記載の半導体装置において、強誘電体膜６０Ｂの劣化防止のために形成される水素バリア膜７０は、本来の目的である強誘電体キャパシタＣの上面及び側面以外に残存していても完成後の半導体装置の特性に何ら影響を与えるものではない。このため、水素バリア膜７０は、強誘電体キャパシタＣの上面及び側面のみならず、第一の層間絶縁層５０の全上面に形成された状態で、さらにその上面に第二の層間絶縁層８０が形成されている。
【０００７】
しかしながら、水素バリア膜７０を構成する酸化アルミニウム膜と、第一及び第二の層間絶縁層５０、８０を構成するシリコン酸化膜とは、エッチングレートが大幅に異なるため、第二の層間絶縁層８０と、水素バリア膜７０と、第一の層間絶縁層５０とを順次エッチングし、第一のコンタクトホールＨ１を形成する工程において、この第一のコンタクトホールＨ１を確実に開口するのが困難であるとともに、作業効率が良好ではないという不具合があった。
【０００８】
本発明は、上記事情に鑑みてなされたものであり、コンタクトホールを容易且つ確実に効率よく形成することができる半導体装置の製造方法及び半導体装置を提供することを課題としている。
【０００９】
【課題を解決する手段】
本発明の半導体装置は、半導体素子と、前記半導体素子上に形成された第１の層間絶縁層と、前記第１の層間絶縁層上に形成された強誘電体キャパシタと、前記強誘電体キャパシタ上に形成された第１の水素バリア膜と、前記第１の水素バリア膜と離間し、前記第１の層間絶縁層上に形成された第２の水素バリア膜と、前記第１の層間絶縁層上、前記第１の水素バリア膜上及び前記第２の水素バリア膜上に形成された第２の層間絶縁層と、前記第１の水素バリア膜と前記第２の水素バリア膜との間に形成され、且つ、前記第１の層間絶縁層及び前記第２の層間絶縁層に形成された第１の配線層と、前記強誘電体キャパシタ上に形成され、且つ、前記第２の層間絶縁層に形成された第２の配線層と、を含み、前記第１の配線層は、前記第１水素バリア膜と離間しており、且つ、前記第２水素バリア膜と離間している。
また、本発明の半導体装置において、前記第１の水素バリア膜は、第１のアルミナ膜であり、本発明の半導体装置において、前記第２の水素バリア膜は、第２のアルミナ膜である。
また、本発明の半導体装置において、前記第１の配線層は、前記半導体素子に接続され、前記第２の配線層は、前記強誘電体キャパシタに接続されている。
また、本発明の半導体装置において、前記半導体素子は、ＭＯＳ（ＭｅｔａｌＯｘｉｇｅｎＳｅｍｉｃｏｎｄｏｃｔｏｒ）トランジスタである。
【００１０】
本発明の半導体装置は、半導体素子と、前記半導体素子上に形成された第１の層間絶縁層と、前記第１の層間絶縁層上に形成された強誘電体キャパシタと、前記強誘電体キャパシタ上に形成された第１の水素バリア膜と、前記第１の水素バリア膜と離間し、前記第１の層間絶縁層上に形成された第２の水素バリア膜と、前記第１の層間絶縁層上、前記第１の水素バリア膜上及び前記第２の水素バリア膜上に形成された第２の層間絶縁層と、前記第１の水素バリア膜と前記第２の水素バリア膜との間に形成され、且つ、前記第１の層間絶縁層及び前記第２の層間絶縁層に形成された第１の配線層と、前記強誘電体キャパシタ上に形成され、且つ、前記第２の層間絶縁層に形成された第２の配線層と、を含み、前記第１の配線層と前記第１水素バリア膜との間には、前記第２の層間絶縁層が形成されており、前記第１の配線層と前記第２水素バリア膜との間には、前記第２の層間絶縁層が形成されている。
また、本発明の半導体装置において、前記第１の水素バリア膜は、第１のアルミナ膜であり、本発明の半導体装置において、前記第２の水素バリア膜は、第２のアルミナ膜である。
また、本発明の半導体装置において、前記第１の配線層は、前記半導体素子に接続され、前記第２の配線層は、前記強誘電体キャパシタに接続されている。
また、本発明の半導体装置において、前記半導体素子は、ＭＯＳ（ＭｅｔａｌＯｘｉｇｅｎＳｅｍｉｃｏｎｄｏｃｔｏｒ）トランジスタである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。なお、本実施形態は、本発明の一形態を示すものであり、本発明は本実施形態に限定されるものではない。
図１は、本発明の半導体装置の一構成例を示し、（ａ）は断面図、（ｂ）は強誘電体劣化防止膜の形成状態を示す説明図である。
【００１６】
本実施形態における半導体装置は、図１に示すように、シリコン基板１上に、強誘電体キャパシタＣと、ＭＯＳトランジスタ（半導体素子）Ｔと、を備えている。
強誘電体キャパシタＣは、シリコン基板１上に形成された第一の層間絶縁層５上に形成されており、この第一の層間絶縁層５の上面に下部電極６Ａ、強誘電体膜６Ｂ、上部電極６Ｃがこの順で積層された三層構造を有している。そして、この強誘電体キャパシタの上面及び側面は、水素バリア膜（強誘電体劣化防止膜）７で被覆されている。
【００１７】
この強誘電体キャパシタＣの直上には、第二の層間絶縁層８及び配線層９がこの順で積層されており、第二の層間絶縁層８には、強誘電体キャパシタＣの上部電極６Ｃに接続される第二のコンタクトホールＨ２が形成されている。そして、この第二のコンタクトホールＨ２を介して、強誘電体キャパシタＣと配線層９とが接続されるようになっている。
【００１８】
ＭＯＳトランジスタＴは、シリコン基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、このゲート電極３の両側を挟んだシリコン基板１内に形成されたソース電極４Ａ及びドレイン電極４Ｂと、から構成されている。
このＭＯＳトランジスタＴの直上には、第一の層間絶縁層５、水素バリア膜７、第二の層間絶縁層８、及び配線層９がこの順で積層されており、水素バリア膜７のうち、ＭＯＳトランジスタＴのゲート電極３、ソース電極４Ａ及びドレイン電極４Ｂのそれぞれに接続される第一のコンタクトホール形成予定部位を含む最小限の領域７Ａが除去されている。そして、この領域７Ａ内の第一の層間絶縁層５及び第二の層間絶縁層８における第一のコンタクトホール形成予定部位に、ＭＯＳトランジスタＴのゲート電極３、ソース電極４Ａ及びドレイン電極４Ｂのそれぞれと接続される複数の第一のコンタクトホールＨ１が形成され、配線層９と接続されるようになっている。
【００１９】
次に、本実施形態における半導体装置の一製造工程について説明する。
図２は、本発明の半導体装置の一製造工程を示す断面図である。
まず、図２（ａ）に示すように、シリコン基板１上に、公知の熱酸化法を用いて、ゲート絶縁膜２を厚さ１０ｎｍとなるように成膜する。次いで、このゲート絶縁膜２の上面に、公知のＣＶＤ法を用いて、ゲート電極３となる多結晶シリコン膜を厚さ３００ｎｍとなるように成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、所望のゲート電極３を形成する。
【００２０】
次いで、このゲート電極３をイオン注入用のマスクとして、不純物イオン注入を行い、ゲート電極３の両側におけるシリコン基板１内に、ソース電極４Ａとドレイン電極４Ｂとを形成する。ここで、シリコン基板１上に、ＭＯＳトランジスタＴを完成する。
次いで、図２（ｂ）に示すように、ＭＯＳトランジスタＴが形成されたシリコン基板１の上面全体に、公知のＣＶＤ法を用いて、リンガラスなどからなる第一の層間絶縁層５を厚さ８００ｎｍとなるように形成する。そして、この第一の層間絶縁層５の上面に、公知のスパッタ法を用いて、下部電極６Ａとなる白金などの金属膜と、強誘電体膜６ＢとなるＰＺＴなどの強誘電体と、上部電極６Ｃとなる白金などの金属膜と、をこの順でそれぞれ２００ｎｍ程度の厚みに成膜する。
【００２１】
次いで、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第一の層間絶縁層５の上面に、所望の強誘電体キャパシタＣを形成する。そして、強誘電体キャパシタＣが形成された第一の層間絶縁層５の上面全体に、公知のスパッタ法を用いて、アルミナ（酸化アルミニウム）などの水素バリア膜７を厚さ５０ｎｍとなるように成膜する。
【００２２】
次いで、図２（ｃ）及び図１（ｂ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、水素バリア膜７のうち、ＭＯＳトランジスタＴに接続される第一のコンタクトホール形成予定部位を含む最小限の領域（本実施形態においては、第一のコンタクトホール形成予定部位よりも一回り大きな領域）７Ａの水素バリア膜７を除去する。つまり、水素バリア膜７は、強誘電体キャパシタＣの上面及び側面と、第一のコンタクトホール形成予定部位をふくむ最小限の領域７Ａ以外とに形成された状態となる。
【００２３】
次いで、図２（ｄ）に示すように、強誘電体キャパシタＣが形成された第一の層間絶縁層５の上面全体に、公知のプラズマＣＶＤ法を用いて、シリコン酸化膜などからなる第二の層間絶縁層８を厚さ１５００ｎｍとなるように成膜する。そして、この第二の層間絶縁層８の上面全体に、公知のＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法を用いて平坦化処理を施す。
【００２４】
次いで、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第二の層間絶縁層８のうち、強誘電体キャパシタＣの上部電極６Ｃに接続される第二のコンタクトホールＨ２を形成する。
次いで、同様に、第二の層間絶縁層８のうち、ＭＯＳトランジスタＴのゲート電極３、ソース電極４Ａ及びドレイン電極４Ｂの上面にそれぞれ接続される第一のコンタクトホールＨ１を複数形成する。
【００２５】
次いで、第一のコンタクトホールＨ１及び第二のコンタクトホールＨ２が形成された第二の層間絶縁層８の上面に、公知のスパッタ法を用いて、Ｔｉなどからなる第一の金属膜（厚さ１５ｎｍ程度）と、ＴｉＮなどからなる第二の金属膜（厚さ１００ｎｍ程度）と、Ａｌ−Ｃｕ合金などからなる第三の金属膜（厚さ６００ｎｍ程度）と、ＴｉＮなどからなる第四の金属膜（厚さ４０ｎｍ程度）とを順次積層してなる配線層９用の金属膜を成膜すると同時に、この金属膜で第一のコンタクトホールＨ１及び第二のコンタクトホールＨ２を埋め込む。そして、図１（ａ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第二の層間絶縁層８の上面に、ＭＯＳトランジスタＴ及び強誘電体キャパシタＣと接続される所望の配線層９を形成する。
【００２６】
そして、本実施形態における半導体装置は、ＭＯＳトランジスタＴのゲート電極３がワード線と接続され、同様に、ドレイン電極４Ｂはビット線と、ソース電極４Ａは強誘電体キャパシタＣの上部電極６Ｃと、強誘電体キャパシタＣの下部電極６Ａはプレート線とそれぞれ接続して回路を形成し、不揮発性メモリとして機能する半導体装置を完成させる。
【００２７】
このように、本実施形態における半導体装置の製造方法によれば、配線層９と、ＭＯＳトランジスタＴのゲート電極３、ソース電極４Ａ及びドレイン電極４Ｂのそれぞれとを接続する第一のコンタクトホールの形成予定部位を含む最小限の領域７Ａにおける水素バリア膜７を除去するようにしたことによって、第一のコンタクトホールＨ１は、第二の層間絶縁層８及び第一の層間絶縁層５をエッチングすることで形成することができる。よって、第一のコンタクトホールＨ１の形成に要する作業効率を向上させることができるとともに、第一のコンタクトホールＨ１を確実に開口することができるため、デバイスの信頼性を向上させることが可能となる。
【００２８】
なお、本実施形態における半導体装置においては、水素バリア膜７のうち、ＭＯＳトランジスタＴに接続される第一のコンタクトホール形成予定部位を含む最小限の領域７Ａを除去するようにしたが、少なくとも第一のコンタクトホール形成予定部位を含む領域の水素バリア膜７を除去するのであればこれに限らない。例えば、図３に示すように、水素バリア膜７のうち、強誘電体キャパシタＣの上面及び側面以外の全ての領域７Ｂを除去するようにしてもよい。
【図面の簡単な説明】
【図１】本発明の半導体装置の一構成例を示し、（ａ）は断面図、（ｂ）は強誘電体劣化防止膜の一形成状況を示す説明図である。
【図２】本発明の半導体装置の一製造工程を示す断面図である。
【図３】本発明の半導体装置において、強誘電体劣化防止膜の他の形成状況を示す説明図である。
【図４】従来の半導体装置の一構成例を示す断面図である。
【符号の説明】
１、１０…シリコン基板。２、２０…ゲート絶縁膜。３、３０…ゲート電極。４Ａ、４０…ソース電極。４Ｂ、４０Ｂ…ドレイン電極。５、５０…第一の層間絶縁層。６Ａ、６０Ａ…下部電極。６Ｂ、６０Ｂ…強誘電体膜。６Ｃ、６０Ｃ…上部電極。７、７０…水素バリア膜（強誘電体劣化防止膜）。７Ａ、７Ｂ…水素バリア膜の除去領域。８、８０…第二の層間絶縁層。９、９０…配線層。Ｃ…強誘電体キャパシタ。Ｔ…ＭＯＳトランジスタ。Ｈ１…第一のコンタクトホール。２Ｈ…第二のコンタクトホール。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device including a ferroelectric capacitor and a semiconductor device, and more particularly to a technique effective for easily and reliably forming a contact hole.
[0002]
[Prior art]
Conventionally, as a semiconductor device including a ferroelectric capacitor, a nonvolatile memory including a MOS transistor and a ferroelectric capacitor on a semiconductor substrate is known (for example, refer to Patent Document 1).
FIG. 4 is a cross-sectional view showing a configuration example of a conventional semiconductor device.
[0003]
As shown in FIG. 4, the MOS transistor T includes a gate electrode 30 formed on a silicon substrate 10 via a gate insulating film 20 and a source formed in the silicon substrate 10 sandwiching both sides of the gate electrode 30. An electrode 40A and a drain electrode 40B are included.
The ferroelectric capacitor C is formed on the upper surface of the first interlayer insulating layer 50 laminated on the entire upper surface of the silicon substrate 10 after the MOS transistor T is formed. The lower electrode 60A, the ferroelectric film 60B, and the upper electrode 60C are sequentially stacked on the upper surface. Further, the upper surface and the side surface of the ferroelectric capacitor C are made of aluminum oxide or the like in order to prevent the deterioration of PZT (Pb (Zr, Ti) O ₃ , lead zirconate titanate) etc. constituting the ferroelectric film 60B. A hydrogen barrier film (ferroelectric deterioration preventing film) 70 made of
[0004]
A wiring layer 90 is formed on the second interlayer insulating layer 80 laminated on the entire top surface of the first interlayer insulating layer 50 after the ferroelectric capacitor C is formed. Is connected to the MOS transistor T through the first contact hole H1 formed in the first interlayer insulating layer 50 and the second interlayer insulating layer 80, and is formed in the second interlayer insulating layer 80. The ferroelectric capacitor C is connected through the second contact hole H2.
[0005]
[Patent Document 1]
Japanese Patent Laid-Open No. 2000-114470
[Problems to be solved by the invention]
By the way, in the semiconductor device described in Patent Document 1 described above, the hydrogen barrier film 70 formed for preventing the deterioration of the ferroelectric film 60B is not the upper surface and the side surface of the ferroelectric capacitor C which is the original purpose. Even if it remains, it does not affect the characteristics of the completed semiconductor device. Therefore, the hydrogen barrier film 70 is formed not only on the upper surface and side surfaces of the ferroelectric capacitor C but also on the entire upper surface of the first interlayer insulating layer 50, and further on the second interlayer insulating layer 80 on the upper surface. Is formed.
[0007]
However, since the aluminum oxide film constituting the hydrogen barrier film 70 and the silicon oxide films constituting the first and second interlayer insulating layers 50 and 80 have significantly different etching rates, the second interlayer insulating layer 80 In the step of sequentially etching the hydrogen barrier film 70 and the first interlayer insulating layer 50 to form the first contact hole H1, it is difficult to reliably open the first contact hole H1. At the same time, there was a problem that work efficiency was not good.
[0008]
The present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a semiconductor device manufacturing method and a semiconductor device capable of forming contact holes easily and reliably and efficiently.
[0009]
[Means for solving the problems]
A semiconductor device according to the present invention includes a semiconductor element, a first interlayer insulating layer formed on the semiconductor element, a ferroelectric capacitor formed on the first interlayer insulating layer, and the ferroelectric capacitor. A first hydrogen barrier film formed thereon, a second hydrogen barrier film formed on the first interlayer insulating layer and spaced apart from the first hydrogen barrier film, and the first interlayer insulation A second interlayer insulating layer formed on the layer, on the first hydrogen barrier film and on the second hydrogen barrier film, and between the first hydrogen barrier film and the second hydrogen barrier film. A first wiring layer formed on the first interlayer insulating layer and the second interlayer insulating layer, and formed on the ferroelectric capacitor, and the second interlayer insulating layer. A second wiring layer formed in a layer, wherein the first wiring layer includes the first hydrogen layer. Rear film spaced apart with, and are spaced apart from the second hydrogen barrier film.
In the semiconductor device of the present invention, the first hydrogen barrier film is a first alumina film, and in the semiconductor device of the present invention, the second hydrogen barrier film is a second alumina film.
In the semiconductor device of the present invention, the first wiring layer is connected to the semiconductor element, and the second wiring layer is connected to the ferroelectric capacitor.
In the semiconductor device of the present invention, the semiconductor element is a MOS (Metal Oxide Semiconductor) transistor.
[0010]
A semiconductor device according to the present invention includes a semiconductor element, a first interlayer insulating layer formed on the semiconductor element, a ferroelectric capacitor formed on the first interlayer insulating layer, and the ferroelectric capacitor. A first hydrogen barrier film formed thereon, a second hydrogen barrier film formed on the first interlayer insulating layer and spaced apart from the first hydrogen barrier film, and the first interlayer insulation A second interlayer insulating layer formed on the layer, on the first hydrogen barrier film and on the second hydrogen barrier film, and between the first hydrogen barrier film and the second hydrogen barrier film. A first wiring layer formed on the first interlayer insulating layer and the second interlayer insulating layer, and formed on the ferroelectric capacitor, and the second interlayer insulating layer. A second wiring layer formed in a layer, wherein the first wiring layer and the first hydrogen buffer The second interlayer insulating layer is formed between the first wiring layer and the second hydrogen barrier film, and the second interlayer insulating layer is formed between the first wiring layer and the second hydrogen barrier film. ing.
In the semiconductor device of the present invention, the first hydrogen barrier film is a first alumina film, and in the semiconductor device of the present invention, the second hydrogen barrier film is a second alumina film.
In the semiconductor device of the present invention, the first wiring layer is connected to the semiconductor element, and the second wiring layer is connected to the ferroelectric capacitor.
In the semiconductor device of the present invention, the semiconductor element is a MOS (Metal Oxide Semiconductor) transistor.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, this embodiment shows one form of this invention, and this invention is not limited to this embodiment.
1A and 1B show a configuration example of a semiconductor device according to the present invention, in which FIG. 1A is a cross-sectional view and FIG. 1B is an explanatory view showing a formation state of a ferroelectric deterioration preventing film.
[0016]
As shown in FIG. 1, the semiconductor device according to the present embodiment includes a ferroelectric capacitor C and a MOS transistor (semiconductor element) T on a silicon substrate 1.
The ferroelectric capacitor C is formed on the first interlayer insulating layer 5 formed on the silicon substrate 1, and the lower electrode 6A, the ferroelectric film 6B, The upper electrode 6C has a three-layer structure in which the upper electrode 6C is laminated in this order. The upper and side surfaces of the ferroelectric capacitor are covered with a hydrogen barrier film (ferroelectric deterioration preventing film) 7.
[0017]
A second interlayer insulating layer 8 and a wiring layer 9 are laminated in this order immediately above the ferroelectric capacitor C, and the upper electrode 6C of the ferroelectric capacitor C is formed on the second interlayer insulating layer 8. A second contact hole H2 connected to is formed. The ferroelectric capacitor C and the wiring layer 9 are connected via the second contact hole H2.
[0018]
The MOS transistor T includes a gate electrode 3 formed on a silicon substrate 1 via a gate insulating film 2, and a source electrode 4A and a drain electrode 4B formed in the silicon substrate 1 across both sides of the gate electrode 3. , Is composed of.
Immediately above the MOS transistor T, a first interlayer insulating layer 5, a hydrogen barrier film 7, a second interlayer insulating layer 8, and a wiring layer 9 are laminated in this order. The minimum region 7A including the first contact hole formation scheduled portion connected to each of the gate electrode 3, the source electrode 4A, and the drain electrode 4B of the MOS transistor T is removed. Then, the gate electrode 3, the source electrode 4A, and the drain electrode 4B of the MOS transistor T are respectively formed on the first contact hole formation scheduled portions in the first interlayer insulating layer 5 and the second interlayer insulating layer 8 in the region 7A. A plurality of first contact holes H1 to be connected to the wiring layer 9 are formed.
[0019]
Next, one manufacturing process of the semiconductor device in this embodiment will be described.
FIG. 2 is a cross-sectional view showing one manufacturing process of the semiconductor device of the present invention.
First, as shown in FIG. 2A, a gate insulating film 2 is formed to a thickness of 10 nm on a silicon substrate 1 by using a known thermal oxidation method. Next, a polycrystalline silicon film to be the gate electrode 3 is formed on the upper surface of the gate insulating film 2 to a thickness of 300 nm by using a known CVD method. Then, a desired gate electrode 3 is formed using a known photolithography technique and etching technique.
[0020]
Next, impurity ion implantation is performed using the gate electrode 3 as a mask for ion implantation to form a source electrode 4A and a drain electrode 4B in the silicon substrate 1 on both sides of the gate electrode 3. Here, the MOS transistor T is completed on the silicon substrate 1.
Next, as shown in FIG. 2B, a first interlayer insulating layer 5 made of phosphor glass or the like is formed on the entire upper surface of the silicon substrate 1 on which the MOS transistor T is formed by using a known CVD method. It is formed to be 800 nm. Then, on the upper surface of the first interlayer insulating layer 5, using a known sputtering method, a metal film such as platinum serving as the lower electrode 6A, a ferroelectric such as PZT serving as the ferroelectric film 6B, and an upper part A metal film of platinum or the like to be the electrode 6C is formed in this order in a thickness of about 200 nm.
[0021]
Next, a desired ferroelectric capacitor C is formed on the upper surface of the first interlayer insulating layer 5 using a known photolithography technique and etching technique. Then, a hydrogen barrier film 7 such as alumina (aluminum oxide) is formed to a thickness of 50 nm on the entire upper surface of the first interlayer insulating layer 5 on which the ferroelectric capacitor C is formed by using a known sputtering method. Form a film.
[0022]
Next, as shown in FIGS. 2C and 1B, a first contact hole connected to the MOS transistor T in the hydrogen barrier film 7 is formed using a known photolithography technique and etching technique. The hydrogen barrier film 7 in the minimum region including the planned site (in this embodiment, a region that is slightly larger than the planned site for forming the first contact hole) 7A is removed. That is, the hydrogen barrier film 7 is formed in a state other than the upper and side surfaces of the ferroelectric capacitor C and the minimum region 7A including the first contact hole formation planned portion.
[0023]
Next, as shown in FIG. 2D, a second surface made of a silicon oxide film or the like is formed on the entire upper surface of the first interlayer insulating layer 5 on which the ferroelectric capacitor C is formed by using a known plasma CVD method. The interlayer insulating layer 8 is formed to a thickness of 1500 nm. Then, a flattening process is performed on the entire upper surface of the second interlayer insulating layer 8 using a known CMP (Chemical Mechanical Polishing) method.
[0024]
Next, a second contact hole H2 connected to the upper electrode 6C of the ferroelectric capacitor C in the second interlayer insulating layer 8 is formed using a known photolithography technique and etching technique.
Next, similarly, a plurality of first contact holes H1 connected to the upper surfaces of the gate electrode 3, the source electrode 4A, and the drain electrode 4B of the MOS transistor T in the second interlayer insulating layer 8 are formed.
[0025]
Next, a first metal film (thickness) made of Ti or the like is formed on the upper surface of the second interlayer insulating layer 8 in which the first contact hole H1 and the second contact hole H2 are formed by using a known sputtering method. 15 nm), a second metal film made of TiN (thickness of about 100 nm), a third metal film made of Al—Cu alloy (thickness of about 600 nm), and a fourth metal made of TiN or the like. A metal film for the wiring layer 9 formed by sequentially laminating films (thickness of about 40 nm) is formed, and at the same time, the first contact hole H1 and the second contact hole H2 are filled with the metal film. Then, as shown in FIG. 1 (a), a desired photolithography technique and an etching technique are used to connect the MOS transistor T and the ferroelectric capacitor C to the upper surface of the second interlayer insulating layer 8. A wiring layer 9 is formed.
[0026]
In the semiconductor device according to this embodiment, the gate electrode 3 of the MOS transistor T is connected to the word line. Similarly, the drain electrode 4B is the bit line, the source electrode 4A is the upper electrode 6C of the ferroelectric capacitor C, The lower electrode 6A of the ferroelectric capacitor C is connected to the plate line to form a circuit, thereby completing a semiconductor device that functions as a nonvolatile memory.
[0027]
As described above, according to the method of manufacturing a semiconductor device in the present embodiment, the first contact hole that connects the wiring layer 9 to each of the gate electrode 3, the source electrode 4A, and the drain electrode 4B of the MOS transistor T is formed. By removing the hydrogen barrier film 7 in the minimum region 7A including the predetermined portion, the first contact hole H1 is formed by etching the second interlayer insulating layer 8 and the first interlayer insulating layer 5. Can be formed. Therefore, the work efficiency required for forming the first contact hole H1 can be improved, and the first contact hole H1 can be opened reliably, so that the reliability of the device can be improved. .
[0028]
In the semiconductor device according to the present embodiment, the minimum region 7A including the first contact hole formation planned portion connected to the MOS transistor T in the hydrogen barrier film 7 is removed. However, the present invention is not limited to this as long as the hydrogen barrier film 7 in the region including the one contact hole formation scheduled portion is removed. For example, as shown in FIG. 3, all regions 7 </ b> B other than the upper surface and side surfaces of the ferroelectric capacitor C may be removed from the hydrogen barrier film 7.
[Brief description of the drawings]
FIGS. 1A and 1B show a configuration example of a semiconductor device of the present invention, in which FIG. 1A is a cross-sectional view and FIG. 1B is an explanatory view showing a state of formation of a ferroelectric deterioration preventing film.
FIG. 2 is a cross-sectional view showing a manufacturing step of the semiconductor device of the invention.
FIG. 3 is an explanatory diagram showing another state of formation of a ferroelectric deterioration preventing film in the semiconductor device of the present invention.
FIG. 4 is a cross-sectional view showing a configuration example of a conventional semiconductor device.
[Explanation of symbols]
1, 10 ... Silicon substrate. 2, 20... Gate insulating film. 3, 30 ... gate electrodes. 4A, 40 ... Source electrodes. 4B, 40B ... Drain electrodes. 5, 50... First interlayer insulating layer. 6A, 60A ... lower electrode. 6B, 60B: Ferroelectric film. 6C, 60C ... upper electrode. 7, 70: Hydrogen barrier film (ferroelectric deterioration preventing film). 7A, 7B: Removal regions of the hydrogen barrier film. 8, 80: Second interlayer insulating layer. 9, 90 ... wiring layer. C: Ferroelectric capacitor. T: MOS transistor. H1 is the first contact hole. 2H: Second contact hole.

Claims

A semiconductor element;
A first interlayer insulating layer formed on the semiconductor element;
A ferroelectric capacitor formed on the first interlayer insulating layer;
A first hydrogen barrier film formed on the ferroelectric capacitor;
A second hydrogen barrier film spaced apart from the first hydrogen barrier film and formed on the first interlayer insulating layer;
A second interlayer insulating layer formed on the first interlayer insulating layer, on the first hydrogen barrier film and on the second hydrogen barrier film;
A first wiring layer formed between the first hydrogen barrier film and the second hydrogen barrier film and formed in the first interlayer insulating layer and the second interlayer insulating layer;
A second wiring layer formed on the ferroelectric capacitor and formed on the second interlayer insulating layer,
The first wiring layer is spaced apart from the first hydrogen barrier film, and the semiconductor equipment you characterized in that it is spaced apart from the second hydrogen barrier film.

In claim 1,
The first hydrogen barrier film is a first alumina film;
The second hydrogen barrier film, the semiconductor equipment you being a second alumina film.

In claim 1 or 2,
The first wiring layer is connected to the semiconductor element,
The second wiring layer, a semiconductor equipment, characterized in that connected to the ferroelectric capacitor.

In any one of Claims 1 thru | or 3,
The semiconductor element, the semi-conductor equipment, which is a MOS transistor.

A semiconductor element;
A first interlayer insulating layer formed on the semiconductor element;
A ferroelectric capacitor formed on the first interlayer insulating layer;
A first hydrogen barrier film formed on the ferroelectric capacitor;
A second hydrogen barrier film spaced apart from the first hydrogen barrier film and formed on the first interlayer insulating layer;
A second interlayer insulating layer formed on the first interlayer insulating layer, on the first hydrogen barrier film and on the second hydrogen barrier film;
A first wiring layer formed between the first hydrogen barrier film and the second hydrogen barrier film and formed in the first interlayer insulating layer and the second interlayer insulating layer;
A second wiring layer formed on the ferroelectric capacitor and formed on the second interlayer insulating layer,
The second interlayer insulating layer is formed between the first wiring layer and the first hydrogen barrier film,
Wherein between the first wiring layer and the second hydrogen barrier film, the semiconductor equipment characterized in that the second interlayer insulating layer is formed.

In claim 5,
The first hydrogen barrier film is a first alumina film;
The second hydrogen barrier film, the semiconductor equipment you being a second alumina film.

In claim 5 or 6,
The first wiring layer is connected to the semiconductor element,
The semiconductor device, wherein the second wiring layer is connected to the ferroelectric capacitor.

In any of claims 5 to 7,
The semiconductor device, wherein the semiconductor element is a MOS transistor.