JP4428064B2

JP4428064B2 - Thin film surface acoustic wave devices

Info

Publication number: JP4428064B2
Application number: JP2004013202A
Authority: JP
Inventors: 誠古畑
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-01-21
Filing date: 2004-01-21
Publication date: 2010-03-10
Anticipated expiration: 2024-01-21
Also published as: JP2005210296A

Description

本発明は薄膜弾性表面波デバイスに係り、特に、薄膜弾性波デバイスの配線構造に関する。 The present invention relates to a thin film surface acoustic wave device, and more particularly to a wiring structure of a thin film surface acoustic wave device.

一般に、通信機器や各種信号処理には、共振子やフィルタなどを構成する弾性表面波デバイスが用いられている。このような弾性表面波デバイスとしては、シリコン基板などの基板上にＺｎＯ薄膜などの圧電体薄膜を形成した薄膜弾性表面波デバイスが知られている（例えば、以下の非特許文献１参照）。従来の薄膜弾性表面波デバイスにおいては、圧電体薄膜上にＩＤＴ（インタディジタル変換子、例えば櫛歯状電極）や反射器が形成され、これらのＩＤＴや反射器を相互に結線するためのバスバーや、このバスバーをボンディングパッドへ結線するための配線が設けられる。通常の弾性表面波デバイスでは、デバイスチップをケーシングの内部に密封した状態で配置し、このデバイスチップに形成されたボンディングパッドと、ケーシングに設けられた外部端子とが導電ワイヤで導電接続されるようになっている。 In general, surface acoustic wave devices that form resonators, filters, and the like are used for communication equipment and various signal processing. As such a surface acoustic wave device, a thin film surface acoustic wave device in which a piezoelectric thin film such as a ZnO thin film is formed on a substrate such as a silicon substrate is known (for example, see Non-Patent Document 1 below). In a conventional thin film surface acoustic wave device, an IDT (interdigital converter, for example, comb-like electrode) and a reflector are formed on a piezoelectric thin film, and a bus bar for connecting these IDTs and reflectors to each other Wiring for connecting the bus bar to the bonding pad is provided. In a normal surface acoustic wave device, a device chip is disposed in a sealed state inside a casing, and a bonding pad formed on the device chip and an external terminal provided on the casing are conductively connected by a conductive wire. It has become.

特に、一般の半導体集積回路は、シリコン基板の表面領域に種々の半導体素子をモノリシックに形成したり、或いは、シリコン基板上に薄膜構造を形成したりすることによって、種々の半導体素子や配線を形成することによって構成され、通常、通信回路や各種信号処理回路においては、多くの部分が半導体集積回路として構成されるため、例えば、半導体集積回路が構成されるシリコン基板上に上記の弾性表面波デバイスを構成することが、通信回路や信号処理回路の小型化を進める上で重要なポイントになるものと考えられる。このため、従来から、半導体集積回路を構成してなるシリコン基板上に形成された弾性表面波デバイスが提案されている（例えば、以下の特許文献１及び２参照）。
三露常男・他４名「薄膜弾性表面波ディバイス」松下技報(National Technical Report) Vol.22 No.6 Dec 1976 P.905-923 特開平６−１２５２２６号公報特開２０００−１５１４５１号公報 In particular, a general semiconductor integrated circuit forms various semiconductor elements and wirings by monolithically forming various semiconductor elements on the surface region of a silicon substrate or by forming a thin film structure on the silicon substrate. Usually, in communication circuits and various signal processing circuits, many parts are configured as semiconductor integrated circuits. For example, the above-described surface acoustic wave device is formed on a silicon substrate on which a semiconductor integrated circuit is configured. It is considered that the configuration is an important point in promoting the miniaturization of the communication circuit and the signal processing circuit. For this reason, conventionally, surface acoustic wave devices formed on a silicon substrate constituting a semiconductor integrated circuit have been proposed (for example, see Patent Documents 1 and 2 below).
Tsutsuo Sanro and 4 others “Thin Film Surface Acoustic Wave Devices” Matsushita Technical Report Vol.22 No.6 Dec 1976 P.905-923 JP-A-6-125226 JP 2000-151451 A

しかしながら、前述のように、シリコン基板上に弾性表面波素子を構成したものでは、シリコン基板に集積回路などを構成してから、その上層に弾性表面波素子を形成する必要があるので、弾性表面波素子の製造プロセスによって半導体回路などにダメージを与える危険性がある。特に、圧電体薄膜を成膜する場合には、膜質や成膜速度の向上のために高温処理が必要とされる場合が多いことから、下層の半導体回路に不純物分布の変成など致命的な熱的損傷が生じやすい。
また、シリコン基板などの導電性基板や、表面に導電膜が存在する基板上に形成された弾性表面波デバイスにおいては、弾性表面波素子構造と基板や導電膜との間の寄生容量が大きくなり、この寄生容量によって共振子やフィルタ特性が劣化するという問題点がある。 However, as described above, in the case where the surface acoustic wave element is formed on the silicon substrate, it is necessary to form the surface acoustic wave element on the upper layer after forming the integrated circuit on the silicon substrate. There is a risk of damaging a semiconductor circuit or the like due to the manufacturing process of the wave element. In particular, when forming a piezoelectric thin film, high-temperature processing is often required to improve film quality and film formation speed. Damage is likely to occur.
In addition, in a surface acoustic wave device formed on a conductive substrate such as a silicon substrate or a substrate having a conductive film on the surface, the parasitic capacitance between the surface acoustic wave element structure and the substrate or the conductive film increases. There is a problem that the resonator and filter characteristics are deteriorated by this parasitic capacitance.

そこで、本発明は上記問題点を解決するものであり、その課題は、回路が設けられた基板に弾性表面波素子が形成されてなる薄膜弾性表面波デバイスにおいて、弾性表面波素子の形成プロセスによる基板回路の損傷を防止できる構造を提供することにある。また、圧電体薄膜の下層に配置される基板や導電膜との間に生ずる寄生容量を低減することにより、共振子特性やフィルタ特性を向上させることのできる薄膜弾性表面波デバイスを提供することにある。 Therefore, the present invention solves the above-described problems, and the problem is that in a thin-film surface acoustic wave device in which a surface acoustic wave element is formed on a substrate provided with a circuit, the surface acoustic wave element is formed. An object of the present invention is to provide a structure capable of preventing damage to a substrate circuit. Another object of the present invention is to provide a thin film surface acoustic wave device capable of improving resonator characteristics and filter characteristics by reducing parasitic capacitance generated between a substrate and a conductive film disposed below a piezoelectric thin film. is there.

斯かる実情に鑑み、本発明の薄膜弾性表面波デバイスは、一方の表層部に回路が形成されてなる基板と、該基板上に配置された圧電体薄膜と、該圧電体薄膜の表面に形成された電極とを有する薄膜弾性表面波デバイスにおいて、前記圧電体薄膜は、前記一方の表層部とは反対側の表面上に形成されていることを特徴とする。 In view of such circumstances, the thin film surface acoustic wave device of the present invention is formed on a substrate having a circuit formed on one surface layer portion, a piezoelectric thin film disposed on the substrate, and a surface of the piezoelectric thin film. In the thin film surface acoustic wave device having the formed electrode, the piezoelectric thin film is formed on a surface opposite to the one surface layer portion.

この発明によれば、基板の一方の表層部（基板の表面に近い領域或いは基板の表面上）に回路が形成されているのに対して、弾性表面波素子構造を構成する圧電体薄膜はこの一方の表層部とは反対側の表面上に形成されているため、回路と弾性表面波素子構造とが物理的に離間して配置されるとともに、回路の形成に先立って圧電体薄膜を形成しておくことも可能になるため、製造工程における回路の損傷を回避することが可能になる。 According to the present invention, a circuit is formed on one surface layer portion of the substrate (region close to the surface of the substrate or on the surface of the substrate), whereas the piezoelectric thin film constituting the surface acoustic wave element structure is Since it is formed on the surface opposite to the surface layer, the circuit and the surface acoustic wave element structure are physically separated from each other, and a piezoelectric thin film is formed prior to circuit formation. Therefore, it is possible to avoid circuit damage in the manufacturing process.

ここで、本発明に係る上記の電極は圧電体薄膜の表面上に形成されていればよい。すなわち、圧電体薄膜の基板とは反対側の表面上に電極が形成されていてもよく、また、圧電体薄膜の基板側の表面に電極が形成されていてもよい。この電極としては、弾性表面波を生成するための励振電極や弾性表面波を検出するための検出電極などが挙げられる。通常、これらの電極はＩＤＴ（インタディジタル変換子）を構成する櫛歯状電極であることが望ましい。また、弾性表面波を反射するための反射器を構成する反射電極であってもよい。また、基板に設けられる回路は、半導体集積回路であることが好ましい。 Here, the electrode according to the present invention may be formed on the surface of the piezoelectric thin film. That is, an electrode may be formed on the surface of the piezoelectric thin film opposite to the substrate, and an electrode may be formed on the surface of the piezoelectric thin film on the substrate side. Examples of the electrode include an excitation electrode for generating surface acoustic waves and a detection electrode for detecting surface acoustic waves. Usually, these electrodes are preferably comb-like electrodes constituting an IDT (interdigital converter). Moreover, the reflective electrode which comprises the reflector for reflecting a surface acoustic wave may be sufficient. The circuit provided on the substrate is preferably a semiconductor integrated circuit.

本発明において、前記電極は、前記基板の内部を通る配線を介して前記回路と導電接続されていることが好ましい。これによれば、圧電体薄膜上に形成された電極が基板の内部を通る配線を介して回路と接続されていることにより、配線の平面的な引き回し量を少なくすることができるので、電極及び配線の平面的な占有面積を低減することができ、これによって電極及び配線と、基板や基板上の配線パターンとの間の寄生容量を低減できる。したがって、寄生容量の低減により弾性表面波素子の挿入損失やインピーダンスの低減を図ることが可能になる。 In the present invention, it is preferable that the electrode is conductively connected to the circuit through a wiring passing through the substrate. According to this, since the electrode formed on the piezoelectric thin film is connected to the circuit through the wiring passing through the inside of the substrate, the amount of wiring in a plane can be reduced. The planar occupation area of the wiring can be reduced, thereby reducing the parasitic capacitance between the electrode and the wiring and the wiring pattern on the substrate or the substrate. Therefore, it is possible to reduce the insertion loss and impedance of the surface acoustic wave device by reducing the parasitic capacitance.

ここで、前記電極が圧電体薄膜の基板とは反対側の表面上に形成されている場合には、前記配線は圧電体薄膜を貫通するように設けられることが望ましい。これによれば、発電体薄膜の上記電極が形成されてなる表面上に配線を引き回す必要がなくなるので、配線と基板との間に高い誘電率を有する圧電体薄膜が介在しなくなるため、配線に起因する寄生容量を低減することができる。 Here, when the electrode is formed on the surface of the piezoelectric thin film opposite to the substrate, the wiring is preferably provided so as to penetrate the piezoelectric thin film. According to this, since it is not necessary to route the wiring on the surface of the power generator thin film on which the electrode is formed, a piezoelectric thin film having a high dielectric constant is not interposed between the wiring and the substrate. The resulting parasitic capacitance can be reduced.

また、前記基板と前記圧電体薄膜との間に絶縁層が設けられ、該絶縁層を貫通して前記配線が前記回路に導電接続されていることが好ましい。また、この絶縁層の内部に前記電極と導電接続された配線層が形成され、この配線層と基板の反対側の回路とが基板の内部に伸びる導電材を介して導電接続されていることが好ましい。これによって基板の内部に伸びる導電材の数を低減することができるので、製造を容易に行うことができ、製造コストも低減できる。 Preferably, an insulating layer is provided between the substrate and the piezoelectric thin film, and the wiring is conductively connected to the circuit through the insulating layer. In addition, a wiring layer conductively connected to the electrode is formed inside the insulating layer, and the wiring layer and a circuit on the opposite side of the substrate are conductively connected via a conductive material extending inside the substrate. preferable. As a result, the number of conductive materials extending inside the substrate can be reduced, so that the manufacturing can be easily performed and the manufacturing cost can be reduced.

本発明において、前記回路の少なくとも一部は、前記圧電体薄膜と平面的に重なる領域に形成されていることが好ましい。これによれば、弾性表面波素子構造と回路の少なくとも一部が重なり合うため、デバイスをコンパクトに構成することができる。 In the present invention, it is preferable that at least a part of the circuit is formed in a region overlapping with the piezoelectric thin film in a plane. According to this, since the surface acoustic wave element structure and at least a part of the circuit overlap, the device can be configured compactly.

本発明において、前記基板は半導体基板であることが好ましい。これによって上記回路を半導体集積回路によって構成することができ、薄膜弾性表面波デバイスのさらなるコンパクト化や高性能化を図ることができる。半導体基板としては、シリコン基板や化合物半導体（ＧａＡｓ，ＧａＰ，ＩｎＰ，ＳｉＧｅ，ＺｎＳなど）基板が挙げられる。特に、シリコン基板を用いることで、汎用技術により安価な半導体集積回路を容易に形成することができる。 In the present invention, the substrate is preferably a semiconductor substrate. As a result, the circuit can be constituted by a semiconductor integrated circuit, and the thin film surface acoustic wave device can be made more compact and have higher performance. Examples of the semiconductor substrate include a silicon substrate and a compound semiconductor (GaAs, GaP, InP, SiGe, ZnS, etc.) substrate. In particular, by using a silicon substrate, an inexpensive semiconductor integrated circuit can be easily formed by general-purpose technology.

なお、上記各発明においては、前記配線の少なくとも一部が前記電極と平面的に重なる
領域に配置されていることが好ましい。また、前記貫通孔が前記電極と平面的に重なる領
域に設けられていることが好ましい。さらに、上記各発明では、薄膜弾性表面波素子構造
と上記回路とによって、ＶＣＯ（電圧制御発振子；ＶＣＳＯ）などの各種の発振回路、バ
ンドパスフィルタなどの各種フィルタ回路を構成することができる。また、上記基板に送
受信回路などの大規模集積回路の主要部分を構成し、この主要部分に基板上の１又は複数
の薄膜弾性表面波素子が組み込まれて一体の大規模集積回路が構成されるようにしてもよ
い。
また、本発明による薄膜弾性表面波デバイスのある実施例では、一方の表層部に回路が形成されてなる半導体基板と、該半導体基板上に配置された絶縁層と、該絶縁層上に配置された圧電体薄膜と、該圧電体薄膜の表面に形成された複数の電極とを有する薄膜弾性表面波デバイスにおいて、前記圧電体薄膜は、前記一方の表層部とは反対側の表面上に形成されており、前記回路の少なくとも一部は、前記圧電体薄膜と平面的に重なる領域に形成されており、前記複数の電極は、前記圧電体薄膜の前記半導体基板とは反対側の表面上に形成され、且つ前記半導体基板、前記絶縁層及び前記圧電体薄膜の内部を通る配線を介して前記回路と導電接続されており、且つ、前記電極は、電気的に接続されていない隣り合う電極と対向する対向部と、前記隣り合う電極と対向していない非対向部を有し、且つ、前記複数の電極は、前記圧電体薄膜を貫通する前記配線と前記絶縁層の内部に設けた配線層を介して互いに接続され、前記複数の電極と前記配線との接続部が、前記非対向部に設けられていることを特徴とする。

In each of the above inventions, it is preferable that at least a part of the wiring is arranged in a region overlapping with the electrode in a plane. Further, it is preferable that the through hole is provided in a region overlapping the electrode in a plan view. Furthermore, in each of the above inventions, various filter circuits such as various oscillation circuits such as a VCO (Voltage Controlled Oscillator; VCSO) and band-pass filters can be constituted by the thin film surface acoustic wave element structure and the above circuit. In addition, a main part of a large-scale integrated circuit such as a transmission / reception circuit is formed on the substrate, and one or a plurality of thin film surface acoustic wave elements on the substrate are incorporated in the main part to form an integrated large-scale integrated circuit. You may do it.
In one embodiment of the thin film surface acoustic wave device according to the present invention, a semiconductor substrate in which a circuit is formed on one surface layer, an insulating layer disposed on the semiconductor substrate, and an insulating layer disposed on the insulating layer. In the thin film surface acoustic wave device having the piezoelectric thin film and a plurality of electrodes formed on the surface of the piezoelectric thin film, the piezoelectric thin film is formed on the surface opposite to the one surface layer portion. And at least a part of the circuit is formed in a region overlapping the piezoelectric thin film in a plane, and the plurality of electrodes are formed on a surface of the piezoelectric thin film opposite to the semiconductor substrate. And conductively connected to the circuit through wiring passing through the semiconductor substrate, the insulating layer, and the piezoelectric thin film, and the electrode is opposed to an adjacent electrode that is not electrically connected. Facing the front and A non-opposing portion not facing an adjacent electrode, and the plurality of electrodes are connected to each other via the wiring penetrating the piezoelectric thin film and a wiring layer provided inside the insulating layer; A connection portion between the plurality of electrodes and the wiring is provided in the non-facing portion.

次に、添付図面を参照して本発明の実施形態について詳細に説明する。 Next, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

［第１実施形態］
図１は本発明に係る第１実施形態の薄膜弾性表面波デバイス１００の概略構造を示す概略縦断面図、図２は薄膜弾性表面波デバイス１００の概略平面図である。この薄膜弾性表面波デバイス１００は、シリコン（Ｓｉ）や化合物半導体（ＧａＡｓ，ＧａＰ，ＩｎＰ，ＳｉＧｅ，ＺｎＳなど）などで構成される半導体基板、ガラス基板、石英基板、セラミック基板などで構成される基板１０１の上にＳｉＯ_２、ＰＳＧ（リンドープガラス）、ＴｉＯ_２、Ｔａ_２Ｏ_５などの金属酸化物、Ｓｉ_３Ｎ_４などの窒化シリコン、アクリル樹脂などの合成樹脂などで構成される絶縁層１０２が形成されている。絶縁層１０２は、基板１０１が導電体基板である場合や半導体基板であるときに、基板と、その上層の導電体との間を絶縁するためのものである。 [First Embodiment]
FIG. 1 is a schematic longitudinal sectional view showing a schematic structure of a thin film surface acoustic wave device 100 according to a first embodiment of the present invention, and FIG. 2 is a schematic plan view of the thin film surface acoustic wave device 100. The thin film surface acoustic wave device 100 includes a semiconductor substrate made of silicon (Si), a compound semiconductor (GaAs, GaP, InP, SiGe, ZnS, etc.), a glass substrate, a quartz substrate, a ceramic substrate, or the like. An insulating layer 102 composed of a metal oxide such as SiO ₂ , PSG (phosphorus doped glass), TiO ₂ , and Ta ₂ O ₅ , silicon nitride such as Si ₃ N ₄ , and a synthetic resin such as an acrylic resin. Is formed. The insulating layer 102 is used to insulate between the substrate and the upper conductor when the substrate 101 is a conductor substrate or a semiconductor substrate.

基板１０１としては、シリコン基板であっても、導電体或いは半導体であって、或る程度の導電性を有する場合と、真性半導体のような絶縁性を有する場合とがあるが、前者の場合には特に絶縁層１０２が必要となる。また、後者の場合には絶縁層１０２は必ずしも必要ない。さらに、基板１０１としてはガラス基板、石英基板、セラミック基板などの絶縁体を用いることも可能であり、このような場合でも、絶縁層１０２は不要となる。なお、絶縁性を有する基板１０１を用いている場合でも、その表面上に配線パターンなどの導電膜が形成されている場合には、上層との絶縁を確保するために絶縁層１０２が必要となる場合がある。この絶縁層１０２として、半導体集積回路が構成されたシリコンなどの半導体基板上の表面被覆用の絶縁層をそのまま用いることも可能である。 Even if the substrate 101 is a silicon substrate, it may be a conductor or a semiconductor and has a certain degree of conductivity and may have an insulating property such as an intrinsic semiconductor. In particular, the insulating layer 102 is required. In the latter case, the insulating layer 102 is not always necessary. Furthermore, an insulator such as a glass substrate, a quartz substrate, or a ceramic substrate can be used as the substrate 101. Even in such a case, the insulating layer 102 is not necessary. Even when the insulating substrate 101 is used, if a conductive film such as a wiring pattern is formed on the surface thereof, the insulating layer 102 is necessary to ensure insulation from the upper layer. There is a case. As the insulating layer 102, an insulating layer for surface coating on a semiconductor substrate such as silicon on which a semiconductor integrated circuit is formed can be used as it is.

上記の絶縁層１０２の上にはＺｎＯ、ＡｌＮ、ＰＺＴ（Ｐｂ−Ｚｒ−Ｔｉ）、ＣｄＳ、ＺｎＳ、Ｂｉ−Ｐｂ−Ｏ、ＬｉＮｂＯ_３、ＴａＮｂＯ_３、ＫＮｂＯ_３などの、弾性表面波を励振可能な各種圧電体で構成された圧電体薄膜１０４が形成されている。圧電体薄膜１０４は、基板１０１の表面全体にわたって形成されていてもよいが、図示例のように基板１０１の一部上に形成されていることが好ましい。これは、基板１０１が半導体集積回路などの他の回路構造などを形成するために必要な面積とされる場合があるのに対して、圧電体薄膜１０４は弾性表面波デバイスを構成する上で必要最小限の面積で足りるからであり、また、必要に応じて圧電体薄膜の形成されていない表面領域に他の回路構造や接続端子（導電パッド）などを任意に形成することが可能になるからでもある。 Surface acoustic waves such as ZnO, AlN, PZT (Pb—Zr—Ti), CdS, ZnS, Bi—Pb—O, LiNbO ₃ , TaNbO ₃ , and KNbO ₃ can be excited on the insulating layer 102. A piezoelectric thin film 104 composed of various piezoelectric bodies is formed. The piezoelectric thin film 104 may be formed over the entire surface of the substrate 101, but is preferably formed on a part of the substrate 101 as in the illustrated example. This is because the substrate 101 may have an area necessary for forming other circuit structures such as a semiconductor integrated circuit, whereas the piezoelectric thin film 104 is necessary for forming a surface acoustic wave device. This is because a minimum area is sufficient, and other circuit structures, connection terminals (conductive pads), and the like can be arbitrarily formed in the surface region where the piezoelectric thin film is not formed, if necessary. But there is.

圧電体薄膜１０４は、その材質や結晶性に応じて適宜の厚さとされる。例えば、一般的には０．１〜５μｍ程度の厚さであり、特に、０．５〜１．５μｍ程度の厚さであることが好ましい。圧電体薄膜１０４が薄すぎると弾性表面波の伝播態様が下層の影響を受けやすくなるとともに、圧電体薄膜の表面（図示例では上面）の結晶性が不十分となる場合がある。通常、圧電体薄膜の厚さは励起される弾性表面波の１波長以上の厚さとされることが望ましい。逆に、圧電体薄膜が厚すぎると、製造工程に時間がかかり、製造コストが増大するため、薄膜弾性表面波素子としたメリットが薄くなる。 The piezoelectric thin film 104 has an appropriate thickness according to its material and crystallinity. For example, the thickness is generally about 0.1 to 5 μm, and particularly preferably about 0.5 to 1.5 μm. If the piezoelectric thin film 104 is too thin, the surface acoustic wave propagation mode is easily affected by the lower layer, and the surface of the piezoelectric thin film (upper surface in the illustrated example) may have insufficient crystallinity. Usually, it is desirable that the thickness of the piezoelectric thin film be one or more wavelengths of the excited surface acoustic wave. Conversely, if the piezoelectric thin film is too thick, the manufacturing process takes time and the manufacturing cost increases, so that the merit of the thin film surface acoustic wave device is reduced.

圧電体薄膜１０４の表面（上面）には電極１０５Ａｘ，１０５Ａｙ，１０５Ｂが形成されている。電極１０５Ａｘ．１０５Ａｙは弾性表面波を励振するための励振電極である。電極１０５Ａｘ，１０５Ａｙはそれぞれが複数設けられて櫛歯状に構成され、電極１０５Ａｘと１０５Ａｙが交互に一定間隔で弾性表面波の伝播方向（図示左右方向）に配列されている。また、電極１０５Ｂは反射器を構成するための反射電極である。複数の電極１０５Ｂが上記伝播方向に上記一定間隔にて配列されることにより反射器（いわゆるグレーティング反射器）が構成されている。これらの反射器は、上記電極１０５Ａｘ，１０５Ａｙの配列領域の上記伝播方向両側にそれぞれ配置されている。 Electrodes 105Ax, 105Ay, and 105B are formed on the surface (upper surface) of the piezoelectric thin film 104. Electrode 105Ax. 105Ay is an excitation electrode for exciting the surface acoustic wave. Each of the electrodes 105Ax and 105Ay is provided in a comb-like shape, and the electrodes 105Ax and 105Ay are alternately arranged at a constant interval in the propagation direction of the surface acoustic wave (the left-right direction in the drawing). The electrode 105B is a reflective electrode for constituting a reflector. A reflector (a so-called grating reflector) is configured by arranging a plurality of electrodes 105B at the predetermined intervals in the propagation direction. These reflectors are respectively arranged on both sides in the propagation direction of the arrangement region of the electrodes 105Ax and 105Ay.

本実施形態においては、圧電体薄膜１０４の上面上に上記電極１０５Ａｘ，１０５Ａｙ，１０５Ｂが形成されているが、後述する別の実施形態で説明するように、圧電体薄膜１０４の下面上に上記電極を形成してもよい。この場合には、弾性表面波は圧電体薄膜１０４の下面上を伝播していくことになる。 In this embodiment, the electrodes 105Ax, 105Ay, and 105B are formed on the upper surface of the piezoelectric thin film 104. However, as described in another embodiment described later, the electrodes are formed on the lower surface of the piezoelectric thin film 104. May be formed. In this case, the surface acoustic wave propagates on the lower surface of the piezoelectric thin film 104.

基板１０１の下面（すなわち、上記圧電体薄膜１０４が形成されている側とは反対側の表面）上には絶縁層１０３が形成されている。この絶縁層１０３の内部には部分的に配線層１０７Ａｘ，１０７Ａｙ，１０７Ｂが形成されている。これらの配線層はアルミニウム、アルミニウム合金、Ｃｕ、Ｃｕ合金、Ａｕ、Ａｕ合金、Ｃｒ、Ｃｒ合金などで構成される。 An insulating layer 103 is formed on the lower surface of the substrate 101 (that is, the surface opposite to the side on which the piezoelectric thin film 104 is formed). Inside the insulating layer 103, wiring layers 107Ax, 107Ay, and 107B are partially formed. These wiring layers are made of aluminum, aluminum alloy, Cu, Cu alloy, Au, Au alloy, Cr, Cr alloy, or the like.

圧電体薄膜１０４には貫通孔１０４ａ，１０４ｂが形成されている。貫通孔１０４ａの内部には導電材１０６Ａｘ，１０６Ａｙが配置され、これらの導電材は絶縁層１０２をも貫通して基板１０１の内部を通り、上記配線層１０７Ａｘ，１０７Ａｙに導電接続されている。また、貫通孔１０４ｂの内部には導電材１０６Ｂが配置され、これらの導電材は絶縁層１０２をも貫通して上記配線層１０７Ｂに導電接続されている。配線層１０７Ａｘ，１０７Ａｙ，１０７Ｂは、図２に示す配線部１０８ｘ，１０８ｙ，１０８ｚを介して上記回路１１０にそれぞれ導電接続されている。 Through holes 104 a and 104 b are formed in the piezoelectric thin film 104. Conductive materials 106Ax and 106Ay are disposed inside the through-hole 104a, and these conductive materials pass through the insulating layer 102 and pass through the substrate 101 to be conductively connected to the wiring layers 107Ax and 107Ay. A conductive material 106B is disposed inside the through hole 104b, and these conductive materials also penetrate the insulating layer 102 and are conductively connected to the wiring layer 107B. The wiring layers 107Ax, 107Ay, 107B are conductively connected to the circuit 110 via the wiring portions 108x, 108y, 108z shown in FIG.

この回路１１０は、基板１０１の内部（表面に近い部分）に構成されるモノリシック集積回路や表面上に構成されたハイブリッド集積回路などで構成される。本明細書では、基板１０１の表面に近い内部と表面上を含む概念として表層部という言葉を用いる。このように基板１０１の表層部に設けられた回路１１０は、絶縁層１０３上にて露出した複数の接続端子（導電パッド）１１１を備えている。これらの接続端子１１１には、例えば、回路１１０に制御信号を供給する制御ラインや回路１１０に電源電位を供給する電源ラインなどの各種ラインが導電性ワイヤを備えたワイヤボンディングや半田ボールなどを介した圧着コンタクト、ＡＣＦ（異方性導電フィルム）などを用いた加熱加圧コンタクトなどの種々の方法で導電接続される。 The circuit 110 includes a monolithic integrated circuit configured inside the substrate 101 (portion close to the surface) or a hybrid integrated circuit configured on the surface. In this specification, the term “surface layer portion” is used as a concept including the inside and the surface near the surface of the substrate 101. As described above, the circuit 110 provided on the surface layer portion of the substrate 101 includes a plurality of connection terminals (conductive pads) 111 exposed on the insulating layer 103. For example, various lines such as a control line for supplying a control signal to the circuit 110 and a power supply line for supplying a power supply potential to the circuit 110 are connected to these connection terminals 111 via wire bonding or a solder ball. The conductive connection is made by various methods such as a heat-press contact using a crimp contact, an ACF (anisotropic conductive film) or the like.

本実施形態では、上記の導電材１０６Ａｘ，１０６Ａｙ，１０６Ｂ、配線層１０７Ａｘ，１０７Ａｙ，１０７Ｂ及び配線部１０８ｘ、１０８ｙ、１０８ｚによって構成される配線を介して電極１０５Ａｘ，１０５Ａｙ，１０５Ｂと回路１１０とが導電接続されている。この配線の少なくとも一部は、上記電極１０５Ａｘ，１０５Ａｙ，１０５Ｂと平面的に重なるように配置されている。本実施形態の場合、配線層１０７Ａｘ，１０７Ａｙ，１０７Ｂは、電極１０５Ａｘ，１０５Ａｙ，１０５Ｂと平面的に重ならない領域がなるべく小さくなるように構成されている。配線層１０７Ａｘ，１０７Ａｙ，１０７Ｂは、それぞれ複数の電極に導電接続された複数の上記導電材１０６Ａｘ，１０６Ａｙ，１０６Ｂを相互に導電接続するように形成されており、また、それらを共通の配線部１０８ｘ、１０８ｙ，１０８ｚに導電接続するようにも形成されている。なお、複数の電極１０５Ａｘ同士、１０５Ａｙ同士、１０５Ｂ同士をそれぞれ相互に導電接続する部分である配線層１０７Ａｘ，１０７Ａｙ，１０７Ｂは、本実施形態では基板１０１の圧電体薄膜１０４とは反対側の表層部に設けられているが、圧電体薄膜１０４と基板１０１の間（例えば絶縁層１０２の内部や表面上）に設けられていても構わない。 In the present embodiment, the electrodes 105Ax, 105Ay, 105B and the circuit 110 are electrically connected via the wiring constituted by the conductive materials 106Ax, 106Ay, 106B, the wiring layers 107Ax, 107Ay, 107B and the wiring portions 108x, 108y, 108z. It is connected. At least a part of the wiring is arranged so as to overlap with the electrodes 105Ax, 105Ay, and 105B in a plane. In the case of the present embodiment, the wiring layers 107Ax, 107Ay, 107B are configured so that regions that do not overlap with the electrodes 105Ax, 105Ay, 105B in a plane are as small as possible. The wiring layers 107Ax, 107Ay, and 107B are formed so as to conductively connect the plurality of conductive materials 106Ax, 106Ay, and 106B that are conductively connected to a plurality of electrodes, respectively, and they are connected to a common wiring portion 108x. , 108y, 108z are also formed to be conductively connected. In this embodiment, the wiring layers 107Ax, 107Ay, and 107B, which are portions that electrically connect the plurality of electrodes 105Ax, 105Ay, and 105B to each other, are the surface layer portions of the substrate 101 opposite to the piezoelectric thin film 104 in this embodiment. However, it may be provided between the piezoelectric thin film 104 and the substrate 101 (for example, inside or on the surface of the insulating layer 102).

なお、上記実施形態においては、電極１０５Ａｘ，１０５Ａｙ，１０５Ｂが圧電体薄膜１０４の基板１０１とは反対側の表面上に形成されているが、これとは逆に電極を圧電体薄膜１０４の下面（基板側の表面）に形成してもよい。この場合には、上記導電材は圧電体薄膜を通過せずにそのまま絶縁層１０２を貫通し、基板１０１内に導入されて上記の配線層に接続される。 In the above embodiment, the electrodes 105Ax, 105Ay, and 105B are formed on the surface of the piezoelectric thin film 104 opposite to the substrate 101. On the contrary, the electrodes are arranged on the lower surface of the piezoelectric thin film 104 ( It may be formed on the substrate side surface). In this case, the conductive material passes through the insulating layer 102 as it is without passing through the piezoelectric thin film, is introduced into the substrate 101, and is connected to the wiring layer.

この実施形態では、回路１１０の形成されている表層部とは反対側の基板１０１の表面上に圧電体薄膜１０４が形成され、この圧電体薄膜１０４の表面上に電極１０５Ａｘ，１０５Ａｙ，１０５Ｂが形成されているので、弾性表面波素子構造と回路１１０とが物理的に離間して配置されることになるとともに、回路１１０を形成する前に圧電体薄膜を形成しておくといったことも可能になるので、弾性表面波素子の生造工程において回路１１０が損傷を受けることを防止できる。 In this embodiment, the piezoelectric thin film 104 is formed on the surface of the substrate 101 opposite to the surface layer portion on which the circuit 110 is formed, and the electrodes 105Ax, 105Ay, 105B are formed on the surface of the piezoelectric thin film 104. Therefore, the surface acoustic wave element structure and the circuit 110 are physically separated from each other, and a piezoelectric thin film can be formed before the circuit 110 is formed. Therefore, it is possible to prevent the circuit 110 from being damaged in the production process of the surface acoustic wave element.

［第２実施形態］
図３は、第２実施形態の弾性表面波デバイス２００を示す概略縦断面図である。この第２実施形態では、基板２０１、絶縁層２０２、絶縁層２０３、圧電体薄膜２０４、電極２０５Ａｘ，２０５Ａｙ，２０５Ｂ、導電材２０６Ａｘ，２０６Ａｙ，２０６Ｂ、配線層２０７Ａｘ，２０７Ａｙ，２０７Ｂ、回路１１０及び接続端子２１１は上記の第１実施形態と基本的に（すなわち平面パターン、サイズ、形状及び位置を除いて）同様であるので、これらの説明は省略する。 [Second Embodiment]
FIG. 3 is a schematic longitudinal sectional view showing the surface acoustic wave device 200 according to the second embodiment. In the second embodiment, the substrate 201, the insulating layer 202, the insulating layer 203, the piezoelectric thin film 204, the electrodes 205Ax, 205Ay, 205B, the conductive materials 206Ax, 206Ay, 206B, the wiring layers 207Ax, 207Ay, 207B, the circuit 110, and the connection Since the terminal 211 is basically the same as that in the first embodiment (that is, except for the plane pattern, size, shape, and position), description thereof will be omitted.

この弾性表面波デバイス２００においては、複数の電極２０５Ａｘにそれぞれ接続される導電材２０６Ａｘ同士、複数の電極２０５Ａｙにそれぞれ接続される導電材２０６Ａｙ同士、或いは、複数の電極２０５Ｂにそれぞれ接続される導電材２０６Ｂ同士を相互に導電接続する配線層２０７Ａｘ，２０７Ａｙ，２０７Ｂが、基板２０１の圧電体薄膜２０４側に配置されている点で上記第１実施形態とは異なる。より具体的には、これらの配線層は絶縁層２０２内に設けられている。ただし、これらの配線層が絶縁層２０２と圧電体薄膜２０４の間に配置されていても構わない。配線層２０７Ａｘ，２０７Ａｙ，２０７Ｂには基板２０１内に伸びる導電材２０９Ａｘ，２０９Ａｙ，２０９Ｂが導電接続され、この導電材２０９Ａｘ，２０９Ａｙ，２０９Ｂが回路２１０に導電接続されている。 In the surface acoustic wave device 200, conductive materials 206Ax connected to the plurality of electrodes 205Ax, conductive materials 206Ay connected to the plurality of electrodes 205Ay, or conductive materials connected to the plurality of electrodes 205B, respectively. The wiring layers 207Ax, 207Ay, and 207B that electrically connect 206B to each other are different from the first embodiment in that the wiring layers 207Ax, 207Ay, and 207B are disposed on the piezoelectric thin film 204 side of the substrate 201. More specifically, these wiring layers are provided in the insulating layer 202. However, these wiring layers may be disposed between the insulating layer 202 and the piezoelectric thin film 204. Conductive materials 209Ax, 209Ay, 209B extending into the substrate 201 are conductively connected to the wiring layers 207Ax, 207Ay, 207B, and the conductive materials 209Ax, 209Ay, 209B are conductively connected to the circuit 210.

また、回路２１０は圧電体薄膜２０４とほぼ平面的に重なる領域に形成されている点で、回路１１０が圧電体薄膜１０４の形成領域に対して平面的にずれた領域に設けられている上記第１実施形態とは異なる。ただし、回路２１０の内部構造自体は第１実施形態の回路１１０と同様に構成される。回路２１０と圧電体薄膜２０４の少なくとも一部が平面的に重なり合うように構成されていればデバイスをコンパクト化することができるが、回路２１０が圧電体薄膜２０４の形成領域内に完全に収まるように構成されていることにより、デバイス全体をさらにコンパクトに構成できる。 In addition, the circuit 210 is formed in a region that substantially overlaps the piezoelectric thin film 204 in a plane, and the circuit 110 is provided in a region that is shifted in a plane with respect to the formation region of the piezoelectric thin film 104. Different from one embodiment. However, the internal structure of the circuit 210 itself is configured similarly to the circuit 110 of the first embodiment. If the circuit 210 and at least a part of the piezoelectric thin film 204 are configured to overlap each other in a planar manner, the device can be made compact, but the circuit 210 is completely within the region where the piezoelectric thin film 204 is formed. By being configured, the entire device can be configured more compactly.

この実施形態では、基板２０１内に伸びる導電材２０９Ａｘ，２０９Ａｙ，２０９Ｂの数が第１実施形態の導電材１０６Ａｘ，１０６Ａｙ，１０６Ｂの数よりも低減されるので、容易に製造できるようになり、安価に構成できる。また、導電材２０９Ａｘ，２０９Ａｙ、２０９Ｂの数の低減によりこれらの導電材と基板との間に設けることを要する絶縁材の面積も低減されるため、信頼性を向上させることができる。 In this embodiment, since the number of conductive materials 209Ax, 209Ay, and 209B extending into the substrate 201 is reduced as compared with the number of conductive materials 106Ax, 106Ay, and 106B of the first embodiment, it can be easily manufactured and is inexpensive. Can be configured. In addition, the reduction in the number of conductive materials 209Ax, 209Ay, and 209B also reduces the area of the insulating material that needs to be provided between these conductive materials and the substrate, so that reliability can be improved.

図４は、上記各実施形態の弾性表面波デバイスの等価回路図である。なお、図４において、等価回路の両端部の符号１０９ｘ，１０９ｙは第１実施形態に相当するものを付与してあり、以下の説明も第１実施形態について説明するが、その内容については第２実施形態についても同様である。 FIG. 4 is an equivalent circuit diagram of the surface acoustic wave device according to each of the above embodiments. In FIG. 4, reference numerals 109x and 109y at both ends of the equivalent circuit are assigned to those corresponding to the first embodiment, and the following description will also explain the first embodiment. The same applies to the embodiment.

薄膜弾性表面波デバイス１００の等価回路には、接続端子１０９ｘと１０９ｙとの間に静電容量Ｃａ，インダクタンスＬａ，抵抗Ｒａの直列回路と、この直列回路と並列に接続される並列容量(short Capacitance)Ｃｓとが存在する。ここで、上記直列回路部分は弾性表面波を介した弾性表面波デバイスの入出力特性をもたらす部分であり、並列容量Ｃｓは電極１０５Ａｘと１０５Ａｙとの間の静電容量の定常成分に相当するものである。以上の構成部分は通常の弾性表面波デバイスの等価回路と同様であるが、本実施形態の薄膜弾性表面波デバイスでは、以上の回路構成に対してさらに並列に、薄膜弾性表面波素子構造と基板１０１との間の静電容量である寄生容量Ｃｏが存在する。この寄生容量Ｃｏは、電極１０５Ａｘ，１０５Ａｙ及び配線層１０７Ａｘ，１０７Ａｙと、基板１０１自体或いはその表面若しくは内部に構成された配線パターンとの間に発生する。 The equivalent circuit of the thin film surface acoustic wave device 100 includes a series circuit of an electrostatic capacitance Ca, an inductance La, and a resistor Ra between connection terminals 109x and 109y, and a parallel capacitance (short capacitance) connected in parallel with the series circuit. ) Cs. Here, the series circuit portion is a portion that provides the input / output characteristics of the surface acoustic wave device via the surface acoustic wave, and the parallel capacitance Cs corresponds to the stationary component of the capacitance between the electrodes 105Ax and 105Ay. It is. The above components are the same as the equivalent circuit of a normal surface acoustic wave device. However, in the thin film surface acoustic wave device of this embodiment, the thin film surface acoustic wave element structure and the substrate are further parallel to the above circuit configuration. There is a parasitic capacitance Co that is a capacitance between the capacitor 101 and the terminal 101. The parasitic capacitance Co is generated between the electrodes 105Ax and 105Ay and the wiring layers 107Ax and 107Ay and the wiring pattern formed on the substrate 101 itself or on the surface or inside thereof.

これに対して、従来構造の弾性表面波デバイスでは、電極から配線を介して接続端子に至るまでの部分の面積が、基板や導電パターンとの間の寄生容量に寄与する。すなわち、電極から配線を介して接続端子に至るまでの全ての導体面積に応じた寄生容量が基板との間に発生する。また、従来構造の場合、圧電体薄膜の表面上に電極だけでなく配線の取り回し部分が形成されるので、電極及び配線と基板との間に高い誘電率を有する圧電体薄膜が介在することも、上記の寄生容量が大きくなる原因となっている。 On the other hand, in the surface acoustic wave device having a conventional structure, the area from the electrode to the connection terminal via the wiring contributes to the parasitic capacitance between the substrate and the conductive pattern. That is, a parasitic capacitance corresponding to the entire conductor area from the electrode to the connection terminal via the wiring is generated between the substrate and the substrate. Further, in the case of the conventional structure, not only the electrode but also the wiring routing portion is formed on the surface of the piezoelectric thin film, so that a piezoelectric thin film having a high dielectric constant may be interposed between the electrode and the wiring and the substrate. This causes the parasitic capacitance to increase.

本実施形態では、薄膜弾性表面波デバイス構造において、電極が配線を介して回路１１０に接続されているので、配線から接続端子に至る部分を形成する必要がなくなるため、この分だけ寄生容量Ｃｏが低減されることから、容量Ｃｏ、Ｃｓ、Ｃａに配分されていた電気エネルギーがより多くＣｓとＣａに配分されるようになる。その結果、薄膜弾性表面波デバイス１００の挿入損失やインピーダンスを低減することができる。 In the present embodiment, in the thin film surface acoustic wave device structure, since the electrode is connected to the circuit 110 via the wiring, it is not necessary to form a portion from the wiring to the connection terminal. Since the electric energy is reduced, more electric energy distributed to the capacitors Co, Cs, and Ca is distributed to Cs and Ca. As a result, the insertion loss and impedance of the thin film surface acoustic wave device 100 can be reduced.

また、本実施形態では、上記電極が圧電体薄膜１０４に設けられた貫通孔を介して配線層に導電接続されているため、電極と配線層の少なくとも一部が平面的に重なり合うこととなることから、電極と配線層を合わせた平面的な占有面積が低減され、さらに、配線層と基板との間には高い誘電率を有する圧電体が存在していないので、結果として寄生容量Ｃｏがさらに小さくなる。 In the present embodiment, since the electrode is conductively connected to the wiring layer through a through-hole provided in the piezoelectric thin film 104, at least a part of the electrode and the wiring layer overlaps in a plane. Therefore, the planar occupation area combining the electrode and the wiring layer is reduced, and furthermore, there is no piezoelectric body having a high dielectric constant between the wiring layer and the substrate. Get smaller.

図５は、本実施形態の薄膜弾性表面波デバイス１００の挿入損失及びインピーダンスの周波数依存性を模式的に示すグラフである。ここで、図示実線は本実施形態の挿入損失を示し、図示二点鎖線は本実施形態のインピーダンスを示し、図示点線は従来構造の薄膜弾性表面波デバイスの挿入損失及びインピーダンスを示している。上記のように構成することによって寄生容量Ｃｏを小さくすることができるため、本実施形態では従来構造よりも挿入損失が低減され、また、インピーダンスも低減されている。 FIG. 5 is a graph schematically showing the frequency dependence of the insertion loss and impedance of the thin film surface acoustic wave device 100 of the present embodiment. Here, the illustrated solid line indicates the insertion loss of the present embodiment, the illustrated alternate long and two short dashes line indicates the impedance of the present embodiment, and the illustrated dotted line indicates the insertion loss and impedance of the thin film surface acoustic wave device having a conventional structure. Since the parasitic capacitance Co can be reduced by configuring as described above, in this embodiment, the insertion loss and the impedance are reduced as compared with the conventional structure.

なお、第１実施形態では、配線層１０７Ａｘ，１０７Ａｙと配線層１０８ｘ，１０８ｙとが導電接続され、配線層１０８ｘ，１０８ｙと回路１１０とが導電接続されているが、第２実施形態では、配線層２０７Ａｘ，２０７Ａｙから下方へ伸びる導電材２０９Ａｘ，２０９Ａｙ，２０９Ｂが直接回路２１０に導電接続されているため、電極と配線層の平面的な占有面積をさらに低減することができ、したがって、薄膜弾性表面波デバイスの挿入損失やインピーダンスもさらに低減できるものと考えられる。 In the first embodiment, the wiring layers 107Ax and 107Ay and the wiring layers 108x and 108y are conductively connected, and the wiring layers 108x and 108y and the circuit 110 are conductively connected. In the second embodiment, the wiring layers Since the conductive materials 209Ax, 209Ay, and 209B extending downward from 207Ax and 207Ay are directly conductively connected to the circuit 210, the planar occupation area of the electrode and the wiring layer can be further reduced. It is thought that the insertion loss and impedance of the device can be further reduced.

［第３実施形態］
次に、図６を参照して本発明に係る第３実施形態について説明する。この実施形態は上記第１実施形態及び第２実施形態とほぼ同様の断面構造を有するが、第１実施形態及び第２実施形態が共振子構造を有する薄膜弾性表面波デバイスであったのに対して、この第３実施形態は、励振電極対と検出電極対とを有する弾性表面波フィルタを構成するトランスバーサルタイプの薄膜弾性表面波デバイス３００である。 [Third Embodiment]
Next, a third embodiment according to the present invention will be described with reference to FIG. This embodiment has substantially the same cross-sectional structure as the first embodiment and the second embodiment, whereas the first embodiment and the second embodiment are thin film surface acoustic wave devices having a resonator structure. The third embodiment is a transversal type thin film surface acoustic wave device 300 that constitutes a surface acoustic wave filter having an excitation electrode pair and a detection electrode pair.

この薄膜弾性表面波デバイス３００では、基板３０１の上に上記と同様の絶縁層３０２が積層され、その上に圧電体薄膜３０４が形成されてなり、また、絶縁層３０２内に配線層３０７Ａｘ，３０７Ａｙ，３０７Ｂｘ，３０７Ｂｙが形成され、圧電体薄膜３０４の貫通孔内の導電材３０６Ａｘ，３０６Ａｙ、３０６Ｂｘ，３０６Ｂｙを介して上記配線層が圧電体薄膜３０４上の電極３０５Ａｘ，３０５Ａｙ，３０５Ｂｘ，３０５Ｂｙに導電接続されている。そして、配線層３０７Ａｘ，３０７Ａｙ，３０７Ｂｘ，３０７Ｂｙは、基板３０１内に伸びる導電材３０９Ａｘ，３０９Ａｙ，３０９Ｂｘ，３０９Ｂｙを介して、基板３０１の裏面側（圧電体薄膜とは反対側）の表層部に設けられた回路３１０に導電接続されている。また、上記表層部において形成された絶縁層３０３上には複数の接続端子３１１が設けられ、これらの接続端子３１１は回路３１０に導電接続されている。 In this thin film surface acoustic wave device 300, an insulating layer 302 similar to the above is laminated on a substrate 301, a piezoelectric thin film 304 is formed thereon, and wiring layers 307Ax and 307Ay are formed in the insulating layer 302. , 307Bx, 307By are formed, and the wiring layer is conductively connected to the electrodes 305Ax, 305Ay, 305Bx, 305By on the piezoelectric thin film 304 via the conductive materials 306Ax, 306Ay, 306Bx, 306By in the through holes of the piezoelectric thin film 304. Has been. The wiring layers 307Ax, 307Ay, 307Bx, and 307By are provided on the surface layer portion on the back side of the substrate 301 (on the opposite side to the piezoelectric thin film) via conductive materials 309Ax, 309Ay, 309Bx, and 309By extending into the substrate 301. The circuit 310 is conductively connected. A plurality of connection terminals 311 are provided on the insulating layer 303 formed in the surface layer portion, and these connection terminals 311 are conductively connected to the circuit 310.

本実施形態では、一対の励振電極対を構成する電極３０５Ａｘ，３０５Ａｙによって弾性表面波が励起され、これが圧電体薄膜３０４の表面上を伝播して一対の検出電極対を構成する電極３０５Ｂｘ，３０５Ｂｙによって検出されるように構成されている点で、上記第１及び第２実施形態とは異なる。 In the present embodiment, surface acoustic waves are excited by the electrodes 305Ax and 305Ay constituting the pair of excitation electrode pairs, and this is propagated on the surface of the piezoelectric thin film 304 by the electrodes 305Bx and 305By constituting the pair of detection electrode pairs. It differs from the said 1st and 2nd embodiment by the point comprised so that it may be detected.

この実施形態においても、圧電体薄膜３０４の表面上に形成された電極３０５Ａｘ，３０５Ａｙ，３０５Ｂｘ，３０５Ｂｙが圧電体薄膜３０４に設けられた貫通孔を介して回路３１０に導電接続されていることから、薄膜弾性表面波素子内の導電体の平面的な占有面積を小さくすることができるので、上記寄生容量を低減することができ、これによって薄膜弾性表面波デバイスとしての性能を向上させることが可能になる。 Also in this embodiment, since the electrodes 305Ax, 305Ay, 305Bx, and 305By formed on the surface of the piezoelectric thin film 304 are conductively connected to the circuit 310 through the through holes provided in the piezoelectric thin film 304, Since the planar occupation area of the conductor in the thin film surface acoustic wave element can be reduced, the parasitic capacitance can be reduced, thereby improving the performance as a thin film surface acoustic wave device. Become.

［第４実施形態］
次に、図７を参照して本発明に係る第４実施形態の薄膜弾性表面波デバイス４００について説明する。この実施形態では、基板４０１の上に絶縁層４０２が形成され、この上には圧電体薄膜４０４が形成されている。この実施形態では、絶縁層４０２と圧電体薄膜４０４の間に電極４０５Ａｘ，４０５Ａｙ，４０５Ｂが形成されている点で、すなわち、圧電体薄膜４０４の基板４０１側の表面に電極が形成されている点で、先に説明した上記各実施形態とは異なる。 [Fourth Embodiment]
Next, a thin film surface acoustic wave device 400 according to a fourth embodiment of the present invention will be described with reference to FIG. In this embodiment, an insulating layer 402 is formed on a substrate 401, and a piezoelectric thin film 404 is formed thereon. In this embodiment, electrodes 405Ax, 405Ay, and 405B are formed between the insulating layer 402 and the piezoelectric thin film 404, that is, the electrodes are formed on the surface of the piezoelectric thin film 404 on the substrate 401 side. Thus, it is different from the above-described embodiments.

絶縁層４０２には貫通穴４０２ａ，４０２ｂが形成され、この貫通穴４０２ａ，４０２ｂ内には導電材４０６Ａｘ，４０６Ａｙ，４０６Ｂが配置され、また、絶縁層４０２内には配線層４０７Ａｘ，４０７Ａｙ，４０７Ｂが形成されている。配線層４０７Ａｘは、上記の導電材４０６Ａｘを介して上記電極４０５Ａｘに導電接続され、配線層４０７Ａｙは、上記の導電材４０６Ａｙを介して上記電極４０５Ａｙに導電接続され、配線層４０７Ｂは、上記の導電材４０６Ｂを介して上記電極４０５Ｂに導電接続されている。また、配線層４０７Ａｘ，４０７Ａｙ，４０７Ｂは、基板４０１内に伸びる導電材４０９Ａｘ，４０９Ａｙ，４０９Ｂを介して、基板４０１の圧電体薄膜４０４とは反対側の表層部に設けられた回路４１０に導電接続されている。 Through holes 402a and 402b are formed in the insulating layer 402, conductive materials 406Ax, 406Ay, and 406B are disposed in the through holes 402a and 402b, and wiring layers 407Ax, 407Ay, and 407B are disposed in the insulating layer 402. Is formed. The wiring layer 407Ax is conductively connected to the electrode 405Ax through the conductive material 406Ax, the wiring layer 407Ay is conductively connected to the electrode 405Ay through the conductive material 406Ay, and the wiring layer 407B is connected to the conductive material 406Ax. The electrode 405B is conductively connected through the material 406B. Further, the wiring layers 407Ax, 407Ay, and 407B are conductively connected to the circuit 410 provided on the surface layer portion of the substrate 401 opposite to the piezoelectric thin film 404 via conductive materials 409Ax, 409Ay, and 409B extending into the substrate 401. Has been.

本実施形態では、圧電体薄膜４０４ではなく、圧電体薄膜４０４の下層に設けられた絶縁層４０２を貫通し、基板４０１内に伸びる配線を介して電極４０５Ａｘ，４０５Ａｙ，４０５Ｂが回路４１０に導電接続されている。したがって、これらの電極から配線を介して接続端子に至る導電体を設ける必要がなくなるため、また、電極と配線の平面的な占有面積を低減できるため、上記と同様に寄生容量を低減することができる。 In the present embodiment, the electrodes 405Ax, 405Ay, 405B are conductively connected to the circuit 410 through wires extending through the insulating layer 402 provided below the piezoelectric thin film 404, not the piezoelectric thin film 404, and extending into the substrate 401. Has been. Therefore, it is not necessary to provide a conductor from these electrodes to the connection terminal via the wiring, and the planar occupation area of the electrodes and the wiring can be reduced, so that the parasitic capacitance can be reduced as described above. it can.

［製造方法］
最後に、図８を参照して上記第１実施形態の製造方法について説明する。最初に、図８（ａ）に示すように、基板１０１の一方の表層部（図示下面部分）に回路１１０を形成する。この回路１１０は、通常のモノリシック半導体回路の製造プロセス技術やハイブリッド回路の製造プロセス技術を用いて容易に形成することができる。回路１１０の表面には絶縁層１０３が被覆し、絶縁層１０３上には接続端子１１１が形成されている。 [Production method]
Finally, the manufacturing method of the first embodiment will be described with reference to FIG. First, as shown in FIG. 8A, the circuit 110 is formed on one surface layer portion (the lower surface portion in the drawing) of the substrate 101. The circuit 110 can be easily formed by using a normal monolithic semiconductor circuit manufacturing process technology or a hybrid circuit manufacturing process technology. The surface of the circuit 110 is covered with an insulating layer 103, and a connection terminal 111 is formed on the insulating layer 103.

上記絶縁層１０３の内部には、蒸着法やスパッタリング法などを用いてアルミニウムなどの導体膜を形成し、これをフォトリソグラフィ法などによってパターニングすることにより配線層１０７Ａｘ，１０７Ａｙ，１０７Ｂを形成する。ここで、配線層１０７Ａｘ，１０７Ａｙ，１０７Ｂは上記回路１１０に導電接続されるように構成する。 Inside the insulating layer 103, a conductor film such as aluminum is formed by vapor deposition or sputtering, and the wiring layers 107Ax, 107Ay, 107B are formed by patterning the conductive film by photolithography or the like. Here, the wiring layers 107Ax, 107Ay, and 107B are configured to be conductively connected to the circuit 110.

また、このように回路１１０を形成してなる表層部とは反対側の基板１０１の表面（図示上面）上にも絶縁層１０２を形成する。絶縁層１０２，１０３の形成方法としては、ＣＶＤ法などで直接成膜してもよく、或いは、液状やペースト状の基材をスピンコーティング法、ロールコーティング法、印刷法などによって塗布し、加熱処理などによって硬化させてもよい。 Further, the insulating layer 102 is also formed on the surface (upper surface in the drawing) of the substrate 101 opposite to the surface layer portion formed with the circuit 110 in this way. The insulating layers 102 and 103 may be formed directly by a CVD method or the like, or a liquid or paste-like base material is applied by a spin coating method, a roll coating method, a printing method, or the like, and heat treatment is performed. It may be cured by such as.

次に、図８（ｂ）に示すように、上記の絶縁層１０２上に圧電体薄膜１０４を形成する。圧電体薄膜１０４は、ＭＯＣＶＤ法（有機金属原料を用いたＣＶＤ法）などのＣＶＤ法、ＲＦスパッタリング法（ＲＦ高周波電界を印加して行うもの）などのスパッタリング法などによって成膜できる。 Next, as shown in FIG. 8B, a piezoelectric thin film 104 is formed on the insulating layer 102. The piezoelectric thin film 104 can be formed by a CVD method such as an MOCVD method (CVD method using an organic metal raw material) or a sputtering method such as an RF sputtering method (applied by applying an RF high frequency electric field).

さらに、図８（ｃ）に示すように、圧電体薄膜１０４及び絶縁層１０２に貫通孔１０４ａ，１０４ｂ，１０２ａ，１０２ｂを形成し、さらに基板１０１の内部をも貫通して上記配線層に達する穴を形成する。この穴はドライエッチング法を用いて容易に形成することができる。特に、高アスペクト比の貫通孔を形成するには、Ｄｅｅｐ−ＲＩＥ（反応性イオンエッチング）法を用いることが好ましい。この方法は、エッチングガス（例えばＳＦ_６）と、エッチングによって形成された孔の内面を覆うポリマー被膜を形成するためのプレポリマーガス（例えばＣ_４Ｈ_８）とを交互に供給しながら行うドライエッチング法である。このＤｅｅｐ−ＲＩＥ法を用いることで、導電材１０９Ａｘ，１０９Ａｙ，１０９Ｂと基板との間の絶縁を確保するための孔内面上の絶縁膜（上記のポリマー被膜など）をも同時に形成することができる。 Further, as shown in FIG. 8C, through holes 104a, 104b, 102a, 102b are formed in the piezoelectric thin film 104 and the insulating layer 102, and further, the holes reaching the wiring layer through the inside of the substrate 101. Form. This hole can be easily formed using a dry etching method. In particular, in order to form a through hole having a high aspect ratio, it is preferable to use a Deep-RIE (reactive ion etching) method. In this method, dry etching is performed while alternately supplying an etching gas (for example, SF ₆ ) and a prepolymer gas (for example, C ₄ H ₈ ) for forming a polymer film covering the inner surface of the hole formed by the etching. Is the law. By using this Deep-RIE method, an insulating film (such as the above-described polymer film) on the inner surface of the hole for ensuring insulation between the conductive materials 109Ax, 109Ay, 109B and the substrate can be formed at the same time. .

その後、印刷法などを用いて導電性ペーストを充填したり、無電解めっき法を用いたりして、上記の貫通孔内に図１に示す導電材１０６Ａｘ，１０６Ａｙ，１０６Ｂを配置する。特に、本実施形態の場合には充分な長さが必要となることから、これらの導電材として金属ワイヤや金属ピンなどを用いることも可能である。その後、蒸着法若しくはスパッタリング法及びフォトリソグラフィ法などを用いて図１に示す電極１０５Ａｘ，１０５Ａｙ，１０５Ｂを形成する。 Thereafter, the conductive material 106Ax, 106Ay, 106B shown in FIG. 1 is disposed in the above-described through hole by filling the conductive paste using a printing method or the like or using an electroless plating method. In particular, in the case of the present embodiment, a sufficient length is required, so it is also possible to use a metal wire, a metal pin, or the like as these conductive materials. Thereafter, the electrodes 105Ax, 105Ay, and 105B shown in FIG. 1 are formed by vapor deposition, sputtering, photolithography, or the like.

なお、上記の製造方法では、最初に回路１１０を形成してから圧電体薄膜１０４を成膜しているが、圧電体薄膜１０４の成膜温度が高く、回路１１０に熱的損傷を与える可能性がある場合には、圧電体薄膜１０４の成膜ステップを先に実施し、その後、回路１１０を形成することが好ましい。 In the manufacturing method described above, the piezoelectric thin film 104 is formed after the circuit 110 is formed first. However, the film forming temperature of the piezoelectric thin film 104 is high, and the circuit 110 may be thermally damaged. If there is, it is preferable to perform the film forming step of the piezoelectric thin film 104 first, and then form the circuit 110.

以上説明した各実施形態において、寄生容量Ｃｏの低減は、静電容量の一般式Ｃｏ＝ε×Ｓ／ｄ（εは誘電率、Ｓは電極面積、ｄは電極間隔）に従って、電極面積Ｓを低減するか、或いは、電極間隔ｄを大きくすればよい。本実施形態では、実質的な電極面積Ｓを低減させることにより寄生容量を小さくしているが、逆に寄生容量を大きくする方向に作用する電極間隔ｄの減少も生じている。ただし、圧電体の誘電率は、圧電体以外の誘電体の誘電率よりも一般に数倍から数十倍以上高いため、本実施形態の場合、寄生容量Ｃｏに圧電体を介在しない部分が発生する（すなわち実質的に誘電率が低下する）ことによっても静電容量が減少する効果が生ずる。したがって、寄生容量Ｃｏにおいて、実質的に誘電率が低下する容量低減効果と、実質的な電極面積Ｓの低下による容量低減効果とが、実質的な電極間隔ｄの減少（一部の導体（例えば配線層）が基板に近づくこと）による容量増大効果を上回れば、結果として、寄生容量Ｃｏが減少することになる。 In each of the embodiments described above, the parasitic capacitance Co is reduced by changing the electrode area S according to the general formula Co = ε × S / d (ε is the dielectric constant, S is the electrode area, and d is the electrode interval). It may be reduced or the electrode interval d may be increased. In the present embodiment, the parasitic capacitance is reduced by reducing the substantial electrode area S, but conversely, the electrode interval d acting in the direction of increasing the parasitic capacitance is also reduced. However, since the dielectric constant of the piezoelectric body is generally several times to several tens of times higher than the dielectric constant of dielectrics other than the piezoelectric body, in this embodiment, a portion where no piezoelectric body is interposed is generated in the parasitic capacitance Co. (In other words, the dielectric constant is substantially reduced) also has the effect of reducing the capacitance. Therefore, in the parasitic capacitance Co, the capacitance reduction effect that the dielectric constant is substantially reduced and the capacitance reduction effect due to the substantial reduction in the electrode area S are substantially reduced in the electrode spacing d (for example, some conductors (for example, If the capacitance increase effect due to the fact that the wiring layer) is close to the substrate) is exceeded, as a result, the parasitic capacitance Co is reduced.

尚、本発明の薄膜弾性表面波デバイスは、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば、上記実施形態のＩＤＴ（インタディジタル電極）は、シングル電極構造として描いてあるが、ダブル（スプリット）電極構造を有するものなど、種々の電極構造を用いることができる。また、上記実施形態では、１端子対形共振子構造やトランスバーサル型フィルタ構造を有するものとして説明してあるが、２端子対形共振子構造などの種々の弾性表面波デバイスの概略構造を採用することができる。 Note that the thin film surface acoustic wave device of the present invention is not limited to the illustrated examples described above, and it is needless to say that various modifications can be made without departing from the gist of the present invention. For example, the IDT (interdigital electrode) of the above embodiment is drawn as a single electrode structure, but various electrode structures such as those having a double (split) electrode structure can be used. Further, in the above embodiment, the description has been given as having a one-terminal pair resonator structure or a transversal filter structure, but various schematic surface acoustic wave device structures such as a two-terminal pair resonator structure are employed. can do.

本発明に係る第１実施形態の概略縦断面図。1 is a schematic longitudinal sectional view of a first embodiment according to the present invention. 第１実施形態の概略平面図。1 is a schematic plan view of a first embodiment. 第２実施形態の概略縦断面図。The schematic longitudinal cross-sectional view of 2nd Embodiment. 第１実施形態の等価回路図。FIG. 3 is an equivalent circuit diagram of the first embodiment. 第１実施形態の挿入損失及びインピーダンスの周波数特性を示すグラフ。The graph which shows the frequency characteristic of the insertion loss and impedance of 1st Embodiment. 第３実施形態の概略平面図。The schematic plan view of 3rd Embodiment. 第４実施形態の概略縦断面図。The schematic longitudinal cross-sectional view of 4th Embodiment. 第１実施形態の製造方法を示す概略工程断面図（ａ）〜（ｃ）。Schematic process sectional drawing (a)-(c) which shows the manufacturing method of 1st Embodiment.

Explanation of symbols

１００…薄膜弾性表面波デバイス、１０１…基板、１０２…絶縁層、１０３…絶縁層、１０４…圧電体薄膜、１０５Ａｘ，１０５Ａｙ，１０５Ｂ…電極、１０５ａ，１０５ｂ…貫通孔、１０６Ａｘ，１０６Ａｙ，１０６Ｂ…導電材、１０７Ａｘ，１０７Ａｙ，１０７Ｂ，１０８ｘ，１０８ｙ…配線層、１０９ｘ，１０９ｙ…導電材、１１０…回路、１１１…接続端子 DESCRIPTION OF SYMBOLS 100 ... Thin film surface acoustic wave device, 101 ... Board | substrate, 102 ... Insulating layer, 103 ... Insulating layer, 104 ... Piezoelectric thin film, 105Ax, 105Ay, 105B ... Electrode, 105a, 105b ... Through-hole, 106Ax, 106Ay, 106B ... Conductive 107Ax, 107Ay, 107B, 108x, 108y ... wiring layer, 109x, 109y ... conductive material, 110 ... circuit, 111 ... connection terminal

Claims

A semiconductor substrate having a circuit formed on one surface layer portion, an insulating layer disposed on the semiconductor substrate, a piezoelectric thin film disposed on the insulating layer, and a surface of the piezoelectric thin film In a thin film surface acoustic wave device having a plurality of electrodes,
The piezoelectric thin film is formed on the surface opposite to the one surface layer portion ,
At least a part of the circuit is formed in a region overlapping the piezoelectric thin film in a plane,
The plurality of electrodes are formed on a surface of the piezoelectric thin film opposite to the semiconductor substrate, and are electrically connected to the circuit via wiring passing through the semiconductor substrate, the insulating layer, and the piezoelectric thin film. Connected,
And the electrode has a facing portion that faces an adjacent electrode that is not electrically connected, and a non-facing portion that does not face the adjacent electrode,
The plurality of electrodes are connected to each other through the wiring penetrating the piezoelectric thin film and a wiring layer provided inside the insulating layer, and a connection portion between the plurality of electrodes and the wiring is not A thin film surface acoustic wave device, characterized in that it is provided in an opposing portion .