JP4433644B2

JP4433644B2 - IC package mounting board

Info

Publication number: JP4433644B2
Application number: JP2001245554A
Authority: JP
Inventors: 正基新開
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2001-08-13
Filing date: 2001-08-13
Publication date: 2010-03-17
Anticipated expiration: 2021-08-13
Also published as: JP2003060160A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＩＣパッケージが実装された基板に関し、特に一方の面から他方の面へ基板の面と垂直に貫通している貫通ビア群を有する基板の両面にＩＣパッケージが実装された基板に関する。
【０００２】
【従来の技術】
従来のＩＣパッケージが実装された基板としては、一方の面から他方の面へ基板の面と垂直に貫通している貫通ビア群を備えた基板の一方の面に、例えばＢＧＡ（Ball Grid Array）やＣＳＰ（Chip Size Package）のような狭ピッチ端子群を平面的に備えたＩＣパッケージ（以下、このＩＣパッケージを平面端子型ＩＣパッケージと呼ぶことにする）が、狭ピッチ端子群が貫通ビア群の一方の面上の位置で貫通ビア群と電気的に接続された状態で実装されている。基板の他方の面には別のＩＣパッケージが、平面端子型ＩＣパッケージと電気的に接続されている貫通ビア群が存在する部分とは別の位置に実装されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、貫通ビア群を備えた基板の一方の面に、平面端子型ＩＣパッケージが、狭ピッチ端子群が貫通ビア群の一方の面上の位置で貫通ビア群と電気的に接続された状態で実装されている場合、他方の面の真裏の位置には貫通ビア群が存在するため、平面端子型ＩＣパッケージの端子と異電位の端子を持つＩＣパッケージをその位置に実装することができず、基板の他方の面における貫通ビア群が存在する部分を有効に使うことができないので、基板の小型化が困難であるという課題があった。
【０００４】
また、貫通ビアを用いずに一方の面から途中の内層で止まるＩＶＨ（Inner Via Hole）群を備えた基板の一方の面に、平面端子型ＩＣパッケージが、狭ピッチ端子群がＩＶＨ群の一方の面上の位置でＩＶＨ群と電気的に接続された状態で実装されている場合は、ビア群が他方の面に現れないので、平面端子型ＩＣパッケージの端子と異電位の端子を持つＩＣパッケージを他方の面の真裏の位置に実装することはできる。しかし、ＩＶＨ群を備えた基板の場合は、製造工程が複雑であり、またコストが高くなってしまうという課題があった。
【０００５】
本発明は上記課題に鑑みてなされたものであり、基板のコスト高を招くことなく、貫通ビア群を備えた基板においても、高密度実装化を図り、基板の小型化を実現できるＩＣパッケージを実装した基板を提供することを目的とする。
【０００６】
【課題を解決するための手段】
このような目的を達成するために、本発明に係るＩＣパッケージ実装基板は、両面にＩＣパッケージが実装された基板であって、一方の面から他方の面へ該基板の面と垂直に貫通している貫通ビア群を備えた基板と、前記基板の一方の面に実装されたＩＣパッケージであって、前記貫通ビア群の該一方の面上の位置で前記貫通ビア群と電気的に接続された平面端子群を前記基板と対向する面に備えた平面端子型ＩＣパッケージと、前記基板の他方の面に実装されたＩＣパッケージであって、該他方の面で導通部と電気的に接続された周辺端子群を該ＩＣパッケージ周辺に備えた周辺端子型ＩＣパッケージと、を備え、前記周辺端子型ＩＣパッケージは、前記基板の他方の面における前記貫通ビア群を完全にまたは部分的に覆う位置に面し、かつ前記貫通ビア群と前記周辺端子群とは重なり合わないことを特徴とする。
【０００７】
このように、貫通ビア群を備えた基板の一方の面に、貫通ビア群のこの一方の面上の位置で貫通ビア群と電気的に接続される平面端子群を基板と対向する面に備えた平面端子型ＩＣパッケージが実装され、他方の面に、周辺端子群を周辺に備えた周辺端子型ＩＣパッケージが実装され、周辺端子型ＩＣパッケージは、基板の他方の面における貫通ビア群を完全にまたは部分的に覆う位置に面し、かつ貫通ビア群と周辺端子群とは重なり合わないように配置することにより、平面端子群と電気的に接続された貫通ビア群は周辺端子群と干渉することがなく、平面端子群と基板の一方の面において平面端子型ＩＣパッケージを貫通ビア群上に実装した場合に、基板の他方の面における貫通ビア群が存在する部分を有効に使うことができる。したがって、貫通ビア群を備えた基板においても、高密度実装化を図り、基板の小型化を実現できる。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態（以下実施形態という）を、図面に従って説明する。
【０００９】
（１）第１実施形態
図１、２は、本発明の第１実施形態に係るＩＣパッケージ実装基板の構成を示す図であり、図１はＩＣパッケージが実装された基板の概略図、図２はＩＣパッケージの実装状態を示す断面図である。
【００１０】
基板１０は複数の内層３２を有する多層基板であり、基板１０には、一方の面１２から他方の面１４へと基板１０の面と垂直に貫通している貫通ビア１６群が備えられている。貫通ビア１６群のそれぞれの穴には、側面に導通用のめっき（例えば銅めっき）が施されている。貫通ビア１６群の一方の面１２上の位置のそれぞれには、導通用のめっき（例えば銅めっき）部であるランド３０群が形成されている。
【００１１】
基板１０の一方の面１２には、例えばＢＧＡ（Ball Grid Array）やＣＳＰ（Chip Size Package）のような平面端子群としての狭ピッチ端子１８群を平面的に備えた平面端子型ＩＣパッケージ２０が、狭ピッチ端子１８群がランド３０群の位置で貫通ビア１６群と電気的に接続された状態で実装されている。なお、平面端子型ＩＣパッケージ２０は狭ピッチ端子１８群以外の部分は絶縁部により電気的に絶縁されている。図１においては、狭ピッチ端子１８群の分布状態をわかりやすくするために狭ピッチ端子１８群を表示しているが、実際には基板１０の一方の面１２の上から見ると狭ピッチ端子１８群は絶縁部で隠れて見えない（以下の実施形態においても同様である）。
【００１２】
基板１０の他方の面１４には、例えばＱＦＰ（Quad Flat Package）やＳＯＰ（Small Outline Package）のような狭ピッチ端子１８と異電位の端子を有する周辺端子群としてのリード端子２２群を周辺に備えたＩＣパッケージ２４（以下、このＩＣパッケージを周辺端子型ＩＣパッケージと呼ぶことにする）が実装されている。なお、周辺端子型ＩＣパッケージ２４についてもリード端子２２群以外の部分は絶縁部により電気的に絶縁されている。周辺端子型ＩＣパッケージ２４は、そのサイズが平面端子型ＩＣパッケージ２０の狭ピッチ端子１８群が占めるサイズより大きく、貫通ビア１６群を覆う位置に実装されており、貫通ビア１６群とリード端子２２群は重なり合わない。なお、図１では基板１０の他方の面１４にＱＦＰを実装しているが、ＱＦＰの代わりにＳＯＰを実装してもよい。
【００１３】
平面端子型ＩＣパッケージ２０の配線は、例えば貫通ビア１６群における基板１０の内層３２の位置から引き出される。一方、周辺端子型ＩＣパッケージ２４の配線は、例えばリード端子２２群から周辺端子型ＩＣパッケージ２４の外側に向かって引き出される。あるいはリード端子２２群の近傍に別の貫通ビア２６群を用意し、リード端子２２群と貫通ビア２６群を電気的に接続し、平面端子型ＩＣパッケージ２０の場合と同様に貫通ビア２６群における基板１０の内層３２の位置から引き出してもよい。
【００１４】
本実施形態においては、基板１０の他方の面１４における貫通ビア１６群の占める部分は、周辺端子型ＩＣパッケージ２４の絶縁部分で覆われるので、狭ピッチ端子１８と異電位の端子を有するリード端子２２群が、狭ピッチ端子１８群と干渉することがなく、基板１０の一方の面１２において平面端子型ＩＣパッケージ２０を貫通ビア１６群上に実装した場合に、基板１０の他方の面１４における貫通ビア１６群が存在している部分を有効に使うことができる。したがって、貫通ビア群を備えた基板においても、高密度実装化を図り、基板の小型化を実現できる。
【００１５】
なお、本実施形態においては、基板１０の他方の面１４における貫通ビア１６群の占める部分を周辺端子型ＩＣパッケージ２４で完全に覆う場合について説明したが、周辺端子型ＩＣパッケージ２４がＳＯＰの場合は、貫通ビア１６群を完全に覆う位置でなくても実装することができ、例えば図３に示すように貫通ビア１６群の１部がＳＯＰによって覆われない位置にＳＯＰを実装してもよい。この場合においても、貫通ビア１６群とリード端子２２群は重なり合わず、異電位の端子が互いに干渉することがない。また、この場合はＳＯＰのリード端子２２群が延在する方向の長さが、貫通ビア１６群の占める同方向の長さより短くても、貫通ビア１６群が存在している部分にＳＯＰを実装することができる。
【００１６】
（２）第２実施形態
図４は、本発明の第２実施形態に係るＩＣパッケージ実装基板の構成を示す図である。本実施形態においても、基板１０の他方の面１４に周辺端子型ＩＣパッケージ２４が実装されている。ただし、本実施形態における周辺端子型ＩＣパッケージ２４としては、例えばＳＯＰのようなＩＣパッケージ周辺の対向する２辺の少なくとも１辺にリード端子２２群を有するＩＣパッケージに限定される。
【００１７】
周辺端子型ＩＣパッケージ２４は、１辺に延在するリード端子２２群が、基板１０の他方の面１４における貫通ビア１６群の内側のビア内側部２８に存在し、対向するもう１辺に延在するリード端子２２群が、貫通ビア１６群の占める部分の外側に存在する位置に実装されており、本実施形態においても貫通ビア１６群とリード端子２２群は重なり合わない。ただし、この実装条件を満たすには、周辺端子型ＩＣパッケージ２４及びそのリード端子２２群は、貫通ビア１６群に対して寸法の制約を受ける。具体的には、リード端子２２群が延在する長さが、ビア内側部２８のリード端子２２群延在方向の長さより短く、それと直交する方向の周辺端子型ＩＣパッケージ２４の長さが、ビア内側部２８から貫通ビア１６群をまたいで貫通ビア１６群の外側まで伸びる長さである必要がある。
【００１８】
ビア内側部２８に存在するリード端子２２群の配線は、例えばリード端子２２群の近傍に別の貫通ビア群を用意し、リード端子２２群と貫通ビア群を電気的に接続し、貫通ビア群における基板１０の内層の位置から引き出される。
【００１９】
他の構成は第１実施形態と同様のため省略する。
【００２０】
本実施形態においても、狭ピッチ端子１８と異電位の端子を有するリード端子２２群が、狭ピッチ端子１８群と干渉することがなく、基板１０の他方の面１４における貫通ビア１６群が存在している部分を有効に使うことができる。さらにビア内側部２８を利用してリード端子２２群の配線を行うことができる。したがって、貫通ビア群を備えた基板においても、高密度実装化を図り、基板の小型化を実現できる。
【００２１】
なお、本実施形態においては、基板１０の他方の面１４に１つの周辺端子型ＩＣパッケージ２４を実装した場合について説明したが、例えば図５に示すように複数の周辺端子型ＩＣパッケージ２４を本実施形態と同様の構成で実装してもよい。
【００２２】
（３）第３実施形態
図６は、本発明の第３実施形態に係るＩＣパッケージ実装基板の構成を示す図である。本実施形態においては、基板１０の一方の面１２に複数の平面端子型ＩＣパッケージ２０が近接して実装され、基板１０の他方の面１４には、周辺端子型ＩＣパッケージ２４が実装されている。周辺端子型ＩＣパッケージ２４は、そのサイズが近接した複数の平面端子型ＩＣパッケージ２０の狭ピッチ端子１８群が占めるサイズより大きく、複数の貫通ビア１６群を覆う位置に実装されており、複数の貫通ビア１６群とリード端子２２群は重なり合わない。なお、図６では基板１０の他方の面１４にＱＦＰを実装しているが、第１実施形態と同様にＱＦＰの代わりにＳＯＰを実装してもよい。他の構成は第１実施形態と同様のため省略する。
【００２３】
本実施形態においても、狭ピッチ端子１８と異電位の端子を有するリード端子２２群が、複数の狭ピッチ端子１８群と干渉することがなく、基板１０の他方の面１４における貫通ビア１６群が存在している部分を有効に使うことができる。特にサイズの小さいＣＳＰを実装する場合に本実施形態は有効である。したがって、貫通ビア群を備えた基板においても、高密度実装化を図り、基板の小型化を実現できる。
【００２４】
なお、本実施形態においては、基板１０の他方の面１４における複数の貫通ビア１６群の占める部分を周辺端子型ＩＣパッケージ２４で完全に覆う場合について説明したが、第１実施形態と同様に、周辺端子型ＩＣパッケージ２４がＳＯＰの場合は、複数の貫通ビア１６群を完全に覆う位置でなくても実装することができる。この場合はＳＯＰのリード端子２２群が延在する方向の長さが、複数の貫通ビア１６群の占める同方向の長さより短くても、複数の貫通ビア１６群が存在している部分にＳＯＰを実装することができる。
【００２５】
本発明の第１〜３実施形態において説明している平面端子型ＩＣパッケージは、ＢＧＡ及びＣＳＰに限るものでなく、端子群を基板と対向する面に平面的に備えたＩＣパッケージであるならば本発明の適用が可能である。また同様に本発明の第１〜３実施形態において説明している周辺端子型ＩＣパッケージは、ＱＦＰ及びＳＯＰに限るものでなく、端子群をＩＣパッケージ周辺に備えたＩＣパッケージであるならば本発明の適用が可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るＩＣパッケージ実装基板の構成を示す図である。
【図２】本発明の第１実施形態に係るＩＣパッケージの実装状態を説明する断面図である。
【図３】本発明の第１実施形態に係るＩＣパッケージ実装基板の構成を示す図である。
【図４】本発明の第２実施形態に係るＩＣパッケージ実装基板の構成を示す図である。
【図５】本発明の第２実施形態に係るＩＣパッケージ実装基板の構成を示す図である。
【図６】本発明の第３実施形態に係るＩＣパッケージ実装基板の構成を示す図である。
【符号の説明】
１０基板、１６貫通ビア、１８狭ピッチ端子、２０平面端子型ＩＣパッケージ、２２リード端子、２４周辺端子型ＩＣパッケージ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a substrate on which an IC package is mounted, and more particularly to a substrate on which an IC package is mounted on both sides of a substrate having a group of through vias penetrating from one surface to the other surface perpendicularly to the surface of the substrate.
[0002]
[Prior art]
As a substrate on which a conventional IC package is mounted, for example, a BGA (Ball Grid Array) is provided on one surface of a substrate having a group of through vias penetrating from one surface to the other surface perpendicular to the surface of the substrate. An IC package (hereinafter referred to as a planar terminal IC package) having a narrow pitch terminal group such as CSP (Chip Size Package) in a plane, but the narrow pitch terminal group is a through via group. It is mounted in a state where it is electrically connected to the through via group at a position on one surface of the. Another IC package is mounted on the other surface of the substrate at a position different from a portion where a through via group electrically connected to the planar terminal IC package is present.
[0003]
[Problems to be solved by the invention]
However, the planar terminal IC package is mounted on one surface of the substrate having the through via group in a state where the narrow pitch terminal group is electrically connected to the through via group at a position on one surface of the through via group. When mounted, since there is a through via group at the position directly behind the other surface, it is not possible to mount an IC package having a terminal of a different potential from the terminal of the planar terminal IC package at that position, Since the portion where the through via group exists on the other surface of the substrate cannot be used effectively, there is a problem that it is difficult to reduce the size of the substrate.
[0004]
Also, a planar terminal IC package is provided on one surface of a substrate having an IVH (Inner Via Hole) group that stops at an inner layer halfway from one surface without using a through via, and a narrow pitch terminal group is one of the IVH groups. When mounted in a state of being electrically connected to the IVH group at a position on the surface of the IC, since the via group does not appear on the other surface, the IC having a terminal of a different potential from the terminal of the planar terminal IC package The package can be mounted directly behind the other side. However, in the case of a substrate having an IVH group, there are problems that the manufacturing process is complicated and the cost becomes high.
[0005]
SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an IC package that can achieve high-density mounting on a substrate having a through via group and realize miniaturization of the substrate without increasing the cost of the substrate. An object is to provide a mounted substrate.
[0006]
[Means for Solving the Problems]
In order to achieve such an object, an IC package mounting substrate according to the present invention is a substrate on which an IC package is mounted on both surfaces, and penetrates from one surface to the other surface perpendicularly to the surface of the substrate. A substrate having a through via group, and an IC package mounted on one surface of the substrate, and electrically connected to the through via group at a position on the one surface of the through via group. A planar terminal IC package having a group of planar terminals on the surface facing the substrate, and an IC package mounted on the other surface of the substrate, the other surface being electrically connected to the conductive portion. A peripheral terminal type IC package provided with a peripheral terminal group around the IC package, and the peripheral terminal type IC package is a position that completely or partially covers the through via group on the other surface of the substrate. facing, or Characterized in that said non-overlapping the through vias and said peripheral terminal group.
[0007]
Thus, on one surface of the substrate provided with the through via group, a plane terminal group electrically connected to the through via group at a position on the one surface of the through via group is provided on the surface facing the substrate. A flat terminal type IC package is mounted, and a peripheral terminal type IC package having a peripheral terminal group is mounted on the other side. The peripheral terminal type IC package completely covers the through via group on the other side of the substrate. The through-via group that is electrically connected to the planar terminal group interferes with the peripheral terminal group by placing the through-via group and the peripheral terminal group so as not to overlap each other. When the planar terminal IC package is mounted on the through-via group on one surface of the planar terminal group and the substrate, the portion where the through-via group exists on the other surface of the substrate can be used effectively. it can. Therefore, even on a board provided with a through via group, high-density mounting can be achieved, and the board can be downsized.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention (hereinafter referred to as embodiments) will be described with reference to the drawings.
[0009]
(1) First Embodiment FIGS. 1 and 2 are views showing a configuration of an IC package mounting substrate according to a first embodiment of the present invention. FIG. 1 is a schematic diagram of a substrate on which an IC package is mounted. FIG. 4 is a cross-sectional view showing a mounted state of the IC package.
[0010]
The substrate 10 is a multilayer substrate having a plurality of inner layers 32, and the substrate 10 is provided with a group of through vias 16 penetrating from one surface 12 to the other surface 14 perpendicularly to the surface of the substrate 10. . Each hole of the group of through vias 16 is provided with conductive plating (for example, copper plating) on the side surface. At each position on the one surface 12 of the through via 16 group, a land 30 group which is a conductive plating (for example, copper plating) portion is formed.
[0011]
On one surface 12 of the substrate 10, there is a planar terminal type IC package 20 having planarly provided narrow pitch terminals 18 as planar terminal groups such as BGA (Ball Grid Array) and CSP (Chip Size Package). The narrow pitch terminals 18 are mounted in a state of being electrically connected to the through vias 16 at the positions of the lands 30. The planar terminal IC package 20 is electrically insulated by an insulating portion other than the narrow pitch terminals 18 group. In FIG. 1, the narrow pitch terminals 18 are displayed for easy understanding of the distribution state of the narrow pitch terminals 18, but in reality, when viewed from one surface 12 of the substrate 10, the narrow pitch terminals 18 are displayed. The group is hidden by the insulating part and cannot be seen (the same applies to the following embodiments).
[0012]
On the other surface 14 of the substrate 10, for example, a lead terminal 22 group as a peripheral terminal group having a terminal with a different potential from a narrow pitch terminal 18 such as a QFP (Quad Flat Package) or SOP (Small Outline Package). The provided IC package 24 (hereinafter, this IC package is referred to as a peripheral terminal IC package) is mounted. The peripheral terminal IC package 24 is also electrically insulated by an insulating portion other than the lead terminal 22 group. The peripheral terminal IC package 24 has a size larger than the size occupied by the group of narrow pitch terminals 18 of the planar terminal IC package 20 and is mounted at a position covering the through via 16 group. The groups do not overlap. In FIG. 1, QFP is mounted on the other surface 14 of the substrate 10, but SOP may be mounted instead of QFP.
[0013]
The wiring of the planar terminal IC package 20 is drawn from the position of the inner layer 32 of the substrate 10 in the through via 16 group, for example. On the other hand, the wiring of the peripheral terminal type IC package 24 is drawn, for example, from the group of lead terminals 22 toward the outside of the peripheral terminal type IC package 24. Alternatively, another through via 26 group is prepared in the vicinity of the lead terminal 22 group, the lead terminal 22 group and the through via 26 group are electrically connected, and in the through via 26 group as in the case of the planar terminal IC package 20. It may be pulled out from the position of the inner layer 32 of the substrate 10.
[0014]
In the present embodiment, the portion occupied by the group of through vias 16 on the other surface 14 of the substrate 10 is covered with the insulating portion of the peripheral terminal IC package 24, so that the lead terminal having a terminal having a different potential from the narrow pitch terminal 18. When the planar terminal IC package 20 is mounted on the through via 16 group on one surface 12 of the substrate 10 without interfering with the narrow pitch terminals 18 group, the 22 group on the other surface 14 of the substrate 10. A portion where the through via 16 group exists can be used effectively. Therefore, even on a board provided with a through via group, high-density mounting can be achieved, and the board can be downsized.
[0015]
In the present embodiment, the case where the portion occupied by the group of through vias 16 on the other surface 14 of the substrate 10 is completely covered with the peripheral terminal IC package 24 has been described, but the peripheral terminal IC package 24 is an SOP. Can be mounted even if the position does not completely cover the through via 16 group. For example, as shown in FIG. 3, the SOP may be mounted at a position where a part of the through via 16 group is not covered by the SOP. . Also in this case, the through via 16 group and the lead terminal 22 group do not overlap, and terminals of different potentials do not interfere with each other. In this case, even if the length of the SOP lead terminal 22 group in the extending direction is shorter than the length in the same direction occupied by the through via 16 group, the SOP is mounted on the portion where the through via 16 group exists. can do.
[0016]
(2) Second Embodiment FIG. 4 is a diagram showing a configuration of an IC package mounting substrate according to a second embodiment of the present invention. Also in this embodiment, the peripheral terminal type IC package 24 is mounted on the other surface 14 of the substrate 10. However, the peripheral terminal type IC package 24 in the present embodiment is limited to an IC package having a group of lead terminals 22 on at least one of two opposing sides of the periphery of the IC package, such as SOP.
[0017]
In the peripheral terminal IC package 24, a group of lead terminals 22 extending to one side is present in the via inner portion 28 inside the through via 16 group on the other surface 14 of the substrate 10, and extends to the other opposite side. The existing lead terminal 22 group is mounted at a position outside the portion occupied by the through via 16 group, and the through via 16 group and the lead terminal 22 group do not overlap in this embodiment. However, in order to satisfy this mounting condition, the peripheral terminal IC package 24 and its lead terminal 22 group are subject to dimensional restrictions on the through via 16 group. Specifically, the length of the lead terminal 22 group is shorter than the length of the via inner portion 28 in the lead terminal 22 group extending direction, and the length of the peripheral terminal IC package 24 in the direction orthogonal thereto is The length needs to extend from the via inner portion 28 to the outside of the through via 16 group across the through via 16 group.
[0018]
For the wiring of the lead terminal group 22 existing in the via inner portion 28, for example, another through via group is prepared in the vicinity of the lead terminal group 22, and the lead terminal group 22 and the through via group are electrically connected to each other. Is extracted from the position of the inner layer of the substrate 10.
[0019]
Other configurations are the same as those of the first embodiment, and thus are omitted.
[0020]
Also in this embodiment, the group of lead terminals 22 having terminals with different potentials from the narrow pitch terminals 18 do not interfere with the group of narrow pitch terminals 18, and there are through vias 16 groups on the other surface 14 of the substrate 10. Can be used effectively. Furthermore, wiring of the lead terminals 22 group can be performed using the via inner portion 28. Therefore, even on a board provided with a through via group, high-density mounting can be achieved, and the board can be downsized.
[0021]
In the present embodiment, the case where one peripheral terminal IC package 24 is mounted on the other surface 14 of the substrate 10 has been described. However, for example, as shown in FIG. You may mount by the structure similar to embodiment.
[0022]
(3) Third Embodiment FIG. 6 is a diagram showing a configuration of an IC package mounting substrate according to a third embodiment of the present invention. In the present embodiment, a plurality of planar terminal IC packages 20 are mounted close to one surface 12 of the substrate 10, and a peripheral terminal IC package 24 is mounted on the other surface 14 of the substrate 10. . The peripheral terminal IC package 24 is larger than the size occupied by the narrow pitch terminals 18 of the plurality of planar terminal IC packages 20 that are close to each other, and is mounted at a position covering the plurality of through vias 16. The through via 16 group and the lead terminal 22 group do not overlap. In FIG. 6, QFP is mounted on the other surface 14 of the substrate 10, but SOP may be mounted instead of QFP as in the first embodiment. Other configurations are the same as those of the first embodiment, and thus are omitted.
[0023]
Also in the present embodiment, the lead terminal 22 group having terminals of a different potential from the narrow pitch terminal 18 does not interfere with the plurality of narrow pitch terminal 18 groups, and the through via 16 group on the other surface 14 of the substrate 10 The existing part can be used effectively. This embodiment is particularly effective when a small-size CSP is mounted. Therefore, even on a board provided with a through via group, high-density mounting can be achieved, and the board can be downsized.
[0024]
In the present embodiment, the case where the portion occupied by the plurality of through vias 16 group on the other surface 14 of the substrate 10 is completely covered with the peripheral terminal IC package 24 has been described, but as in the first embodiment, When the peripheral terminal IC package 24 is an SOP, the peripheral terminal IC package 24 can be mounted even if it is not at a position completely covering the plurality of through vias 16 group. In this case, even if the length in the direction in which the lead terminals 22 of the SOP extend is shorter than the length in the same direction occupied by the plurality of through vias 16 groups, the SOP is present in the portion where the plurality of through vias 16 groups exist. Can be implemented.
[0025]
The planar terminal type IC package described in the first to third embodiments of the present invention is not limited to BGA and CSP, but may be an IC package having a terminal group on a plane facing a substrate. The present invention can be applied. Similarly, the peripheral terminal type IC package described in the first to third embodiments of the present invention is not limited to QFP and SOP, and the present invention is applicable to any IC package having a terminal group around the IC package. Can be applied.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of an IC package mounting substrate according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view illustrating a mounted state of the IC package according to the first embodiment of the present invention.
FIG. 3 is a diagram showing a configuration of an IC package mounting substrate according to the first embodiment of the present invention.
FIG. 4 is a diagram showing a configuration of an IC package mounting substrate according to a second embodiment of the present invention.
FIG. 5 is a diagram showing a configuration of an IC package mounting substrate according to a second embodiment of the present invention.
FIG. 6 is a diagram showing a configuration of an IC package mounting substrate according to a third embodiment of the present invention.
[Explanation of symbols]
10 substrate, 16 through via, 18 narrow pitch terminal, 20 planar terminal IC package, 22 lead terminal, 24 peripheral terminal IC package.

Claims

A substrate having an IC package mounted on both sides, the substrate having a through via group penetrating perpendicularly to the surface of the substrate from one surface to the other surface;
An IC package mounted on one surface of the substrate, wherein a plane terminal group electrically connected to the through via group at a position on the one surface of the through via group faces the substrate A planar terminal type IC package prepared for
An IC package mounted on the other surface of the substrate, and a peripheral terminal type IC package including a peripheral terminal group electrically connected to the conductive portion on the other surface around the IC package;
With
The peripheral terminal IC package faces a position that completely or partially covers the through via group on the other surface of the substrate , and the through via group and the peripheral terminal group do not overlap. IC package mounting board.