JP4436734B2 - 処理装置 - Google Patents

Description

この発明は、機能の変更が可能なリコンフィギュラブル回路を備えた処理装置に関する。

近年、ＡＬＵ(Arithmetic Logic Unit)と呼ばれる基本演算機能を複数持つ多機能素子を用いたリコンフィギュラブルプロセッサの開発が進められている（例えば、特許文献１参照）。リコンフィギュラブルプロセッサでは、コマンドデータをＡＬＵ回路に順次設定することで、全体として所期の演算処理回路を実現することができる。コマンドデータは、Ｃ言語などの高級プログラム言語で記述されたソースプログラムをコンパイル処理することでＤＦＧ（データフローグラフ）と呼ばれるデータフローを作成し、そのＤＦＧをＡＬＵ回路にマッピングするデータとして作成される。コマンドデータは、コマンドメモリに格納される。
特開２００４−２２０３７７号公報

従来のリコンフィギュラブルプロセッサでは、ＡＬＵ回路から出力されるデータを記憶するメモリのアドレスが、プログラムのコンパイル処理時にコマンドデータとして生成される。コンパイラは、何クロック目にどのＤＦＧがＡＬＵ回路にマッピングされ、そのＤＦＧから出力されるデータがメモリの何番地に格納されるかを把握している。したがって、コンパイラは、その情報をもとに、メモリのアドレスを決定できる。

コマンドデータによりメモリの制御を行うために、コマンドメモリは、書込アドレス、読出アドレス、ライトイネーブル、リードイネーブルのメモリ制御データを有して構成される必要がある。メモリへのデータの書込または読出は、ＡＬＵ回路における演算処理の実行中、つねに行われるものではなく、必要な場合に限ってメモリアクセスが発生する。しかしながら、コマンドデータによりメモリ制御を行うためには、コマンドメモリの全ての領域に、メモリ制御データを格納するための固定領域を確保しなければならない。そのため、メモリ制御を実行しない場合には、メモリに用意した固定領域は全く使用されないことになり、メモリ容量が不必要に大きくなるという問題がある。

本発明はこうした状況に鑑みてなされたもので、その目的は、メモリ制御を効率的に実行する技術を提供することにある。

本発明は、機能の変更が可能な複数の論理回路を備えたリコンフィギュラブル回路と、リコンフィギュラブル回路に所期の回路を構成するための設定データを供給する設定部と、リコンフィギュラブル回路から出力されるデータを記憶する記憶部と、を有する処理装置において、記憶部のアドレス生成及び前記アドレス生成以外の論理回路での演算に用いる定数データを保持する定数データ保持部と、記憶部のアドレス生成に用いるデータのみを保持するアドレス用データ保持部とを備え、設定部は、定数データ保持部に保持された定数データのみで記憶部のアドレスを指定できる場合は、定数データ保持部に保持されたデータのみを用いて記憶部のアドレスを論理回路に生成させるための設定データをリコンフィギュラブル回路に供給し、定数データ保持部に保持された定数データのみで記憶部のアドレスが指定できない場合は、定数データ保持部に保持されたデータと、アドレス用データ保持部に保持されたデータとを用いて記憶部のアドレスを論理回路に生成させるための設定データをリコンフィギュラブル回路に供給し、リコンフィギュラブル回路は、記憶部に記憶させるためのデータを出力する際、該データを記憶部に書き込むためのアドレスとして前記生成したアドレスを出力することを特徴とする。

なお、以上の構成要素の任意の組み合わせ、本発明の表現を方法、装置、システム、コンピュータプログラムとして表現したものもまた、本発明の態様として有効である。

本発明によれば、リコンフィギュラブル回路を備えた処理装置において、メモリ制御を効率的に実行する技術を提供することができる。

図１は、実施例に係る処理装置１０の構成図である。処理装置１０は、リコンフィギュラブル回路１２、制御部１８、メモリ部２７、コマンドメモリ６１、定数テーブル７０、アドレス用定数テーブル７２、および経路部２４、２９を備える。制御部１８はプログラムカウンタ６２を有する。コマンドメモリ６１は、プログラムカウンタ６２のカウント値に基づいて記憶したデータを出力するように構成される。リコンフィギュラブル回路１２は、設定を変更することにより、機能の変更を可能とする。処理装置１０は集積回路として１チップで構成されてもよい。

コマンドメモリ６１は、リコンフィギュラブル回路１２に所期の回路を構成するための設定データを供給する設定部として機能する。経路部２４は、フィードバックパスとして機能し、リコンフィギュラブル回路１２の出力を、リコンフィギュラブル回路１２の入力に接続する。メモリ部２７に格納されたデータは、経路部２９を介してリコンフィギュラブル回路１２の入力に戻される。リコンフィギュラブル回路１２は組合せ回路または順序回路等の論理回路として構成される。

メモリ部２７は、リコンフィギュラブル回路１２から出力されるデータ信号および／または外部から入力されるデータ信号を格納するための記憶領域を有する。メモリ部２７はＲＡＭとして構成され、メモリ部２７にデータを書き込んで、そのデータを読み出すためには、少なくとも、それぞれの処理につき１クロック分の時間がかかる。本実施例において、リコンフィギュラブル回路１２が、メモリ部２７に供給するアドレスを生成する。

リコンフィギュラブル回路１２は、機能の変更が可能な複数の論理回路を有して構成される。具体的にリコンフィギュラブル回路１２は、複数の演算機能を選択的に実行可能な論理回路を複数段に配列させた構成を備え、さらに前段の論理回路列の出力と後段の論理回路列の入力との接続関係を設定可能な接続部を備える。各段に含まれる複数の論理回路は、論理回路の集合体を構成する。この接続部は、前段の論理回路列の出力すなわち内部状態を保持する状態保持回路の機能も備える。複数の論理回路は、マトリックス状に配置される。各論理回路の機能と、論理回路間の接続関係は、コマンドメモリ６１により供給される設定データに基づいて設定される。設定データは、以下の手順で生成される。

リコンフィギュラブル回路１２により実現されるべきプログラムが、記憶部（図示せず）に保持されている。プログラムは、回路における処理の動作を記述した動作記述を示し、信号処理回路または信号処理アルゴリズムなどをＣ言語などの高級言語で記述したものである。コンパイラが、プログラムをコンパイルし、データフローグラフ（ＤＦＧ）に変換して記憶部に格納する。データフローグラフは、回路における演算間の実行順序の依存関係を表現し、入力変数および定数の演算の流れをグラフ構造で示したものである。一般に、データフローグラフは、上から下に向かって演算が進むように形成される。

データフローグラフは、設定データに変換される。設定データは、データフローグラフをリコンフィギュラブル回路１２にマッピングするためのデータであり、リコンフィギュラブル回路１２における論理回路の機能や論理回路間の接続関係、さらには論理回路に入力させる定数データなどを定める。設定データは、その実行順序にしたがってコマンドメモリ６１に格納される。

プログラムカウンタ６２が、コマンドメモリ６１にプログラムカウンタ値を与え、コマンドメモリ６１はそのカウンタ値に応じて、格納した設定データを、コマンドデータとしてリコンフィギュラブル回路１２に設定する。なお、コマンドメモリ６１は、キャッシュメモリや他の種類のメモリを有して、リコンフィギュラブル回路１２に設定データを供給する設定データ供給部として構成されてもよい。

コマンドメモリ６１は、設定データをリコンフィギュラブル回路１２に設定し、リコンフィギュラブル回路１２の回路を逐次再構成させる。リコンフィギュラブル回路１２は、基本セルとして高性能の演算能力のあるＡＬＵを用いており、またリコンフィギュラブル回路１２およびコマンドメモリ６１を１チップ上に構成することから、コンフィグレーションを高速に、例えば１クロックで実現することができる。

図２は、リコンフィギュラブル回路１２の構成を示す。リコンフィギュラブル回路１２は、複数の演算機能を選択的に実行可能な論理回路５０より構成される論理回路列を複数備える。具体的に、リコンフィギュラブル回路１２は、論理回路列の多段配列と、各段に設けられた接続部５２を備えて構成される。接続部５２は、前段の論理回路の出力と後段の論理回路の入力の任意の接続関係あるいは予め定められた接続関係の組合せの中から選択された接続関係を設定することができる。また接続部５２は、前段の論理回路の出力信号を保持することができる。リコンフィギュラブル回路１２では、論理回路の多段配列構造により、上段から下段に向かって演算が進められる。

リコンフィギュラブル回路１２は、論理回路５０としてＡＬＵ(Arithmetic Logic Unit)を有している。ＡＬＵは、複数種類の多ビット演算を選択的に実行可能な算術論理回路であって、論理和、論理積、ビットシフトなどの複数種類の多ビット演算を設定により選択的に実行できる。各ＡＬＵは、複数の演算機能を設定するためのセレクタを有して構成されている。図示の例では、ＡＬＵが、２つの入力端子と２つの出力端子を有して構成されているが、出力端子は１つであってもよい。

図示のように、リコンフィギュラブル回路１２は、縦方向にＸ個、横方向にＹ個のＡＬＵが配置されたＸ段Ｙ列のＡＬＵアレイとして構成される。第１段のＡＬＵ１１、ＡＬＵ１２、・・・、ＡＬＵ１Ｙには、入力変数や定数が入力され、設定された所定の演算がなされる。演算結果の出力は、第１段の接続部５２に設定された接続にしたがって、第２段のＡＬＵ２１、ＡＬＵ２２、・・・、ＡＬＵ２Ｙに入力される。第１段の接続部５２においては、第１段のＡＬＵ列の出力と第２段のＡＬＵ列の入力の間で任意の接続関係、あるいは予め定められた接続関係の組合せの中から選択された接続関係を実現できるように結線が構成されており、設定により所期の結線が有効となる。以下、最終段である第Ｘ段の接続部５２まで同様の構成である。

回路のコンフィギュレーションは１クロックで行われる。具体的に、コマンドメモリ６１が１クロックごとに設定データをリコンフィギュラブル回路１２にマッピングする。各ＡＬＵ列の出力は、後段の接続部５２に保持される。

図３は、リコンフィギュラブル回路の構成の別の例を示す。図３に示すリコンフィギュラブル回路１２ａは、図２に示すリコンフィギュラブル回路１２の機能をさらに拡張している。図３に示すリコンフィギュラブル回路１２ａにおいて、接続部５２ａは、図２の接続部５２の機能に加えて、外部から入力される変数や定数を、所期のＡＬＵに供給する機能を有している。また、接続部５２ａは、前段のＡＬＵの演算結果を外部のメモリ部２７に直接出力することもできる。この構成により、図２に示されるリコンフィギュラブル回路１２の構成よりも多様な組合せ回路を構成することが可能となり、設計の自由度が向上する。以下、リコンフィギュラブル回路１２は、図３に示すリコンフィギュラブル回路１２ａを指すこともある。

図１に戻って、定数テーブル７０は、リコンフィギュラブル回路１２上で所期の演算処理を実行するために必要な定数データを保持する。定数テーブル７０はＲＡＭにより構成されて、定数データ保持部として機能し、リコンフィギュラブル回路１２にマッピングするＤＦＧにおいてＡＬＵでの演算処理に必要な全ての定数データを記憶している。接続部５２は、コマンドメモリ６１から出力される接続用の設定データに基づいて、定数テーブル７０の出力と、ＡＬＵの入力とを接続する。

本実施例では、定数テーブル７０に記憶された定数データを、メモリ部２７へのアクセスに必要なアドレスの生成に使用する。コマンドメモリ６１は、定数テーブル７０に記憶した定数データをＡＬＵに供給して、メモリ部２７のアドレスを生成させる設定データを保持している。

定数テーブル７０は、ＤＦＧの演算処理に必要な定数データを保持するものであり、本来的には、メモリ部２７のアドレスを生成するために設けられたものではない。メモリ部２７のアドレスは、例えば０番地から連続した所定数まで存在しているが、ＡＬＵにおいて、メモリ部２７の任意のアドレスを生成するためには、定数テーブル７０に不足した定数データを補う必要がある。そこで、本実施例の処理装置１０は、アドレス生成用の定数データを保持するアドレス用定数テーブル７２をさらに備え、ＡＬＵにおいて任意のアドレスを生成できるようにする。アドレス用定数テーブル７２は、定数テーブル７０に記憶された定数データとは異なる定数データを保持する。プログラムのコンパイル時、コンパイラは、ＤＦＧから演算処理に必要な定数データを特定して、定数テーブル７０に記憶させる。また、コンパイラは、定数テーブル７０に記憶させなかった定数データのうち、アドレス演算に必要となる定数データを特定して、アドレス用定数テーブル７２に記憶させる。

ＡＬＵは、定数テーブル７０の定数データと、アドレス用定数テーブル７２の定数データをもとに、アドレスを算出する。このように、２つの定数テーブルに格納された定数データをもとにアドレスをＡＬＵにて生成することで、コマンドメモリ６１にメモリアクセス用の制御データの領域を確保する必要がなくなり、コマンドメモリ６１の容量を小さくできる。

図４は、定数テーブル７０およびアドレス用定数テーブル７２の記憶内容を示す。ここでは、演算用の定数データとして、定数テーブル７０が０から９の定数データを保持している例を示す。

例えば、メモリ部２７のアドレスが０から３１（５ｂｉｔ）の場合を考える。ＡＬＵにおいて、０から３１までの任意のアドレスを生成するために、アドレス用定数テーブル７２は、１０、２０、３０の３つの定数データを記憶する。同一のＲＡＭから２以上のデータを同時に読み出すことはできないため、定数テーブル７０とは別にアドレス用定数テーブル７２を設けることで、定数テーブル７０とアドレス用定数テーブル７２から、同時に２つの定数データを読み出すことが可能となる。

また、定数テーブル７０には演算処理の実行に必要な定数データが格納されているが、０から９までの定数のうち演算処理に必要がない定数は定数テーブル７０に格納されないことになる。そこで、本実施例の定数テーブル７０は、もし０から９までの定数データのうち欠けている定数がある場合は、それを補充して格納しておいてもよい。これにより、定数テーブル７０は、少なくとも一桁の数字を有する状況を作り出す。メモリ部２７のアクセス制御は、これら定数テーブル７０とアドレス用定数テーブル７２の定数データをＡＬＵアレイで演算し、演算した値をメモリ部２７のアドレスとして出力する。

図５（ａ）は、図４のアドレス用定数テーブル７２を用いて、アドレス２を生成するためにＡＬＵに供給する定数データを示す。ここで、ノードnopは、入力されたデータをスルーさせて出力する。このとき、コマンドデータにより、定数テーブル７０のアドレス２が指定されて、定数２がＡＬＵに供給され、そのＡＬＵのノードがnopノードに設定される。これにより、そのＡＬＵは、定数２を出力する。この定数は、メモリ部２７のアドレスとして扱われる。

図５（ｂ）は、図４のアドレス用定数テーブル７２を用いて、アドレス２８を生成するためにＡＬＵに供給する定数データを示す。ここで、ノード＋（加算）は、入力されたデータを加算して出力する。このとき、コマンドデータにより、定数テーブル７０のアドレス８が指定されて、定数８がＡＬＵに供給され、またアドレス用定数テーブル７２のアドレス１が指定されて、定数２０が同じＡＬＵに供給される。コマンドデータにより、そのＡＬＵのノードが加算ノードに設定される。これにより、そのＡＬＵは、定数２８を出力する。この定数は、メモリ部２７のアドレスとして扱われる。

図６は、アドレス用定数テーブル７２の別の例を示す。図４および図５に示すアドレス生成演算では加算ないしはスルーノードを使用したが、図６の例では、演算に加算と減算を用いて、アドレスを生成する。

図７（ａ）は、図６のアドレス用定数テーブル７２を用いて、アドレス１２を生成するためにＡＬＵに供給する定数データを示す。ここで、ノード−（減算）は、左側の入力端子に入力された定数データから右側に入力された定数データを減算して出力する。コマンドデータにより、定数テーブル７０のアドレス７が指定されて、定数７がＡＬＵの右側の入力端子に供給され、またアドレス用定数テーブル７２のアドレス０が指定されて、定数１９がそのＡＬＵの左側の入力端子に供給される。またＡＬＵのノードが減算ノードに設定される。これにより、そのＡＬＵは、定数１２を出力する。この定数は、メモリ部２７のアドレスとして扱われる。

図７（ｂ）は、図６のアドレス用定数テーブル７２を用いて、アドレス２８を生成するためにＡＬＵに供給する定数データを示す。コマンドデータにより、定数テーブル７０のアドレス９が指定されて、定数９がＡＬＵに供給され、またアドレス用定数テーブル７２のアドレス０が指定されて、定数１９が同じＡＬＵに供給される。このとき、コマンドデータにより、そのＡＬＵのノードが加算ノードに設定される。これにより、そのＡＬＵは、定数２８を出力する。この定数は、メモリ部２７のアドレスとして扱われる。

図６のアドレス用定数テーブル７２は、図４のアドレス用定数テーブル７２と比較して、定数データの数を少なくできる。これは、ＡＬＵにマッピングするノードに減算ノードを追加したためであり、ＡＬＵの演算種類を増やすことで、アドレス用定数テーブルの７２で保持する定数データの数を少なくできる。これにより、ＲＡＭ容量を縮小でき、回路規模を削減できる。また、減算以外にも、乗算や除算の機能をＡＬＵに与えることで、格納する定数データの数を少なくすることも可能である。

図８は、アドレス用定数テーブル７２の別の例を示す。アドレス用定数テーブル７２は定数１０を１つのみ格納する。図４、図６に示したアドレス用定数テーブル７２と比較すると、格納する定数データの数を少なくできる。

図９は、図８のアドレス用定数テーブル７２を用いて、アドレス２８を生成するためにＡＬＵに供給する定数データを示す。コマンドデータにより、上段のＡＬＵに対して、定数テーブル７０のアドレス８が指定されて、定数８がＡＬＵに供給され、またアドレス用定数テーブル７２のアドレス０が指定されて、定数１０が同じＡＬＵに供給される。このとき、コマンドデータにより、上段のＡＬＵのノードが加算ノードに設定される。また、その下段のＡＬＵに対して、アドレス用定数テーブル７２のアドレス０が指定されて、定数１０がそのＡＬＵに供給されるとともに、上段のＡＬＵの演算結果が下段のＡＬＵに供給される。下段のＡＬＵのノードは加算ノードに設定される。これにより、そのＡＬＵは、定数２８を出力する。アドレス用定数テーブル７２から、定数１０を２回読み出す必要があるため、アドレス計算にかかる演算数は増えるが、アドレス用定数テーブル７２を小さく形成できる利点がある。

以上の例では、先頭アドレスを「０」としている例であるが、配列の先頭アドレスを「ａ」とする場合には、ＡＬＵに対してａを供給することで、アドレスａを基準としたアドレスを生成することが可能である。

次に、メモリ部２７の書込を許可する書込イネーブル信号について説明する。本実施例では、書込アドレスがＡＬＵから出力されるので、ＡＬＵからメモリ部２７の書込ポートに入力されるデータが有効な時だけ、書込イネーブル信号が有効になればよい。

図１０は、メモリ部２７にデータを供給する選択器８０、８２を示す。メモリ部２７において、W_DATAは書込データ、W_ADDRは書込アドレス、W_ENは書込イネーブル信号のポートを示す。どのＡＬＵが書込データを出力し、どのＡＬＵが書込アドレスを出力するかは、コンパイラが把握しており、コマンドデータとして予め生成されている。コマンドデータは、書込アドレスを出力するＡＬＵを指定する選択信号としてselデータを保持する。

説明の便宜上、ＡＬＵアレイが４段×３列のＡＬＵで構成される場合を想定する。１２個のＡＬＵに対しては、０から１１までのselデータを割り当てる。選択器８２は、コマンドメモリ６１から供給されるselデータを受けると、そのselデータにより特定されるＡＬＵ出力を選択して、W_ADDRに供給する。このとき、selデータが０から１１のいずれかをとる場合には、W_ENへ供給する書込イネーブル信号を１に設定する。書込イネーブル信号が１のとき、選択器８２により選択されたＡＬＵ出力で特定されるアドレスに、選択器８０が、ＡＬＵ出力を選択して書き込む。なお、selデータが０から１１以外の値をとるとき、W_ENに供給する書込イネーブル信号は０に設定される。このとき、メモリ部２７へのデータ書込は行われない。このように、選択器８２に書込イネーブル信号の作成機能をもたせることにより、コマンドメモリ６１におけるメモリアクセス制御信号の固定領域を大幅に削減でき、回路規模を小さくすることが可能となるとともに、消費電力を低減できる。

上述のように、本実施例ではアドレス用定数テーブル７２をもつことで、コマンドメモリ６１の容量を大幅に小さくすることが可能となる。特に、メモリ部２７へのアクセスは常に発生する処理ではないため、コマンドメモリ６１の容量を予め確保しておく場合と比較すると、アドレス用定数テーブル７２を設けることの回路規模増加は微々たるものであって、コマンドメモリ６１の全ての領域にメモリアクセス制御データを持たせていた固定領域を削除する効果の方が大きいことがわかる。

以上、本発明を実施例をもとに説明した。実施例は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。実施例では、説明の便宜上、アドレス用定数テーブル７２に記憶させる定数データを１０進法を単位として決定していたが、実際の処理装置１０においては、１６進法を単位として決定してもよい。

実施例に係る処理装置の構成図である。 リコンフィギュラブル回路の構成を示す図である。 リコンフィギュラブル回路の構成の別の例を示す図である。 定数テーブルおよびアドレス用定数テーブルの記憶内容を示す図である。 図４のアドレス用定数テーブルを用いて、アドレスを生成するためにＡＬＵに供給する定数データを示す図である。 アドレス用定数テーブルの別の例を示す図である。 図６のアドレス用定数テーブルを用いて、アドレスを生成するためにＡＬＵに供給する定数データを示す図である。 アドレス用定数テーブルの別の例を示す図である。 図８のアドレス用定数テーブルを用いて、アドレスを生成するためにＡＬＵに供給する定数データを示す図である。 メモリ部にデータを供給する選択器を示す図である。

符号の説明

１０・・・処理装置、１２・・・リコンフィギュラブル回路、１８・・・制御部、２７・・・メモリ部、６１・・・コマンドメモリ、６２・・・プログラムカウンタ、７０・・・定数テーブル、７２・・・アドレス用定数テーブル、８０・・・選択器、８２・・・選択器。

Claims (1)

1. 機能の変更が可能な複数の論理回路を備えたリコンフィギュラブル回路と、
   リコンフィギュラブル回路に所期の回路を構成するための設定データを供給する設定部と、
   リコンフィギュラブル回路から出力されるデータを記憶する記憶部と、
   を有する処理装置において、
   記憶部のアドレス生成及び前記アドレス生成以外の論理回路での演算に用いる定数データを保持する定数データ保持部と、
   記憶部のアドレス生成に用いるデータのみを保持するアドレス用データ保持部とを備え、
   設定部は、
   定数データ保持部に保持された定数データのみで記憶部のアドレスを指定できる場合は、定数データ保持部に保持されたデータのみを用いて記憶部のアドレスを論理回路に生成させるための設定データをリコンフィギュラブル回路に供給し、
   定数データ保持部に保持された定数データのみで記憶部のアドレスが指定できない場合は、定数データ保持部に保持されたデータと、アドレス用データ保持部に保持されたデータとを用いて記憶部のアドレスを論理回路に生成させるための設定データをリコンフィギュラブル回路に供給し、
   リコンフィギュラブル回路は、記憶部に記憶させるためのデータを出力する際、該データを記憶部に書き込むためのアドレスとして前記生成したアドレスを出力する
   ことを特徴とする処理装置。
   

Images