JP4441993B2 - Nonvolatile semiconductor memory device and manufacturing method thereof - Google Patents

Description

【０００８】
【化２】

【０００９】
【化３】

【００１０】
また、窒化シリコン膜１４２とトップ酸化膜１４３の界面には、Ｓｉ−Ｓｉボンドがあり、これもＭＯＮＯＳの電荷のトラップに寄与している。
【００１１】
上記のように、ＭＯＮＯＳ型不揮発性半導体記憶装置の電荷保持に寄与するトラップには種々のものが報告されており、厳密には解明されておらず、窒化シリコン膜中のトラップの分布、密度、混在度などの制御、捕獲準位レベルなど明確になっていないのが現状である。
従って、上記のＭＯＮＯＳ型不揮発性半導体記憶装置１０では、窒化シリコン膜中のトラップとＭＯＮＯＳ素子の特性の関係、例えば、書き込みや消去の速度と電圧、リテンション（電荷保持）特性、リーク電流などとの関係は必ずしも明確になっていないのが現状である。
【００１２】
図２０は、フローティングゲート型の不揮発性半導体記憶装置の基本構造を示す概略断面図である。
図２０に示すフローティングゲート型不揮発性半導体記憶装置２０は、半導体基板１１にソース拡散層１２およびドレイン拡散層１３が形成され、ソース拡散層１２およびドレイン拡散層１３の間の半導体基板１１上に酸化シリコンからなるトンネル絶縁膜（ゲート絶縁膜）５０が形成され、その上層に例えばポリシリコンからなるフローティングゲート５１が形成され、さらにその上層に中間絶縁膜５２が形成されている。中間絶縁膜５２の上層には、例えばポリシリコンからなるコントロールゲート１５が形成されている。さらにこれらを被覆して、酸化シリコンなどの層間絶縁膜１７が形成されている。
中間絶縁膜５２は、例えば、ＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層体）により構成されている。
【００１３】
上記の構造を有するフローティングゲート型の不揮発性半導体記憶装置２０においては、フローティングゲート５１は、膜中に電荷を保持する機能をもち、トンネル絶縁膜５０および中間絶縁膜５２などの絶縁膜は電荷をフローティングゲート５１中に閉じ込める役割を有する。コントロールゲート１５、およびソース拡散層１２とドレイン拡散層１３を含む半導体基板１１などに適用な電圧を印加して、トンネル絶縁膜５０を通して、半導体基板１１からフローティングゲート５１へ電荷が注入され、あるいはフローティングゲート５１から半導体基板１１へ電荷が放出される。
【００１４】
上記のように、フローティングゲート５１中に電荷が蓄積されると、この蓄積電荷による電界が発生するため、トランジスタのしきい値電圧が変化する。この変化によりデータの記憶が可能となる。例えば、フローティングゲート５１中に電子を蓄積することで、データの消去を行い、また、フローティングゲート５１中に蓄積した電子を放出することで、データの書き込みをすることができる。
【００１５】
ところで、近年では、フラッシュメモリの大容量化を図る手法の１つとして、しきい値電圧を多値化して実効的な高集積化を図る動きが活発化してきている。
上記の多値技術では、消去状態と、複数の電荷蓄積状態を発生させることによって多値を得るようになっている。複数の電荷蓄積状態は、例えばフローティングゲートに蓄える電荷の量の違いで発生させている。
【００１６】
【発明が解決しようとする課題】
しかしながら、上記のフローティングゲート方式による多値化では、フローティングゲートへの電荷密度の精密な制御、電荷の精密な注入、電荷量の精密な読み出し、長時間の電荷保存などが必要であるが、多値化に伴い、各しきい値電圧のバラツキの制御や、各しきい値電圧を分ける不感帯の確保が困難であるという問題がある。
【００１７】
上記の事情を考慮して、フローティングゲートの下にＯＮＯ膜からなるトラップ層を加えて、４値の多値化を実現した不揮発性半導体記憶装置が特開平１１−２８９０２１号公報に記載されている。
上記の不揮発性半導体記憶装置では、ＯＮＯ膜からなるトラップ層に正の電荷蓄積の状態（消去状態）、トラップ層とフローティングゲートに電荷蓄積無しの状態（書き込み状態１）、トラップ層に負の電荷蓄積の状態（書き込み状態２）、トラップ層とフローティングゲートに負の電荷蓄積の状態（書き込み状態３）により、４値を実現している。この４値の制御は、従来と異なり１つのフローティングゲートへの電荷密度の制御ではなく、相互に異なる電圧印加で行えるという利点はあるが、正の電荷蓄積の状態を４値のうちにいれているため、コントロールゲートへの電圧印加に際し、正負の電圧の印加を使い分ける必要があるという点で、制御が複雑となる。
【００１８】
本発明は上記の問題点に鑑みてなされたものであり、従って、本発明は、ＭＯＮＯＳ型不揮発性半導体記憶装置において、種々のトラップの存在による制御の困難性を回避しつつ、多値化を実現する不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記の目的を達成するため、本発明の不揮発性半導体記憶装置は、チャネル形成領域を有する半導体基板と、前記チャネル形成領域の上層に形成され、所定の電界中で電荷のトンネル通過が可能なトンネル層と、電荷を蓄積するトラップ層とが、交互にそれぞれ２層以上積層した積層膜を含む電荷蓄積層と、前記電荷蓄積層の上層に形成されたゲート電極と、前記ゲート電極の両側部における前記半導体基板中において前記チャネル形成領域に接続して形成されたソース・ドレイン領域と有し、前記電荷蓄積層の各トラップ層への注入電荷量に応じてしきい値電圧を調整することで、データの記憶を行う。
【００２０】
上記の不揮発性半導体記憶装置では、ゲート電極、半導体基板、ソース・ドレイン領域などに印加する電圧を制御することで、ファウラー・ノルドハイム型トンネル電流が生じ、各トラップ層へ電荷が注入され、あるいは各トラップ層から半導体基板へ電荷が放出される。
このように、各トラップ層中に電荷が蓄積されると、この蓄積電荷による電界が発生するため、トランジスタのしきい値電圧が変化する。この変化によりデータの記憶が可能となる。
【００２１】
上記の不揮発性半導体記憶装置では、電荷蓄積層中にトラップ層を複数有するため、各トラップ層への電荷の注入の有無により、しきい値電圧を分けることで、電荷の注入および消去によるしきい値電圧の遷移をより簡易に電圧制御することが可能となる。
【００２２】
好適には、前記トラップ層は、窒化酸化シリコン膜を含む。
また、前記電荷蓄積層は、酸化シリコン膜と窒化シリコン膜とを交互にそれぞれ２層以上積層した積層膜を含み、前記トラップ層は、前記窒化シリコン膜、および前記窒化シリコン膜とその上部の前記酸化シリコン膜との界面に形成されている窒化酸化シリコン膜であり、前記トンネル層は、前記酸化シリコン膜である。
これにより、窒化シリコン膜と酸化シリコン膜の界面に形成される窒化酸化シリコン膜中のＳｉ−Ｓｉボンドによるトラップを主に利用して、トラップ層を構成するため、電荷蓄積層中のトラップ層への電荷の注入および消去などの制御を単純化することが可能となる。
【００２３】
また、前記トラップ層は、シリコンリッチオキサイド膜あるいはシリコンリッチナイトライド膜である。
これにより、シリコンリッチオキサイド膜あるいはシリコンリッチナイトライド膜中に存在するＳｉのダングリングボンドによるトラップを利用して、トラップ層を構成するため、電荷蓄積層中のトラップ層への電荷の注入および消去などの制御を単純化することが可能となる。
【００２４】
また、上記の目的を達成するため、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上に、所定の電界中において電荷のトンネル通過が可能なトンネル層と、電荷を蓄積するトラップ層とが、交互にそれぞれ２層以上積層した積層膜を含む電荷蓄積層を形成する工程と、前記電荷蓄積層の上層にゲート電極を形成する工程と、前記ゲート電極の両側部における前記半導体基板中においてソース・ドレイン領域を形成する工程とを有する。
【００２５】
上記の不揮発性半導体記憶装置の製造方法では、ゲート電極と、半導体基板中のソース・ドレイン領域の間に形成されたチャネル形成領域の間に、複数のトラップ層を含む電荷蓄積層を有する電界効果トランジスタを形成することができる。
トラップ層を複数形成するため、各トラップ層への電荷の注入の有無により、各しきい値電圧を分けることで、電荷の注入および消去によるしきい値電圧の遷移をより簡易に電圧制御することが可能な不揮発性半導体記憶装置を形成することができる。
【００２６】
好適には、前記電荷蓄積層を形成する工程において、前記半導体基板のチャネル形成領域の上層にトンネル層としての酸化シリコン膜と、窒化シリコン膜とを交互にそれぞれ２層以上積層し、当該窒化シリコン膜とその上部の前記酸化シリコン膜との界面に形成される窒化酸化シリコン膜を主なトラップ層として形成する。
これにより、窒化シリコン膜と酸化シリコン膜の界面に形成される窒化酸化シリコン膜中のＳｉ−Ｓｉボンドによるトラップを主に利用して、トラップ層を構成するため、電荷蓄積層中のトラップ層への電荷の注入および消去などの制御を単純化することが可能な不揮発性半導体記憶装置を製造することができる。
【００２７】
また、前記電荷蓄積層を形成する工程は、前記トンネル層として酸化シリコン膜を形成する第１の工程と、前記酸化シリコン膜を窒化および酸化して、当該酸化シリコン膜の表面に前記トラップ層として窒化酸化シリコン膜を形成し、当該窒化酸化シリコン膜の表面にトンネル層として酸化シリコン膜を形成する第２の工程とを有し、前記酸化シリコン膜の表面に再び第２の工程を繰り返すことにより窒化酸化シリコン膜および酸化シリコン膜の積層膜を形成する。
これにより、窒化シリコン膜が形成されないため、窒化酸化シリコン膜中のトラップのみを利用することができる不揮発性半導体記憶装置を製造することができる。
【００２８】
【発明の実施の形態】
以下に、本発明の不揮発性半導体記憶装置およびその製造方法の実施の形態について、図面を参照して下記に説明する。
【００２９】
本発明の不揮発性半導体記憶装置は、従来技術の項でも述べたように、窒化シリコン膜の種々のトラップの存在による制御の困難性を回避して、できる限り単一のトラップを利用して、電荷を保持する。すなわち、本発明では、窒化シリコン膜と、その上部に形成される酸化シリコン膜（トップ酸化膜）との界面に形成されるＳｉ−Ｓｉボンドを主にトラップとして利用する。
【００３０】
窒化シリコン膜とトップ酸化膜の界面に形成されるＳｉ−Ｓｉボンドは、電子および正孔のトラップとして作用する。
例えば、上記のＳｉ−Ｓｉボンドの形成およびＳｉ−Ｓｉボンドによる電子および正孔の捕獲について、V.A.Gritsenko et al,JAP,Vol.86,No.6,P.3234,(1999) に報告されている。
【００３１】
すなわち、窒化シリコン膜を熱酸化すると、窒化シリコン膜と酸化シリコン膜（トップ酸化膜）の界面にＳｉＯＮ膜（窒化酸化シリコン膜）が形成される。
この熱酸化における窒化シリコン膜のＮ原子と酸素のＯ原子との置換の際に、Ｓｉ−Ｓｉボンドが形成される。これは、下記化学式（４）により示される。
【００３２】
【化４】

【００３３】
上記化学式（４）により、形成されたＳｉ−Ｓｉボンドは、電子および正孔の双方の捕獲が可能であり、下記化学式（５）により達成されると報告されている。
【００３４】
【化５】

【００３５】
本発明では、この窒化シリコン膜と酸化シリコン膜との界面に形成されるＳｉ−Ｓｉボンドによるトラップを主に利用する。
【００３６】
第１実施形態
図１は本実施形態のＭＯＮＯＳ型不揮発性半導体記憶装置の断面図である。
【００３７】
このＭＯＮＯＳ型不揮発性半導体記憶装置１は、図１に示すように、半導体基板１１に、低濃度に導電性不純物を含有するＬＤＤ（Lightly Doped Drain ）拡散層（１２ｂ，１３ｂ）、ソース拡散層（１２ａ）、ドレイン拡散層（１３ａ）が形成され、ＬＤＤ拡散層（１２ｂ，１３ｂ）間の半導体基板１１上にゲート絶縁膜（電荷蓄積層）１４ａが形成され、ゲート絶縁膜１４ａ上にゲート電極１５ａが形成されている。また、ゲート絶縁膜１４ａの両側には、サイドウォール絶縁膜１６ａが形成され、ゲート電極１５ａ、サイドウォール絶縁膜１６ａを被覆して全面に、層間絶縁膜１７が形成され、この層間絶縁膜１７に形成されたコンタクトホールＣＨを通して例えばアルミニウムからなる配線層１８がドレイン拡散層１３ａに対して接続されている。
【００３８】
ゲート絶縁膜１４ａは、例えば、酸化シリコンからなる第１トンネル絶縁膜２１ａ（第１中間絶縁膜）と、第２中間絶縁膜２ａ、第３中間絶縁膜３ａ、第４中間絶縁膜４ａから構成されている。
第２中間絶縁膜２ａは、下層から順に、第１窒化シリコン膜２２ａ、ＳｉＯＮ膜（第１トラップ層）２３ａ、酸化シリコン膜（第２トンネル絶縁膜）２４ａにより構成されている。
第３中間絶縁膜３ａも同様に、下層から順に、第２窒化シリコン膜２５ａ、ＳｉＯＮ膜（第２トラップ層）２６ａ、酸化シリコン膜（第３トンネル絶縁膜）２７ａにより構成されている。
第４中間絶縁膜４ａも同様に、下層から順に、第３窒化シリコン膜２８ａ、ＳｉＯＮ膜（第３トラップ層）２９ａ、酸化シリコン膜（トップ絶縁膜）３０ａにより構成されている。
なお、上記の第２および第３トンネル絶縁膜は、上述した窒化シリコン膜との界面にトラップ層を形成するトップ絶縁膜としての機能も有している。
【００３９】
本発明では、窒化シリコン膜と、酸化シリコン膜との界面に存在するＳｉＯＮ膜のＳｉ−Ｓｉボンドによるトラップを主に利用する観点から、通常のＭＯＮＯＳ型不揮発性半導体記憶装置に比して、窒化シリコン膜の膜厚をできるだけ小さくして、窒化シリコン膜中のトラップを利用しないようにする。
したがって、ゲート絶縁膜１４ａにおいて、例えば、第１トンネル絶縁膜２１ａは２〜２．５ｎｍ程度であり、第２および第３トンネル絶縁膜（２４ａ，２７ａ）は２ｎｍ程度であり、トップ絶縁膜３０ａは、５〜６ｎｍ程度であり、ＳｉＯＮ膜（２３ａ，２６ａ，２９ａ）は０．５〜１ｎｍ程度の膜厚であり、窒化シリコン膜（２２ａ，２５ａ，２８ａ）は０．５ｎｍ以下になるようにする。なお、窒化シリコン膜の膜厚は可能であれば、ゼロになってもよい。
【００４０】
次に、本実施形態の不揮発性半導体記憶装置１において、情報記憶数が４値になる場合について説明する。
【００４１】
図２〜図３は、本発明の不揮発性半導体記憶装置１の消去・書き込み状態を表す模式図、図４は、不揮発性半導体記憶装置１において４値のデータを記憶する場合の閾値電圧の分布図である。
なお、本実施形態においては、無バイアス時においても第１トンネル絶縁膜２１ａを挟んで基板１１表面にチャネルが形成されるディプレッション型の不揮発性半導体記憶装置を用いて説明する。
【００４２】
図２（ａ）は、消去状態（状態０）を示すものであり、この消去状態では、図４に示すように、しきい値電圧は、基準電圧Ｖ_R1より負側に位置しており、２ビット情報で（１，１）に対応させる。
【００４３】
図２（ｂ）は、書き込み状態１を示すものであり、ソース拡散層１２ａ、ドレイン拡散層１３ａおよび半導体基板１１を電位０で保持し、この状態でゲート電極１５ａに例えば８Ｖ程度印加すると、第１トラップ層２３ａに半導体基板１１の不図示のチャネル形成領域全面から電荷がＦＮトンネリング注入され、しきい値電圧Ｖｔｈが変化して、データが書き込まれ，２ビット情報で（１，０）に対応させる（図４参照）。
【００４４】
図３（ｃ）は、書き込み状態２を示すものであり、例えばソース拡散層１２ａ、ドレイン拡散層１３ａおよび半導体基板１１を電位０で保持し、この状態でゲート電極１５ａに例えば１０Ｖ程度印加すると、第１トラップ層２３ａおよび第２トラップ層２６ａに半導体基板１１の不図示のチャネル形成領域全面から電荷がＦＮトンネリング注入され、しきい値電圧Ｖｔｈが変化して、データが書き込まれ、２ビット情報で（０，１）に対応させる（図４参照）。
【００４５】
図３（ｄ）は、書き込み状態３を示すものであり、例えばソース拡散層１２ａ、ドレイン拡散層１３ａおよび半導体基板１１を電位０で保持し、この状態でゲート電極１５ａに例えば１２Ｖ程度印加すると、第１トラップ層２３ａ、第２トラップ層２６ａおよび第３トラップ層２９ａに半導体基板１１の不図示のチャネル形成領域全面から電荷がＦＮトンネリング注入され、しきい値電圧Ｖｔｈが変化して、データが書き込まれ、２ビット情報で（０，０）に対応させる（図４参照）。
【００４６】
次に、本実施形態の不揮発性半導体記憶装置の読み出し動作について説明するい。
図５は、読み出し動作について説明するための図であり、図６は、読み出し動作において、不揮発性半導体記憶装置の各状態における差動センスアンプおよび論理回路から出力されるデータの説明図である。
データの読み出し動作は、従来と同様であり、不揮発性半導体記憶装置１０の電圧レベルがどの状態に属しているかを、読み出し基準セルのしきい電圧（Ｖ_R1，Ｖ_R2，Ｖ_R3）に基づいて判断する（図４参照）。
【００４７】
読み出し動作は、例えば、Ｖ_READという電圧をゲート電極１５ａに印加し、ソース１２ａは接地し、ドレイン１３ａにはバイアスを加えることにより行われる。
【００４８】
３つの読み出し基準セル（Ｒ１，Ｒ２，Ｒ３）のそれぞれに差動センスアンプ（ＡＭＰ１，ＡＭＰ２，ＡＭＰ３）が設置され、各差動センスアンプ（ＡＭＰ１，ＡＭＰ２，ＡＭＰ３）は、メモリセルアレイ５のビット線とも接続されており、電流値は、差動センスアンプに接続している活性状態の負荷にドレイン１３ａを接続することによって検出される。
すなわち、不揮発性半導体記憶装置１のドレイン拡散層１３ｂに接続されたビット線を流れる電流を、３つの読み出し基準セル（Ｒ１，Ｒ２，Ｒ３）によって発生する電流と比較する。
【００４９】
ここで、メモリセルアレイ電流が基準セル電流よりも大きい場合（Ｉ＞Ｉ_R ）には、差動センスアンプは、論理レベルの１を出力する。
また、３つの差動センスアンプ（ＡＭＰ１，ＡＭＰ２，ＡＭＰ３）の出力は、論理回路７に接続されており、当該論理回路７により２本の並列出力に変換される。
【００５０】
例えば、不揮発性半導体記憶装置１が状態０であれば、図４に示す基準電圧としきい値電圧との関係から、Ｉ_R3，Ｉ_R2，Ｉ_R1＜Ｉとなる。従って、差動センスアンプ（ＡＭＰ１，ＡＭＰ２，ＡＭＰ３）の全てにより、論理「１」が出力され、論理回路によりデータ（１，１）に変換される（図６参照）。
【００５１】
状態１の場合にも、同様に、Ｉ_R3，Ｉ_R2＜Ｉ＜Ｉ_R1であり、差動センスアンプＡＭＰ１により論理「０」が出力され、差動センスアンプ（ＡＭＰ２，ＡＭＰ３）により論理「１」が出力され、論理回路６によりデータ（１，０）に変換される（図６参照）。
【００５２】
状態２の場合にも、同様に、Ｉ_R3＜Ｉ＜Ｉ_R2，Ｉ_R1であり、差動センスアンプ（ＡＭＰ１，ＡＭＰ２）からは論理「０」が出力され、差動センスアンプＡＭＰ３により論理「１」が出力され、論理回路６によりデータ（０，１）に変換される（図６参照）。
【００５３】
状態３の場合には、Ｉ＜Ｉ_R3，Ｉ_R2，Ｉ_R1であり、差動センスアンプ（ＡＭＰ１，ＡＭＰ２，ＡＭＰ３）の全てにより、論理「０」が出力され、論理回路６により、データ（０，０）に変換される（図６参照）。
【００５４】
次に、上記の本実施形態の不揮発性半導体記憶装置の製造方法について説明する。
まず、図７（ａ）に示すように、シリコン半導体基板１１にＬＯＣＯＳ法などにより、図示しない素子分離絶縁膜を形成し、素子分離絶縁膜により分離された半導体基板１１のチャネル形成領域となる活性領域に導電性不純物のイオン注入によりチャネル形成領域のしきい値調整などを行った後、例えば熱酸化法により半導体基板１１表面に酸化シリコンからなる第１トンネル絶縁膜（第１中間絶縁膜）２１を形成する。このときの第１トンネル絶縁膜２１の膜厚は、例えば２〜２．５ｎｍである。
【００５５】
次に、図７（ｂ）に示すように、例えばＬＰＣＶＤ（Low Pressure ChemicalVapor Deposition) 法により、窒化シリコン（Ｓｉ₃ Ｎ₄ ）を堆積させ、第１窒化シリコン膜２２を形成する。
この第１窒化シリコン膜２２の厚さは、例えば０．５〜１ｎｍ程度である。なお、このときの窒化シリコン膜２２の膜厚は、次の熱酸化工程により、膜厚が限りなくゼロに近くなるような膜厚とする。
【００５６】
次に、図７（ｃ）に示すように、例えば熱酸化法により、第１窒化シリコン膜２２を酸化し、第１窒化シリコン膜２２の上層に酸化シリコンからなる第２トンネル絶縁膜２４を形成する。このとき、第１窒化シリコン膜２２と第２トンネル絶縁膜２４の界面にＳｉＯＮ膜２３（第１トラップ層）が形成される。
なお、このときのＳｉＯＮ膜２３の膜厚は、例えば０．５〜１ｎｍ程度であり、第２トンネル絶縁膜２４の膜厚は、例えば１．５〜２ｎｍ程度である。
また、熱酸化後の第１窒化シリコン膜２２の膜厚は極力小さくし（例えば０．５ｎｍ以下）、可能であればゼロであってもよい。
従って、第１窒化シリコン膜２２、第１トラップ層２３、および第２トンネル絶縁膜２４からなる第２中間絶縁膜２の膜厚は、３〜３．５ｎｍ程度となる。
【００５７】
その後、図７（ｂ）および図７（ｃ）と同様の工程を繰り返していく。
例えば、トラップ層を３層形成する場合には、同様の工程を２回繰り返す。
【００５８】
すなわち、図８（ｄ）に示すように、再び、第２トンネル絶縁膜２４の上層に、例えばＬＰＣＶＤ法により、窒化シリコン（Ｓｉ₃ Ｎ₄ ）を堆積させる。
なお、この第２窒化シリコン膜２５の膜厚は、第１窒化シリコン膜２２と同様に、例えば０．５〜１ｎｍ程度である。
【００５９】
次に、図８（ｅ）に示すように、例えば熱酸化法により、第２窒化シリコン膜２５を酸化し、酸化シリコンからなる第３トンネル絶縁膜２７を形成する。このとき、第２窒化シリコン膜２５と第３トンネル絶縁膜２７の界面には、ＳｉＯＮ膜（第２トラップ層）２６が形成される。
なお、このときの第２トラップ層２６の膜厚は、第１トラップ層２３と同様に、例えば０．５〜１ｎｍ程度であり、第３トンネル絶縁膜２７の膜厚は、第２トンネル絶縁膜２４と同様に、例えば１．５〜２ｎｍ程度である。
また、熱酸化後の第２窒化シリコン膜２５の膜厚は、第１窒化シリコン膜２２と同様極力小さくする。
これにより、第２窒化シリコン膜２５、第２トラップ層２６、および第３トンネル絶縁膜２７からなる第３中間絶縁膜３が形成される。
【００６０】
次に、図８（ｆ）に示すように、第３トンネル酸化膜２７の上層に、例えばＬＰＣＶＤ法により、窒化シリコン（Ｓｉ₃ Ｎ₄ ）を堆積させる。
なお、この第３窒化シリコン膜２８の膜厚は、第１および第２窒化シリコン膜（２２，２５）と同様に、０．５〜１ｎｍ程度である。
【００６１】
次に、図９（ｇ）に示すように、例えば熱酸化法により、第３窒化シリコン膜２８を酸化し、酸化シリコンからなるトップ絶縁膜３０を形成する。このとき、第３窒化シリコン膜２８とトップ絶縁膜３０の界面には、ＳｉＯＮ膜２９（第３トラップ層）が形成される。
なお、このときの第３トラップ層２９の膜厚は、第１および第２トラップ層（２３，２６）と同様に、例えば０．５〜１ｎｍ程度であり、トップ絶縁膜（トップ酸化膜）３０の膜厚は、第２および第３トンネル絶縁膜（２４，２７）と異なり、トラップ層からゲート電極への正孔や電子の漏れを防止するため、５〜６ｎｍ程度と厚めに形成する。
また、熱酸化後の第３窒化シリコン膜２８の膜厚は、第１および第２窒化シリコン膜（２２，２５）と同様極力小さくする。
これにより、第３窒化シリコン膜２８、第３トラップ層２９、およびトップ絶縁膜３０からなる第４中間絶縁膜４が形成される。
【００６２】
次に、図９（ｈ）に示すように、例えばＣＶＤ法により、トップ絶縁膜３０の上層にポリシリコンを堆積させ、ゲート電極用層１５を形成する。
【００６３】
次に、図１０（ｉ）に示すように、ゲート電極用層１５の上層にフォトリソグラフィー工程により、ゲート電極パターンのレジスト膜（不図示）を形成し、ＲＩＥ（Reactive Ion Etching; 反応性イオンエッチング）などのエッチングをゲート電極用層１５、第４中間絶縁膜４、第３中間絶縁膜３、第２中間絶縁膜２、第１中間絶縁膜２１に対して順に施し、ゲート電極１５ａ、第４中間絶縁膜４ａ、第３中間絶縁膜３ａ、第２中間絶縁膜２ａ、および第１中間絶縁膜２１ａを形成する。
【００６４】
次に、図１０（ｊ）に示すように、ゲート電極１５ａをマスクとして、例えば、砒素、リンなどのｎ型導電性不純物Ｉ１を低濃度にイオン注入し、ゲート電極１５ａの両側部の半導体基板１１中にＬＤＤ拡散層（１２ｂ，１３ｂ）を形成する。
【００６５】
次に、図１１（ｋ）に示すように、例えばＣＶＤ法により、酸化シリコンを堆積させ、サイドウォール絶縁膜用層１６を形成する。
【００６６】
次に、図１１（ｌ）に示すように、例えばＲＩＥなどのエッチングによりサイドウォール絶縁膜用層１６に対して、異方性エッチング加工を行い、ゲート電極１５ａと第１、第２、第３および第４絶縁膜（２１ａ，２ａ，３ａ，４ａ）の積層体の側部にサイドウォール絶縁膜１６ａを形成する。
【００６７】
次に、図１２（ｍ）に示すように、砒素、リンなどのｎ型導電性不純物Ｉ２を高濃度に注入して、ソース拡散層１２ａと、ドレイン拡散層１３ａを形成する。
【００６８】
次に、図１２（ｎ）に示すように、ゲート電極１５ａおよび半導体基板１１を被覆して全面に、酸化シリコンなどの層間絶縁膜１７を形成する。
【００６９】
以降の工程としては、ドレイン拡散層１３ａに接続するビット線などの上層配線をアルミニウムなどの導電性材料により形成して、図１に示す不揮発性半導体記憶装置１に至る。
【００７０】
上記の本実施形態の不揮発性半導体記憶装置によれば、窒化シリコン膜と酸化シリコン膜の界面に形成されるＳｉＯＮ膜中のＳｉ−Ｓｉボンドによるトラップを主に利用して、電荷蓄積層を構成するため、トラップの制御を単純化することができる。
また、１つのフローティングゲートへの電荷蓄積密度を制御して、３値以上の多値メモリを構成する浮遊ゲート方式に比して、トラップ層を複数設け、各トラップ層への電荷の注入の有無により、各しきい値電圧を分けることで、電荷の注入および消去によるしきい値電圧の遷移をより簡易に電圧制御できるため、電荷の書き込みおよび消去に要する時間を短縮することが可能となる。
さらに、トンネル酸化膜によって、各トラップ層が分離されているので、各しきい値電圧を分ける不感帯は浮遊ゲート方式より大きくとれ、かつ電荷の長時間保持にも有利である。
また、本実施形態の不揮発性半導体記憶装置の製造方法によれば、上記の不揮発性半導体記憶装置を容易に形成することができる。
【００７１】
第２実施形態
本発明の第２実施形態の不揮発性半導体記憶装置の断面図を図１３に示す。
実質的に第１実施形態と構造は、同一であるが、第２実施形態では、ゲート絶縁膜（電荷蓄積層）に窒化シリコン膜が存在しない。
【００７２】
すなわち、本実施形態では、ゲート絶縁膜１４ｂは、ＳｉＯ₂ からなる第１トンネル絶縁膜（第１中間絶縁膜）３１ａと、第２中間絶縁膜２ｂ、第３中間絶縁膜３ｂ、第４中間絶縁膜４ｂから構成されている。
第２中間絶縁膜２ｂは、下層から順に、ＳｉＯＮ膜（第１トラップ層）３２ａ、酸化シリコン膜（第２トンネル絶縁膜）３３ａにより構成されている。
第３中間絶縁膜３ｂも同様に、下層から順に、ＳｉＯＮ膜（第２トラップ層）３４ａ、酸化シリコン膜（第３トンネル絶縁膜）３５ａにより構成されている。
第４中間絶縁膜４ｂも同様に、下層から順に、ＳｉＯＮ膜（第３トラップ層）３６ａ、酸化シリコン膜（トップ絶縁膜）３７ａにより構成されている。
【００７３】
本実施形態においても、第１実施形態と同様、ＳｉＯＮ膜のＳｉ−Ｓｉボンドによるトラップを主に利用するが、通常のＭＯＮＯＳ型不揮発性半導体記憶装置に比して、窒化シリコン膜を形成しないことにより、窒化シリコン膜中のトラップを利用しないようにする。
したがって、ゲート絶縁膜１４ｂにおいて、例えば、第１トンネル酸化膜３１ａは２〜２．５ｎｍ程度であり、第２、第３トンネル絶縁膜（３３ａ，３５ａ）は２ｎｍ程度であり、トップ絶縁膜３７ａは、第１実施形態と同様に、５〜６ｎｍ程度であり、ＳｉＯＮ膜（３２ａ，３４ａ，３６ａ）は０．５〜１ｎｍ程度の膜厚である。
【００７４】
本実施形態の不揮発性半導体記憶装置の書き込み、消去、読み出し等の方法については、第１実施形態と同様である。
【００７５】
次に、上記の本実施形態の不揮発性半導体記憶装置の製造方法について説明する。
まず、図１４（ａ）に示すように、シリコン半導体基板１１にＬＯＣＯＳ法などにより、図示しない素子分離絶縁膜を形成し、素子分離絶縁膜により分離された半導体基板１１のチャネル形成領域となる活性領域に導電性不純物のイオン注入によりチャネル形成領域のしきい値調整などを行った後、例えば熱酸化法により半導体基板１１表面に第１トンネル酸化膜（第１中間絶縁膜）３１を形成する。このときの第１トンネル絶縁膜３１の膜厚は、例えば２〜２．５ｎｍである。
【００７６】
次に、図１４（ｂ）に示すように、第１トンネル酸化膜３１を、例えば、ＮＨ₃ 、Ｎ₂ Ｏ、およびＮＯなどのガスにより窒化処理して、第１トンネル酸化膜３１表面にＳｉ−Ｎボンドを形成し、トラップ層用層３２ｃを形成する。
【００７７】
次に、図１４（ｃ）に示すように、例えば熱酸化法により、トラップ層用層３２ｃを酸化し、トラップ層用層のＳｉ−Ｎボンドを、Ｓｉ−Ｓｉボンドに変える。
これにより、ＳｉＯＮ膜（第１トラップ層）３２と第２トンネル酸化膜３３が形成する。
なお、このときのＳｉＯＮ膜３２の膜厚は、例えば０．５〜１ｎｍ程度であり、第２トンネル酸化膜３３の膜厚は、例えば１．５〜２ｎｍ程度である。
従って、第１トラップ層３２、および第２トンネル酸化膜３３からなる第２中間絶縁膜２の膜厚は、２〜３ｎｍ程度となる。
【００７８】
その後、図１４（ｂ）および図１４（ｃ）と同様の工程を繰り返していく。
例えば、トラップ層を３層形成する場合には、同様の工程を２回繰り返す。
【００７９】
次に、図１５（ｄ）に示すように、例えばＣＶＤ法により、トップ酸化膜３７の上層にポリシリコンを堆積させ、ゲート電極用層１５を形成する。
【００８０】
次に、図１５（ｅ）に示すように、ゲート電極用層１５の上層にフォトリソグラフィー工程により、ゲート電極パターンのレジスト膜（不図示）を形成し、ＲＩＥ（Reactive Ion Etching; 反応性イオンエッチング）などのエッチングをゲート電極用層１５、第４中間絶縁膜４、第３中間絶縁膜３、第２中間絶縁膜２、第１中間絶縁膜３１に対して順に施し、ゲート電極１５ａ、第４中間絶縁膜４ｂ、第３中間絶縁膜３ｂ、第２中間絶縁膜２ｂ、および第１中間絶縁膜３１ａを形成する。
【００８１】
以降の工程は、第１実施形態と同様であり、図１０（ｊ）から図１２（ｎ）までの工程を行うことにより、図１３に示す半導体装置に至る。
【００８２】
上記の本実施形態の不揮発性半導体記憶装置によっても、ＳｉＯＮ膜中のＳｉ−Ｓｉボンドによるトラップを主に利用して、トラップ層を構成し、トラップの制御を単純化することができるため、第１実施形態と同様の効果を奏することが可能となる。
【００８３】
第３実施形態
本発明の第３実施形態の不揮発性半導体記憶装置の断面図を図１６に示す。
第１および第２実施形態とは異なり、本実施形態では、ゲート絶縁膜（電荷蓄積層）中のトラップ層として、ＳＲＯ（silicon rich oxide) 膜あるいはＳＲＮ（silicon rich nitride) 膜を用いる。
【００８４】
すなわち、本実施形態では、ゲート絶縁膜１４ｃは、ＳｉＯ₂ からなる第１トンネル絶縁膜（第１中間絶縁膜）３８ａと、第２中間絶縁膜２ｃ、第３中間絶縁膜３ｃ、第４中間絶縁膜４ｃから構成されている。
第２中間絶縁膜２ｃは、下層から順に、ＳＲＯ膜あるいはＳＲＮ膜（第１トラップ層）３９ａ、酸化シリコン膜（第２トンネル絶縁膜）４０ａにより構成されている。
第３中間絶縁膜３ｃも同様に、下層から順に、ＳＲＯ膜あるいはＳＲＮ膜（第２トラップ層）４１ａ、酸化シリコン膜（第３トンネル絶縁膜）４２ａにより構成されている。
第４中間絶縁膜４ｃも同様に、下層から順に、ＳＲＯ膜あるいはＳＲＮ膜（第３トラップ層）４３ａ、酸化シリコン膜（トップ絶縁膜）４４ａにより構成されている。
【００８５】
本実施形態では、第１および第２実施形態とは異なり、ＳＲＯ膜あるいはＳＲＮ膜中に存在するＳｉのダングリングボンドによるトラップを主に利用する。
例えば、通常の窒化シリコン膜（Ｓｉ₃ Ｎ₄ ）では、シリコン１に対して、窒素が１．３３含まれている（結合している）が、シリコンリッチナイトライド膜では、シリコン１に対して、窒素の割合を０．５程度にまで下げたものである。これにより、シリコンには、ダングリングボンド（未結合手）が存在し、トラップを多く含んだ性質を有することが知られている。
本実施形態では、上記のＳＲＯ膜あるいはＳＲＮ膜をトラップ層として利用する。
【００８６】
ゲート絶縁膜１４ｃにおいて、例えば、第１トンネル絶縁膜３８ａは２〜２．５ｎｍ程度であり、第２、第３トンネル絶縁膜（４０ａ，４２ａ）は２ｎｍ程度であり、トップ絶縁膜４４ａは、５〜６ｎｍ程度であり、ＳＲＯ膜あるいはＳＲＮ膜（３９ａ，４１ａ，４３ａ）は０．５〜１ｎｍ程度の膜厚である。
【００８７】
本実施形態の不揮発性半導体記憶装置の書き込み、消去、読み出し等の方法については、第１実施形態と同様である。
【００８８】
次に、上記の本実施形態の不揮発性半導体記憶装置の製造方法について説明する。
まず、図１７（ａ）に示すように、シリコン半導体基板１１にＬＯＣＯＳ法などにより、図示しない素子分離絶縁膜を形成し、素子分離絶縁膜により分離された半導体基板１１のチャネル形成領域となる活性領域に導電性不純物のイオン注入によりチャネル形成領域のしきい値調整などを行った後、例えば熱酸化法により半導体基板１１表面に酸化シリコンからなる第１トンネル絶縁膜（第１中間絶縁膜）３８を形成する。このときの第１トンネル絶縁膜３８の膜厚は、例えば２〜２．５ｎｍである。
【００８９】
次に、図１７（ｂ）に示すように、第１トンネル絶縁膜３８の上層に、ＳＲＯ膜３９あるいはＳＲＮ膜３９（第１トラップ層）をＣＶＤ法により形成する。これは、通常の酸化シリコン膜および窒化シリコン膜を形成する場合に比して、ＳｉあるいはＮを含む原料比を大きくすることにより、形成することができる。
なお、このときのＳＲＯ膜３９の膜厚は、例えば０．５〜１ｎｍ程度である。
【００９０】
次に、図１７（ｃ）に示すように、第１トラップ層３９の上層に、例えば、ＣＶＤ法により、酸化シリコン膜を堆積させ、第２トンネル絶縁膜４０を形成する。この第２トンネル絶縁膜３３の膜厚は、例えば１．５〜２ｎｍ程度である。
従って、第１トラップ層３９、および第２トンネル絶縁膜４０からなる第２中間絶縁膜２の膜厚は、２〜３ｎｍ程度となる。
【００９１】
その後、図１７（ｂ）および図１７（ｃ）と同様の工程を繰り返していく。
例えば、トラップ層を３層形成する場合には、同様の工程を２回繰り返す。
【００９２】
次に、図１８（ｄ）に示すように、例えばＣＶＤ法により、トップ酸化膜４４の上層にポリシリコンを堆積させ、ゲート電極用層１５を形成する。
【００９３】
次に、図１８（ｅ）に示すように、ゲート電極用層１５の上層にフォトリソグラフィー工程により、ゲート電極パターンのレジスト膜（不図示）を形成し、ＲＩＥ（Reactive Ion Etching; 反応性イオンエッチング）などのエッチングをゲート電極用層１５、第４中間絶縁膜４、第３中間絶縁膜３、第２中間絶縁膜２、第１中間絶縁膜３８に対して順に施し、ゲート電極１５ａ、第４中間絶縁膜４ｃ、第３中間絶縁膜３ｃ、第２中間絶縁膜２ｃ、および第１中間絶縁膜３８ａを形成する。
【００９４】
以降の工程は、第１実施形態と同様であり、図１０（ｊ）から図１２（ｎ）までの工程を行うことにより、図１６に示す半導体装置に至る。
【００９５】
上記の本実施形態の不揮発性半導体記憶装置によっても、ＳＲＯ膜あるいはＳＲＮ膜中のＳｉのダングリングボンドによるトラップを主に利用して、トラップ層を構成し、トラップの制御を単純化することができるため、第１実施形態と同様の効果を奏することが可能となる。
【００９６】
本発明の半導体装置およびその製造方法の実施形態は、上記の説明に限定されない。例えば、本実施形態では、トラップ層を３層形成して、４値を得る説明をしたが、これに限られず、トラップ層を複数形成することができる。
例えば、トラップ層４層では、得られる多値数は、正孔の蓄積電荷を加えれば９値あり、そのうちの８値を利用して３ビットセルを構成することも可能であるし、また、トラップ層を８層にすれば、得られる多値数は、正孔の蓄積電荷を加えれば１７値あり、そのうちの１６値を利用して４ビットセルを構成することも可能である
また、トラップ層を２層にして、正孔の蓄積電荷を利用することによって、４値を得ることも可能である。なお、これらの多層のトラップ層の製造方法については、本実施形態で説明したように、トラップ層を積層することにより達成される。
さらに、トラップ層２層から３層で、１ビットセルを構成しても良く、この場合、しきい値電圧を分ける不感帯の幅を大きくとることができることから、リテンション特性（電荷保持特性）を向上することができる。
【００９７】
また、トンネル絶縁膜として、酸化シリコン膜ではなく、ＳｉＯＮ膜を利用することも可能である。例えば、トラップ層として、ＳｉＯＮ膜の窒素濃度が大きい方を利用し、窒素濃度が小さい方をトンネル絶縁膜として用いることで、ＳｉＯＮ膜はＳｉＯ₂ よりバリアハイトが小さく、低電圧化に有利に働くことがあると考えられる。
また、ゲート電極下の一番上のトラップ層として、多結晶シリコンを用いることもできる。
さらに、不揮発性半導体記憶装置は、ＮＯＲ型、ＮＡＮＤ型のどちらを採用してもよく、電荷のトラップ層への注入は、データの書き込み、消去のどちらに相当しても構わない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００９８】
【発明の効果】
本発明の不揮発性半導体記憶装置によれば、単一種類のトラップを主に利用して、電荷蓄積層を構成するため、電荷蓄積層中のトラップ層への電荷の注入および消去などの制御を単純化することができる。
また、１つのフローティングゲートへの電荷蓄積密度を制御して、３値以上の多値メモリを構成する浮遊ゲート方式に比して、トラップ層を複数設け、各トラップ層への電荷の注入の有無により、しきい値電圧を分けることで、電荷の注入および消去によるしきい値電圧の遷移をより簡易に電圧制御できるため、電荷の書き込みおよび消去に要する時間を短縮することが可能となる。
さらに、酸化シリコンなどの絶縁膜によって、各トラップ層が分離されているので、各閾値電圧を分ける不感帯は浮遊ゲート方式より大きくとれ、かつ電荷の長時間保持にも有利である。
【００９９】
また、本発明の不揮発性半導体記憶装置の製造方法によれば、上記の不揮発性半導体記憶装置を容易に形成することができる。
【図面の簡単な説明】
【図１】図１は、第１実施形態のＭＯＮＯＳ型不揮発性半導体記憶装置の断面図である。
【図２】図２は、本発明の不揮発性半導体記憶装置の状態０および状態１を表す模式図である。
【図３】図３は、本発明の不揮発性半導体記憶装置の状態２および状態３を表す模式図である。
【図４】図４は、本発明の不揮発性半導体記憶装置において４値のデータを記憶する場合の閾値電圧の分布図である。
【図５】図５は、本発明の不揮発性半導体記憶装置の読み出し動作について説明するための図である。
【図６】図６は、読み出し動作において、不揮発性半導体記憶装置の各状態におけるセンスアンプおよび論理回路から出力されるデータの説明図である。
【図７】図７は、第１実施形態の不揮発性半導体記憶装置の製造方法の製造工程を示す断面図であり、（ａ）は第１トンネル絶縁膜の形成工程まで、（ｂ）は第１窒化シリコン膜の形成工程まで、（ｃ）は第１トラップ層の形成工程までを示す。
【図８】図８は、図７の続きの工程を示す断面図であり、（ｄ）は第２窒化シリコン膜の形成工程まで、（ｅ）は第２トラップ層の形成工程まで、（ｆ）は第３窒化シリコン膜の形成工程までを示す。
【図９】図９は、図８の続きの工程を示す断面図であり、（ｇ）は第３トラップ層の形成工程まで、（ｈ）はゲート電極用層の形成工程までを示す。
【図１０】図１０は、図９の続きの工程を示す断面図であり、（ｉ）はゲート電極パターンの加工工程まで、（ｊ）はＬＤＤ拡散層の形成工程までを示す。
【図１１】図１１は、図１０の続きの工程を示す断面図であり、（ｋ）はサイドウォール絶縁膜用層の形成工程まで、（ｌ）はサイドウォール絶縁膜の形成工程までを示す。
【図１２】図１２は、図１１の続きの工程を示す断面図であり、（ｍ）はソース・ドレイン拡散層の形成工程まで、（ｎ）は層間絶縁膜の形成工程までを示す。
【図１３】図１３は、第２実施形態の不揮発性半導体記憶装置の断面図である。
【図１４】図１４は、第２実施形態の不揮発性半導体記憶装置の製造方法の製造工程を示す断面図であり、（ａ）は第１トンネル絶縁膜の形成工程まで、（ｂ）は第１トラップ層用層の形成工程まで、（ｃ）は第１トラップ層の形成工程までを示す。
【図１５】図１５は、図１４の続きの工程を示す断面図であり、（ｄ）はゲート電極用層の形成工程まで、（ｅ）はゲート電極パターンの加工工程までを示す。
【図１６】図１６は、第３実施形態の不揮発性半導体記憶装置の断面図である。
【図１７】図１７は、第３実施形態の不揮発性半導体記憶装置の製造方法の製造工程を示す断面図であり、（ａ）は第１トンネル絶縁膜の形成工程まで、（ｂ）は第１トラップ層の形成工程まで、（ｃ）は第２トンネル絶縁膜の形成工程までを示す。
【図１８】図１８は、図１７の続きの工程を示す断面図であり、（ｄ）はゲート電極用層の形成工程まで、（ｅ）はゲート電極パターンの加工工程までを示す。
【図１９】図１９は、従来例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の断面図である。
【図２０】図２０は、従来例に係るフローティングゲート型不揮発性半導体記憶装置の断面図である。
【符号の説明】
１…不揮発性半導体記憶装置、２，２ａ，２ｂ，２ｃ…第２中間絶縁膜、３，３ａ，３ｂ，３ｃ…第３中間絶縁膜、４，４ａ，４ｂ，４ｃ…第４中間絶縁膜、５…メモリセルアレイ、６…基準セルアレイ、７…論理回路、１０…従来例の不揮発性半導体記憶装置、１１…半導体基板、１２ａ…ソース拡散層（高濃度拡散層）、１２ｂ…ソース拡散層（低濃度拡散層）、１３ａ…ドレイン拡散層（高濃度拡散層）、１３ｂ…ドレイン拡散層（低濃度拡散層）、１４，１４ａ…ゲート絶縁膜、１５，１５ａ…ゲート電極、１６，１６ａ…サイドウォール絶縁膜、１７…層間絶縁膜、１８…配線、２０…従来例の不揮発性半導体記憶装置、２１，２１ａ，３１，３１ａ，３８，３８ａ…第１トンネル絶縁膜、２２，２２ａ，２５，２５ａ，２８，２８ａ…窒化シリコン膜、２３，２３ａ，２６，２６ａ，２９，２９ａ，３２，３２ａ，３４，３４ａ，３６，３６ａ，３９，３９ａ，４１，４１ａ，４３，４３ａ…トラップ層、２４，２４ａ，２７，２７ａ，３３，３３ａ，３５，３５ａ，４０，４０ａ，４２，４２ａ，…トンネル絶縁膜、３０，３０ａ，３７，３７ａ，４４，４４ａ…トップ絶縁膜。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electrically rewritable nonvolatile semiconductor memory device and a manufacturing method thereof, and more particularly to a nonvolatile semiconductor memory device capable of storing three or more values and a manufacturing method thereof.
[0002]
[Prior art]
Instead of magnetic storage devices such as floppy disks, electrically rewritable nonvolatile semiconductor storage devices (EEPROM: Electrically Erasable and Programmable ROM) are beginning to be used. As the EEPROM, a structure having various characteristics such as a floating gate type, an MNOS type or a MONOS type, and a TEXTURED PORY type has been developed.
[0003]
FIG. 19 is a schematic cross-sectional view showing the basic structure of a MONOS type nonvolatile semiconductor memory device.
In the MONOS type nonvolatile semiconductor memory device 10 shown in FIG. 19, a source diffusion layer 12 and a drain diffusion layer 13 are formed on a semiconductor substrate 11, and gate insulation is provided on the semiconductor substrate 11 between the source diffusion layer 12 and the drain diffusion layer 13. A film 14 is formed, and a gate electrode 15 is formed on the gate insulating film 14. Further, an interlayer insulating film 17 such as silicon oxide is formed so as to cover them.
[0004]
The gate insulating film 14 is formed of the lowermost SiO₂ A tunnel oxide film 141, an intermediate silicon nitride film 142, and an uppermost top oxide film 143. The thickness of each insulating film is, for example, about 2 nm for the tunnel oxide film 141, about 8 to 10 nm for the silicon nitride film 142, and about 5 nm for the top oxide film 143.
The control gate 15 is composed of a polysilicon film and a silicide film such as a tungsten silicide (WSi) film.
[0005]
The MONOS type nonvolatile semiconductor memory device 10 having the above configuration accumulates charges in traps existing in the silicon nitride film 142 of the gate insulating film 14 and the interface between the silicon nitride film 142 and the top oxide film 143. , Data storage.
For writing and erasing data, a positive or negative bias voltage is applied to the gate electrode 15 and the tunnel oxide film 141 is passed from the semiconductor substrate 11 to the silicon nitride film 142 and the interface between the silicon nitride film 142 and the top oxide film 143. This is done by injecting or releasing electrons or holes into the trap.
[0006]
As traps in the silicon nitride film 142, there are spin defects such as a K center represented by the following chemical formula (1), an Nb center represented by the following chemical formula (2), and a No center represented by the following chemical formula (3). JTYount et al, SILICON NITRIDE AND SILICON DIOXIDE THIN INSULATING FILMS, Pro.-Vol.94-16, Editors Vik J. Kapoor et al, THEELECTROCHEMICAL SOCIETY, INC., P.73.
Similarly, there is a Si—Si bond (bond) as a trap in the silicon nitride film 142, such as Minoru Minoru, et al., IEICE Transactions, C-11, No. 12, p. 564 (1994).
[0007]
[Chemical 1]

[0008]
[Chemical 2]

[0009]
[Chemical Formula 3]

[0010]
In addition, there is a Si—Si bond at the interface between the silicon nitride film 142 and the top oxide film 143, which also contributes to trapping of MONOS charges.
[0011]
As described above, various traps contributing to the charge retention of the MONOS type nonvolatile semiconductor memory device have been reported and have not been clarified strictly, and the trap distribution, density, At present, the control of the degree of mixture and the level of capture level are not clear.
Therefore, in the MONOS type nonvolatile semiconductor memory device 10 described above, the relationship between the trap in the silicon nitride film and the characteristics of the MONOS element, for example, the writing and erasing speed and voltage, the retention (charge retention) characteristics, the leakage current, etc. The current situation is not necessarily clear.
[0012]
FIG. 20 is a schematic cross-sectional view showing the basic structure of a floating gate type nonvolatile semiconductor memory device.
20 has a source diffusion layer 12 and a drain diffusion layer 13 formed on a semiconductor substrate 11 and is oxidized on the semiconductor substrate 11 between the source diffusion layer 12 and the drain diffusion layer 13. The floating gate nonvolatile semiconductor memory device 20 shown in FIG. A tunnel insulating film (gate insulating film) 50 made of silicon is formed, a floating gate 51 made of, for example, polysilicon is formed thereon, and an intermediate insulating film 52 is further formed thereon. A control gate 15 made of, for example, polysilicon is formed on the intermediate insulating film 52. Further, an interlayer insulating film 17 such as silicon oxide is formed so as to cover them.
The intermediate insulating film 52 is composed of, for example, an ONO film (a stack of oxide film-nitride film-oxide film).
[0013]
In the floating gate type nonvolatile semiconductor memory device 20 having the above structure, the floating gate 51 has a function of holding charges in the film, and the insulating films such as the tunnel insulating film 50 and the intermediate insulating film 52 charge. It has a role of confining in the floating gate 51. An appropriate voltage is applied to the control gate 15 and the semiconductor substrate 11 including the source diffusion layer 12 and the drain diffusion layer 13, and charges are injected from the semiconductor substrate 11 to the floating gate 51 through the tunnel insulating film 50. Electric charges are discharged from the gate 51 to the semiconductor substrate 11.
[0014]
As described above, when electric charges are accumulated in the floating gate 51, an electric field is generated by the accumulated electric charges, so that the threshold voltage of the transistor changes. This change enables data storage. For example, data can be erased by accumulating electrons in the floating gate 51, and data can be written by releasing electrons accumulated in the floating gate 51.
[0015]
By the way, in recent years, as one method for increasing the capacity of flash memory, there has been an active movement to increase the threshold voltage to achieve high integration.
In the above multi-value technique, a multi-value is obtained by generating an erase state and a plurality of charge accumulation states. The plurality of charge accumulation states are generated by, for example, differences in the amount of charge stored in the floating gate.
[0016]
[Problems to be solved by the invention]
However, the above-described multi-value by the floating gate method requires precise control of the charge density to the floating gate, precise injection of the charge, precise readout of the charge amount, long-time charge storage, etc. With the value conversion, there is a problem that it is difficult to control variation of each threshold voltage and to secure a dead zone for dividing each threshold voltage.
[0017]
In view of the above circumstances, a nonvolatile semiconductor memory device in which a trap layer made of an ONO film is added under a floating gate to realize quaternary multi-value is described in Japanese Patent Laid-Open No. 11-289021. .
In the nonvolatile semiconductor memory device described above, a positive charge accumulation state (erasing state) in the trap layer made of the ONO film, a charge accumulation state in the trap layer and the floating gate (write state 1), and a negative charge in the trap layer Four values are realized by the accumulation state (write state 2) and the negative charge accumulation state (write state 3) in the trap layer and the floating gate. Unlike the conventional case, this four-value control is not the control of the charge density to one floating gate, but has an advantage that it can be performed by applying different voltages to each other. However, the positive charge accumulation state is included in the four values. Therefore, when applying a voltage to the control gate, it is necessary to use positive and negative voltages separately, which makes the control complicated.
[0018]
The present invention has been made in view of the above-described problems, and therefore the present invention is capable of increasing the number of values while avoiding the difficulty of control due to the presence of various traps in a MONOS type nonvolatile semiconductor memory device. An object of the present invention is to provide a non-volatile semiconductor memory device and a manufacturing method thereof.
[0019]
[Means for Solving the Problems]
In order to achieve the above object, a nonvolatile semiconductor memory device of the present invention includes a semiconductor substrate having a channel formation region and a tunnel that is formed in an upper layer of the channel formation region and allows a charge to pass through a tunnel in a predetermined electric field. A charge storage layer including a stacked film in which two or more layers and charge trap layers are alternately stacked, a gate electrode formed on an upper layer of the charge storage layer, and on both sides of the gate electrode A source / drain region formed in the semiconductor substrate connected to the channel formation region, and adjusting a threshold voltage according to an amount of charges injected into each trap layer of the charge storage layer; Store data.
[0020]
In the above nonvolatile semiconductor memory device, by controlling the voltage applied to the gate electrode, the semiconductor substrate, the source / drain region, etc., a Fowler-Nordheim type tunnel current is generated, and charge is injected into each trap layer, or each Electric charges are discharged from the trap layer to the semiconductor substrate.
Thus, when electric charges are accumulated in each trap layer, an electric field is generated by the accumulated electric charges, so that the threshold voltage of the transistor changes. This change enables data storage.
[0021]
In the above nonvolatile semiconductor memory device, since there are a plurality of trap layers in the charge storage layer, the threshold voltage is divided according to the presence or absence of charge injection into each trap layer, thereby thresholds for charge injection and erasure. It becomes possible to control the voltage of the value voltage more easily.
[0022]
Preferably, the trap layer includes a silicon nitride oxide film.
The charge storage layer includes a stacked film in which two or more silicon oxide films and silicon nitride films are alternately stacked, and the trap layer includes the silicon nitride film, the silicon nitride film, and the upper portion thereof. It is a silicon nitride oxide film formed at the interface with the silicon oxide film, and the tunnel layer is the silicon oxide film.
As a result, the trap layer is formed by mainly using traps due to Si—Si bonds in the silicon nitride oxide film formed at the interface between the silicon nitride film and the silicon oxide film. It is possible to simplify the control such as injection and erasing of the charges.
[0023]
The trap layer is a silicon rich oxide film or a silicon rich nitride film.
As a result, traps are formed using traps due to dangling bonds of Si present in silicon-rich oxide films or silicon-rich nitride films, so that charge injection and erasure into the trap layers in the charge storage layer It is possible to simplify the control.
[0024]
In order to achieve the above object, a method for manufacturing a nonvolatile semiconductor memory device of the present invention includes a tunnel layer capable of tunneling charges in a predetermined electric field and a trap layer for accumulating charges on a semiconductor substrate. Forming a charge storage layer including a laminated film in which two or more layers are alternately stacked, forming a gate electrode on the charge storage layer, and in the semiconductor substrate on both sides of the gate electrode. And forming a source / drain region.
[0025]
In the above method for manufacturing a nonvolatile semiconductor memory device, a field effect having a charge storage layer including a plurality of trap layers between a gate electrode and a channel formation region formed between a source / drain region in a semiconductor substrate A transistor can be formed.
Since multiple trap layers are formed, threshold voltage transitions due to charge injection and erasure can be controlled more easily by dividing each threshold voltage depending on whether or not charge is injected into each trap layer. Thus, a non-volatile semiconductor memory device capable of achieving the above can be formed.
[0026]
Preferably, in the step of forming the charge storage layer, two or more silicon oxide films as a tunnel layer and a silicon nitride film are alternately stacked on the channel formation region of the semiconductor substrate. A silicon nitride oxide film formed at the interface between the film and the silicon oxide film thereabove is formed as a main trap layer.
As a result, the trap layer is formed by mainly using traps due to Si—Si bonds in the silicon nitride oxide film formed at the interface between the silicon nitride film and the silicon oxide film. Thus, it is possible to manufacture a nonvolatile semiconductor memory device capable of simplifying the control such as injection and erasing of charges.
[0027]
The step of forming the charge storage layer includes a first step of forming a silicon oxide film as the tunnel layer, and nitriding and oxidizing the silicon oxide film to form the trap layer on the surface of the silicon oxide film. A second step of forming a silicon nitride oxide film and forming a silicon oxide film as a tunnel layer on the surface of the silicon nitride oxide film, and repeating the second step on the surface of the silicon oxide film. A stacked film of a silicon nitride oxide film and a silicon oxide film is formed.
Thereby, since a silicon nitride film is not formed, a nonvolatile semiconductor memory device that can use only traps in the silicon nitride oxide film can be manufactured.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a nonvolatile semiconductor memory device and a manufacturing method thereof according to the present invention will be described below with reference to the drawings.
[0029]
As described in the prior art section, the nonvolatile semiconductor memory device of the present invention avoids the difficulty of control due to the presence of various traps in the silicon nitride film, and utilizes a single trap as much as possible. Holds charge. That is, in the present invention, the Si—Si bond formed at the interface between the silicon nitride film and the silicon oxide film (top oxide film) formed thereon is mainly used as a trap.
[0030]
The Si—Si bond formed at the interface between the silicon nitride film and the top oxide film acts as a trap for electrons and holes.
For example, the formation of the Si-Si bond and the trapping of electrons and holes by the Si-Si bond are reported in VAGritsenko et al, JAP, Vol.86, No.6, P.3234, (1999). Yes.
[0031]
That is, when the silicon nitride film is thermally oxidized, a SiON film (silicon nitride oxide film) is formed at the interface between the silicon nitride film and the silicon oxide film (top oxide film).
A Si—Si bond is formed when the N atom of the silicon nitride film is replaced with the oxygen O atom in the thermal oxidation. This is shown by the following chemical formula (4).
[0032]
[Formula 4]

[0033]
According to the above chemical formula (4), it is reported that the formed Si—Si bond can capture both electrons and holes, and is achieved by the following chemical formula (5).
[0034]
[Chemical formula 5]

[0035]
In the present invention, traps by Si-Si bonds formed at the interface between the silicon nitride film and the silicon oxide film are mainly used.
[0036]
First embodiment
FIG. 1 is a cross-sectional view of the MONOS type nonvolatile semiconductor memory device of this embodiment.
[0037]
As shown in FIG. 1, the MONOS type nonvolatile semiconductor memory device 1 includes an LDD (Lightly Doped Drain) diffusion layer (12b, 13b) containing a conductive impurity at a low concentration, a source diffusion layer ( 12a), a drain diffusion layer (13a) is formed, a gate insulating film (charge storage layer) 14a is formed on the semiconductor substrate 11 between the LDD diffusion layers (12b, 13b), and a gate electrode 15a is formed on the gate insulating film 14a. Is formed. Further, a sidewall insulating film 16a is formed on both sides of the gate insulating film 14a, and an interlayer insulating film 17 is formed on the entire surface covering the gate electrode 15a and the sidewall insulating film 16a. A wiring layer 18 made of, for example, aluminum is connected to the drain diffusion layer 13a through the formed contact hole CH.
[0038]
The gate insulating film 14a includes, for example, a first tunnel insulating film 21a (first intermediate insulating film) made of silicon oxide, a second intermediate insulating film 2a, a third intermediate insulating film 3a, and a fourth intermediate insulating film 4a. ing.
The second intermediate insulating film 2a includes a first silicon nitride film 22a, a SiON film (first trap layer) 23a, and a silicon oxide film (second tunnel insulating film) 24a in order from the lower layer.
Similarly, the third intermediate insulating film 3a is composed of a second silicon nitride film 25a, a SiON film (second trap layer) 26a, and a silicon oxide film (third tunnel insulating film) 27a in order from the lower layer.
Similarly, the fourth intermediate insulating film 4a is composed of a third silicon nitride film 28a, a SiON film (third trap layer) 29a, and a silicon oxide film (top insulating film) 30a in order from the lower layer.
The second and third tunnel insulating films also have a function as a top insulating film that forms a trap layer at the interface with the silicon nitride film described above.
[0039]
In the present invention, from the viewpoint of mainly using traps due to Si—Si bonds in the SiON film present at the interface between the silicon nitride film and the silicon oxide film, nitriding is performed as compared with a normal MONOS type nonvolatile semiconductor memory device. The film thickness of the silicon film is made as small as possible so that traps in the silicon nitride film are not used.
Therefore, in the gate insulating film 14a, for example, the first tunnel insulating film 21a is about 2 to 2.5 nm, the second and third tunnel insulating films (24a, 27a) are about 2 nm, and the top insulating film 30a is The SiON films (23a, 26a, 29a) have a thickness of about 0.5-1 nm, and the silicon nitride films (22a, 25a, 28a) have a thickness of 0.5 nm or less. . Note that the thickness of the silicon nitride film may be zero if possible.
[0040]
Next, in the nonvolatile semiconductor memory device 1 of the present embodiment, a case where the number of information storage is four values will be described.
[0041]
2 to 3 are schematic views showing erase / write states of the nonvolatile semiconductor memory device 1 according to the present invention, and FIG. 4 is a distribution of threshold voltages when quaternary data is stored in the nonvolatile semiconductor memory device 1. FIG.
In the present embodiment, a depletion type nonvolatile semiconductor memory device in which a channel is formed on the surface of the substrate 11 with the first tunnel insulating film 21a sandwiched even when no bias is applied will be described.
[0042]
FIG. 2A shows an erased state (state 0). In this erased state, as shown in FIG._R1It is located on the more negative side, and corresponds to (1, 1) with 2-bit information.
[0043]
FIG. 2B shows a write state 1, where the source diffusion layer 12a, the drain diffusion layer 13a, and the semiconductor substrate 11 are held at a potential of 0, and when about 8 V is applied to the gate electrode 15a in this state, for example, Electric charges are FN tunneling injected from the entire surface of the channel formation region (not shown) of the semiconductor substrate 11 into one trap layer 23a, the threshold voltage Vth is changed, data is written, and 2 bits information corresponds to (1, 0). (See FIG. 4).
[0044]
FIG. 3C shows a write state 2, for example, when the source diffusion layer 12a, the drain diffusion layer 13a, and the semiconductor substrate 11 are held at a potential of 0, and when, for example, about 10 V is applied to the gate electrode 15a, Charge is FN tunneling injected from the entire surface of the channel formation region (not shown) of the semiconductor substrate 11 into the first trap layer 23a and the second trap layer 26a, the threshold voltage Vth is changed, data is written, and 2-bit information is used. (0, 1) (see FIG. 4).
[0045]
FIG. 3D shows a write state 3, for example, when the source diffusion layer 12a, the drain diffusion layer 13a, and the semiconductor substrate 11 are held at a potential of 0, and when, for example, about 12 V is applied to the gate electrode 15a, Charge is FN tunneling injected from the entire surface of the channel formation region (not shown) of the semiconductor substrate 11 into the first trap layer 23a, the second trap layer 26a, and the third trap layer 29a, and the threshold voltage Vth changes to write data. Thus, 2-bit information is made to correspond to (0, 0) (see FIG. 4).
[0046]
Next, the read operation of the nonvolatile semiconductor memory device of this embodiment will be described.
FIG. 5 is a diagram for explaining the read operation, and FIG. 6 is an explanatory diagram of data output from the differential sense amplifier and the logic circuit in each state of the nonvolatile semiconductor memory device in the read operation.
The data read operation is the same as in the prior art, and the state to which the voltage level of the nonvolatile semiconductor memory device 10 belongs is determined according to the threshold voltage (V_R1, V_R2, V_R3) (See FIG. 4).
[0047]
The read operation is, for example, V_READThe voltage is applied to the gate electrode 15a, the source 12a is grounded, and the drain 13a is biased.
[0048]
A differential sense amplifier (AMP1, AMP2, AMP3) is installed in each of the three read reference cells (R1, R2, R3). Each differential sense amplifier (AMP1, AMP2, AMP3) is a bit line of the memory cell array 5. The current value is detected by connecting the drain 13a to an active load connected to the differential sense amplifier.
That is, the current flowing through the bit line connected to the drain diffusion layer 13b of the nonvolatile semiconductor memory device 1 is compared with the current generated by the three read reference cells (R1, R2, R3).
[0049]
Here, when the memory cell array current is larger than the reference cell current (I> I_R ), The differential sense amplifier outputs a logic level of 1.
The outputs of the three differential sense amplifiers (AMP1, AMP2, AMP3) are connected to the logic circuit 7, and are converted into two parallel outputs by the logic circuit 7.
[0050]
For example, if the nonvolatile semiconductor memory device 1 is in the state 0, the relationship between the reference voltage and the threshold voltage shown in FIG._R3, I_R2, I_R1<I. Therefore, logic “1” is output by all the differential sense amplifiers (AMP1, AMP2, AMP3), and is converted into data (1, 1) by the logic circuit (see FIG. 6).
[0051]
Similarly in the case of state 1, I_R3, I_R2<I <I_R1The logic “0” is output from the differential sense amplifier AMP1, the logic “1” is output from the differential sense amplifier (AMP2, AMP3), and is converted into data (1, 0) by the logic circuit 6 ( (See FIG. 6).
[0052]
Similarly, in the case of state 2, I_R3<I <I_R2, I_R1The logic “0” is output from the differential sense amplifiers (AMP 1, AMP 2), the logic “1” is output from the differential sense amplifier AMP 3, and is converted into data (0, 1) by the logic circuit 6. (See FIG. 6).
[0053]
For state 3, I <I_R3, I_R2, I_R1The logic “0” is output by all the differential sense amplifiers (AMP1, AMP2, AMP3), and is converted to data (0, 0) by the logic circuit 6 (see FIG. 6).
[0054]
Next, a method for manufacturing the nonvolatile semiconductor memory device of the present embodiment will be described.
First, as shown in FIG. 7A, an element isolation insulating film (not shown) is formed on the silicon semiconductor substrate 11 by a LOCOS method or the like, and an active region that becomes a channel formation region of the semiconductor substrate 11 separated by the element isolation insulating film. After adjusting the threshold value of the channel formation region by ion implantation of conductive impurities in the region, the first tunnel insulating film (first intermediate insulating film) 21 made of silicon oxide is formed on the surface of the semiconductor substrate 11 by, eg, thermal oxidation. Form. At this time, the film thickness of the first tunnel insulating film 21 is, for example, 2 to 2.5 nm.
[0055]
Next, as shown in FIG. 7B, silicon nitride (Si) is formed by LPCVD (Low Pressure Chemical Vapor Deposition), for example._Three N_Four ) Is deposited to form a first silicon nitride film 22.
The thickness of the first silicon nitride film 22 is, for example, about 0.5 to 1 nm. Note that the film thickness of the silicon nitride film 22 at this time is set to a film thickness that is as close to zero as possible by the next thermal oxidation step.
[0056]
Next, as shown in FIG. 7C, the first silicon nitride film 22 is oxidized by, eg, thermal oxidation, and a second tunnel insulating film 24 made of silicon oxide is formed on the first silicon nitride film 22. To do. At this time, a SiON film 23 (first trap layer) is formed at the interface between the first silicon nitride film 22 and the second tunnel insulating film 24.
At this time, the thickness of the SiON film 23 is, for example, about 0.5 to 1 nm, and the thickness of the second tunnel insulating film 24 is, for example, about 1.5 to 2 nm.
Further, the film thickness of the first silicon nitride film 22 after thermal oxidation is made as small as possible (for example, 0.5 nm or less), and may be zero if possible.
Therefore, the film thickness of the second intermediate insulating film 2 including the first silicon nitride film 22, the first trap layer 23, and the second tunnel insulating film 24 is about 3 to 3.5 nm.
[0057]
Thereafter, the same steps as those in FIGS. 7B and 7C are repeated.
For example, when three trap layers are formed, the same process is repeated twice.
[0058]
That is, as shown in FIG. 8D, silicon nitride (Si) is again formed on the second tunnel insulating film 24 by, for example, LPCVD._Three N_Four ).
The film thickness of the second silicon nitride film 25 is, for example, about 0.5 to 1 nm, like the first silicon nitride film 22.
[0059]
Next, as shown in FIG. 8E, the second silicon nitride film 25 is oxidized by, eg, thermal oxidation to form a third tunnel insulating film 27 made of silicon oxide. At this time, an SiON film (second trap layer) 26 is formed at the interface between the second silicon nitride film 25 and the third tunnel insulating film 27.
At this time, the film thickness of the second trap layer 26 is, for example, about 0.5 to 1 nm, similarly to the first trap layer 23, and the film thickness of the third tunnel insulating film 27 is the second tunnel insulating film. Similarly to 24, it is, for example, about 1.5 to 2 nm.
Further, the film thickness of the second silicon nitride film 25 after the thermal oxidation is made as small as possible in the same manner as the first silicon nitride film 22.
As a result, the third intermediate insulating film 3 including the second silicon nitride film 25, the second trap layer 26, and the third tunnel insulating film 27 is formed.
[0060]
Next, as shown in FIG. 8F, silicon nitride (Si) is formed on the third tunnel oxide film 27 by, for example, LPCVD._Three N_Four ).
The film thickness of the third silicon nitride film 28 is about 0.5 to 1 nm, like the first and second silicon nitride films (22, 25).
[0061]
Next, as shown in FIG. 9G, the third silicon nitride film 28 is oxidized by, eg, thermal oxidation to form a top insulating film 30 made of silicon oxide. At this time, an SiON film 29 (third trap layer) is formed at the interface between the third silicon nitride film 28 and the top insulating film 30.
The film thickness of the third trap layer 29 at this time is, for example, about 0.5 to 1 nm, like the first and second trap layers (23, 26), and the top insulating film (top oxide film) 30. Unlike the second and third tunnel insulating films (24, 27), the film thickness is formed to be as thick as about 5 to 6 nm in order to prevent leakage of holes and electrons from the trap layer to the gate electrode.
Further, the film thickness of the third silicon nitride film 28 after thermal oxidation is made as small as possible as in the first and second silicon nitride films (22, 25).
As a result, the fourth intermediate insulating film 4 including the third silicon nitride film 28, the third trap layer 29, and the top insulating film 30 is formed.
[0062]
Next, as shown in FIG. 9H, polysilicon is deposited on the top insulating film 30 by, for example, the CVD method to form the gate electrode layer 15.
[0063]
Next, as shown in FIG. 10 (i), a gate electrode pattern resist film (not shown) is formed on the gate electrode layer 15 by a photolithography process, and RIE (Reactive Ion Etching) is performed. Etching is performed on the gate electrode layer 15, the fourth intermediate insulating film 4, the third intermediate insulating film 3, the second intermediate insulating film 2, and the first intermediate insulating film 21 in order. An intermediate insulating film 4a, a third intermediate insulating film 3a, a second intermediate insulating film 2a, and a first intermediate insulating film 21a are formed.
[0064]
Next, as shown in FIG. 10J, using the gate electrode 15a as a mask, for example, n-type conductive impurities I1 such as arsenic and phosphorus are ion-implanted at a low concentration, and the semiconductor substrate on both sides of the gate electrode 15a. 11, LDD diffusion layers (12b, 13b) are formed.
[0065]
Next, as shown in FIG. 11K, silicon oxide is deposited by, eg, CVD, to form the sidewall insulating film layer 16.
[0066]
Next, as shown in FIG. 11L, anisotropic etching is performed on the sidewall insulating film layer 16 by etching such as RIE, for example, to form the gate electrode 15a and the first, second, and third layers. And the side wall insulating film 16a is formed in the side part of the laminated body of the 4th insulating film (21a, 2a, 3a, 4a).
[0067]
Next, as shown in FIG. 12 (m), an n-type conductive impurity I2 such as arsenic or phosphorus is implanted at a high concentration to form a source diffusion layer 12a and a drain diffusion layer 13a.
[0068]
Next, as shown in FIG. 12 (n), an interlayer insulating film 17 such as silicon oxide is formed on the entire surface covering the gate electrode 15 a and the semiconductor substrate 11.
[0069]
In subsequent steps, an upper layer wiring such as a bit line connected to the drain diffusion layer 13a is formed of a conductive material such as aluminum, and the nonvolatile semiconductor memory device 1 shown in FIG. 1 is reached.
[0070]
According to the nonvolatile semiconductor memory device of this embodiment described above, the charge storage layer is configured mainly using traps due to Si—Si bonds in the SiON film formed at the interface between the silicon nitride film and the silicon oxide film. Therefore, the trap control can be simplified.
Compared with the floating gate system that controls the charge accumulation density in one floating gate and constitutes a multi-valued memory having three or more values, a plurality of trap layers are provided, and whether or not charges are injected into each trap layer. Thus, by dividing each threshold voltage, it is possible to more easily control the threshold voltage transition due to charge injection and erasure, so that the time required for writing and erasing the charge can be shortened.
Further, since each trap layer is separated by the tunnel oxide film, the dead zone for dividing each threshold voltage can be made larger than that of the floating gate method, and it is advantageous for holding charges for a long time.
In addition, according to the method for manufacturing the nonvolatile semiconductor memory device of this embodiment, the above-described nonvolatile semiconductor memory device can be easily formed.
[0071]
Second embodiment
FIG. 13 shows a cross-sectional view of the nonvolatile semiconductor memory device according to the second embodiment of the present invention.
Although the structure is substantially the same as that of the first embodiment, the silicon nitride film does not exist in the gate insulating film (charge storage layer) in the second embodiment.
[0072]
That is, in this embodiment, the gate insulating film 14b is made of SiO.₂ A first tunnel insulating film (first intermediate insulating film) 31a, a second intermediate insulating film 2b, a third intermediate insulating film 3b, and a fourth intermediate insulating film 4b.
The second intermediate insulating film 2b is composed of a SiON film (first trap layer) 32a and a silicon oxide film (second tunnel insulating film) 33a in order from the lower layer.
Similarly, the third intermediate insulating film 3b is composed of a SiON film (second trap layer) 34a and a silicon oxide film (third tunnel insulating film) 35a in order from the lower layer.
Similarly, the fourth intermediate insulating film 4b is composed of a SiON film (third trap layer) 36a and a silicon oxide film (top insulating film) 37a in order from the lower layer.
[0073]
In the present embodiment as well, as in the first embodiment, traps due to Si—Si bonds in the SiON film are mainly used, but a silicon nitride film is not formed as compared with a normal MONOS type nonvolatile semiconductor memory device. Thus, the trap in the silicon nitride film is not used.
Therefore, in the gate insulating film 14b, for example, the first tunnel oxide film 31a is about 2 to 2.5 nm, the second and third tunnel insulating films (33a and 35a) are about 2 nm, and the top insulating film 37a is As in the first embodiment, the thickness is about 5 to 6 nm, and the SiON films (32a, 34a, 36a) have a thickness of about 0.5 to 1 nm.
[0074]
The method of writing, erasing, reading, etc. of the nonvolatile semiconductor memory device of this embodiment is the same as that of the first embodiment.
[0075]
Next, a method for manufacturing the nonvolatile semiconductor memory device of the present embodiment will be described.
First, as shown in FIG. 14A, an element isolation insulating film (not shown) is formed on the silicon semiconductor substrate 11 by a LOCOS method or the like, and an active region that becomes a channel formation region of the semiconductor substrate 11 separated by the element isolation insulating film. After adjusting the threshold value of the channel formation region by ion implantation of conductive impurities in the region, a first tunnel oxide film (first intermediate insulating film) 31 is formed on the surface of the semiconductor substrate 11 by, eg, thermal oxidation. At this time, the film thickness of the first tunnel insulating film 31 is, for example, 2 to 2.5 nm.
[0076]
Next, as shown in FIG. 14B, the first tunnel oxide film 31 is made of, for example, NH._Three , N₂ Nitriding is performed with a gas such as O and NO to form a Si—N bond on the surface of the first tunnel oxide film 31, thereby forming a trap layer 32c.
[0077]
Next, as shown in FIG. 14C, the trap layer 32c is oxidized by, for example, a thermal oxidation method, and the Si—N bond of the trap layer is changed to a Si—Si bond.
As a result, a SiON film (first trap layer) 32 and a second tunnel oxide film 33 are formed.
At this time, the thickness of the SiON film 32 is, for example, about 0.5 to 1 nm, and the thickness of the second tunnel oxide film 33 is, for example, about 1.5 to 2 nm.
Therefore, the film thickness of the second intermediate insulating film 2 composed of the first trap layer 32 and the second tunnel oxide film 33 is about 2 to 3 nm.
[0078]
Thereafter, the same steps as those in FIGS. 14B and 14C are repeated.
For example, when three trap layers are formed, the same process is repeated twice.
[0079]
Next, as shown in FIG. 15D, polysilicon is deposited on the top oxide film 37 by, eg, CVD, to form the gate electrode layer 15.
[0080]
Next, as shown in FIG. 15E, a gate electrode pattern resist film (not shown) is formed on the gate electrode layer 15 by a photolithography process, and RIE (Reactive Ion Etching) is performed. Etching is performed on the gate electrode layer 15, the fourth intermediate insulating film 4, the third intermediate insulating film 3, the second intermediate insulating film 2, and the first intermediate insulating film 31 in order. An intermediate insulating film 4b, a third intermediate insulating film 3b, a second intermediate insulating film 2b, and a first intermediate insulating film 31a are formed.
[0081]
The subsequent steps are the same as those in the first embodiment, and the semiconductor device shown in FIG. 13 is obtained by performing the steps from FIG. 10 (j) to FIG. 12 (n).
[0082]
Even in the above-described nonvolatile semiconductor memory device according to the present embodiment, the trap layer can be configured mainly by using the trap due to the Si—Si bond in the SiON film, and the trap control can be simplified. It is possible to achieve the same effect as that of the first embodiment.
[0083]
Third embodiment
FIG. 16 is a cross-sectional view of the nonvolatile semiconductor memory device according to the third embodiment of the present invention.
Unlike the first and second embodiments, this embodiment uses an SRO (silicon rich oxide) film or an SRN (silicon rich nitride) film as a trap layer in the gate insulating film (charge storage layer).
[0084]
That is, in the present embodiment, the gate insulating film 14c is made of SiO.₂ A first tunnel insulating film (first intermediate insulating film) 38a, a second intermediate insulating film 2c, a third intermediate insulating film 3c, and a fourth intermediate insulating film 4c.
The second intermediate insulating film 2c is composed of an SRO film or SRN film (first trap layer) 39a and a silicon oxide film (second tunnel insulating film) 40a in order from the lower layer.
Similarly, the third intermediate insulating film 3c is composed of an SRO film or an SRN film (second trap layer) 41a and a silicon oxide film (third tunnel insulating film) 42a in order from the lower layer.
Similarly, the fourth intermediate insulating film 4c is composed of an SRO film or an SRN film (third trap layer) 43a and a silicon oxide film (top insulating film) 44a in order from the lower layer.
[0085]
In this embodiment, unlike the first and second embodiments, traps due to Si dangling bonds existing in the SRO film or the SRN film are mainly used.
For example, a normal silicon nitride film (Si_Three N_Four ) Contains 1.33 nitrogen (bonded) to silicon 1, but the silicon-rich nitride film reduces the ratio of nitrogen to about 0.5 with respect to silicon 1. It is a thing. As a result, it is known that silicon has dangling bonds (unbonded hands) and has a property of containing many traps.
In this embodiment, the above SRO film or SRN film is used as a trap layer.
[0086]
In the gate insulating film 14c, for example, the first tunnel insulating film 38a is about 2 to 2.5 nm, the second and third tunnel insulating films (40a and 42a) are about 2 nm, and the top insulating film 44a is 5 nm. The SRO film or the SRN film (39a, 41a, 43a) has a thickness of about 0.5 to 1 nm.
[0087]
The method of writing, erasing, reading, etc. of the nonvolatile semiconductor memory device of this embodiment is the same as that of the first embodiment.
[0088]
Next, a method for manufacturing the nonvolatile semiconductor memory device of the present embodiment will be described.
First, as shown in FIG. 17A, an element isolation insulating film (not shown) is formed on the silicon semiconductor substrate 11 by a LOCOS method or the like, and an active region that becomes a channel formation region of the semiconductor substrate 11 separated by the element isolation insulating film. After adjusting the threshold value of the channel formation region by ion implantation of conductive impurities in the region, the first tunnel insulating film (first intermediate insulating film) 38 made of silicon oxide is formed on the surface of the semiconductor substrate 11 by, for example, thermal oxidation. Form. At this time, the film thickness of the first tunnel insulating film 38 is, for example, 2 to 2.5 nm.
[0089]
Next, as shown in FIG. 17B, an SRO film 39 or an SRN film 39 (first trap layer) is formed on the first tunnel insulating film 38 by a CVD method. This can be formed by increasing the ratio of the raw material containing Si or N as compared with the case of forming a normal silicon oxide film and silicon nitride film.
The film thickness of the SRO film 39 at this time is, for example, about 0.5 to 1 nm.
[0090]
Next, as shown in FIG. 17C, a silicon oxide film is deposited on the upper layer of the first trap layer 39 by, for example, a CVD method to form a second tunnel insulating film 40. The film thickness of the second tunnel insulating film 33 is, for example, about 1.5 to 2 nm.
Accordingly, the thickness of the second intermediate insulating film 2 made up of the first trap layer 39 and the second tunnel insulating film 40 is about 2 to 3 nm.
[0091]
Thereafter, the same steps as those in FIGS. 17B and 17C are repeated.
For example, when three trap layers are formed, the same process is repeated twice.
[0092]
Next, as shown in FIG. 18D, polysilicon is deposited on the top oxide film 44 by, eg, CVD, to form the gate electrode layer 15.
[0093]
Next, as shown in FIG. 18E, a gate electrode pattern resist film (not shown) is formed on the gate electrode layer 15 by a photolithography process, and RIE (Reactive Ion Etching) is performed. Etching is performed on the gate electrode layer 15, the fourth intermediate insulating film 4, the third intermediate insulating film 3, the second intermediate insulating film 2, and the first intermediate insulating film 38 in order. An intermediate insulating film 4c, a third intermediate insulating film 3c, a second intermediate insulating film 2c, and a first intermediate insulating film 38a are formed.
[0094]
The subsequent steps are the same as those in the first embodiment, and the semiconductor device shown in FIG. 16 is obtained by performing the steps from FIG. 10 (j) to FIG. 12 (n).
[0095]
Even in the above-described nonvolatile semiconductor memory device of the present embodiment, it is possible to configure trap layers by mainly using traps due to dangling bonds of Si in the SRO film or SRN film, thereby simplifying trap control. Therefore, the same effect as that of the first embodiment can be obtained.
[0096]
The embodiments of the semiconductor device and the manufacturing method thereof according to the present invention are not limited to the above description. For example, in this embodiment, three trap layers are formed to obtain four values. However, the present invention is not limited to this, and a plurality of trap layers can be formed.
For example, in the case of four trap layers, the obtained multi-value number has nine values when the accumulated charge of holes is added, and it is possible to configure a three-bit cell by using eight values among them. If the number of layers is eight, the obtained multi-value number has 17 values when the accumulated charge of holes is added, and it is also possible to configure a 4-bit cell by using 16 values among them.
It is also possible to obtain four values by using two trap layers and utilizing the accumulated charge of holes. In addition, the manufacturing method of these multilayer trap layers is achieved by stacking the trap layers as described in the present embodiment.
Further, a 1-bit cell may be configured by two to three trap layers, and in this case, the width of the dead zone for dividing the threshold voltage can be increased, thereby improving the retention characteristics (charge retention characteristics). be able to.
[0097]
Further, as the tunnel insulating film, it is possible to use a SiON film instead of the silicon oxide film. For example, as the trap layer, the higher the nitrogen concentration of the SiON film is used, and the lower nitrogen concentration is used as the tunnel insulating film.₂ It is considered that the barrier height is smaller, which may be advantageous for lowering the voltage.
Polycrystalline silicon can also be used as the uppermost trap layer under the gate electrode.
Further, the nonvolatile semiconductor memory device may adopt either a NOR type or a NAND type, and the injection of charge into the trap layer may correspond to either data writing or erasing.
In addition, various modifications can be made without departing from the scope of the present invention.
[0098]
【The invention's effect】
According to the nonvolatile semiconductor memory device of the present invention, since the charge storage layer is configured mainly using a single type of trap, control such as injection and erasing of charges into the trap layer in the charge storage layer is performed. It can be simplified.
Compared with the floating gate system that controls the charge accumulation density in one floating gate and constitutes a multi-valued memory having three or more values, a plurality of trap layers are provided, and whether or not charges are injected into each trap layer. Thus, by dividing the threshold voltage, it is possible to more easily control the threshold voltage transition due to charge injection and erasing, so that the time required for writing and erasing the charge can be shortened.
Further, since each trap layer is separated by an insulating film such as silicon oxide, a dead zone for dividing each threshold voltage can be made larger than that of the floating gate method, and it is advantageous for holding charges for a long time.
[0099]
In addition, according to the method for manufacturing a nonvolatile semiconductor memory device of the present invention, the nonvolatile semiconductor memory device can be easily formed.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a MONOS type nonvolatile semiconductor memory device according to a first embodiment.
FIG. 2 is a schematic diagram showing a state 0 and a state 1 of the nonvolatile semiconductor memory device of the present invention.
FIG. 3 is a schematic diagram showing a state 2 and a state 3 of the nonvolatile semiconductor memory device of the present invention.
FIG. 4 is a distribution diagram of threshold voltages when quaternary data is stored in the nonvolatile semiconductor memory device of the present invention.
FIG. 5 is a diagram for explaining a read operation of the nonvolatile semiconductor memory device of the present invention.
FIG. 6 is an explanatory diagram of data output from a sense amplifier and a logic circuit in each state of the nonvolatile semiconductor memory device in a read operation.
7 is a cross-sectional view showing a manufacturing process of the manufacturing method of the nonvolatile semiconductor memory device according to the first embodiment; FIG. 7A shows a process until a first tunnel insulating film is formed; FIG. 1C shows the process up to the formation process of the first trap layer, up to the formation process of the silicon nitride film.
8 is a cross-sectional view showing a continuation process of FIG. 7, in which (d) shows a process up to a second silicon nitride film forming process, (e) shows a process up to a second trap layer forming process, (f ) Shows up to the step of forming the third silicon nitride film.
9 is a cross-sectional view showing a continuation process of FIG. 8, in which (g) shows a process up to a third trap layer forming process and (h) shows a process up to a gate electrode layer forming process.
10 is a cross-sectional view showing a continuation process of FIG. 9, in which (i) shows a gate electrode pattern processing step and (j) shows an LDD diffusion layer forming step.
11 is a cross-sectional view showing a continuation process of FIG. 10, in which (k) shows up to the step of forming a sidewall insulating film layer, and (l) shows up to the step of forming the side wall insulating film. .
12 is a cross-sectional view showing a continuation process of FIG. 11, in which (m) shows a source / drain diffusion layer forming process and (n) shows an interlayer insulating film forming process.
FIG. 13 is a cross-sectional view of a nonvolatile semiconductor memory device according to a second embodiment.
FIG. 14 is a cross-sectional view showing a manufacturing process of the method for manufacturing a nonvolatile semiconductor memory device according to the second embodiment, wherein (a) shows the first tunnel insulating film forming process and (b) shows the first. (C) shows up to the formation process of the 1st trap layer until the formation process of the layer for 1 trap layers.
15 is a cross-sectional view showing a continuation process of FIG. 14, in which (d) shows up to a gate electrode layer forming process and (e) shows up to a gate electrode pattern processing process;
FIG. 16 is a cross-sectional view of a nonvolatile semiconductor memory device according to a third embodiment.
FIGS. 17A and 17B are cross-sectional views illustrating the manufacturing process of the method for manufacturing the nonvolatile semiconductor memory device according to the third embodiment, wherein FIG. 17A shows the first tunnel insulating film forming process, and FIG. (C) shows up to the formation process of the 2nd tunnel insulating film until the formation process of 1 trap layer.
18 is a cross-sectional view showing a continuation process of FIG. 17, in which (d) shows up to a gate electrode layer forming process and (e) shows up to a gate electrode pattern processing process.
FIG. 19 is a cross-sectional view of a conventional MONOS type nonvolatile semiconductor memory device.
FIG. 20 is a cross-sectional view of a conventional floating gate type nonvolatile semiconductor memory device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Nonvolatile semiconductor memory device, 2, 2a, 2b, 2c ... 2nd intermediate insulating film, 3, 3a, 3b, 3c ... 3rd intermediate insulating film, 4, 4a, 4b, 4c ... 4th intermediate insulating film, DESCRIPTION OF SYMBOLS 5 ... Memory cell array, 6 ... Reference cell array, 7 ... Logic circuit, 10 ... Conventional nonvolatile semiconductor memory device, 11 ... Semiconductor substrate, 12a ... Source diffusion layer (high concentration diffusion layer), 12b ... Source diffusion layer (low Concentration diffusion layer), 13a ... drain diffusion layer (high concentration diffusion layer), 13b ... drain diffusion layer (low concentration diffusion layer), 14, 14a ... gate insulating film, 15, 15a ... gate electrode, 16, 16a ... sidewall. Insulating film, 17 ... interlayer insulating film, 18 ... wiring, 20 ... conventional nonvolatile semiconductor memory device, 21, 21a, 31, 31a, 38, 38a ... first tunnel insulating film, 22, 22a, 25, 25a, 28,2 a ... silicon nitride film, 23, 23a, 26, 26a, 29, 29a, 32, 32a, 34, 34a, 36, 36a, 39, 39a, 41, 41a, 43, 43a ... trap layer, 24, 24a, 27 27a, 33, 33a, 35, 35a, 40, 40a, 42, 42a, ... tunnel insulating film, 30, 30a, 37, 37a, 44, 44a ... top insulating film.

Claims (6)

A semiconductor substrate having a channel formation region;
A laminated film formed in an upper layer of the channel formation region, in which a tunnel layer capable of passing a charge through a tunnel in a predetermined electric field and a trapping layer of a silicon nitride oxide film for accumulating charges are alternately laminated. A charge storage layer comprising:
A gate electrode formed in an upper layer of the charge storage layer;
A source / drain region connected to the channel formation region in the semiconductor substrate on both sides of the gate electrode;
The total thickness of the silicon nitride oxide film is 0.5 to 1 nm.
A nonvolatile semiconductor memory device that stores multi-value data of at least three values or more by separately adjusting a plurality of threshold voltages according to the amount of charge injected into each trap layer of the charge storage layer. Using the trap by the Si-Si bond of the silicon nitride oxide film, the multivalue data of at least three values or more is stored.
The nonvolatile semiconductor memory device according to claim 1. A semiconductor substrate having a channel formation region;
A layered structure in which two or more tunnel layers, each of which is formed in an upper layer of the channel formation region and allows tunneling of charges in a predetermined electric field, and a trap layer of a silicon rich nitride film for accumulating charges are alternately stacked. A charge storage layer including a film;
A gate electrode formed in an upper layer of the charge storage layer;
A source / drain region connected to the channel formation region in the semiconductor substrate on both sides of the gate electrode;
The silicon-rich nitride film has a ratio of nitrogen to silicon 1 of 0.5, and the total film thickness is 0.5 to 1 nm.
A nonvolatile semiconductor memory device that stores multi-value data of at least three values or more by separately adjusting a plurality of threshold voltages according to the amount of charge injected into each trap layer of the charge storage layer . Two layers of a tunnel layer capable of tunneling charges in a predetermined electric field and a trapping layer of a silicon nitride oxide film that accumulates charges and has a thickness of 0.5 to 1 nm are alternately formed on a semiconductor substrate. Forming a charge storage layer including the laminated film laminated as described above;
Forming a gate electrode on the charge storage layer;
A step of forming source / drain regions in the semiconductor substrate on both sides of the gate electrode, and storing multiple values of at least three values by separately adjusting a plurality of threshold voltages A method for manufacturing a nonvolatile semiconductor memory device. The step of forming the charge storage layer includes
A first step of forming a silicon oxide film as the tunnel layer;
The silicon oxide film is nitrided and oxidized to form a silicon nitride oxide film as the trap layer on the surface of the silicon oxide film, and a silicon oxide film as a tunnel layer on the surface of the silicon nitride oxide film. A process,
The method for manufacturing a nonvolatile semiconductor memory device according to claim 4, wherein a stacked film of a silicon nitride oxide film and a silicon oxide film is formed on the surface of the silicon oxide film by repeating the second step again. On a semiconductor substrate, a tunnel layer capable of tunneling charges in a predetermined electric field, and a charge of 0.5 to 1 nm in nitrogen with respect to silicon 1 and a film thickness of 0.5 to 1 nm are accumulated. Forming a charge storage layer including a stacked film in which two or more silicon rich nitride film trap layers are alternately stacked; and
Forming a gate electrode on the charge storage layer;
Forming source / drain regions in the semiconductor substrate on both sides of the gate electrode;
A method for manufacturing a nonvolatile semiconductor memory device that stores multi-value data of at least three or more values by separately adjusting a plurality of threshold voltages .

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