JP4445395B2 - 昇圧回路 - Google Patents

Description

本発明は、動作電圧より高い電圧または負電圧を発生させる半導体チャージポンプ回路及びこれを用いた半導体集積回路に関する。

Ｆｌａｓｈ，ＥＥＰＲＯＭの不揮発性メモリの消去、Ｗｒｉｔｅ時には、トンネル効果又はホットエレクトロン、ホットホールを使用する為、１２Ｖ程度の高電圧が必要となる。高電圧を発生させる従来のチャージポンプ方式の昇圧回路は、文献ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３２，ＮＯ．８，ＡＵＧＵＳＴ １９９７″Ａ Ｄｙｎａｍｉｃ Ａｎａｌｙｓｉｓ ｏｆ ｔｈｅ Ｄｉｃｓｏｎ Ｃｈａｒｇｅ Ｐｕｍｐ″で紹介、解析されているような電荷を移動させるＭＯＳトランジスタ（以降、「トランスファーＭＯＳ」）をダイオード接続したＤｉｃｓｏｎ型チャージポンプが一般的に知られており、回路構成も非常に簡単な為、よく使用されている。図１、図２にＤｉｃｓｏｎ型チャージポンプの構成図を示した。図１は上記ＩＥＥＥ文献の中でも記載されている概念ブロック図であり、図２は図１のバッファをｎ型ＭＯＳに置き換えた例である。図２では、ｎ型ＭＯＳのドレインとゲートを短絡し、ドレイン及びソースに接続された容量のもう一方側にＣＬＫを印加する。ＣＬＫとＣＬＫｎは、図３のように相補の関係にある。ＣＬＫｎが″Ｈｉｇｈ″でＣＬＫが″Ｌｏｗ″の時、１段、３段の奇数段のドレイン電位がソース電位より高い為、奇数段のｎ型ＭＯＳにドレイン電流が流れＣ１，Ｃ３の奇数容量に電荷がチャージされる。逆にＣＬＫが″Ｈｉｇｈ″でＣＬＫｎが″Ｌｏｗ″の時、２段、４段の偶数段のドレイン電位がソース電位より高くなり、偶数段のｎ型ＭＯＳにドレイン電流が流れ、奇数容量Ｃ１，Ｃ３から偶数容量Ｃ２，Ｃ４電荷が移動する。
このＤｉｃｓｏｎ型チャージポンプを構成しているｎ型ＭＯＳトランジスタのしきい値電圧をＶｔとすると、出力電圧Ｖｏｕｔは、

と表すことができる。しかし、出力側に近づくにつれｎＭＯＳトランジスタのドレイン、ソース電圧が昇圧されソース基板間電圧Ｖｓｂの上昇により、基板効果によるＮＭＯＳトランジスタのしきい値電圧Ｖｔが式（２）で示されるように上昇する。

さらに式（２）からＶｔ＝Ｖｃｃとなる時のＶｓｂが昇圧電圧の最大電圧と言えるので、

式（３）により昇圧最大電圧Ｖｏｕｔ＿ｍａｘを算出できる。図４に電源電圧Ｖｃｃと昇圧電圧Ｖｏｕｔの算出値を示した。図４からわかるようにＤｉｃｓｏｎ型チャージポンプでは、電源電圧Ｖｃｃに依存して昇圧電圧Ｖｏｕｔ＿ｍａｘが決まっていることがわかる。
Ｄｉｃｓｏｎ型チャージポンプの改良版も検討されている。特開平１１−３０８８５６「チャージポンプ回路装置」では、ｎ型ＭＯＳを複数のグループに分離して基板電位を除々に高くすることにより基板効果によるｎ型ＭＯＳ Ｖｔの上昇を抑えている。
上記従来技術であるＤｉｃｓｏｎ型チャージポンプは、昇圧されるにつれｎ型ＭＯＳのソース基板間電圧Ｖｓｂが上昇することで、基板効果の影響によりｎ型ＭＯＳのしきい値電圧Ｖｔが上がり、昇圧電圧の最大値が決まってしまう。結果として、３Ｖ以下の低電源電圧においては、不揮発性メモリの消去、Ｗｒｉｔｅに必要な１２Ｖ程度の高電圧を生成することができない。
また、特開平１１−３０８８５６「チャージポンプ回路装置」にあるようなｎ型ＭＯＳを複数のグループに分離して基板電位を除々に高くすることにより基板効果の影響を抑えるようにしたとしても、複数のグループの中でＶｓｂ＝０Ｖとならないｎ型ＭＯＳがあり、全てのｎ型ＭＯＳの基板効果を無くすことはできない。
また、特開２００３−４５１９３「半導体チャージポンプ回路および不揮発性半導体記憶装置」では、前々段のチャージ電圧をｎ型ＭＯＳの基板電位とする方式で、各段毎に異なる電圧値がｎ型ＭＯＳの基板電位に設定されるが、Ｖｓｂは少なくとも１段分の電圧増幅値Ｖｇａ（＝Ｖｃｃ−Ｖｔ）となり、基板効果は発生することとなる。
本発明は、基板効果の影響を無くしたチャージポンプ回路を提供すると共に、効率がいい回路構成及びプラス又はマイナスの高圧電圧を発生することができるチャージポンプ回路を提供することを目的とする。

上記課題を解決する為に、電荷を転送するｎ型ＭＯＳの基板を制御するＭＯＳを追加することにより、ｎ型ＭＯＳであれば、常にドレイン又はソース電位のどちらか低い電位に基板電位を設定することでＶｓｂ＝０Ｖにし、基板効果影響を無くしたものである。
Ｖｓｂ＝０Ｖになった場合、式（２）の第２項を０にすることができるが、第１項のＶｔ０が残ってしまう。このｎ型ＭＯＳのＶｔ０を０Ｖにする為に、ｎ型ＭＯＳのゲートに（電源電圧＋Ｖｔ０）以上の電圧を容量Ｃｇを通して印加すると同時に、そのｎ型ＭＯＳに設定されるゲート電圧で次段のｎ型ＭＯＳゲート電位を制御するようにしチャージトランスファー効率を高めたものである。

図１ 従来のＤｉｃｓｏｎ型チャージポンプ構成図。
図２ 従来のＤｉｃｓｏｎ型チャージポンプ回路図。
図３ クロック波形を表す図。
図４ Ｄｉｃｓｏｎ型チャージポンプ昇圧電圧計算値を示すグラフ。
図５ 本発明の第１の実施例であるチャージポンプ回路の全体回路図。
図６ 本発明の第１の実施例であるチャージポンプ回路の部分回路図。
図７ 本発明の第１の実施例であるチャージポンプ回路のＣＬＫ Ｘ１期間における回路説明図
図８ 本発明の第１の実施例であるチャージポンプ回路のＣＬＫ Ｘ２期間における回路説明図
図９ 本発明の第１の実施例であるチャージポンプ回路のタイミング図
図１０ 本発明の第１の実施例であるチャージポンプ回路シミュレーション回路図。
図１１ 本発明のチャージポンプ回路シミュレーション結果を表すグラフ。
図１２ ２倍圧ＣＬＫ発生回路
図１３ 本発明の第２の実施例であるマイナス高圧電圧発生チャージポンプ回路図。
図１４ 本発明の第２の実施例であるチャージポンプ回路のＣＬＫ Ｘ１期間における回路説明図
図１５ 本発明の第２の実施例であるチャージポンプ回路のＣＬＫ Ｘ２期間における回路説明図
図１６ 本発明の第３の実施例を表すプラス高圧電圧発生チャージポンプ回路図。
図１７ 本発明の第４の実施例を表すマイナス高圧電圧発生チャージポンプ回路図。
図１８ 本発明の第５の実施例を表すプラスマイナス高圧電圧発生チャージポンプ回路図。
図１９ 本発明の第６の実施例を表す高圧電圧発生チャージポンプ回路構成図。
図２０ 本発明の第７の実施例を表す直列型チャージポンプ回路。
図２１ 本発明のチャージポンプ回路を搭載したＩＣカードのハードウェア構成。

以下、本願発明の実施例を図面に従って、説明する。本願発明の回路素子に、制限されないが周知のＳｉ半導体集積回路によって実現される。本願の図面中でバックゲートが内向きの矢印を持つものはｎ型ＭＯＳＦＥＴを表す。また、バックゲートが外側の矢印を持ちゲートに丸印をつけたものはｐ型ＭＯＳＦＥＴを表す。
本願明細書ではＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を省略してＭＯＳと呼ぶこととする。尚、本願発明は一般にはＭＩＳＦＥＴに適用できる。
今回発明したチャージポンプ回路の第１の実施例の形態であるプラス高電圧を発生する全体回路を図５に、チャージポンプ段の一部抜き出したものを図６に示す。本願のチャージポンプ回路は、４個のｎ型ＭＯＳと２個の容量を含む基本ポンプセルを直列に多段接続したものである。基本ポンプセルは、電荷を次段に転送するトランスファーＭＯＳ（ＴＭＯＳ）と、ＴＭＯＳの基板（ウェルとも言う）をトランスファーＭＯＳのドレイン又はソースに接続する接続回路の役割を果たす基板制御ＭＯＳと、トランスファーＭＯＳのゲート電位をドレインに接続する接続回路の役割を果たすゲート電圧設定ＭＯＳと、ＴＭＯＳから転送される電荷をチャージするチャージ容量（Ｃ）と２ＶＣＬＫ又は２ＶＣＬＫｎの電位をＴＭＯＳのゲートに伝えるトランスファーゲート容量（Ｃｇ）から構成される。また、ＴＭＯＳのゲートが次段のゲート電圧設定ＭＯＳのゲートに接続される。但し、１段目ゲート電圧設定ＭＯＳのゲートは、ＴＭＯＳとチャージ容量の接続点に接続される。これら、トランスファーＭＯＳ、基板制御ＭＯＳ及びゲート電圧設定ＭＯＳは、全てｎＭＯＳを使用した。
２相のクロック信号ＣＬＫ、ＣＬＫｎは動作電圧Ｖｃｃを振幅とする。クロック信号ＣＬＫ、ＣＬＫｎとの出力タイミングは、クロック信号ＣＬＫが動作電圧Ｖｃｃのときは、ＣＬＫｎは０Ｖであり、クロック信号ＣＬＫが０Ｖのときは、ＣＬＫｎは動作電圧Ｖｃｃであり、互いに逆相関係のクロック信号となっている。
また、２相のクロック信号２ＶＣＬＫ、２ＶＣＬＫｎは動作電圧の２倍である２Ｖｃｃを振幅とする。ＣＬＫ、ＣＬＫｎと同様に、２ＶＣＬＫ、２ＶＣＬＫｎは互いに逆相の関係のクロック信号となっている。
以下図７、８を参照しながら動作説明する。
図７のＣＬＫ Ｘ１期間においては、ＣＬＫ＝０Ｖ、２ＶＣＬＫｎ＝２ＶｃｃとなるのでトランスファーＭＯＳであるゲートｎ３電位は、２Ｖｃｃ以上となりＴ１はＯＮし、Ｖｃｃからチャージ容量Ｃ１に電荷が供給され最終的にｎ１電位はＶｃｃになる。。よって、チャージ容量Ｃ１にチャージされる間ｎ１電位はＶｃｃ以下となるので、ｎＭＯＳゲートがｎ１電位に接続され、ソース又はドレインがＶｃｃ以上になるｔ２、ｔ３はＯＦＦする。また、ｎＭＯＳゲートがＶｃｃに接続されており、ドレイン又はソース電位となるｎ１電位がＶｃｃ以下のｔ１はＯＮし、トランスファーＭＯＳであるＴ１の基板電位ｎ２はｎ１電位となり、ＴＭＯＳのドレイン又はソースの低い電位と接続されることになる。ここで、トランスファーｎＭＯＳのＶｔ０は通常Ｖｃｃ未満であり、トランスファーｎＭＯＳのゲート電位であるｎ３が２Ｖｃｃ以上となることによりＶｔ０のロスなくｎ１電位はＶｃｃまで上昇することとなる。
２段目においては、ＣＬＫｎ＝Ｖｃｃ、２ＶＣＬＫ＝０Ｖとなるのでチャージ容量Ｃ２にチャージされている電荷をＱ２とするとｎ４電位は（Ｑ２／Ｃ２）＋Ｖｃｃとなる。ここで、１段目からのＣ１のチャージ電荷が全て、転送されていたとすると、Ｖｃｃ＋（Ｑ１／Ｃ１）＝（Ｑ２／Ｃ２）＝２Ｖｃｃと言えるので、ｎ４電位は３Ｖｃｃとなり、ｎ４電位＞ｎ１電位になるのでｎＭＯＳゲートがｎ４電位に接続されているｔ５がＯＮし、ｎＭＯＳゲートがｎ１電位に接続されているｔ４はＯＦＦする。ｔ５がＯＮすることでトランスファーｎＭＯＳ Ｔ２の基板電位ｎ５はｎ１電位となる。また、ｎＭＯＳゲートがｎ３電位に接続されているｔ６はＯＮし、Ｔ２ゲート電位であるｎ６電位は、ｎ５電位となりＴ２はＯＦＦする。
３段目以降の奇数（２Ｎ−１）段目（Ｎは、１以上）は、１段目と同じくＴＭＯＳはＯＮし、チャージ容量Ｃ（２Ｎ−１）とＴＭＯＳの接続点は、Ｖｃｃ×（２Ｎ−１）となる。また、偶数２Ｎ段目は、ＴＭＯＳはＯＦＦし、チャージ容量Ｃ（２Ｎ）とＴＭＯＳの接続点は、Ｖｃｃ＋Ｖｃｃ×２Ｎとなる。
図８のＣＬＫ Ｘ２期間においては、ＣＬＫ＝Ｖｃｃ、２ＶＣＬＫｎ＝０Ｖとなるのでｎ１電位はＸ１期間でチャージ容量Ｃ１にチャージされ上昇した電位Ｖｃｃ＋Ｖｃｃ＝２Ｖｃｃとなる。これにより、ｎ１電位にｎＭＯＳゲートが接続されたｔ２、ｔ３はＯＮし、トランスファーｎＭＯＳのゲート電位ｎ３及び基板電位ｎ２はＶｃｃとなり、Ｔ１はＯＦＦする。
２段目においては、ＣＬＫｎ＝０Ｖ、２ＶＣＬＫ＝２Ｖｃｃでｎ４電位は２Ｖｃｃ以下となるのでｎ１電位≧ｎ４電位となりｎ１電位がｎＭＯＳゲートに接続されたｔ４がＯＮし、ｎ４電位がｎＭＯＳゲートに接続されたｔ５がＯＦＦする。これにより、トランスファーＭＯＳ Ｔ２の基板電位ｎ５はｎ４電位となる。また、Ｖｃｃとなっているｎ３電位がｎＭＯＳゲートに接続されたｔ６はＯＦＦとなり、ｎ６電位はＸ１期間でＶｃｃとなった電位に、２ＶＣＬＫ＝２Ｖｃｃがたされ３ＶｃｃとなりＴ２がＯＮする。これにより、チャージ容量Ｃ１からＣ２に電荷が移動し、ｎ４電位は最終的に２Ｖｃｃとなる。
３段目以降の奇数（２Ｎ−１）段目（Ｎは、１以上）は、１段目と同じくＴＭＯＳはＯＦＦし、チャージ容量Ｃ（２Ｎ−１）とＴＭＯＳの接続点は、Ｖｃｃ＋Ｖｃｃ×（２Ｎ−１）となる。また、偶数２Ｎ段目は、ＴＭＯＳはＯＮし、チャージ容量Ｃ（２Ｎ）とＴＭＯＳの接続点は、Ｖｃｃ×２Ｎとなる。
図９にＣＬＫ Ｘ１及びＸ２期間における回路内の電圧状態を示した。ここで、Ｎ段目のＴＭＯＳゲート電圧設定ＭＯＳのゲートは、（Ｎ−１）段目のＴＭＯＳゲートと接続しているが、１段目のＴＭＯＳゲート電圧設定ＭＯＳのゲートはチャージポンプ容量Ｃ１が接続されているｎ１電位と接続し制御した。
このチャージポンプは、プラス電圧昇圧の場合、１段当りの電圧増幅度をＶｇａとすると、このチャージポンプから出力される電圧Ｖｏｕｔは、（４）式で表すことができる。

ここで、電圧増幅度Ｖｇａは、最大Ｖｃｃとなる。Ｖｏｕｔに負荷電流ＩＬが流れた場合は、

（５）式で表されたΔＶの電圧降下が起きるので、

Ｖｇａは（６）式のようになる。
ここで、負荷電流ＩＬが流れた場合の電位を図７、図８の各接続点で示すと、図７の各接続点は、ｎ１＝ｎ２＝ｎ５＝ｎ６＝〜（Ｖｃｃ−ΔＶ）、ｎ３＝２Ｖｃｃ、ｎ４＝３Ｖｃｃ−２ΔＶとなり、図８の各接続点は、ｎ１＝２Ｖｃｃ−ΔＶ、ｎ２＝ｎ３＝Ｖｃｃ、ｎ４＝ｎ５＝２Ｖｃｃ−２ΔＶ、ｎ６＝３Ｖｃｃ−ΔＶとなり、各段のチャージ容量とＴＭＯＳとの接続点ｎ１、ｎ４で（段数×ΔＶ）の電圧低下がある。
図１０に、本発明の基板制御型チャージポンプ回路のシミュレーション回路とＳｐｉｃｅシミュレーション結果を図１１に示した。チャージポンプ段数１３段、チャージポンプ容量７０Ｆ／段の回路構成において、負荷抵抗（ＲＬＯＡＤ）＝１００ＭΩ、負荷容量（ＣＬＯＡＤ）＝１００ｐＦの条件で、電源電圧Ｖｃｃ＝１．５Ｖで約１８．５Ｖ，電源電圧Ｖｃｃ＝１．３Ｖで約１５．５Ｖとなり、低電源電圧においても不揮発性メモリの消去、Ｗｒｉｔｅに必要な１２Ｖ程度以上の高電圧を生成することができる。このＳｐｉｃｅシミュレーション時の、トランスファーＮＭＯＳのＶｔ０は、約０．９Ｖであり、基板効果係数γは約０．８である。
ここで、図１０の回路図にも示してある２倍圧ＣＬＫ発生回路の動作を図１２で説明する。２倍圧ＣＬＫ発生回路は、図５〜図８で示したＣＬＫ、ＣＬＫｎから２ＶＣＬＫ、２ＶＣＬＫｎを発生する回路である。この２倍圧ＣＬＫ発生回路においてもチャージポンプ方式を使用し、トランスファーＭＯＳとしてｐＭＯＳを使用した。ＣＬＫ＝Ｖｃｃの時、トランスファーｐＭＯＳゲートは０Ｖになり容量Ｃに電荷がチャージされｎ２電位はＶｃｃになると同時に出力は０Ｖになる。次にＣＬＫ＝０Ｖになると、ｎ２電位が２×Ｖｃｃになり、トランスファーｐＭＯＳゲートはｎ２電位に設定されトランスファーｐＭＯＳはＯＦＦになる。また出力はｎ２電位が出力され２×Ｖｃｃとなる。このように２倍圧ＣＬＫ発生回路は、入力ＣＬＫに同期して０Ｖから２Ｖｃｃの電圧を発生している。
図５〜１２は、プラスの高電圧を発生させるチャージポンプであったが、本願発明の第２の実施例であるマイナスの高電圧を発生させる回路を図１３に示した。
回路構成としては、図５とほぼ同一であるが、ＣＬＫの位相及びゲート電圧設定ＭＯＳの位置が違う。図５のプラス昇圧の場合は、ゲート電圧設定ＭＯＳのドレインとソースは、ＴＭＯＳとチャージ容量Ｃとの接続点の逆側とＴＭＯＳゲートに接続されていたが、図１３のマイナス昇圧の場合は、ＴＭＯＳとチャージ容量Ｃの接続点とＴＭＯＳゲートに接続した。また、図５のプラス昇圧は、ＣＬＫと２ＶＣＬＫｎ、ＣＬＫｎと２ＶＣＬＫがペアになって各ポンプセルを制御していたが、図１３のマイナス昇圧は、ＣＬＫと２ＶＣＬＫ、ＣＬＫｎと２ＶＣＬＫｎがペアになって各ポンプセルを制御した。これにより、プラス昇圧の場合は、電荷を次段のチャージ容量に電荷を流すことによりプラス高電圧を得ていたが、マイナスの場合は、電荷の流れる向きがプラスと逆方向にすることにより、前段へ電荷を流しマイナスの高電圧を得るようにしたものである。
また、Ｎ段目のＴＭＯＳゲート電圧設定ＭＯＳのゲートは、（Ｎ−１）段目のＴＭＯＳゲートと接続しているが、１段目のＴＭＯＳゲート電圧設定ＭＯＳのゲートは、ＣＬＫｎと接続し制御した。各段のＴＭＯＳゲート電圧設定ＭＯＳの基板は、各段のトランスファーＭＯＳの基板電位と接続した。
図１４、図１５を使用して動作を説明する。図１４のＣＬＫ Ｘ１期間においては、ＣＬＫ＝０Ｖ、２ＶＣＬＫ＝０Ｖとなり、１段目のトランスファーＭＯＳのゲートｎ３電位は、ゲート電圧設定ＭＯＳのゲートがＣＬＫｎ＝Ｖｃｃに接続されているので、ゲート電圧設定ＭＯＳはＯＮし、ｎ３電位とｎ１電位が接続される。動作中においてはｎ１電位は、−Ｖｃｃ〜０Ｖになるので、Ｔ１はＯＦＦする。また、Ｔ１の基板電位ｎ２は、ｔ２がＯＦＦ、ｔ１がＯＮとなり、ｎ２電位とｎ１電位は接続される。
２段目は、ＣＬＫｎ＝Ｖｃｃ、２ＶＣＬＫｎ＝２Ｖｃｃとなり、Ｔ２のゲートｎ６電位は、２ＶＣＬＫにより約−２Ｖｃｃから０Ｖ程度になる。また、ｔ６のゲート電位であるｎ３は、約−Ｖｃｃでｔ６はＯＦＦするので、Ｔ２はＯＮし、ｎ４電位は、ｎ１電位と同じ−Ｖｃｃまでになる。また、ｎ５電位は、ＣＬＫがＶｃｃになった直後においてｎ４電位は、ｎ１電位より約Ｖｃｃ高いので、ｔ５がＯＮし、ｎ５電位はｎ１電位と同じになる。
図１５のＸ２期間では、ＣＬＫ＝Ｖｃｃ、２ＶＣＬＫ＝２Ｖｃｃとなり、ｎ３電位は２ＶＣＬＫにより−ＶｃｃからＶｃｃとなる。また、ｔ３はＣＬＫｎ＝０ＶによりＯＦＦするので、Ｔ１はＯＮし、ｎ１電位は０Ｖになる。また、ｎ２電位は、ＣＬＫがＶｃｃになった直後においてｎ１電位は、ｎ１電位より約Ｖｃｃ高いので、ｔ２がＯＮし、ｎ２電位は０Ｖとなる。
２段目は、ＣＬＫｎ＝０Ｖ、２ＶＣＬＫｎ＝０Ｖとなり、Ｔ２のゲートｎ６電位は、２ＶＣＬＫにより約０Ｖから−２Ｖｃｃ程度になる。また、ｎ４電位は、ＣＬＫｎにより−Ｖｃｃから−２Ｖｃｃとなり、ｔ６のゲート電位ｎ３＝Ｖｃｃなので、ｔ６はＯＮしｎ６電位とｎ４電位が接続され、Ｔ２はＯＦＦする。また、ｎ５電位はｔ４がＯＮすることにより、ｎ４電位と同じ−２Ｖｃｃとなる。
ここで、マイナス電圧昇圧の場合、１段当りの電圧増幅度をＶｇａとすると、このチャージポンプから出力される電圧Ｖｏｕｔは、（７）式で表すことができる。

電圧増幅度Ｖｇａは、最大Ｖｃｃとなる。
図５〜１５は、トランスファーＭＯＳ、基板制御ＭＯＳ及びゲート電圧設定ＭＯＳをｎＭＯＳで構成したチャージポンプ回路であったが、ｐＭＯＳで構成した本発明のチャージポンプ回路の第３の実施例を図１６に、第４の実施例を図１７に示した。
図１６は、プラスの昇圧チャージポンプ回路であり、ＴＭＯＳ、基板制御ＭＯＳ及びゲート電圧設定ＭＯＳにｐＭＯＳを使用した。また、ＣＬＫと２ＶＣＬＫ、ＣＬＫｎと２ＶＣＬＫｎの同相のクロックがペアになって各ポンプセルを制御することで、前段ポンプセルから当該ポンプセルへと電荷が転送され、後段へいくほどプラス昇圧される。また、ｎＭＯＳの時と違って、トランスファーＭＯＳの基板は、基板制御ＭＯＳにより、トランスファーのドレイン又はソース電位の高い方に設定されることになる。
図１７は、マイナスの昇圧チャージポンプ回路である。図１６のプラス昇圧の場合と違って、ゲート電圧設定ＭＯＳの位置がチャージ容量と反対側に位置しているのと、ＣＬＫと２ＶＣＬＫｎ、ＣＬＫｎと２ＶＣＬＫの逆相のクロックがペアになって各ポンプセルを制御している。これにより、当該ポンプセルから前段ポンプセルに電荷が転送され、後段へいくほどマイナス昇圧される。また、図１６のプラス昇圧と同じく、トランスファーＭＯＳの基板は、基板制御ＭＯＳにより、トランスファーのドレイン又はソース電位の高い方に設定されることになる。図１６、図１７からもわかるように回路構成はｎＭＯＳの場合と、同じである。図１６のｐＭＯＳを使用したプラス昇圧回路は、図１４、図１５のｎＭＯＳを使用したマイナス昇圧回路と回路構成は同じであり、図１７のｐＭＯＳを使用したマイナス昇圧回路は、図５〜図８のｎＭＯＳを使用したプラス昇圧回路と回路構成は同じであり、ｐＭＯＳ、ｎＭＯＳどちらを使用しても同じ回路構成で、プラス及びマイナスの昇圧電圧を得ることができる。
不揮発性メモリの制御において、例えば消去時にはマイナス高電圧、Ｗｒｉｔｅ時にはプラス高電圧が必要となることがある。この場合、別個にプラス及びマイナスのチャージポンプ回路を作るのはチップ面積が増大し、チップ価格が高くなってしまう。そこで、消去及びＷｒｉｔｅは、同時に発生しないことから１個のチャージポンプ回路で、プラス又はマイナスの高電圧を発生させる本発明の第５の実施例であるチャージポンプ回路を図１８に提案した。基本回路としては、図５と同じであり、基本動作も図７、８で説明したものと同じであるが、プラス高電圧発生時とマイナス高電圧発生時とで、入出力を逆にすることが選択回路及び選択信号により可能となっていることが特徴である。プラス高電圧発生時は、図５〜図８で説明した内容と同じであり、入力が図１８左側でＶｄｄとし、出力は図１８右側になる。マイナス高電圧発生時は、図１８右側が入力０Ｖとし、図１８左側が出力となる。プラス及びマイナス高電圧発生共に、電荷の移動は図１８の左から右となるので、マイナスの場合は、電荷は０Ｖに流れ込み、前段は除々にマイナスになっていき、マイナス高電圧が発生できる。
次に不揮発性メモリの制御においては、例えば１２Ｖ，６Ｖ等の２種類の高電圧が同時に必要となってくることがある。図５で示したチャージポンプ回路から出力される第１の高電圧と、この第１の高電圧を使用して第２の高電圧を発生させる回路構成である本発明の第６の実施例を図１９に示す。図１９内の基板制御型並列チャージポンプは、図５と同一である。本発明の第７の実施例である図１９の直列型チャージポンプを図２０に示した。直列型チャージポンプは、トランスファーｐＭＯＳを使用し、チャージ容量を第１の高電圧の電圧でＯＮ、ＯＦＦすることにより、第１の高電圧の２倍の電位が得られること及び直列型チャージポンプのＣＬＫ信号で、内部直列ブロック１と内部直列ブロック２を交互にＯＮ、ＯＦＦさせていることを特徴としている。
図２１に、本発明の昇圧回路を搭載したＩＣカードのハードウェア構成を示す。ＩＣカードハードウェア内のフラッシュメモリ及びＥＥＰＲＯＭで本発明の昇圧回路が搭載される。
また、フラッシュメモリ及びＥＥＰＲＯＭは、データの書き込み、消去時にプラス又はマイナス高電圧が必要となり、本発明の昇圧回路が使用されることとなるが、読み出し時に本発明の昇圧回路を使用して、書き込み及び消去されたメモリが期待したしきい値に達しているかを確認するために使用することもできる。
以下、上記実施例で説明したチャージポンプ回路は、電源電圧以外のプラス又はマイナス高電圧を必要とするＥＥＰＲＯＭ、フラッシュメモリー代表される不揮発性メモリ等を含むＬＳＩ回路、ＩＣカードチップ、ＩＣカード等に適用可能である。

本願発明は、不揮発性メモリや電源電圧以上の高電圧を必要とするＩＣチップなどで利用されるものである。

Claims (19)

1. 基本ポンプセルをＮ段接続し昇圧する昇圧回路であって、
   前記基本ポンプセルは、少なくとも第１ＭＩＳＦＥＴと、第２ＭＩＳＦＥＴと、第３ＭＩＳＦＥＴと、第１キャパシタと、第４ＭＩＳＦＥＴと、第２キャパシタとを有し、
   前記第１ＭＩＳＦＥＴのバックゲートは第１ノードに接続し、そのソースドレイン経路は、第２ノードと第３ノードとの間に接続され、
   前記第２ＭＩＳＦＥＴのバックゲートは前記第１ノードに接続し、そのソースドレイン経路は、前記第１ノードと前記第２ノードとの間に接続し、
   前記第３ＭＩＳＦＥＴのバックゲートは前記第１ノードに接続し、そのソースドレイン経路は、前記第１ノードと前記第３ノードとの間に接続し、
   前記第１キャパシタの一端は前記第３ノードに接続し、その他端には動作電圧の振幅を有する第１クロックが入力され、
   前記第３ノードが、次段の前記基本ポンプセルの前記第２ノードに接続し、
   前記第２キャパシタの一端は前記第１ＭＩＳＦＥＴのゲートに接続し、その他端には前記動作電圧と前記第１ＭＩＳＦＥＴの閾値電圧の和よりも大きな電圧振幅を有し、且つ前記第１クロックと逆相である第２クロックが入力され、
   前記第４ＭＩＳＦＥＴのバックゲートは前記第１ノードに接続し、そのソースドレイン経路は前記第２ノードと前記第１ＭＩＳＦＥＴのゲートとの間に接続し、そのゲートは前段の前記基本ポンプセルを構成する前記第２キャパシタの前記一端に接続することを特徴とする昇圧回路。
2. 基本ポンプセルをＮ段接続し昇圧する昇圧回路であって、
   前記基本ポンプセルは、少なくとも第１ＭＩＳＦＥＴと、第２ＭＩＳＦＥＴと、第３ＭＩＳＦＥＴと、第１キャパシタと、第４ＭＩＳＦＥＴと、第２キャパシタとを有し、
   前記第１ＭＩＳＦＥＴのバックゲートは第１ノードに接続し、そのソースドレイン経路は、第２ノードと第３ノードとの間に接続され、
   前記第２ＭＩＳＦＥＴのバックゲートは前記第１ノードに接続し、そのソースドレイン経路は、前記第１ノードと前記第２ノードとの間に接続し、
   前記第３ＭＩＳＦＥＴのバックゲートは前記第１ノードに接続し、そのソースドレイン経路は、前記第１ノードと前記第３ノードとの間に接続し、
   前記第１キャパシタの一端は前記第３ノードに接続し、その他端には動作電圧の振幅を有する第１クロックが入力され、
   前記第３ノードが、次段の前記基本ポンプセルの前記第２ノードに接続し、
   前記第２キャパシタの一端は前記第１ＭＩＳＦＥＴのゲートに接続し、その他端には前記動作電圧と前記第１ＭＩＳＦＥＴの閾値電圧の和よりも大きな電圧振幅を有し、且つ前記第１クロックと同相である第２クロックが入力され、
   前記第４ＭＩＳＦＥＴのソースドレイン経路は、前記第３ノードと前記第１ＭＩＳＦＥＴのゲートとの間に接続し、そのゲートは前段の前記基本ポンプセルを構成する前記第２キャパシタの前記一端に接続することを特徴とする昇圧回路。
3. 請求項１記載の昇圧回路であって、
   前記第１、２、３、４ＭＩＳＦＥＴはｎ型のＭＩＳＦＥＴであって、
   正側に電圧を昇圧することを特徴とする昇圧回路。
4. 請求項１記載の昇圧回路であって、
   前記第１、２、３、４ＭＩＳＦＥＴはｐ型のＭＩＳＦＥＴであって、
   負側に電圧を昇圧することを特徴とする昇圧回路。
5. 請求項２記載の昇圧回路であって、
   前記第１、２、３、４ＭＩＳＦＥＴはｎ型のＭＩＳＦＥＴであって、
   負側に電圧を昇圧することを特徴とする昇圧回路。
6. 請求項２記載の昇圧回路であって、
   前記第１、２、３、４ＭＩＳＦＥＴはｐ型のＭＩＳＦＥＴであって、
   正側に電圧を昇圧することを特徴とする昇圧回路。
7. 請求項１または２記載の昇圧回路であって、
   前記動作電圧の２倍の電圧のクロックを生成する２倍圧クロック発生回路を有し、
   前記２倍圧クロック発生回路が、前記第２クロックを生成することを特徴とする昇圧回路。
8. 請求項１または２記載の昇圧回路であって、
   前記基本ポンプセルの奇数段に入力される前記第１クロックと、その偶数段に入力される前記第１クロックが逆相であり、
   前記基本ポンプセルの奇数段に入力される前記第２クロックと、その偶数段に入力される前記第２クロックが逆相であることを特徴とする昇圧回路。
9. 基本ポンプセルをＮ段接続し昇圧する昇圧回路であって、
   前記基本ポンプセルが、
   ｎ型であるトランスファーＭＩＳＦＥＴと、
   前記トランスファーＭＩＳＦＥＴのドレインまたはソースのいずれか電位の低い方と、前記トランスファーＭＩＳＦＥＴのバックゲートとを接続する第１接続回路と、
   前記トランスファーＭＩＳＦＥＴのゲートに容量を介して、動作電圧と前記トランスファーＭＩＳＦＥＴの閾値電圧との和よりも大きな電圧振幅の電圧を印加する回路と、
   前記トランスファーＭＩＳＦＥＴのオフ状態のときに、前記トランスファーＭＩＳＦＥＴのゲートと、ドレインまたはソースとを接続する第２接続回路とを有することを特徴とする昇圧回路。
10. 請求項９記載の昇圧回路であって、
    前記第１接続回路は、第１基板制御ＭＩＳＦＥＴと第２基板制御ＭＩＳＦＥＴとから構成され、
    前記第１、第２基板制御ＭＩＳＦＥＴの一方が導通し、前記トランスファーＭＩＳＦＥＴのドレインまたはソースのいずれか電位の低い方と、前記トランスファーＭＩＳＦＥＴのバックゲートとを接続することを特徴とする昇圧回路。
11. 基本ポンプセルをＮ段接続し昇圧する昇圧回路であって、
    前記基本ポンプセルが、
    ｐ型であるトランスファーＭＩＳＦＥＴと、
    前記トランスファーＭＩＳＦＥＴのドレインまたはソースのいずれか電位の高い方と、前記トランスファーＭＩＳＦＥＴとバックゲートとを接続する第１接続回路と、
    前記トランスファーＭＩＳＦＥＴのゲートに容量を介して、動作電圧と前記トランスファーＭＩＳＦＥＴの閾値電圧との和よりも大きな電圧振幅の電圧を印加する回路と、
    前記トランスファーＭＩＳＦＥＴのオフ状態のときに、前記トランスファーＭＩＳＦＥＴのゲートと、ドレインまたはソースとを接続する第２接続回路とを有することを特徴とする昇圧回路。
12. 請求項１１記載の昇圧回路であって、
    前記第１接続回路は、第１基板制御ＭＩＳＦＥＴと第２基板制御ＭＩＳＦＥＴとから構成され、
    前記第１、第２基板制御ＭＩＳＦＥＴの一方が導通し、前記トランスファーＭＩＳＦＥＴのドレインまたはソースのいずれか電位の高い方と、前記トランスファーＭＩＳＦＥＴのバックゲートとを接続することを特徴とする昇圧回路。
13. 請求項１記載の昇圧回路であって、
    正、負のいずれかに昇圧するかを選択する選択回路を有することを特徴とする昇圧回路。
14. 請求項１３記載の昇圧回路であって、
    前記選択回路は、
    前記基本ポンプセルの初段または最終段のいずれか一方の第２ノードを前記動作電圧に接続する回路であり、他方の第３ノードを接地電位に接続することを特徴とする昇圧回路。
15. 請求項１記載の昇圧回路であって、
    直列型チャージポンプを有し、
    前記直列型チャージポンプが、前記昇圧回路が出力する第１の電圧から第２の電圧を出力することを特徴とする昇圧回路。
16. 請求項１記載の昇圧回路により生成された電圧により、読み出し、書き込み、消去の少なくともいずれか一つを行うことを特徴とする不揮発性メモリ。
17. 請求項１６記載の不揮発性メモリを有することを特徴とするＩＣカード。
18. 請求項９記載の昇圧回路であって、
    前記第２接続回路は、ドレインソース経路が前記トランスファーＭＩＳＦＥＴのゲートとドレインまたはソースとの間に接続され、ゲート値には前段の基本ポンプセルにおける前記トランスファーＭＯＳのゲート電圧が印加されるゲート電圧設定ＭＩＳＦＥＴであることを特徴とする昇圧回路。
19. 請求項１１記載の昇圧回路であって、
    前記第２接続回路は、ドレインソース経路が前記トランスファーＭＩＳＦＥＴのゲートとドレインまたはソースとの間に接続され、ゲートには前段の基本ポンプセルにおける前記トランスファーＭＯＳのゲート電圧が印加されるゲート電圧設定ＭＩＳＦＥＴであることを特徴とする昇圧回路。

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