JP4452463B2 - レイアウト面積を減らし、バンクごとに独立的な動作を実行することができるデコーダを有するフラッシュメモリ装置 - Google Patents

Description

本発明は半導体メモリ装置に関するもので、 特にレイアウト面積を減らしてバンクごとに独立した動作を遂行するフラッシュメモリ装置に関するものである。

一般的に、フラッシュメモリ装置を含む半導体メモリ装置はアドレス信号を組み合わせてメモリセルをアドレッシングする。メモリセルのワードラインはロウデコーダを通じてアドレッシングされ、ビットラインはコラムアドレスを通じてアドレッシングされる。ロウデコーダはメモリセルアレイブロックの構造に従って構成することができ、バンクを構成するメモリブロックの最小ブロックごとにローカルデコーダを置いたりする。

図１は一般的なローカルデコーダを含むフラッシュメモリ装置を示す図である。これを参照すると、フラッシュメモリ装置１００は多数個のバンクＢＡＮＫ０、ＢＡＮＫ１、…ＢＡＮＫｎで構成される。バンクＢＡＮＫ０、ＢＡＮＫ１、…ＢＡＮＫｎはロウ方向に多数個のマトリックスＭＡＴ０、ＭＡＴ１、…ＭＡＴｍに分けられ、バンク ＢＡＮＫ０、ＢＡＮＫ１、…ＢＡＮＫｎとマトリックス ＭＡＴ０、ＭＡＴ１、…ＭＡＴｍが交差する所にセクタと呼ばれるメモリブロックが存在する。各セクタはローカルデコーダＬＤＥＣに連結されてセクタ内のワードラインが選択される。ローカルデコーダＬＤＥＣの具体例を図２に示す。

図２を参照すると、ローカルデコーダＬＤＥＣ（図２では符号２００を付す）はコーディング部２１０、ドライバ部２２０及びリセット部２３０を含み、電源電圧レベルの第１電圧Ｖｐｘと接地電圧レベルの第２電圧Ｖｅｘに駆動される。コーディング部２１０はデコーダイネーブル信号Ｖｐｇａｔｅとセクタ選択信号ＳＳにイネーブルされ、デコーディング信号Ｐｉ、Ｑｉ、Ｒｉに応答してワードラインイネーブル信号ＷＬ＿ＤＲＶを発生する。デコーディング信号Ｐｉ、Ｑｉ、Ｒｉは所定のアドレス信号の組み合わせによって発生される信号であり、信号組み合わせの複雑さを減らすために、任意に分けられた信号である。ドライバ部２２０はワードラインイネーブル信号ＷＬ＿ＤＲＶに応答して選択的にイネーブルされたワードライン駆動信号ＰＷＬｉ＜０＞、ＰＷＬ０ｉ＜１＞、...ＰＷＬｉ＜７＞をワードラインＷＬｉ＜０＞、ＷＬｉ＜１＞、…、ＷＬｉ＜７＞に伝達する。リセット部２３０は反転されたワードライン駆動信号／ＰＷＬｉ＜０＞、／ＰＷＬｉ＜１＞、...、／ＰＷＬｉ＜７＞に応答して活性化されないワードラインＷＬｉ＜０＞、ＷＬｉ＜１＞、...、ＷＬｉ＜７＞を接地電圧にリセットさせる。

ローカルデコーダ２００によって第１ワードラインＷＬｉ＜０＞がイネーブルされる例を述べると、次の通りである。先ず、デコーダイネーブル信号Ｖｐｇａｔｅがハイレベルに活性化され、セクタ選択信号ＳＳがハイレベルに活性化された状態でデコーディング信号Ｐｉ、Ｑｉ、Ｒｉがハイレベルで入力されれば、ワードラインイネーブル信号ＷＬ＿ＤＲＶはローレベルになる。その後、第１ワードライン駆動信号ＰＷＬｉ＜０＞が昇圧電圧レベルで入ると、第１ワードラインＷＬｉ＜０＞はハイレベルにイネーブルされる。この時、第２乃至第８ワードライン駆動信号ＰＷＬ０ｉ＜１＞、...ＰＷＬｉ＜７＞はローレベルであり、反転された第２乃至第８ワードライン駆動信号／ＰＷＬｉ＜１＞、...、／ＰＷＬｉ＜７＞はハイレベルになって、リセット部２３０によって第２乃至第８ワードラインＷＬｉ＜１＞、...、ＷＬｉ＜７＞は接地電圧の第２電圧Ｖｅｘにリセットされる。

ところで、このようなローカルデコーダ２００は図１に示したように、各セクタに各々連結される。ローカルデコーダＬＤＥＣ内のコーディング部２１０はデコーディング信号Ｐｉ、Ｑｉ、Ｒｉの組み合わせによってその占める面積は相当である。これによって、ローカルデコーダＬＤＥＣの面積がフラッシュメモリ装置１００のレイアウト上の相当の部分を占める。これは、フラッシュメモリ装置１００が大容量化されれば、大容量化されるほどチップ面積が大きくなる問題点となる。

一方、フラッシュメモリ装置はその内蔵するシステムの性能に合わせて、多数個のバンクＢＡＮＫ０、ＢＡＮＫ１、...、ＢＡＮＫｎの各々が独立的に動作することが要求される。

したがって、レイアウト面積を減らすことができ、バンクごとに独立的な動作を実行することができるデコーダを有するフラッシュメモリ装置が要求される。

本発明の目的は、レイアウト面積を減らし、バンクごとに独立的な動作を実行することができるデコーダを有するフラッシュメモリ装置を提供することにある。

本発明のフラッシュメモリ装置は、多数個のバンクとグローバルデコーダ、及びローカルデコーダを含む。バンクは行及び列に配列される複数個のメモリセルを有する。グローバルデコーダはバンクのロウ配列方向に分けられたマトリックスブロックごとに位置し、読み出しアドレス信号と書き込みアドレス信号に各々応答してグローバル読み出し信号とグローバル書き込み信号を発生する。ローカルデコーダはマトリックスブロック内のセクタごとに位置し、読み出しセクタ選択信号に応答してグローバル読み出し信号を、そして書き込みセクタ選択信号に応答してグローバル書き込み信号をワードラインイネーブル信号に伝達し、ワードラインイネーブル信号に応答してワードライン駆動信号をワードラインに伝達する。

グローバルデコーダは読み出しアドレス信号を入力してグローバル読み出し信号を出力する第１ＮＡＮＤゲートと、書き込みアドレス信号を入力してグローバル書き込み信号を出力する第２ＮＡＮＤゲートで構成される。

ローカルデコーダはコーディング部とドライバ部、及びリセット部を含む。コーディング部はデコーダイネーブル信号と読み出しセクタ選択信号に応答してグローバル読み出し信号を、そして書き込みセクタ選択信号に応答してグローバル書き込み信号をワードラインイネーブル信号に伝達する。ドライバ部はワードラインイネーブル信号に応答してワードライン駆動信号をワードラインに伝達する。リセット部はワードライン駆動信号の反転信号に応答してワードラインをリセットさせる。

具体的に、コーディング部は、電源電圧がそのソースに、デコーダイネーブル信号がそのゲートに、そしてワードラインイネーブル信号にそのドレインが連結される第１トランジスタと、ワードラインイネーブル信号がそのドレインに連結され、読み出しセクタ選択信号がそのゲートに、そしてグローバル読み出し信号がそのソースに連結される第２トランジスタと、ワードラインイネーブル信号がそのドレインに連結され、書き込みセクタ選択信号がそのゲートに、そしてグローバル書き込み信号がそのソースに連結される第３トランジスタとを含む。

他の具体例としてコーディング部は、電源電圧がそのソースに、デコーダイネーブル信号がそのゲートに、そしてワードラインイネーブル信号にそのドレインが連結される第１トランジスタと、ワードラインイネーブル信号がそのドレインに、読み出しセクタ選択信号がそのゲートに連結される第２トランジスタと、第２トランジスタのソースと接地電圧との間に位置し、グローバル読み出し信号にゲーティングされる第３トランジスタと、ワードラインイネーブル信号がそのドレインに、そして書き込みセクタ選択信号がそのゲートに連結される第４トランジスタと、第４トランジスタのソースと接地電圧との間に位置し、グローバル書き込み信号にゲーティングされる第５トランジスタとを含む。

上述の本発明のフラッシュメモリ装置によると、アドレスコーディング部分をグローバルデコーダに置き、一つのマトリックスブロックごとに一つのグローバルデコーダを置くことによりレイアウト面積を減らす。また、グローバルデコーダの出力であるグローバル読み出し信号及びグローバル書き込み信号とローカルデコーダの読み出しセクタ選択信号及び書き込みセクタ選択信号に応答して選択されるセクタのワードラインをイネーブルさせるので、選択されたセクタが属する各バンクごとに独立的に読み出し動作と書き込み動作が行われる。

図３は本発明の一実施の形態によるフラッシュメモリ装置を示す図である。これを参照すると、フラッシュメモリ装置３００は多数個のバンクＢＡＮＫ０、ＢＡＮＫ１、...、ＢＡＮＫｎとグローバルデコーダＧＤＥＣと、ローカルデコーダＬＤＥＣとを含む。バンクＢＡＮＫ０、ＢＡＮＫ１、...、ＢＡＮＫｎは行(ｒｏｗ)方向に多数個のマトリックスブロックＭＡＴ０、ＭＡＴ１、...、ＭＡＴｍに分けられ、マトリックスブロックＭＡＴ０、ＭＡＴ１、...、ＭＡＴｍは列(ｃｏｌｕｍ)方向にセクタに分けられる。グローバルデコーダＧＤＥＣはマトリックスブロックＭＡＴ０、ＭＡＴ１、...、ＭＡＴｍごとに配列され、読み出しアドレス信号ＰＱＲｉ＿Ｒと書き込みアドレス信号ＰＱＲｉ＿Ｗに各々応答してグローバル読み出し信号ＧＷＬｉ＿Ｒ、ｉ＝０、１、...、ｍとグローバル書き込み信号ＧＷＬｉ＿Ｗ、ｉ＝０、１、...、ｍを発生する。ローカルデコーダＬＤＥＣはセクタごとに配列され、図５（後で詳述する）に示すように読み出しセクタ選択信号ＳＳ＿Ｒに応答してグローバル読み出し信号ＧＷＬ＿Ｒをワードラインイネーブル信号ＷＬ＿ＤＲＶに伝達し、書き込みセクタ選択信号ＳＳ＿Ｗに応答してグローバル書き込み信号ＧＷＬ＿Ｗをワードラインイネーブル信号ＷＬ＿ＤＲＶに伝達する。さらに、ローカルデコーダＬＤＥＣはワードラインイネーブル信号ＷＬ＿ＤＲＶに応答してワードライン駆動信号ＰＷＬｉ＜０＞、ＰＷＬｉ＜１＞、...、ＰＷＬｉ＜７＞をワードラインＷＬｉ＜０＞、ＷＬｉ＜１＞、...、ＷＬｉ＜７＞に伝達する。

グローバルデコーダＧＤＥＣの具体例を図４に示す。図４を参照すると、グローバルデコーダ４００は第１コーディング部４１０と第２コーディング部４２０を含む。第１コーディング部４１０は読み出しアドレス信号Ｐｉ＿Ｒ、Ｑｉ＿Ｒ、Ｒｉ＿Ｒを入力してグローバル読み出し信号ＧＷＬ＿Ｒを出力する第１ＮＡＮＤゲートで構成される。第２コーディング部４２０は書き込みアドレス信号Ｐｉ＿Ｗ、Ｑｉ＿Ｗ、Ｒｉ＿Ｗを入力してグローバル書き込み信号ＧＷＬ＿Ｗを出力する第２ＮＡＮＤゲートで構成される。読み出しアドレス信号Ｐｉ＿Ｒ、Ｑｉ＿Ｒ、Ｒｉ＿Ｒは読み出そうとするメモリセルのアドレス信号を意味し、書き込みアドレス信号Ｐｉ＿Ｗ、Ｑｉ＿Ｗ、Ｒｉ＿Ｗは書き込もうとするメモリセルのアドレス信号を意味する。グローバル読み出し信号ＧＷＬ＿Ｒとグローバル書き込み信号ＧＷＬ＿Ｗは選択される一つのマトリックスブロックＭＡＴ０、ＭＡＴ１、...、ＭＡＴｍへの読み出し動作と書き込み動作を指示する。

本発明の一実施の形態によるローカルデコーダＬＤＥＣが図５に示される。図５を参照すると、ローカルデコーダ５００はコーディング部５１０、ドライバ部２２０及びリセット部２３０を含む。コーディング部５１０は第１乃至第３トランジスタ５１１、５１２、５１３を含む。第１トランジスタ５１１は電源電圧の第1 電圧Ｖｐｘがそのソースに、デコーダイネーブル信号Ｖｐｇａｔｅがそのゲートに、そしてワードラインイネーブル信号ＷＬ＿ＤＲＶがそのドレインに連結される。第２トランジスタ５１２はワードラインイネーブル信号ＷＬ＿ＤＲＶがそのドレインに、読み出しセクタ選択信号ＳＳ＿Ｒがそのゲートに、そしてグローバル読み出し信号ＧＷＬ＿Ｒがそのソースに連結される。第３トランジスタ５１３はワードラインイネーブル信号ＷＬ＿ＤＲＶがそのドレインに、書き込みセクタ選択信号ＳＳ＿Ｗがそのゲートに、そしてグローバル書き込み信号ＧＷＬ＿Ｗがそのソースに連結される。ドライバ部２２０とリセット部２３０は先に説明した図２のドライバ部２２０とリセット部２３０と同一である。説明の重複を避けるために具体的な説明は省略する。

ローカルデコーダ５００の動作は次の通りである。最初に、読み出し動作を述べると、デコーダイネーブル信号Ｖｐｇａｔｅがハイレベルである時に、ハイレベルの読み出しセクタ選択信号ＳＳ＿Ｒに応答してローレベルのグローバル読み出し信号ＧＷＬ＿Ｒをワードラインイネーブル信号ＷＬ＿ＤＲＶに伝達する。ローレベルのワードラインイネーブル信号ＷＬ＿ＤＲＶはドライバ部２２０内のＰＭＯＳトランジスタをターンオンさせる。この時に、第１ワードライン駆動信号ＰＷＬｉ＜０＞がハイレベルで活性化された状態であれば、第１ワードラインＷＬｉ＜０＞がハイレベルにイネーブルされる。それによって、第１ワードラインＷＬｉ＜０＞に連結されたメモリセルのうちから選択されるビットライン(図示しない)と連結されるメモリセルデータの読み出し動作が行われる。

次に、書き込み動作を述べると、デコーダイネーブル信号Ｖｐｇａｔｅがハイレベルである時に、ハイレベルの書き込みセクタ選択信号ＳＳ＿Ｗに応答してローレベルのグローバル書き込み信号ＧＷＬ＿Ｗをワードラインイネーブル信号ＷＬ＿ＤＲＶに伝達する。ローレベルのワードラインイネーブル信号ＷＬ＿ＤＲＶはドライバ部２２０内のＰＭＯＳトランジスタをターンオンさせる。そして、第１ワードライン駆動信号ＰＷＬｉ＜０＞がハイレベルで活性化された状態であれば、第１ワードラインＷＬｉ＜０＞がハイレベルにイネーブルされて、第１ワードラインＷＬｉ＜０＞に連結されたメモリセルのうちから選択されるビットライン(図示しない)と連結されるメモリセルへのデータ書き込み動作が行われる。

図６は本発明の他の実施の形態によるローカルデコーダＬＤＥＣを示す図である。図６のローカルデコーダ６００は図５のローカルデコーダ５００と比べてコーディング部６１０の構成が異なる。具体的に、コーディング部６１０は第１乃至第５トランジスタ６１１、６１２、６１３、６１４、６１５を含む。第１トランジスタ６１１は電源電圧の第１電圧Ｖｐｘがそのソースに、デコーダイネーブル信号Ｖｐｇａｔｅがそのゲートに、そしてワードラインイネーブル信号ＷＬ＿ＤＲＶがそのドレインに連結される。第２トランジスタ６１２はワードラインイネーブル信号ＷＬ＿ＤＲＶがそのドレインに、読み出しセクタ選択信号ＳＳ＿Ｒがそのゲートに連結される。第３トランジスタ６１３は第２トランジスタ６１２のソースにそのドレインが、グローバル読み出し信号ＧＷＬ＿Ｒがそのゲートに、そして接地電圧ＶＳＳがそのソースに連結される。第４トランジスタ６１４はワードラインイネーブル信号ＷＬ＿ＤＲＶがそのドレインに、そして書き込みセクタ選択信号ＳＳ＿Ｗがそのゲートに連結される。第５トランジスタ６１５は第４トランジスタ６１４のソースにそのドレインが、グローバル書き込み信号ＧＷＬ＿Ｗがそのゲートに、そして接地電圧ＶＳＳがそのソースに連結される。

ローカルデコーダ６００の動作は図５のローカルデコーダ５００とほとんど同一であり、グローバル読み出し信号ＧＷＬ＿Ｒとグローバル書き込み信号ＧＷＬ＿Ｗが活性化されれば、ハイレベルに設定されるという点で差がある。すなわち、読み出し動作の時、デコーダイネーブル信号Ｖｐｇａｔｅがハイレベルである時に、ハイレベルの読み出しセクタ選択信号ＳＳ＿Ｒとハイレベルのグローバル読み出し信号ＧＷＬ＿Ｒに応答してワードラインイネーブル信号ＷＬ＿ＤＲＶがローレベルに活性化される。以後、選択される一つのワードライン駆動信号ＰＷＬｉ＜０＞、ＰＷＬｉ＜１＞、...、ＰＷＬｉ＜７＞によって一つのワードラインＷＬｉ＜０＞、ＷＬｉ＜１＞、...、ＷＬｉ＜７＞がイネーブルされて選択されたメモリセルの読み出し動作が行われる。一方、書き込み動作の時、デコーダイネーブル信号Ｖｐｇａｔｅがハイレベルでハイレベルの書き込みセクタ選択信号ＳＳ＿Ｗとハイレベルのグローバル書き込み信号ＧＷＬ＿Ｗに応答してワードラインイネーブル信号ＷＬ＿ＤＲＶがローレベルに活性化される。以後、選択される一つのワードライン駆動信号ＰＷＬｉ＜０＞、ＰＷＬｉ＜１＞、...、ＰＷＬｉ＜７＞によって一つのワードラインＷＬｉ＜０＞、ＷＬｉ＜１＞、...、ＷＬｉ＜７＞がイネーブルされて選択されたメモリセルへの書き込み動作が行われる。

したがって、本発明のフラッシュメモリ装置はワードラインアドレッシングのためのアドレス信号の組み合わせであり反復的であり、面積を多く占めるアドレスコーディング部分をグローバルデコーダに置いて、一つのマトリックスブロックごとに一つのグローバルデコーダＧＤＥＣのみを置くことによりレイアウト面積を減らす。また、グローバルデコーダＧＤＥＣはアドレス信号を読み出しアドレス信号Ｐｉ＿Ｒ、Ｑｉ＿Ｒ、Ｒｉ＿Ｒと書き込みアドレス信号Ｐｉ＿Ｗ、Ｑｉ＿Ｗ、Ｒｉ＿Ｗで区分し、ローカルデコーダＬＤＥＣは読み出しセクタ選択信号ＳＳ＿Ｒ及び書き込みセクタ選択信号ＳＳ＿ＷとグローバルデコーダＧＤＥＣの出力であるグローバル読み出し信号ＧＷＬ＿Ｒ及びグローバル書き込み信号ＧＷＬ＿Ｗに応答してワードラインをイネーブルさせるので、選択されたセクタが属する各バンクごとに独立的に読み出し動作と書き込み動作が行われる。

以上、実施の形態を挙げて本発明を記述したが、これは例示的なものに過ぎず、本発明の技術的思想及び範囲を制限、または限定するものではない。したがって、本発明の技術的思想及び範囲を逸脱しない限度内で多様な変化及び変更が可能であることはもちろんである。

レイアウト面積を減らし、バンクごとに独立した動作を実行するフラッシュメモリ装置として利用できる。

一般的なローカルデコーダを含むフラッシュメモリ装置を示す図である。 図１のローカルデコーダの具体的な回路図を示す図である。 本発明の一実施の形態によるフラッシュメモリ装置を示す図である。 図３のグローバルデコーダを示す図である。 図３のローカルデコーダの一実施の形態を示す図である。 図３のローカルデコーダの他の実施の形態を示す面である。

符号の説明

３００ フラッシュメモリ装置
ＢＡＮＫ０〜ＢＡＮＫｎ バンク
ＧＤＥＣ グローバルデコーダ
ＬＤＥＣ ローカルデコーダ
ＭＡＴ０〜ＭＡＴｍ マトリックスブロック

Claims (5)

1. 行及び列に配列される複数個のメモリセルを有する多数個のバンクと、
   前記バンクのロウ配列方向に分けられたマトリックスブロックごとに位置し、読み出しアドレス信号と書き込みアドレス信号とが個別的に供給され、その読み出しアドレス信号と書き込みアドレス信号に各々応答して、グローバル読み出し信号とグローバル書き込み信号とをそれぞれ出力するアドレスデコーディング部分を含み、
   前記グローバル読み出し信号と前記グローバル書き込み信号を個別的に発生するグローバルデコーダと、
   前記マトリックスブロック内セクタごとに位置し、読み出しセクタ選択信号に応答して前記グローバル読み出し信号を、そして書き込みセクタ選択信号に応答して前記グローバル書き込み信号をワードラインイネーブル信号に伝達し、前記ワードラインイネーブル信号に応答してワードライン駆動信号をワードラインに伝達するローカルデコーダとを具備
   し、
   バンクごとに独立的に読み出し動作と書き込み動作が行われることを特徴とするフラッシュメモリ装置。
2. 前記グローバルデコーダは、
   前記読み出しアドレス信号を入力して前記グローバル読み出し信号を出力する第１ＮＡＮＤゲートと、
   前記書き込みアドレス信号を入力して前記グローバル書き込み信号を出力する第２ＮＡＮＤゲートとを具備することを特徴とする請求項１に記載のフラッシュメモリ装置。
3. 前記ローカルデコーダは、
   デコーダイネーブル信号と読み出しセクタ選択信号に応答して前記グローバル読み出し信号を、そして書き込みセクタ選択信号に応答して前記グローバル書き込み信号をワードラインイネーブル信号に伝達するコーディング部と、
   前記ワードラインイネーブル信号に応答してワードライン駆動信号をワードラインに伝達するドライバ部と、
   前記ワードライン駆動信号の反転信号に応答して前記ワードラインをリセットさせるリセット部とを具備することを特徴とする請求項１に記載のフラッシュメモリ装置。
4. 前記コーディング部は、
   電源電圧がそのソースに連結され、前記デコーダイネーブル信号がそのゲートに、そして前記ワードラインイネーブル信号にそのドレインが連結される第１トランジスタと、
   前記ワードラインイネーブル信号がそのドレインに連結され、前記読み出しセクタ選択信号がそのゲートに、そして前記グローバル読み出し信号がそのソースに連結される第２トランジスタと、
   前記ワードラインイネーブル信号がそのドレインに連結され、前記書き込みセクタ選択信号がそのゲートに、そして前記グローバル書き込み信号がそのソースに連結される第３トランジスタとを具備することを特徴とする請求項３に記載のフラッシュメモリ装置。
5. 前記コーディング部は、
   電源電圧がそのソースに連結され、前記デコーダイネーブル信号がそのゲートに、そして前記ワードラインイネーブル信号にそのドレインが連結される第１トランジスタと、
   前記ワードラインイネーブル信号がそのドレインに連結され、前記読み出しセクタ選択信号がそのゲートに連結される第２トランジスタと、
   前記第２トランジスタのソースと接地電圧との間に連結され、前記グローバル読み出し信号にゲーティングされる第３トランジスタと、
   前記ワードラインイネーブル信号がそのドレインに連結され、前記書き込みセクタ選択信号がそのゲートに連結される第４トランジスタと、
   前記４トランジスタのソースと前記接地電圧との間に連結され、前記グローバル書き込み信号にゲーティングされる第５トランジスタとを具備することを特徴とする請求項３に記載のフラッシュメモリ装置。

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