JP4455556B2

JP4455556B2 - テストインターフェース装置を有する半導体デバイス

Info

Publication number: JP4455556B2
Application number: JP2006224596A
Authority: JP
Inventors: アルベヒト，マイアー
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-08-19
Filing date: 2006-08-21
Publication date: 2010-04-21
Anticipated expiration: 2026-08-21
Also published as: DE102005039348B4; US7634700B2; DE102005039348A1; US20070061650A1; JP2007057530A

Description

本発明は、テストインターフェース装置を有する半導体デバイス、および、半導体デバイスの動作方法に関するものである。

半導体デバイスは、例えば、数千万ものトランジスタと、数ＭＢサイズのソフトウエアプログラムとを含み得る。特に、デバイス（例えば、マイクロコントローラ、または、マイクロプロセッサシステム）は、例えば、少なくとも１つの中央制御ユニットまたは演算ユニット、いわゆる中央処理装置、すなわち、ＣＰＵ「コア」を備え得る。コアは、例えば、ソフトウエアプログラムまたは処理されるデータを格納するための少なくとも１つのメモリー装置（例えば、プログラムメモリーまたはデータメモリー）に接続され得る。

半導体デバイス、例えば集積された（アナログまたはデジタル）レイクスイッチングネットワーク（rake switching network）、特にマイクロプロセッサは、製造中および製造後に、広範囲にわたるテストが行われる。

一方では、欠陥のあるデバイスを認識し、場合によっては製造時に適切に介入することができるように、または、半導体デバイス上に格納されたソフトウエアプログラムを試験し、テストするために、デバイスの製造者によってテストが実施される。

他方では、使用者は、このような半導体デバイスの正確な性能をテストする。

従来技術では、このような半導体デバイスをシミュレーションおよびエミュレーションするための複数のハードウエアおよびソフトウエアのシステムが知られている。このようなシステムを用いて、半導体デバイスのエラーおよび性能をテストすることができる。半導体デバイスを試験する場合、テストインターフェース装置は、主に、半導体デバイスのソフトウエアの性能をその周辺環境と共にテストまたは評価するために使用される。

このため、半導体デバイスは、標準化されたテスト方法を実施するためのＩＥＥＥ標準１１４９で定義されたＪＴＡＧ（Joint Test Action Group）モジュールを多くの場合は備えている。この標準では、半導体デバイスの内部の各入力ピンおよび各出力ピンに、簡単な増設回路、いわゆるバウンダリースキャンセル（ＢＳＣ）が備えられている。このＢＳＣを用いて、ピンからある状態を読み込む、または、ピンにある状態を設定することができる。その結果、半導体デバイスによって処理される信号を、ピンに実際に印加する必要はなく、ＪＴＡＧモジュールを介して、ピンに合図することができる。

上記標準によれば、対応する半導体デバイス上に設けられたＪＴＡＧモジュールは、テストアクセスポート（ＴＡＰすなわちTest Access Port）を備えている。このポートは、４つ、または、任意には５つのテストピンに接続されている。これらのテストピンを用いて、テストクロック信号ＴＣＫ（Test Clock）、テストモード選択信号ＴＭＳ（Test Mode Select）、データ入力信号ＴＤＩ（Test Data In）、データ出力信号ＴＤＯ（Test Data Out）、および、任意のテストリセット信号ＴＲＳＴ（Test Reset）を、入力／テストされるデバイスからテストされるデバイスへ出力することができる。

しかしながら、ＪＴＡＧモジュールを有する従来のデバイスは、比較的多数の付加的なピン（つまり、上記４つ〜５つのＪＴＡＧテストピン）を備えているという問題点を有している。

したがって、ＪＴＡＧテストピンおよび従来の性能ピンを、「多重化する」ということが提案されている。その場合、同一のピンを、対応するデバイスがテストモードで動作しているのか、または、通常の動作モードで動作しているのかに応じて、ＪＴＡＧテストピンまたは性能ピンとして使用することができる。

しかしながらこの場合、テストモードにおいてＪＴＡＧテストピンとして使用されている性能ピンの性能自体をテストできない、または、多大なコストをかけてしかテストできないという問題点を有している。

一般的に、開発の不変の目的は、半導体デバイスのピンの数を、通常動作に必要な数に減らすことであり、それと共に、このようなデバイスを、テストモードにおいて、供給されたテストデータによってテストできる必要もある。

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、テストインターフェース装置を有する新規の半導体デバイス、および、半導体デバイスを動作させるための新規の方法を提供することにある。

本発明の半導体デバイスの動作方法は、上記課題を解決するために、テスト動作モードにおいて、第１ピン（２）を介して、テストベッドに同期した作業クロック信号が導入されるとともに、少なくとも１つの第２ピン（３）を介して、テストデータが導入される半導体デバイス（１）の動作方法であって、上記作業クロック信号を、テストデータクロック信号としても使用することを特徴としている。

本発明の半導体デバイスの動作方法では、通常動作モードにおいて、上記半導体デバイス（１）の２つのピン（２、３）は、クロック信号を生成する発振器（４）、特に水晶の発振器を接続するための発振器ピンとして備えられており、上記テスト動作モードでは、上記作業クロック信号／テストデータクロック信号が、上記発振器ピン（２、３）の１つを介して導入されることが好ましい。

本発明の半導体デバイスの動作方法では、通常動作モードにおいて、上記半導体デバイス（１）の２つのピン（２、３）は、クロック信号を生成する特に水晶の発振器（４）を接続するための発振器ピンとして備えられており、上記テスト動作モードでは、上記テストデータが、上記発振器ピン（２、３）の１つを介して、上記半導体デバイス（１）に導入されることが好ましい。

本発明の半導体デバイスは、上記課題を解決するために、テストインターフェース装置を有し、テスト動作モードにおいて、第１ピン（３）を介して作業クロック信号を受信することができ、第２ピン（２）を介して、テストデータを受信することができるように構成および設計されている半導体デバイス（１）であって、上記テスト動作モードでは、受信した上記作業クロック信号を、上記テストデータのためのクロック信号としても利用できることを特徴としている。

本発明の半導体デバイスでは、上記通常動作モードにおいて、２つのピン（２、３）は、特に水晶の発振器（４）を接続するための発振器ピンとして備えられており、上記テスト動作モードでは、上記発振器ピンの１つを介して、上記作業クロック信号／テストデータクロック信号が導入され得ることが好ましい。

本発明の半導体デバイスでは、上記通常動作モードにおいて、２つのピン（２、３）は、特に水晶の発振器（４）を接続するための発振器ピンとして備えられており、上記テスト動作モードでは、上記発振器ピンの１つを介して、上記テストデータが導入され得ることが好ましい。

本発明の半導体デバイスでは、上記ピン（２、３）を備える筐体（７）と、上記筐体（７）内にあり、接触パッド（９ａ、９ｂ）を有する半導体チップ（８）とを備え、上記接触パッド（９ａ、９ｂ）は、上記筐体（７）の上記ピン（２、３）に接続されている半導体デバイス（１）であって、上記半導体チップ（８）は、マルチプレクサ（１０）を備え、上記マルチプレクサ（１０）は、上記クロック信号を受信する発振器ピン（３）に対する接続を、上記通常動作モードでは、上記発振器ピン（３）が、上記発振器（４）との接続のための役割を果たし、上記テスト動作モードでは、上記発振器ピン（３）が、導入された動作／テストデータクロック信号の受信のための機能を果たすように切り替えることが好ましい。

本発明の半導体デバイスでは、上記ピン（２、３）を備える筐体（７）と、上記筐体（７）内にあり、接触パッド（９ａ、９ｂ）を有する半導体チップ（８）とを備え、上記接触パッド（９ａ、９ｂ）は、上記筐体（７）の上記ピン（２、３）に接続されている半導体デバイス（１）であって、上記半導体チップ（８）は、マルチプレクサ（１０）を備え、上記マルチプレクサ（１０）は、上記テストデータを受信する発振器ピン（２）に対する接続を、上記通常動作モードでは、上記発振器ピン（２）が、上記発振器（４）との接続のための役割を果たし、上記テスト動作モードでは、上記発振器ピン（２）が、導入されたテストデータの受信のための機能を果たすように切り替えることが好ましい。

本発明の半導体デバイスは、上記課題を解決するために、ピン（２、３）を備える筐体（７）と、上記筐体の上記ピンに接続するための接触パッド（９ａ、９ａ’、９ｂ、９ｂ’）を備える半導体チップ（８）とを備え、上記半導体チップ（８）は、通常動作における接続のための接触パッド（９ａ、９ｂ）と、テスト動作における接続のための接触パッド（９ａ’、９ｂ’）とを備えている半導体デバイス（１）であって、上記半導体デバイス（１）の第１変化形態において、通常動作のために備えられている接触パッド（９ａ、９ｂ）が、上記ピン（２、３）に接続されており、上記半導体デバイス（２）の第２変化形態において、テスト動作のために備えられている接触パッド（９ａ’、９ｂ’）が、上記ピン（２、３）に接続されていることを特徴としている。

本発明の基本構想は、テスト動作モードにおいて、第１ピンを介して、テストベッドに同期した作業クロック信号（work cycle signal）が導入されるとともに、少なくとも１つの第２ピンを介して、テストデータが導入される半導体デバイスの動作方法であって、上記作業クロック信号を、テストデータクロック信号としても使用することを特徴とする方法が提案されている。

したがって、テストデータを伝送するためだけに存在する（例えば、ＪＴＡＧ標準では、ＴＣＫとして備えられている）クロック信号を、省くことができる。その結果、ピンの数が減る。

また、ピン（特に、テストピン）の数を少なくすることができるとともに、テストデータを導入するために１つのクロック信号を利用することができる。

以下で図と実施例とを参照して本発明をより詳しく説明する。

図１に、第１ピン２と第２ピン３とを有する半導体デバイス１を示す。このような半導体デバイスは、例えば、中央演算ユニットとメモリーとを有するマイクロプロセッサ１である。通常動作時、つまり、マイクロプロセッサ１が生産的に動作されており、テストされていない時は、第１ピン２（Ｏｓｚｉ１）および第２ピン３（Ｏｓｚｉ２）は、水晶発振器４の接続のための端子の役割を果たしている。この水晶発振器４は、マイクロプロセッサ１のためのクロックを生成するために必要なものである。

マイクロプロセッサ１のテストインターフェース装置は、テストデータをマイクロプロセッサ１と交換するために備えられており、その他の点については任意に設計されていてもよく、ここでは詳しく説明しない。

このようなテストインターフェース装置は、製造者および使用者によって、主に、マイクロプロセッサのソフトウエアとその周辺環境との間の相互作用を試験しテストするために使用される。この場合、マイクロプロセッサハードウエア内のエラーの発見は、二次的な効果である。

さらに、このようなマイクロプロセッサは、通常、テストインターフェースを備えている。例えば上記ＪＴＡＧ標準によれば、このテストインターフェースを介して、マイクロプロセッサ１によって処理されるべきデータを、マイクロプロセッサ１に導入することができる。ＪＴＡＧ標準は、ここでは、２つのデータ配線とデータクロックのための１つの付加的な配線とを特徴としている。

第１観点によれば、テストベッドと同期している作業クロックは、作業クロックとしてだけではなく、テストデータをデータ交換するため、または、導入するためのデータクロックとしても使用される。

このため、マイクロプロセッサの内部は、テスト動作モードにおいて、導入された作業クロック信号を、テストデータをテストベッドとデータ交換するためのデータクロック信号としても使用するように構成および設計されている。

このようにして、ＪＴＡＧ標準に記載された、データクロックを導入するための配線を省くことができる。

図２に、マイクロプロセッサ１の内部端子の概略図を示す。いわゆるパッケージ７は、マイクロプロセッサ１の実際のチップ８を備えており、チップ８に対して、端子を備えるいわば筐体としての機能を果たしている。例えば通常動作モードにおいて水晶発振器４に接続するために設けられている端子ピンは、チップ８の接触点９、いわゆるパッド９に接続、すなわち、ボンドされている。テスト動作モードにおいて、クロック信号を導入するためにパッケージ７に設けられている端子３は、ここでは、パッド９ｂにボンドされている。パッド９ｂの接続は、チップ８の内部において、マルチプレクサまたはスイッチ１０を介して、動作モードに応じて変更され得る。例えば、テスト動作モードでは、クロック信号がテストデータクロック信号としても（説明したように）使用されるように、パッド９ｂの接続は、ここでは単に概略的に示すマルチプレクサを介して切り替えられていてもよい。このため、パッド９ｂ上を導かれる信号は、接続状態のマルチプレクサ／スイッチ１０によって、対応する配線１１に切り替えられている。

通常動作モードでは、マルチプレクサ／スイッチ１０は、以下のように切り替えられている。すなわち、ピンおよびピンにボンドされているパッドに印加される信号が、単に作業クロック信号として使用されるように、または、水晶発振器４がこのピン／パッドと接続されている場合は、ピンおよびピンにボンドされているパッドに印加される信号が作業クロック信号を生成するために使用されるように、マルチプレクサ／スイッチ１０は切り替えられている。

もしくは、ここには示していないが、チップ８は、以下のように設計されていてもよい。すなわち、チップ８は、水晶発振器４に接続される第１端子パッドと、データクロック信号を導入する機能を果たす第２端子パッドとを備えているように設計されていてもよい。このようなチップ８は、異なるボンディングを有する２つのパッケージに設けられ得る。つまり、一方は通常動作モードのために設けられ、他方はテスト動作モードのために設けられ得る。

通常動作モードのためのパッケージ変化形態において、パッケージ７のピンは、水晶発振器４の駆動のために備えられている、チップ８のパッドに接続されている。テスト動作モードのためのパッケージ変化形態では、パッケージ７の同じピンが、クロック信号をチップ８に導入する、チップ８のパッドに接続されている。したがって、このクロック信号は、作業クロック信号としても、テストデータをテストベッドと交換するためのクロック信号としても使用される。

図３に、本発明の他の一観点に基づくマイクロプロセッサ１の概略図を示す。

マイクロプロセッサ１は、ここでも図示されていないテストベッドに接続されている。なお、このテストベッドは、マイクロプロセッサ１に、テストを実施するために必要な電源電圧および信号を供給するものである。通常動作モードにおいて、ここでは破線で示す水晶発振器４との接続のための機能を果たす端子２・３の一方を介して、マイクロプロセッサ１に、クロック信号生成器５において生成される作業クロック信号が導入される。

通常動作モードにおいて、水晶発振器４に接続するために設けられている第２ピン（ここでは、ピン２）は、クロック信号の生成のためのテストベッドに接続する場合には不要である。なぜなら、マイクロプロセッサ１には、作業クロック信号は既に導入されているからである。

このピン２を介して、マイクロプロセッサ１に、テストの間に処理されるデータが導入される。図３では、このことは、矢印および符号で示すデジタルデータ６によって示されている。したがって、ピン２は、テスト動作モードにおいて、データを導入する機能を有している。

データをテストベッドからマイクロプロセッサ１へ伝送するために、１つの配線が設けられており、逆の方向への伝送のために第２配線が設けられている上記ＪＴＡＧテスト方法と比較して、この方法では、たった１つのデータ配線が、テストデータをマイクロプロセッサ１へ伝送するために利用される。しかしながら、従来技術では、１つの信号配線および１つのクロック配線によってデータを伝送するためのトランスファープロトコルが、充分に知られている。

このため、マイクロプロセッサ１は、テスト動作モードでは、上記双方の発振器ピン２・３の１つを介して、データを受信することも送信することもできるように設計されている。つまり、テストベッドは、テストデータをマイクロプロセッサに書き込むとともに、マイクロプロセッサから読み込みまたは受信することができるように設計されている。したがって、テスト動作モードでは、マイクロプロセッサ１とテストベッドとの間で、データを、２方向で交換することができる。

さらに、図４に、パッケージ７における半導体デバイス１のチップ８の概略図を示す。この半導体デバイスでは、パッケージ７のピン２は、チップ８のパッド９ａにボンドされている。チップ８の内部には、スイッチまたはマルチプレクサ１２が備えられていてもよい。スイッチまたはマルチプレクサ１２は、動作モードに応じて、パッド９ａを、配線１３または配線１４に接続する。配線１３は、この場合、通常動作モードにおいて、パッド９ａに、水晶発振器のために供給される信号を送信するための機能を果たす。配線１４は、テスト動作モードにおいて、データ配線としての機能を果たす。その結果、ピン２の接続を、動作モードに応じて切り替えることができる。

もしくは、クロック信号のための配線の場合のように、マイクロプロセッサ１の変化形態が備えられていてもよい。この変化形態は、テスト動作モードのため、または通常動作モードのためのどちらかのためにそれぞれ設置されており、この場合、マイクロプロセッサ１において使用されるチップ８は同じままである。さらに、配線１３・１４のために、それぞれパッド９が備えられていてもよい。したがって、通常動作モードのためのマイクロプロセッサの変化形態では、水晶発振器４と接続するための配線１３は、ピンに接続されており、テスト動作モードのための変化形態では、データ伝送のための配線１３は、対応するピンに接続されている。

図５に、本発明の他の一観点の半導体チップ８を示す。この半導体チップ８は、この場合、接触パッド９ａ・９ａ’と、接触パッド９ｂ・９ｂ’とを備えている。ここでは、接触パッド９ａに繋がる配線１５は、外部水晶発振器４（シミュレーション用）に接続するために備えられている。また、配線１６は、テストデータを受信するために備えられている。ここでは、接触パッド９ｂは、水晶発振器４に接続するために備えられており、接触パッド９ｂ’は、半導体デバイスに外部から導入されるクロック信号を受信するために備えられている。

図に示したピン２と接触パッド９ａとの接続、および、ピン３と接触パッド９ｂとの接続は、変化形態、すなわち、通常動作のために備えられている半導体チップ８のいわゆるパッケージングを示す。接続、いわゆるボンディングは、この変化形態では、ピン２・３を介して水晶発振器４を接続するように設計されている。

これとは異なる、テスト動作のために備えられている変化形態（図示せず）では、ピン２は接触パッド９ａ’に接続されており、ピン３は接触パッド９ｂ’に接続されている。テスト動作のために設けられたこの変化形態では、マイクロプロセッサ１に、ピン２を介して、テストデータが導入され、ピン３を介してクロック信号が導入される。このクロック信号は、半導体チップ８を介して、作業クロック信号としても、テストデータクロック信号としても利用される。

ピンに接続されていない接触パッドは、各パッケージング変化形態において、それぞれ機能を有していないままであり、所定の電位に固定されている。

この半導体チップ８により、この設計形態では、一方では、通常動作のためのパッケージング変化形態、他方では、テスト動作のためのパッケージング変化形態を製造することができ、これらの形態では、ピン２・３と接触パッド９ａ・９ａ’または９ｂ・９ｂ’との接続、つまり、ボンディングだけが異なっている。

テスト動作モードにおけるマイクロプロセッサ１の発振器ピン２・３の上記接続は、相互に組み合わせることもできる。この場合は、マイクロプロセッサの筐体に、通常動作モードでは使用されないテストデータ用のピンを設けなくても、テスト動作モードにおいて、テストデータをマイクロプロセッサ１へ伝送することができる。

なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、各種半導体デバイスやその部品を製造する分野に利用することができる。

本発明の一実施例に基づくテストインターフェース装置を有する半導体デバイスの概略図である。動作モードに応じてピンの性能が切り替えられる半導体デバイスの概略図である。本発明の第２観点に基づく半導体デバイスの概略図である。動作モードに応じてピンの性能が切り替えられる本発明の第２観点に基づく半導体デバイスの概略図である。本発明の他の一観点に基づく、半導体チップの概略図である。

符号の説明

１半導体デバイス
２ピンＯｓｚｉ１
３ピンＯｓｚｉ２
４水晶発振器
５クロック生成器
６データ
７パッケージ
８チップ
９パッド
９ｂバッド
１０マルチプレクサ、スイッチ
１１配線
１２マルチプレクサ
１３配線
１４配線
１５配線
１６配線
１７配線
１８配線

Claims

通常動作モードにおいて、クロック信号を生成するために、半導体デバイス（１）が２つのピンを介して発振器（４）へ接続され、
テスト動作モードにおいて、上記半導体デバイス（１）へ、上記２つのピンの一方を介して、テストベッドに同期した作業クロック信号が導入されるとともに、上記２つのピンの他方を介して、テストデータが導入され、
上記作業クロック信号を、テストデータクロック信号としても使用し、
上記通常動作モードでは、上記２つのピンの一方（３）が、上記発振器（４）との接続のための役割を果たし、上記テスト動作モードでは、上記２つのピンの一方（３）が、導入された作業クロック信号の受信のための機能を果たすように、マルチプレクサ（１０）によって上記２つのピンの一方（３）に対する接続を切り替え、
上記通常動作モードでは、上記２つのピンの他方（２）が、上記発振器（４）との接続のための役割を果たし、上記テスト動作モードでは、上記２つのピンの他方（２）が、導入されたテストデータの受信のための機能を果たすように、マルチプレクサによって上記２つのピンの他方（２）に対する接続を切り替えることを特徴とする半導体デバイス（１）の動作方法。
通常動作モードにおいて、上記半導体デバイス（１）の２つのピン（２、３）は、クロック信号を生成する発振器（４）、特に水晶の発振器を接続するための発振器ピンとして備えられており、
上記テスト動作モードでは、上記作業クロック信号／テストデータクロック信号が、上記発振器ピン（２、３）の１つを介して導入される請求項１に記載の方法。
通常動作モードにおいて、上記半導体デバイス（１）の２つのピン（２、３）は、クロック信号を生成する特に水晶の発振器（４）を接続するための発振器ピンとして備えられており、
上記テスト動作モードでは、上記テストデータが、上記発振器ピン（２、３）の１つを介して、上記半導体デバイス（１）に導入される請求項１または２に記載の方法。
テストインターフェース装置を有し、
通常動作モードにおいて、クロック信号を生成するために、半導体デバイス（１）が２つのピンを介して発振器（４）へ接続され得、
テスト動作モードにおいて、上記半導体デバイス（１）は、上記２つのピンの一方を介して作業クロック信号を受信することができるとともに、上記２つのピンの他方を介してテストデータを受信することができるように構成および設計されており、
上記テスト動作モードでは、受信した上記作業クロック信号を、テストデータクロック信号としても利用でき、
上記半導体デバイス（１）は、
上記通常動作モードでは、上記２つのピンの一方（３）が、上記発振器（４）との接続のための役割を果たし、上記テスト動作モードでは、上記２つのピンの一方（３）が、導入された作業クロック信号の受信のための機能を果たすように、上記２つのピンの一方（３）に対する接続を切り替えるマルチプレクサ（１０）；および、
上記通常動作モードでは、上記２つのピンの他方（２）が、上記発振器（４）との接続のための役割を果たし、上記テスト動作モードでは、上記２つのピンの他方（２）が、導入されたテストデータの受信のための機能を果たすように、上記２つのピンの他方（２）に対する接続を切り替えるマルチプレクサを備えることを特徴とする半導体デバイス（１）。
上記通常動作モードにおいて、２つのピン（２、３）は、特に水晶の発振器（４）を接続するための発振器ピンとして備えられており、
上記テスト動作モードでは、上記発振器ピンの１つを介して、上記作業クロック信号／テストデータクロック信号が導入され得る請求項４に記載の半導体デバイス（１）。
上記通常動作モードにおいて、２つのピン（２、３）は、特に水晶の発振器（４）を接続するための発振器ピンとして備えられており、
上記テスト動作モードでは、上記発振器ピンの１つを介して、上記テストデータが導入され得る請求項４または５に記載の半導体デバイス（１）。