JP4458223B2

JP4458223B2 - 化合物半導体素子及びその製造方法

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Publication number: JP4458223B2
Application number: JP2003022685A
Authority: JP
Inventors: 由佳里鈴木
Original assignee: Shin Etsu Handotai Co Ltd
Current assignee: Shin Etsu Handotai Co Ltd
Priority date: 2003-01-30
Filing date: 2003-01-30
Publication date: 2010-04-28
Anticipated expiration: 2023-01-30
Also published as: JP2004235473A

Description

【０００１】
【発明の属する技術分野】
この発明は、化合物半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
【特許文献１】
特開平５−１１０１３８号公報
【特許文献２】
特開平５−２０６５１３号公報
【０００３】
化合物半導体の多層構造は、周知の通り、ＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）やＨＥＭＴ（High Electron Mobility Transistor）などの超高速トランジスタや、発光ダイオードやレーザーなどの発光素子に応用され、多くの需要を獲得するに至っている。近年注目を集めている半導体多層構造に、ＧａＮ系化合物系半導体を用いたヘテロ接合構造がある。ＧａＮ系化合物系半導体は室温におけるバンドギャップが２．０ｅＶ〜６．２ｅＶまで変化可能であり、化学的にも安定であることから、青色等の発光素子に応用され、普及しつつある。また、ＧａＮ系化合物系半導体はバンドギャップの広さに加え、高い電子移動度を有し、かつヘテロ接合形成が容易であることから、高温環境での動作が可能であり、より高速・高出力の次世代型超高速トランジスタへの応用も注目されており、研究が重ねられている。
【０００４】
ＧａＮ系化合物系半導体は、ＧａＡｓ系化合物などと異なり、ホモエピタキシャル成長を可能とする半絶縁性単結晶基板を製造することが困難であるため、ヘテロ接合構造を有する素子層を形成するに際しては、ＳｉＣ単結晶基板やサファイア（単結晶アルミナ）基板が使用されている。この際、ＧａＮ（特許文献１）あるいはＡｌＮをバッファ層として単結晶基板上に成長させ、その後、素子層をヘテロエピタキシャル成長させることにより、素子層の品質を高めることがなされている。
【０００５】
【発明が解決しようとする課題】
ＧａＮ系化合物系半導体のヘテロエピタキシャル成長においては、単結晶基板として用いるＳｉＣあるいはサファイアとＧａＮとの格子定数差が非常に大きい（ＳｉＣでは約５％、サファイアでは約１５％）。従って、成長に用いるバッファ層は、この格子定数差を吸収ないし緩和できるものでなければ、高品質の素子層を安定して製造することはできない。また、単結晶基板と化合物半導体層とは線膨張係数の差が大きいので（特に、絶縁性のサファイア基板を用いた場合）、これに由来した熱応力により、結晶欠陥の発生や成長がより助長されやすい傾向にあるので、注意が必要である。
【０００６】
従来、バッファ層の材料として使用されてきたＧａＮは、基板との格子定数差が大きいため、バッファ層と基板との境界付近から結晶欠陥が生じやすい傾向にある。他方、ＡｌＮは基板との格子定数差はＧａＮよりも縮小するものの、逆にＧａＮ系化合物系半導体よりなる素子層との格子不整合率が大きくなるので、バッファ層と素子層との境界ないし素子層内に結晶欠陥が生じやすくなる。なお、特許文献２に開示されているように、ＧａＮ層とＡｌＮ層とが交互に積層されたバッファ層、あるいはＧａＮとＡｌＮとの混晶よりなるバッファ層を用いる方法も考えられるが、ＧａＮとＡｌＮとの組合せを用いる限り、バッファ層と素子層との格子不整合に由来した結晶欠陥の発生は避け難い。
【０００７】
本発明の課題は、バッファ層と素子層との境界において結晶欠陥が発生しにくく、ひいては高品質の素子層を安定的に実現できる半導体素子構造とその製造方法とを提供することにある。
【０００８】
【課題を解決するための手段及び作用・効果】
上記の課題を解決するために、本発明の化合物半導体素子は、Ｉｎ_ｘＧａ_ｙＡｌ_{１−ｘ−ｙ}Ｎ（ただし、０≦ｘ＜１、０≦ｙ≦１、０＜ｘ＋ｙ≦１）よりなる半導体素子層が、層厚方向の少なくとも一部区間がＡｌ_１−ａＩｎ_ａＮ（ａはＩｎＮ混晶比、０＜ａ＜１）よりなるＡｌＩｎＮ層とされたバッファ層を介して、ＳｉＣ及びサファイアのいずれかよりなる単結晶基板上にエピタキシャル成長されてなり、
バッファ層中の前記ＡｌＩｎＮ層は、単結晶基板側の境界から半導体素子層側の境界に向けて、ＩｎＮ混晶比ａが段階的又は連続的に増加し、
バッファ層は、ＡｌＩｎＮ層と半導体素子層との間に、ＧａＮ層と、ＩｎＧａＡｌＮ層とが交互に積層された補助層が、前記ＡｌＩｎＮ層及び前記半導体素子層と接するように配置されていることを特徴とする。このようなバッファ層を用いて半導体素子層を成長することにより、結晶欠陥密度の低い高品質の素子層を安定的に実現できる。
また、バッファ層中のＡｌＩｎＮ層は、単結晶基板側の境界から半導体素子層側の境界に向けて、ＩｎＮ混晶比ａが段階的（好ましくは３段階以上）又は連続的に増加するものとして形成することにより、バッファ層は層厚方向において、単結晶基板側から半導体素子層側に向けて格子定数が漸増し、格子定数が途中で不連続に大きく増加することがない。その結果、バッファ層の層厚方向の特定位置に格子定数変化に基づく応力が集中しにくくなり、結晶欠陥発生をより効果的に防止することができる。
さらに、バッファ層は、ＡｌＩｎＮ層と半導体素子層との間に、ＧａＮ層と、ＩｎＧａＡｌＮ層とが交互に積層された補助層が、ＡｌＩｎＮ層及び半導体素子層と接するように配置されているものとして形成することにより、半導体素子層に、基板との格子不整合に由来した結晶欠陥が発生する不具合をより効果的に防止することができる。
【０００９】
バッファ層中のＡｌＩｎＮ層は、半導体素子層との境界側にて単結晶基板との境界側よりもＩｎＮ混晶比ａが大となるように形成することができ、該バッファ層を介して半導体素子層を、ＳｉＣ、サファイア及びシリコンのいずれかよりなる単結晶基板上にエピタキシャル成長することができる。
【００１０】
上記構成によると、ＳｉＣ、サファイア及びシリコンのいずれかよりなる単結晶基板上にＩｎ_ｘＧａ_ｙＡｌ_{１−ｘ−ｙ}Ｎにより構成された半導体素子層をヘテロエピタキシャル成長させるに際して、半導体素子層との境界側にて単結晶基板との境界側よりもＩｎＮ混晶比ａが大となるように形成されたＡｌ_１−ａＩｎ_ａＮ層をバッファ層として用いる。ＩｎＮはＧａＮよりも格子定数が大であり、ＩｎＮ混晶比ａを調整することにより、ＧａＮやＡｌＮ又はそれらを組合せた従来のバッファ層と比較して、半導体素子層との境界側にてバッファ層の格子定数を半導体素子層の格子定数により近づけることができる。その結果、バッファ層と素子層との境界において結晶欠陥が発生しにくくなり、ひいては高品質の素子層を安定的に実現できる。特に、ＳｉＣ単結晶基板を用いる場合は、バッファ層の基板側ＩｎＮ混晶比ａを減ずることで、単結晶基板との格子定数差も効果的に縮小できる。
【００１１】
Ｉｎ_ｘＧａ_ｙＡｌ_{１−ｘ−ｙ}Ｎよりなる半導体素子層は、ＩｎＮ混晶比ｘ、ＧａＮ混晶比ｙ及びＡｌＮ混晶比１−ｘ−ｙの調整により、格子定数とバンドギャップエネルギーとを所望の値に調整可能である。例えばＧａＮ系化合物を用いたＨＥＭＴ構造においては、二次元電子ガス層形成のため、ｎ型にドープしたＧａＡｌＮ電子供給層に、ＧａＮチャネル層をヘテロ接合したものが多く試みられている。また、電子供給層は、さらにＧａＮチャネル層との格子整合性を高めるために、ＩｎＧａＡｌＮ層として形成されることもある。
【００１２】
半導体素子層が、ＧａＮとの格子定数差が±１％以内となるように、ＩｎＮ混晶比ｘ、ＧａＮ混晶比ｙ及びＡｌＮ混晶比１−ｘ−ｙが調整されたものである場合（例えば、ＧａＮチャネル層の場合はｙ＝１、ｘ＝０である）、バッファ層中のＡｌＩｎＮ層は、半導体素子層との境界を含む部分が、ＩｎＮ混晶比ａが０．１以上０．２５以下に調整されたＡｌ_１−ａＩｎ_ａＮよりなるものとすることで、当該境界にて半導体素子層と格子定数を略一致させることができる。これにより、バッファ層と半導体素子層との境界付近での結晶欠陥発生をより効果的に防止できる。
【００１３】
バッファ層中のＡｌＩｎＮ層は、単結晶基板側の境界から半導体素子層側の境界に向けて、ＩｎＮ混晶比ａが段階的（好ましくは３段階以上）又は連続的に増加するものとして形成することが望ましい。このようにすると、バッファ層は層厚方向において、単結晶基板側から半導体素子層側に向けて格子定数が漸増し、格子定数が途中で不連続に大きく増加することがない。その結果、バッファ層の層厚方向の特定位置に格子定数変化に基づく応力が集中しにくくなり、結晶欠陥発生をより効果的に防止することができる。
【００１４】
なお，本発明においては、半導体素子層の結晶性を改善するためにＡｌＩｎＮ層を有するバッファ層を使用することもできる。この場合、ＡｌＩｎＮ層は非晶質であってもよい。
【００１５】
また、本発明の化合物半導体素子の製造方法は、
ＳｉＣ及びサファイアのいずれかよりなる単結晶基板上に、層厚方向の少なくとも一部区間がＡｌ_１−ａＩｎ_ａＮ（ａはＩｎＮ混晶比、０＜ａ＜１）であり前記単結晶基板側の境界からＩｎＮ混晶比ａを段階的又は連続的に増加させたＡｌＩｎＮ層と、このＡｌＩｎＮ層上にＧａＮ層とＩｎＧａＡｌＮ層とが交互に積層された補助層と、を有するバッファ層をエピタキシャル成長する工程と、
Ｉｎ_ｘＧａ_ｙＡｌ_{１−ｘ−ｙ}Ｎ（ただし、０≦ｘ＜１、０≦ｙ≦１、０＜ｘ＋ｙ≦１）よりなる半導体素子層を、前記バッファ層上にエピタキシャル成長する工程と、
を含むことを特徴とする。このようなバッファ層を用いて半導体素子層を成長することにより、結晶欠陥密度の低い高品質の素子層を有した化合物半導体素子を簡便かつ安定的に製造できる。
【００１６】
【発明の実施の形態】
図１は、本発明の半導体素子をＨＥＭＴとして構成した例を示す。該ＨＥＭＴ２００は、ＳｉＣからなる単結晶基板１０１上に、バッファ層１０２を介して、半導体素子層１０３を、ＭＯＶＰＥ法を用いたヘテロエピタキシャル成長法により形成したものである。なお、単結晶基板１０１は、ＳｉＣ基板に代えてサファイア基板あるいはシリコン基板を用いてもよい。
【００１７】
半導体素子層１０３は、バッファ層１０２に近い側から、ノンドープのＧａＮチャネル層１１９、ノンドープのＧａＡｌＮスペーサ層１０５、Ｓｉ等によりｎ型にドープされたＧａＡｌＮ電子供給層１１０、電極とのコンタクト層として機能するｎ型ＧａＮ層１１１がこの順序にて積層されたものである。そして、ｎ型ＧａＮ層１１１上には、ドレイン電極１０６、ソース電極１０７が形成され、ｎ型ＧａＮ層１１１の非形成領域に露出するｎ型ＧａＡｌＮ層１１０にゲート電極１０８が形成されている。ドレイン電極１０６とソース電極１０７とはｎ型ＧａＮ層１１１との間でオーミック接合を形成する金属（例えばＴｉ／Ａｌ）により、ゲート電極１０８はｎ型ＧａＡｌＮ電子供給層１１０との間でショットキー（Schottky）接合を形成する金属（例えばＰｄ／Ａｕ）により、それぞれ構成されている。ＧａＡｌＮスペーサ層１０５は、ｎ型ＧａＡｌＮ電子供給層１１０を成長する際に、すでに形成されているＧａＮチャネル層１１９にｎ型ドーパントであるＳｉ等の不純物が拡散することを防止するためのものである。
【００１８】
ＧａＡｌＮスペーサ層１０５とＧａＮチャネル層１１９との間には、電子移動度の高い二次元電子ガス（２ＤＥＧ）層が形成される。そして、ドレイン電極１０６とソース電極１０７との間に電圧を印加し、ゲート電極１０８でその電流値を制御しながら、ドレイン電極１０６とソース電極１０７との間でＧａＮチャネル層１１９を経由した通電を行なうことができる。
【００１９】
次に、バッファ層１０２は、少なくとも該半導体素子層１０３との境界を含む部分がＡｌ_１−ａＩｎ_ａＮ（ａはＩｎＮ混晶比、０＜ａ＜１）とされ、かつ半導体素子層１０３との境界側にてＳｉＣ単結晶基板１０１との境界側よりもＩｎＮ混晶比ａが大となるように形成されている。本実施形態においては、図２に示すように、それぞれＩｎＮ混晶比ａがａ１，ａ２，‥，ａｎ（ただし、ａ１＜ａ２＜‥＜ａｎ）とされたＡｌ_１−ａＩｎ_ａＮよりなる単位層２−１，２−２，‥，２−ｎが、基板１０１側からこの順序に積層されている。これにより、例えば図３に示すように、バッファ層１０２は、層厚方向においてＩｎＮ混晶比ａが、基板１０１との境界側での値ａ１（本実施形態では０である）から半導体素子層１０３側での値ａｎ（本実施形態では０．１７である）に向けて、階段状に増加する分布を有したものとなる。なお、単位層の数ｎは３以上であり、個々の単位層の厚さは例えばバッファ層１０２の層厚が５０ｎｍ〜２００ｎｍとなるように、単位層の数に応じて適宜定められる。
【００２０】
以下、上記のＨＥＭＴ２００の製造方法について説明する。バッファ層１０２及び半導体素子層１０３の形成は、公知のＭＯＶＰＥ法あるいはＭＢＥ（Molecular Beam Epitaxy）法を用いた気相成長法により行なうことができる。ＭＯＶＰＥ法を採用する場合、原料ガスとしては次のようなものを用いることができる。・Ｇａ源：トリメチルガリウム（ＴＭＧａ）、トリエチルガリウム（ＴＥＧａ）など
・Ｉｎ源：トリメチルインジウム（ＴＭＩｎ）、トリエチルインジウム（ＴＥＩｎ）など。
・Ａｌ源；トリメチルアルミニウム（ＴＭＡｌ）、トリエチルアルミニウム（ＴＥＡｌ）など；
・Ｎ源：アンモニア（ＮＨ_３）など。
また、ｐ型ドーパント源及びｎ型ドーパント源となるドーパントガスは、以下のものが使用可能である。
・Ｍｇ源：ビスシクロペンタジエニルマグネシウム（Ｃｐ_２Ｍｇ）など。
・Ｓｉ源：シランなどのシリコン水素化物など；
なお、本実施例においては、ドーパント元素としてＳｉおよびＭｇを採用しているが、ｎ型ドーパントとしてＣ、Ｇｅ、ＳｎなどのＩＶ族元素を、ｐ型ドーパントとしてＣａ、Ｓｒ、ＺｎなどのＩＩ族元素を用いることができる。
上記の各原料ガスは、キャリアガス（例えば窒素ガス）により適度に希釈した形で、基板１０１を配置した反応容器内に供給される。
【００２１】
具体的には、ＳｉＣ単結晶基板（結晶主軸が［０００１］のもの）１の主表面上に、図２に示すバッファ層１０２を、上記のＭＯＶＰＥ法を用いて成長させる。バッファ層１０２の各単位層２−１，２−２，‥，２−ｎは、ＩｎＮ混晶比ａの違いに応じて、層毎にＩｎ源及びＡｌ源となる有機金属ガスの流量比を、マスフローコントローラ等により段階的に変化するように制御する。なお、バッファ層１０２の少なくとも最初の１層ないし複数層は、多結晶層あるいはアモルファス層となっていてもよい。また、バッファ層１０２の最後の１層ないし複数の単位層は、半導体素子層１０３のエピタキシャル成長に適した単結晶となっていることが望ましい（単位層は、形成を繰り返す毎に結晶性が順次向上する）。
【００２２】
結晶性改善の観点から、ＩｎＮは比較的低温での成長（例えば４００℃以上９００℃以下）が望ましいとされ、ＡｌＮは逆に比較的高温での成長（例えば９００℃以上１１００℃以下）が望ましいとされている。従って、両者の混晶よりなるバッファ層２は、その中間の温度域である５００℃以上１０００℃以下で成長を行なうことが望ましい。
【００２３】
次に、バッファ層１０２の形成が終了すれば、反応容器内にて引き続き、原料ガス及びドーパントガスとなる有機金属ガスの流量比を層毎に調整することにより、ＧａＮチャネル層１１９、ＧａＡｌＮスペーサ層１０５、ＧａＡｌＮ電子供給層１１０及びｎ型ＧａＮ層１１１を順次エピタキシャル成長させる。その後、ｎ型ＧａＮ層１１１の一部をフォトリソグラフィー等により一部除去し、露出したＧａＡｌＮ電子供給層１１０にゲート電極１０８を、また、残留したｎ型ＧａＮ層１１１上にドレイン電極１０６及びソース電極１０７を形成する。その後、基板１０１とともにダイシングしてチップとなし、各電極に導通するリードフレームとともに樹脂モールドすることにより、最終的なＨＥＭＴ２００となる。
【００２４】
上記方法により得られるＨＥＭＴ２００は、半導体素子層１０３が、ＧａＮとの格子定数差が±１％以内のＩｎ_ｘＧａ_ｙＡｌ_{１−ｘ−ｙ}Ｎにより構成されている。そして、バッファ層１０２は、該半導体素子層１０３と接する単位層２−ｎ（図２）が、ＩｎＮ混晶比ａが０．１以上０．２５以下のＡｌ_１−ａＩｎ_ａＮよりなる。該単位層２−ｎは、半導体素子層１０３と格子定数が略一致するものとり、バッファ層１０２と半導体素子層１０３との境界付近での結晶欠陥発生を効果的に防止できる。また、バッファ層１０２のＳｉＣ単結晶基板１０１と接する単位層２−１（図２）を、ＩｎＮ混晶比ａが０のＡｌ_１−ａＩｎ_ａＮ、すなわちＡｌＮ層とすることで、ＳｉＣ単結晶基板１０１との格子定数差が縮小し、ひいては、ＳｉＣ単結晶基板１０１との境界付近において結晶欠陥が発生することを効果的に抑制できる。
【００２５】
以下、本発明の種々の変形例について説明する。
バッファ層１０２のＩｎＮ混晶比ａは、図４に示すように、層厚方向において連続的に変化するものとしてもよい。このようなバッファ層１０２を形成するには、ＭＯＶＰＥ法による成長時に、Ｉｎ源及びＡｌ源となる有機金属ガスの流量比を、マスフローコントローラ等により連続的に変化するように制御すればよい。
【００２６】
また、バッファ層１０２は、図５に示すように、基板（単結晶基板）との境界近傍におけるＩｎＮ混晶比をａ１とし、半導体素子層との境界近傍におけるＩｎＮ混晶比をａｎ（ただし、ａｎ＞ａ１）として、層厚方向のＩｎＮ混晶比ａの分布が、ａｎ−ａ１よりも小さい変動幅にて増加と減少とを繰り返しながら、単結晶基板側から半導体素子層側に向けて増加傾向を示すものとなるように形成することもできる。半導体素子層側に向けて、先行する層上に、それよりもＩｎＮ混晶比の高い層を形成すると、ＩｎＮ混晶比の増分だけ格子定数が拡大するので、先行する層にはある程度強い引張応力が作用する。この引張応力レベルが高いと、隣接する層間にてクラックや剥離などの結晶欠陥を生じやすくなる。そこで、ＩｎＮ混晶比の高い層を形成したあと、該層上に格子定数の縮小した低ＩｎＮ混晶比の層を成長すれば、該層による圧縮応力により、先の高ＩｎＮ混晶比の層による引張応力が相殺され、層間での結晶欠陥の発生をより生じにくくすることができる。図５のバッファ層は、具体的には、各々ＩｎＮ混晶比が一定の複数の単位層が、半導体素子層側に向けて、ＩｎＮ混晶比が交互に増減を繰り返す形で積層された構造となっている。
【００２７】
また、上記実施形態においてバッファ層２は、いずれも基板１０１との境界近傍がＡｌＮとなっている以外は、そのほぼ全体がＡｌＩｎＮ層として構成され、かつ該ＡｌＩｎＮ層が、半導体素子層と接して配置されていたが、図６に示すように、バッファ層は、ＡｌＩｎＮ層と半導体素子層との間に、ＧａＮ層と、ＩｎＧａＡｌＮ層とが交互に積層された補助層を有するものとして形成することもできる。これにより、半導体素子層に、基板との格子不整合に由来した結晶欠陥が発生する不具合をより効果的に防止することができる。
【００２８】
以上説明した実施形態では、化合物半導体素子をＨＥＭＴとして構成したが、それ以外の超高速トランジスタ、例えばＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）やＨＢＴ（Hetero Bipolar Transistor）などにも本発明を適用することもできる。さらに、化合物半導体素子を、図７に示すような発光素子として構成することもできる。該発光素子１（要部の模式断面にて示す）は、単結晶基板としてのサファイア基板（以下、単に基板ともいう）１上にバッファ層２を介して、Ｉｎ_ｘＧａ_ｙＡｌ_{１−ｘ−ｙ}Ｎ（ただし、０≦ｘ＜１、０≦ｙ≦１、０＜ｘ＋ｙ≦１）よりなる半導体素子層５０を形成したものである。このバッファ層２は、図２、図３、図４あるいは図５に示したバッファ層１０２と同様に構成されるものである。半導体素子層５０の要部をなすのは、Ｉｎ_ａＧａ_ｂＡｌ_{１−ａ−ｂ}Ｎ活性層（ノンドープ）５を、ｐ型Ｉｎ_ｘＧａ_ｙＡｌ_{１−ｘ−ｙ}Ｎクラッド層（ｐ型ドーパントは例えばＭｇ：以下、ｐ型クラッド層ともいう）６及びｎ型Ｉｎ_ｘＧａ_ｙＡｌ_{１−ｘ−ｙ}Ｎ層（ｎ型ドーパントは例えばＳｉ：以下、ｎ型クラッド層ともいう）４にて挟み込んだダブルへテロ構造よりなる発光層部２４である。ｐ型クラッド層６及びｎ型クラッド層４は、本実施形態ではＡｌＮを含有するものとされ、ＧａＮ活性層５に対して該活性層５へのキャリア閉じ込めに有利に作用するポテンシャル障壁を形成している。
【００２９】
なお、本実施形態ではｐ型クラッド層６側から光が取り出されるようになっており、ｐ型クラッド層６上には、該ｐ型クラッド層６よりもｐ型ドーパント濃度の高い電流拡散層（例えばＧａＮよりなる：半導体素子層５０の一部をなすものとみなす）７が形成され、電流拡散層７上に発光駆動用の電極９が設けられている。他方、バッファ層２とｎ型クラッド層４との間には、ｎ型クラッド層４よりもｎ型ドーパント濃度の高い裏面低抵抗層（例えばＧａＮよりなる：半導体素子層５０の一部をなすものとみなす）３が配置されている。裏面低抵抗層３は、基板１の主表面上にて発光層部２４の面内方向外側に延出し、その延出領域に、発光駆動用の電極１５が設けられている。
【００３０】
また、図７の発光素子１００においては、サファイア基板１が素子構造の一部として取り込まれる形となっているが、絶縁性のサファイア基板１を剥離して、発光層部の剥離面側に電極形成した素子構造とすることもできる。
【００３１】
また、サファイア基板１に代えてＳｉＣ基板を用いてもよい。ＳｉＣ基板は導電性が高いので、裏面低抵抗層３を省略する一方、ＳｉＣ基板の裏面に電極１５を設け、ＳｉＣ基板の厚さ方向に導通経路を形成する形で発光駆動のための通電を行なうことが可能である。
【図面の簡単な説明】
【図１】本発明の化合物半導体素子の一例であるＨＥＭＴを模式的に示す断面図。
【図２】図１のＨＥＭＴの、バッファ層の詳細を示す模式断面図。
【図３】図２のバッファ層の、ＩｎＮ混晶比の層厚方向分布を示す模式図。
【図４】バッファ層のＩｎＮ混晶比の、層厚方向分布の第一変形例を示す模式図。
【図５】バッファ層のＩｎＮ混晶比の、層厚方向分布の第二変形例を示す模式図。
【図６】バッファ層のさらに別の変形例を示す模式図。
【図７】本発明の化合物半導体素子の別例である発光素子を模式的に示す断面図。
【符号の説明】
１サファイア基板（単結晶基板）
２バッファ層
５０，１０３半導体素子層
１００発光素子（化合物半導体素子）
１０１ＳｉＣ単結晶基板
２００ＨＥＭＴ（化合物半導体素子）

Claims

Ｉｎ_ｘＧａ_ｙＡｌ_{１−ｘ−ｙ}Ｎ（ただし、０≦ｘ＜１、０≦ｙ≦１、０＜ｘ＋ｙ≦１）よりなる半導体素子層が、層厚方向の少なくとも一部区間がＡｌ_１−ａＩｎ_ａＮ（ａはＩｎＮ混晶比、０＜ａ＜１）よりなるＡｌＩｎＮ層とされたバッファ層を介して、ＳｉＣ及びサファイアのいずれかよりなる単結晶基板上にエピタキシャル成長されてなり、
前記バッファ層中の前記ＡｌＩｎＮ層は、前記単結晶基板側の境界から前記半導体素子層側の境界に向けて、ＩｎＮ混晶比ａが段階的又は連続的に増加し、
前記バッファ層は、前記ＡｌＩｎＮ層と前記半導体素子層との間に、ＧａＮ層と、ＩｎＧａＡｌＮ層とが交互に積層された補助層が、前記ＡｌＩｎＮ層及び前記半導体素子層と接するように配置されていることを特徴とする化合物半導体素子。
ＳｉＣ及びサファイアのいずれかよりなる単結晶基板上に、層厚方向の少なくとも一部区間がＡｌ_１−ａＩｎ_ａＮ（ａはＩｎＮ混晶比、０＜ａ＜１）であり前記単結晶基板側の境界からＩｎＮ混晶比ａを段階的又は連続的に増加させたＡｌＩｎＮ層と、このＡｌＩｎＮ層上にＧａＮ層とＩｎＧａＡｌＮ層とが交互に積層された補助層と、を有するバッファ層をエピタキシャル成長する工程と、
Ｉｎ_ｘＧａ_ｙＡｌ_{１−ｘ−ｙ}Ｎ（ただし、０≦ｘ＜１、０≦ｙ≦１、０＜ｘ＋ｙ≦１）よりなる半導体素子層を、前記バッファ層上にエピタキシャル成長する工程と、
を含むことを特徴とする化合物半導体素子の製造方法。