JP4463153B2

JP4463153B2 - 回路

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Publication number: JP4463153B2
Application number: JP2005152430A
Authority: JP
Inventors: 正行高橋
Original assignee: NEC Communication Systems Ltd
Current assignee: NEC Communication Systems Ltd
Priority date: 2005-05-25
Filing date: 2005-05-25
Publication date: 2010-05-12
Anticipated expiration: 2025-05-25
Also published as: US7453323B2; GB0610223D0; GB2426641A; GB2426641B; US20060269032A1; JP2006332964A

Description

本発明は、位相誤差を小さくでき、かつ高周波ジッタ成分および低周波ワンダ成分を同時に抑圧することができる回路に関する。

従来からＯＴＮ(Optical Transport Network)信号からＳＤＨ(Synchronous Digital Hierarchy)信号のクロックを再生するためのＰＬＬ回路が広く用いられている。

ここで、２種類の位相比較器を備え、入力信号と発振器出力との間の位相差の大小によって精度の高い方の位相比較器を選択してループフィルタへの入力とすることにより高い周波数精度と位相精度を得、また、入力信号あるいは入力信号を分周した信号を、ループフィルタのサンプリング周波数の信号源として使用し、ループフィルタの特性周波数を入力信号の周波数増減に追従させることにより広い周波数帯域に渡り高速な応答を得、さらに、数値制御発振器を用いて広い入力周波数範囲に渡り連続的かつ高速な周波数変更を可能にし、良好な過渡応答を得、さらにまた、入力信号と発振器出力との間の位相差が著しく大きい場合、つまりＰＬＬ回路のロックが外れている場合は、入力信号周波数の検出値を発振器６の出力周波数に設定することにより入力信号の周波数が大きく変化したときの追従速度を向上させることで、簡単な構成で広い入力周波数範囲に渡り、高い位相精度と高速応答が得られるＰＬＬ回路を提供することができる技術が提案されている（例えば、特許文献１参照）。
特開２０００−２７８１２６号公報

しかしながら、上述した従来例においては次のような問題点があった。

ＯＴＮ信号からＳＤＨ信号のクロックを再生する場合、非同期スタッフ多重に起因する高周波ジッタ成分と低周波ワンダ成分の両方が発生する。ここで高周波ジッタ抑圧回路および低周波ワンダ抑圧回路を考えた場合、２つの問題点が発生する。

一つは、ＯＴＮ信号からＳＤＨ信号のクロックを再生した際に発生する低周波ワンダ成分を抑圧するために、ＰＬＬ回路の位相雑音遮断周波数を０．１Ｈｚ〜１Ｈｚ程度に設定する必要があるが、この場合、位相誤差が大きくなるため、例えば、図９に示すような回路規模の大きい完全積分型のＰＬＬ回路で実現する必要があり、コストが高くなることである。さらに、遮断周波数を低周波に設定した場合、Ｐｕｌｌ−ｏｕｔ／ＬｏｃｋＲａｎｇｅ(ＤｙｎａｍｉｃＲａｎｇｅのことであり、ＳｔａｔｉｃＲａｎｇｅであるＨｏｌｄ−ｉｎ／Ｐｕｌｌ−ｉｎＲａｎｇｅとは異なる)が狭くなり、結果的に高周波ジッタ成分の抑圧機能が低下してしまうことである。

すなわち、ＰＬＬ自身のＰｕｌｌ−ｏｕｔ／ＬｏｃｋＲａｎｇｅを超えた高周波ジッタ成分が入力された場合、高周波ジッタ成分そのものは抑圧されるものの、Ｐｕｌｌ−ｏｕｔ／ＬｏｃｋＲａｎｇｅ内で制御しきれなかったジッタ成分は、ＰＬＬ制御サイクル（自然角周波数）毎に重畳されることになり、新たなジッタ・ワンダ成分を発生させてしまう。

具体的には、遮断周波数を０．０８Ｈｚ〜０．１Ｈｚ程度とした場合、直流ループゲインが、約０．５と算出されるが、例えば、１０００ｎｓの高周波ジッタ成分が入力された場合の周波数変動量は、位相変動角（φ＝Δω／直流ループゲイン）より、０．５ｐｐｍと算出される。これは、理論上、Ｐｕｌｌ−ｏｕｔ／ＬｏｃｋＲａｎｇｅが最低０．５ｐｐｍ以上必要であることを意味する。しかし、実際、遮断周波数を０．０８Ｈｚ〜０．１Ｈｚ程度に設定した場合、Ｐｕｌｌ−ｏｕｔ／ＬｏｃｋＲａｎｇｅを０．５ｐｐｍ以上確保することは困難である。

さらに詳細に説明すると、Ｐｕｌｌ−ｏｕｔ／ＬｏｃｋＲａｎｇｅ（ΔωｐＬ）は、直流ループゲインと位相比較周波数により算出することができる。ここで、ＯＴＵ２信号の１フレーム周期である３２８ｋＨｚが、位相比較周波数となることから、ΔωｐＬ＝Ｋｏ＝０．５より、周波数換算されたＰｕｌｌ−ｏｕｔ／ＬｏｃｋＲａｎｇｅは、（０．５／２π）／３２８ｋＨｚ＝０．２４２６ｐｐｍと算出され、１０００ｎｓの高周波ジッタ成分が入力された場合の設計条件であるＰｕｌｌ−ｏｕｔ／ＬｏｃｋＲａｎｇｅ＝０．５ｐｐｍ以上を満たすことができない。

したがって、図９に示すような完全積分型によるＰＬＬ回路１段のみで高周波ジッタ成分および低周波ワンダ成分を同時に抑圧することは理論上困難である。

もう一つは、上記の問題点を回避するために、例えば、図１０に示すような高周波ジッタ抑圧回路と低周波ワンダ抑圧回路を回路規模の小さい不完全積分型のＰＬＬ回路で多段接続した場合、高周波ジッタ成分および低周波ワンダ成分は同時に抑圧可能であるが、同時に各々のＰＬＬ回路で発生する位相誤差Ｅｓｓ（Steady State Error）が重畳されることである。

この点については、以下の算式を参照することで理解が可能である。

したがって、多段接続数を増やした分、位相誤差が増加するため、これまで不完全積分型のＰＬＬ回路では多段接続できない場合が多かった。

そこで、本発明は、位相誤差を小さくでき、かつ高周波ジッタ成分および低周波ワンダ成分を同時に抑圧することができる回路を提供することを目的とする。

請求項１記載の発明は、第１の出力信号を備える高周波ジッタ抑圧部である第１のＰＬＬ部と、第２の出力信号を備える、前記第１の出力信号を受け取る低周波ワンダ抑圧部である第２のＰＬＬ部と、第３の出力信号を備え、前記第２の出力信号を受け取る再生クロック部である第３のＰＬＬ部と、前記第１のＰＬＬ部、前記第２のＰＬＬ部および前記第３のＰＬＬ部の位相状態を監視するＰｈａｓｅＭｏｎｉｔｏｒ部と、前記ＰｈａｓｅＭｏｎｉｔｏｒ部からの位相状態情報に基づいて最適なアンプゲイン定数を設定するＡｍｐＣｏｎｔｒｏｌｌｅｒ部とを備え、前記第１のＰＬＬ部は、基準となるクロックを位相比較周波数まで分周する第１の１／Ｎ部と、前記第３の出力信号を位相比較周波数まで分周する第１の１／Ｍ部と、位相比較処理を行なう第１のＰｈａｓｅＤｅｔｅｃｔｏｒ部と、直流成分を増幅させる第１のＡｍｐ部と、直流信号で出力周波数を制御する第１のＶＣＯ部とを備え、前記第２のＰＬＬ部は、前記第１の出力信号を位相比較周波数まで分周する第２の１／Ｎ部と、前記第２の出力信号を位相比較周波数まで分周する第２の１／Ｍ部と、位相比較処理を行なう第２のＰｈａｓｅＤｅｔｅｃｔｏｒ部と、直流成分を増幅させる第２のＡｍｐ部と、直流信号で出力周波数を制御する第２のＶＣＯ部とを備え、前記第３のＰＬＬ部は、前記第２の出力信号を位相比較周波数まで分周する第３の１／Ｎ部と、前記第３の出力信号を位相比較周波数まで分周する第３の１／Ｍ部と、位相比較処理を行なう第３のＰｈａｓｅＤｅｔｅｃｔｏｒ部と、直流成分を増幅させる第３のＡｍｐ部と、直流信号で出力周波数を制御する第３のＶＣＯ部とを備える回路であって、前記第３の出力信号は、前記第１のＰＬＬ部と前記第２のＰＬＬ部と前記第３のＰＬＬ部とをマルチループ・シンセサイザ構成とするように、前記第１のＰＬＬ部にフィードバックされ、前記第２のＰＬＬ部の位相誤差および前記第３のＰＬＬ部の位相誤差は無関係に、前記第１のＰＬＬ部の位相誤差がマルチループ全体の最終的な位相誤差となり、前記ＡｍｐＣｏｎｔｒｏｌｌｅｒ部は、前記ＰｈａｓｅＭｏｎｉｔｏｒ部からの位相状態情報に基づいて、前記各ＰＬＬ回路への入力信号の周波数が急激に変動して過渡的に、前記各ＰＬＬ回路の少なくとも１つ以上のＰＬＬ回路の位相誤差が瞬間的に現れ、前記マルチループ全体の位相誤差と前記第１のＰｈａｓｅＤｅｔｅｃｔｏｒ部の位相比較周期とを比較して、前記マルチループ全体の位相誤差が前記第１のＰｈａｓｅＤｅｔｅｃｔｏｒ部の位相比較周期と同一以上であると判定した場合、前記マルチループ全体でＰＬＬＳｌｉｐ状態を引き起こすことのないように、前記マルチループ全体の位相誤差が前記第１のＰｈａｓｅＤｅｔｅｃｔｏｒ部の位相比較周期を越えない範囲のアンプゲイン定数を算出し、前記第１のＡｍｐ部、前記第２のＡｍｐ部および前記第３のＡｍｐ部に該アンプゲイン定数を設定し、前記アンプゲイン定数の設定後、前記マルチループ全体の位相誤差は、前記第１のＰＬＬ部の位相誤差に戻るため、段階的に前記アンプゲイン定数をもとの１倍まで戻し、当該段階的に前記アンプゲイン定数をもとの１倍まで戻す際に、再度、前記マルチループ全体の位相誤差と前記第１のＰｈａｓｅＤｅｔｅｃｔｏｒ部の位相比較周期とを比較して、前記マルチループ全体の位相誤差が前記第１のＰｈａｓｅＤｅｔｅｃｔｏｒ部の位相比較周期と同一以上であると判定した場合、前記マルチループ全体の位相誤差が前記第１のＰｈａｓｅＤｅｔｅｃｔｏｒ部の位相比較周期を越えない範囲のアンプゲイン定数を算出し、前記第１のＡｍｐ部、前記第２のＡｍｐ部および前記第３のＡｍｐ部に該アンプゲイン定数を再設定することを特徴とする回路である。

本発明の回路によれば、位相誤差を小さくでき、かつ高周波ジッタ成分および低周波ワンダ成分を同時に抑圧することができる。

次に、本発明の第１の実施の形態について図を参照して詳細に説明する。

図１を参照すると、本実施の形態における回路は、ＯＴＮ(Optical Transport Network)信号からＳＤＨ(Synchronous Digital Hierarchy)信号のクロックを再生するための回路であって、高周波ジッタ抑圧部であるＰＬＬ１部１００、低周波ワンダ抑圧部であるＰＬＬ２部２００、ＳＤＨ信号再生クロック部であるＰＬＬ３部３００から構成されており、いずれのＰＬＬ回路も回路規模の小さい不完全積分型で実現されている。

高周波ジッタ抑圧部であるＰＬＬ１部１００は、ＯＴＵ２(Optical Transport Unit 2)信号のクロック（１０．７０９２２５３１６ＭＨｚ）を１６分周した信号（６６９．３２６５８２２５ＭＨｚ）を位相比較周波数まで分周する１／Ｎ部１０１と、ＰＬＬ３部３００からのＭｕｌｔｉｌｏｏｐクロックでもある６２２．０８ＭＨｚクロックを位相比較周波数まで分周する１／Ｍ部１０２と、位相比較処理を行なうＰｈａｓｅＤｅｔｅｃｔｏｒ部１０３と、フィルタ処理を行なうＦｉｌｔｅｒ部１０４と、直流成分を増幅させるＡｍｐ部１０５と、直流信号で出力周波数を制御するＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）部１０６から構成されている。

低周波ワンダ抑圧部であるＰＬＬ２部２００は、ＰＬＬ１部１００からの信号を位相比較周波数まで分周する１／Ｎ部２０１と、ＰＬＬ２部２００生成クロックを位相比較周波数まで分周する１／Ｍ部２０２と、位相比較処理を行なうＰｈａｓｅＤｅｔｅｃｔｏｒ部２０３と、フィルタ処理を行なうＦｉｌｔｅｒ部２０４と、直流成分を増幅させるＡｍｐ部２０５と、直流信号で出力周波数を制御するＶＣＯ部２０６から構成されている。

ＳＤＨ信号再生クロック部であるＰＬＬ３部３００は、ＰＬＬ２部２００からの信号を位相比較周波数まで分周する１／Ｎ部３０１と、ＰＬＬ３部３００生成クロックを位相比較周波数まで分周する１／Ｍ部３０２と、位相比較処理を行なうＰｈａｓｅＤｅｔｅｃｔｏｒ部３０３と、フィルタ処理を行なうＦｉｌｔｅｒ部３０４と、直流成分を増幅させるＡｍｐ部３０５と、直流信号で出力周波数を制御するＶＣＯ部３０６から構成されている。

ここで、各ブロックについて詳細に説明する。１／Ｎ部１０１、１／Ｍ部１０２、１／Ｎ部２０１、１／Ｍ部２０２、１／Ｎ部３０１および１／Ｍ部３０２は、すべて分周器であり、自己同期型の分周カウンタである。

また、ＰｈａｓｅＤｅｔｅｃｔｏｒ部１０３、ＰｈａｓｅＤｅｔｅｃｔｏｒ部２０３およびＰｈａｓｅＤｅｔｅｃｔｏｒ部３０３は、すべて位相比較器であり、Ｅｘｃｌｕｓｉｖｅ―ＯＲ型やＳｅｔ−ＲｅｓｅｔＦｌｉｐＦｌｏｐ型等の、多くの実現態様があるが、特に限定されなくいずれのものが用いられてもよい。

また、Ｆｉｌｔｅｒ部１０４、Ｆｉｌｔｅｒ部２０４およびＦｉｌｔｅｒ部３０４は、すべて不完全積分型のフィルタであり、具体的には、例えば、安価でかつ容易に実現可能なラグリードフィルタであり、高価でかつ容易に実現できない完全積分型のアクティブフィルタ等ではない。

また、Ａｍｐ部１０５、Ａｍｐ部２０５およびＡｍｐ部３０５は、すべて増幅器であり、具体的には、例えば、安価でかつ容易に実現可能なオペアンプを用いた反転もしくは非反転増幅器である。

また、ＶＣＯ部１０６、ＶＣＯ部２０６およびＶＣＯ部３０６は、ＶＣＯであり、具体的には、例えば、安価な電圧制御型水晶発振器である。

次に、本実施の形態におけるＰＬＬ回路の処理動作のフローについて説明する。

以下では、ラプラス方程式を用いて説明することとする。

各々のＰＬＬ回路の直流ループゲインをそれぞれＫｏ１、Ｋｏ２、Ｋｏ３とし、また、各々のＰＬＬ回路入出力位相について、ＰＬＬ１部１００におけるリファレンス信号の入力位相をθ１（ｓ）、ＰＬＬ回路再生信号の入力位相をθ２（ｓ）とし、ＰＬＬ２部２００におけるリファレンス信号の入力位相をθ３（ｓ）、ＰＬＬ回路再生信号の入力位相をθ４（ｓ）とし、ＰＬＬ３部３００におけるリファレンス信号の入力位相をθ４（ｓ）、ＰＬＬ回路再生信号の入力位相をθ２（ｓ）とする場合、以下の位相関係が成り立つ。

ここで、Ｍｕｌｔｉｌｏｏｐ全体の入力位相はθ１（ｓ）であり、出力位相はθ２（ｓ）であるから、Ｍｕｌｔｉｌｏｏｐ全体の閉ループ伝達関数Ｈ（ｓ）は、

となり、開ループ伝達関数Ｇ（ｓ）は、

と算出される。

ここで、一例として、ＰＬＬ１部１００の高周波ジッタ抑圧周波数を１６０Ｈｚ程度とするために直流ループゲインＫｏ１を「１０００」とし、ＰＬＬ２部２００の低周波ワンダ抑圧周波数を０．０８Ｈｚ程度とするために直流ループゲインＫｏ２を「０．５」とし、ＰＬＬ３部３００の直流ループゲインＫｏ３を「２」とした場合のラプラス平面における開ループ特性および閉ループ特性を図２および図３に示す。

図２を参照すると、図中に示すような開ループ伝達特性より、位相余裕９０ｄｅｇ以上、ゲイン余裕―８０ｄＢ以下を確保可能であり、これは系全体としては安定状態であることを意味する。

また、図３を参照すると、図中に示すような閉ループ伝達特性より、Ｍｕｌｔｉｌｏｏｐ全体の遮断周波数は１Ｈｚ前後であり、高周波ジッタ成分および低周波ワンダ成分を十分に除去可能である。

同様にして、Ｍｕｌｔｉｌｏｏｐ全体の位相誤差Ｅｓｓは、

と算出され、Δωに対する直流ループゲインが、Ｋｏ１のみとなることから、ＰＬＬ２部２００およびＰＬＬ３部３００の位相誤差は無視されることになり、ＰＬＬ１部１００の位相誤差がＭｕｌｔｉｌｏｏｐ全体の位相誤差となる。

このように位相誤差がＰＬＬ１部１００に依存するということは、その他直流動作に関係するＰｕｌｌ−ｉｎ／Ｈｏｌｄ−ｉｎ特性、Ｓｅｔｔｌｉｎｇ特性等のＰＬＬの基本特性についてもすべてＰＬＬ１部１００に依存することを意味する。

上記の実施の形態によれば、図１０に示すような回路規模の小さい不完全積分型のＰＬＬ回路を多段接続構成（Ｃａｓｃａｄｅ構成）とせず、図１に示すようなＭｕｌｔｉｌｏｏｐＳｙｎｔｈｅｓｉｚｅｒ構成とすることで、不完全積分型のＰＬＬ回路の基本特性がＰＬＬ１部１００のみで決定されるという特徴により、位相誤差を小さくしながら、高周波ジッタ成分および低周波ワンダ成分の両方を同時に抑圧可能となる。

次に、本発明の第２の実施の形態について図を参照して詳細に説明する。

図４を参照すると、本実施の形態における回路は、上記の第１の実施の形態における回路に、各ＰＬＬ回路の位相状態を監視するＰｈａｓｅＭｏｎｉｔｏｒ部１５０と、ＰｈａｓｅＭｏｎｉｔｏｒ部１５０からの位相状態より最適なアンプゲイン定数を設定するＡｍｐＣｏｎｔｒｏｌｌｅｒ部１５１が追加された点が異なる。その他の基本的な構成は上記の第１の実施の形態におけるＰＬＬ回路と同様であるので、重複する説明は省略する。

次に、本実施の形態におけるＰＬＬ回路の具体的な制御フローを図５を参照して説明する。

まず、ＭｕｌｔｉｌｏｏｐＳｙｎｔｈｅｓｉｚｅｒ（マルチループ・シンセサイザ）構成における位相誤差Ｅｓｓは、ＰＬＬ１部１００が支配的であることは既に説明した通りであるが、過渡的には図７に示すように、ＰＬＬ２部２００とＰＬＬ３部３００の位相誤差も関係する。

したがって、ＰＬＬ１部１００におけるＰｈａｓｅＤｅｔｅｃｔｏｒ部１０３の位相比較周期より、過渡的なＭｕｌｔｉｌｏｏｐ全体の位相誤差である「ＰＬＬ１部１００」＋「ＰＬＬ２部２００」＋「ＰＬＬ３部３００」の位相誤差が同一以上となった場合（Ｓ５０１）、Ｍｕｌｔｉｌｏｏｐ全体で位相比較周期を越えない範囲のアンプゲイン定数を算出し（Ｓ５０２）、各ＰＬＬのＡｍｐ部１０５、Ａｍｐ部２０５およびＡｍｐ部３０５に設定する（Ｓ５０３）。

アンプゲイン定数設定後、Ｍｕｌｔｉｌｏｏｐ全体の位相誤差は、ＰＬＬ１部１００の位相誤差に戻るため（Ｓ５０５）、段階的にアンプゲイン定数をもとの１倍まで戻す制御を行なう（Ｓ５０６）。

この時、再度、位相比較周期を越える場合があれば、アンプゲイン定数を再設定する（Ｓ５０４、Ｓ５０１）。

さらに、ＭｕｌｔｉｌｏｏｐＳｌｉｐ回避方法について、具体例に基づいて説明する。ＰＬＬ１部１００の直流ループゲインＫｏ１を１０００、位相比較周期ＰＣｔ１を「３μs」とし、ＰＬＬ２部２００の直流ループゲインＫｏ２を「０．５」とし、位相比較周期ＰＣｔ２を「１２５μs」とし、ＰＬＬ３部３００の直流ループゲインＫｏ３を「２」とし、位相比較周期ＰＣｔ３を「１２５μs」とする。

例えば、ＭｕｌｔｉｌｏｏｐＳｙｎｔｈｅｓｉｚｅｒ構成のＰＬＬ回路入力周波数に２０ｐｐｍの急激な変動が発生した場合、ＰＬＬ１部１００では、２０ｐｐｍ／１０００より２０ｎｓの位相誤差Ｅｓｓ１、ＰＬＬ２部２００では、２０ｐｐｍ／０．５より４０μsの位相誤差Ｅｓｓ２、ＰＬＬ３部３００では、２０ｐｐｍ／２より１０μsの位相誤差Ｅｓｓ３が過渡的に発生し、ＰＬＬ１部１００の位相比較周期である３μsを大幅に越え、Ｍｕｌｔｉｌｏｏｐ全体でＳｌｉｐ状態を引き起こしてしまう。

ここでＰＬＬＳｌｉｐ状態を回避するためには、まず、Ｍｕｌｔｉｌｏｏｐ全体の位相誤差が３μsとなった時に各ＰＬＬ回路の直流ループゲインＫｏ１、Ｋｏ２、Ｋｏ３に従ったアンプゲイン定数を設定し、Ｍｕｌｔｉｌｏｏｐ全体の位相誤差が３μsを越えないようなアンプ制御を行なう。この時の具体的なアンプゲイン定数は以下のように１６．６７３３３３３３以上と算出される。

次に、ＭｕｌｔｉｌｏｏｐＳｙｎｔｈｅｓｉｚｅｒ構成のＰＬＬ回路入力周波数に急激な変動が発生した場合の位相関係について説明する。

図７は、ＰＬＬ回路入力周波数が２０ｐｐｍ急変時における位相関係を示した図である。

図７に示す通り、過渡期には、Ｍｕｌｔｉｌｏｏｐ全体の位相θ２（ｓ）は、位相誤差Ｅｓｓ１(φ３)のみではなく、全ての位相誤差（Ｅｓｓ１＋Ｅｓｓ２＋Ｅｓｓ３）の和(φ３)となる。

しかし、図５に示すようなアンプゲイン制御を行なうことによって、図６に示すＭｕｌｔｉｌｏｏｐ全体の位相θ２（ｓ）は、ＰＬＬＳｌｉｐすることなくφ３に戻すことが可能となる。

ここで、これまでの説明のまとめとして、図５に示す制御フローで扱われる各パラメータの一覧を図８に示す。なお、Ｍｕｌｔｉｌｏｏｐ全体（ＰＬＬ１部１００）のアンプゲイン制御のみついて説明したが、実際は、ＰＬＬ２部２００およびＰＬＬ３部３００にも同様のアンプゲイン制御フローが必要となるのはもちろんである。

上記の実施の形態によれば、ＰＬＬ回路入力における急激な周波数変動および位相変動が発生した場合において、不完全積分型のＰＬＬ回路をそのままＭｕｌｔｉｌｏｏｐＳｙｎｔｈｅｓｉｚｅｒ構成にし、過渡的に、ＰＬＬ２部２００とＰＬＬ３部３００の位相誤差が瞬間的に現れ、ＰＬＬ１部１００内のＰｈａｓｅＤｅｔｅｃｔｏｒ部１０３における位相比較周期を越えたときであっても、Ｍｕｌｔｉｌｏｏｐ全体でＰＬＬＳｌｉｐ状態を引き起こすことなく、常に安定した状態を保証可能である。

なお、上述する各実施の形態は、本発明の好適な実施の形態であり、本発明の要旨を逸脱しない範囲内において種々変更実施が可能である。例えば、上記の実施の形態におけるＰＬＬ回路の機能を実現するためのプログラムを各装置等に読込ませて実行することにより本ＰＬＬ回路の機能を実現する処理を行なってもよい。さらに、そのプログラムは、コンピュータ読み取り可能な記録媒体であるＣＤ−ＲＯＭまたは光磁気ディスク等を介して、または伝送媒体であるインターネット、電話回線等を介して伝送波により他のコンピュータシステムに伝送されてもよい。

上述する各実施の形態は、ＰＬＬ回路の各機能が１つのシステムとして実現されているが、機能毎に複数の情報処理装置等が追加された構成にも適用可能であることはもちである。

本発明の第１の実施形態におけるＰＬＬ回路の概略構成図である。本発明の第１の実施形態におけるラプラス平面における開ループ特性を示す図である。本発明の第１の実施形態におけるラプラス平面における閉ループ特性を示す図である。本発明の第２の実施形態におけるＰＬＬ回路の概略構成図である。本発明の第２の実施形態におけるＰＬＬ回路の具体的な制御フローを示す図である。本発明の第２の実施形態における位相誤差を示す図である。ＰＬＬ回路入力周波数の急変時における位相関係を示す図である。各パラメータの一例を示す図である。従来の実施の形態における完全積分型のＰＬＬ回路の一例を示す図である。従来の実施の形態における不完全積分型のＰＬＬ回路の一例を示す図である。

符号の説明

１００ＰＬＬ１部
２００ＰＬＬ２部
３００ＰＬＬ３部
１０１、２０１、３０１１／Ｎ部
１０２、２０２、３０２１／Ｍ部
１０３、２０３、３０３ＰｈａｓｅＤｅｔｅｃｔｏｒ部
１０４、２０４、３０４Ｆｉｌｔｅｒ部
１０５、２０５、３０５Ａｍｐ部
１０６、２０６、３０６ＶＣＯ部

Claims

第１の出力信号を備える高周波ジッタ抑圧部である第１のＰＬＬ部と、
第２の出力信号を備える、前記第１の出力信号を受け取る低周波ワンダ抑圧部である第２のＰＬＬ部と、
第３の出力信号を備え、前記第２の出力信号を受け取る再生クロック部である第３のＰＬＬ部と、
前記第１のＰＬＬ部、前記第２のＰＬＬ部および前記第３のＰＬＬ部の位相状態を監視するＰｈａｓｅＭｏｎｉｔｏｒ部と、
前記ＰｈａｓｅＭｏｎｉｔｏｒ部からの位相状態情報に基づいて最適なアンプゲイン定数を設定するＡｍｐＣｏｎｔｒｏｌｌｅｒ部とを備え、
前記第１のＰＬＬ部は、基準となるクロックを位相比較周波数まで分周する第１の１／Ｎ部と、前記第３の出力信号を位相比較周波数まで分周する第１の１／Ｍ部と、位相比較処理を行なう第１のＰｈａｓｅＤｅｔｅｃｔｏｒ部と、直流成分を増幅させる第１のＡｍｐ部と、直流信号で出力周波数を制御する第１のＶＣＯ部とを備え、
前記第２のＰＬＬ部は、前記第１の出力信号を位相比較周波数まで分周する第２の１／Ｎ部と、前記第２の出力信号を位相比較周波数まで分周する第２の１／Ｍ部と、位相比較処理を行なう第２のＰｈａｓｅＤｅｔｅｃｔｏｒ部と、直流成分を増幅させる第２のＡｍｐ部と、直流信号で出力周波数を制御する第２のＶＣＯ部とを備え、
前記第３のＰＬＬ部は、前記第２の出力信号を位相比較周波数まで分周する第３の１／Ｎ部と、前記第３の出力信号を位相比較周波数まで分周する第３の１／Ｍ部と、位相比較処理を行なう第３のＰｈａｓｅＤｅｔｅｃｔｏｒ部と、直流成分を増幅させる第３のＡｍｐ部と、直流信号で出力周波数を制御する第３のＶＣＯ部とを備える回路であって、
前記第３の出力信号は、前記第１のＰＬＬ部と前記第２のＰＬＬ部と前記第３のＰＬＬ部とをマルチループ・シンセサイザ構成とするように、前記第１のＰＬＬ部にフィードバックされ、
前記第２のＰＬＬ部の位相誤差および前記第３のＰＬＬ部の位相誤差は無関係に、前記第１のＰＬＬ部の位相誤差がマルチループ全体の最終的な位相誤差となり、
前記ＡｍｐＣｏｎｔｒｏｌｌｅｒ部は、前記ＰｈａｓｅＭｏｎｉｔｏｒ部からの位相状態情報に基づいて、前記各ＰＬＬ回路への入力信号の周波数が急激に変動して過渡的に、前記各ＰＬＬ回路の少なくとも１つ以上のＰＬＬ回路の位相誤差が瞬間的に現れ、前記マルチループ全体の位相誤差と前記第１のＰｈａｓｅＤｅｔｅｃｔｏｒ部の位相比較周期とを比較して、前記マルチループ全体の位相誤差が前記第１のＰｈａｓｅＤｅｔｅｃｔｏｒ部の位相比較周期と同一以上であると判定した場合、前記マルチループ全体でＰＬＬＳｌｉｐ状態を引き起こすことのないように、前記マルチループ全体の位相誤差が前記第１のＰｈａｓｅＤｅｔｅｃｔｏｒ部の位相比較周期を越えない範囲のアンプゲイン定数を算出し、前記第１のＡｍｐ部、前記第２のＡｍｐ部および前記第３のＡｍｐ部に該アンプゲイン定数を設定し、前記アンプゲイン定数の設定後、前記マルチループ全体の位相誤差は、前記第１のＰＬＬ部の位相誤差に戻るため、段階的に前記アンプゲイン定数をもとの１倍まで戻し、
当該段階的に前記アンプゲイン定数をもとの１倍まで戻す際に、再度、前記マルチループ全体の位相誤差と前記第１のＰｈａｓｅＤｅｔｅｃｔｏｒ部の位相比較周期とを比較して、前記マルチループ全体の位相誤差が前記第１のＰｈａｓｅＤｅｔｅｃｔｏｒ部の位相比較周期と同一以上であると判定した場合、前記マルチループ全体の位相誤差が前記第１のＰｈａｓｅＤｅｔｅｃｔｏｒ部の位相比較周期を越えない範囲のアンプゲイン定数を算出し、前記第１のＡｍｐ部、前記第２のＡｍｐ部および前記第３のＡｍｐ部に該アンプゲイン定数を再設定することを特徴とする回路。