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JP4463306B2 - 車載電子制御装置 - Google Patents
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JP4463306B2 - 車載電子制御装置 - Google Patents

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Description

この発明は、車載電子制御装置に関するものであり、とくに複数の安定化された出力電圧を生成する定電圧電源を含み、各出力電圧と比較基準電圧の異常の有無を総合的に検出できるように改良された車載電子制御装置に関するものである。
車載電子制御装置における定電圧電源は、複数の安定化された出力電圧を発生する必要がある。例えば、下記特許文献１「エンジン制御装置用の電源装置」に開示された定電圧電源は、フラッシュ書込み用変換部のための７．８Ｖ、高精度センサ、ＡＤＣ（アナログ／デジタル変換）用変換部のための５Ｖ、ＣＰＵ用変換部のための３．３Ｖ、ＣＰＵスタンバイ用変換部のための３．３Ｖ、およびチョッパ型５Ｖ変換部のための５Ｖの各出力電圧を発生する。チョッパ型５Ｖ変換部のための５Ｖの出力電圧は、ON/OFF制御により発生され、他は連続制御のドロッパーにより発生される。この定電圧電源は、小型、高効率化が可能であるとともに、出力電圧およびその精度等の要求に対しても好適に対応可能なエンジン制御装置用の電源である。
また、下記特許文献２「車載演算機器用電源装置」によれば、車載バッテリから給電されて、ＤＣ５Ｖ、３．３Ｖ、２．７Ｖの安定化された出力電圧を発生するための具体的回路が開示され、定電圧制御用トランジスタの過電流保護に関する回路説明も含まれている。更に、下記特許文献３「電源電圧検出回路」によれば、電源電圧から抵抗分割によって第１の基準電圧およびこの第１の基準電圧より低い第２の基準電圧を生成する基準電圧生成手段と、電源電圧が抵抗分割された電圧を入力とし、定常時の出力電圧が第１、第２の基準電圧の中間電位となる積分手段と、一方の端子に第１の基準電圧が入力され他方の端子に積分手段の出力電圧が入力された、電源電圧が下限値以下になったことを検出するための下限比較器と、一方の端子に第２の基準電圧が入力され他方の端子に積分手段の出力電圧が入力された電源電圧が上限値以上になったことを検出するための上限比較器とを有する電源電圧検出回路が開示され、この電源電圧検出回路は、電源電圧規格に応じて基準電圧を作り直す必要がなく、ノイズ等による急激な電源電圧変化のみを検出する。
特開平11-265225号公報（図１、要約） 特開2001-352675号公報（図２、段落［0014］） 特開平10-288634号公報（図１、要約）
（１）従来技術の課題の説明
特許文献１による定電圧電源では、同じＤＣ５Ｖの出力電圧を、高精度を要する小容量電源と、低精度であってもよい大容量電源とに分離する概念が提示されているが、多数の出力電圧を持つことは、どれかの出力電圧が異常となった場合に、複雑な処理を必要とする問題点がある。しかし、各出力電圧の異常検出に関する概念は提示されていない。また、特許文献２による定電圧電源は過電流異常による定電圧制御用トランジスタの焼損を防止するためのものであって、出力電圧を正確に点検して異常発生の予兆を検知しようとするものではない。一方、特許文献３による電源電圧検出回路は、一対の比較回路によって出力電圧のリップル変動の上下限検出を行なって、その論理和によって変動異常検出を行なうものであるが、比較基準となる電圧は被検出電圧の変動平均値であり、その平均値そのものが正しいかどうかの判定と複数の出力電圧の異常発生を総合的に検出しようとするものではない。
（２）発明の目的の説明
この発明は、定電圧電源の複数の出力電圧について、異常の有無を正確に検出することができ、車載電子制御装置が運転不能となるような危険性の予知を行なうことができる車載電子制御装置を提供することである。
この発明による車載電子制御装置は、車載センサ群の動作状態と不揮発プログラムメモリに格納された制御プログラムの内容とに応動して車載電気負荷群を駆動制御するマイクロプロセッサ、前記マイクロプロセッサに対してシリアル接続され一部の入出力信号を仲介接続する併用制御回路部、前記マイクロプロセッサと前記併用制御回路部とそれらに対する入出力インタフェースに給電する定電圧電源、および前記定電圧電源の異常を検出する電源異常検出回路を備えた車載電子制御装置であって、
前記定電圧電源は、車載バッテリから給電を受ける複数の定電圧電源回路を含み、これらの各定電圧電源回路は、それぞれ基準電圧生成回路が発生する基準電圧に比例するように負帰還制御され、所定の許容変動帯域幅を有する出力電圧を発生するように構成され、
前記電源異常検出回路は、前記マイクロプロセッサと前記併用制御回路部との少なくとも一方と協働して、前記定電圧電源が発生した複数の出力電圧の中から選択された複数の監視対象出力電圧のそれぞれについて個別異常検出を行なうための判定信号入力回路を含み、
前記マイクロプロセッサと前記併用制御回路部の少なくとも一方は、更に個別異常検出手段と総合判定処理手段を含み、
前記判定信号入力回路は、前記複数の監視対象出力電圧について、それぞれの出力電圧と比較基準電圧との相対電圧情報を、前記マイクロプロセッサと前記併用制御回路部の少なくとも一方に入力するように構成され、
前記比較基準電圧には、前記定電圧電源が発生した複数の出力電圧の中で、高精度の定電圧制御精度を有する所定の出力電圧に比例した電圧と、前記基準電圧発生回路が発生した基準電圧とのいずれか一方が使用され、
前記個別異常検出手段は、前記判定信号入力回路から入力された前記相対電圧情報に基づいて、前記複数の監視対象出力電圧が、それぞれの許容変動帯域幅内の電圧値であるかどうかの帯域異常の有無を個別に検出し、
また、前記総合判定処理手段は、前記個別異常検出手段によって、前記複数の監視対象出力電圧の少なくとも１つに個別異常が検出されたときに、前記複数の監視対象出力電圧のどの出力電圧が異常であるかを分析推定し、また同じ前記比較基準電圧と比較された前記複数の監視対象電圧が異常であるときには、前記比較基準電圧が異常と判定する多数決判決を行なうように構成された総合異常判定手段を有し、さらに、異常報知と異常発生情報の保存の少なくとも一方を行なうことを特徴とする。
この発明による車載電子制御装置は、複数の定電圧電源回路の中の高精度な出力電圧精
度を有する定電圧電源回路の出力電圧、又は基準電圧生成回路の出力電圧を比較基準電
圧として、複数の定電圧電源回路の出力電圧が許容変動幅内にあるかどうかの帯域比較
を行なって個別異常の有無を検出し、個々の個別異常を総合判定して異常処理を行うよ
うになっている。
従って、複数の定電圧電源回路に対して、高精度な比較基準電圧を用いて正確に帯域異
常の有無を個別に検出することができると共に、マイクロプロセッサや併用制御回路部
が作動停止に至らない段階で、出力電圧の精度異常を危険予知情報として検出して異常
報知又は異常発生履歴を保存しておくことによって、出力電圧の異常低下又は異常上昇
事故に至る前に保守点検を行なったり、定期点検によって危険性を予知することができ
る効果がある。
更に、単に個別異常の検出を行なうだけではなく、個別異常が発生している定電圧電源
回路がどの定電圧電源回路であるか、或いは比較基準電圧自体の異常ではないのかの識
別情報を付加して異常報知又は異常履歴情報の保存を行い、保守点検を容易にすること
ができる効果がある。
以下、この発明のいくつかの実施の形態について、図面を参照して説明する。
実施の形態１．
（１）構成の詳細な説明
図１は、この発明による車載電子制御装置の実施の形態１を示す全体回路図である。まず、この図１を参照し、実施の形態１の車載電子制御装置100Aについて、その構成を詳細に説明する。図１において、車載電子制御装置100Aには、車載バッテリ101から電源リレーの出力接点102aを介して主電源電圧Ｖbが供給されると共に、出力接点102aが開路しているときであっても、車載バッテリ101から副電源電圧Ｖbbが直接供給される。電源リレーの励磁コイル102bは、電源スイッチ103が閉路したことによって付勢され、出力接点102aを閉路し、また、電源スイッチ103が開路されると、所定時間をおいて遅延消勢され、出力接点102aを開路するように車載電子制御装置100Aによって制御される。
車載電子制御装置100Aには、第一・第二のアナログセンサ104a・104bが接続される。これらの第一・第二のアナログセンサ104a・104bは、それぞれ車載アナログセンサ群であり、各種のアナログセンサ出力を車載電子制御装置100Aに入力する。第一のアナログセンサ104aは、例えば吸気管の吸気量センサ、排気ガスセンサ、吸気弁開度センサ、およびアクセルペダルの踏込量センサを含む。第二のアナログセンサ104bは、冷却水温センサ、気圧センサなどを含む。これらの第一・第二のアナログセンサ104a・104bは、いずれも車両用エンジンに対する操作指令と、そのエンジンの運転状態の監視信号を生成する。
車載電子制御装置100Aには、また、第一・第二のスイッチセンサ105a・105bが接続される。これらの第一・第二のスイッチセンサ105a・105bは、それぞれ車載スイッチセンサ群であり、各種のスイッチセンサ出力を車載電子制御装置100Aに入力する。第一のスイッチセンサ105aは、例えばエンジンのクランク角センサ、車速センサを含む。第二のスイッチセンサ105bは、例えば変速機のシフトレバーの選択位置センサなどを含む。これらの第一・第二のスイッチセンサ105a・105bは、いずれも車両用エンジンに対する操作指令と、そのエンジンの運転状態の監視信号を生成する。
車載電子制御装置100Aには、第一・第二の車載電気負荷106a・106bが接続される。これらの第一・第二の車載電気負荷106a・106bは、それぞれ車載電気負荷群であり、車載電子制御装置100Aによって給電が制御される。第一の車載電気負荷106aは、例えば燃料噴射用電磁弁、点火コイル（ガソリンエンジンの場合）、および吸気弁開度制御用モータを含む。第二の車載電気負荷106bは、変速段選択用電磁弁、排気ガスセンサ用の電熱ヒータ、および警報表示機器などを含む。これらの第一・第二の車載電気負荷106a・106bは、いずれも車両用エンジンに対する運転制御と状態報知を行なう。
車載電子制御装置100Aには、定電圧電源110Aが内蔵される。この定電圧電源110Aは、例えばバンドギャップセルを用いた第一・第二の基準電圧生成回路111・112を含み、主電源電圧Ｖbから降圧され安定化された第一・第二・第三・第五の出力電圧Ｖad・Ｖif・Ｖcp・Ｖsbを発生すると共に、副電源電圧Ｖbbから降圧され安定化された第四の出力電圧Ｖupを発生する。ダイオード113a・113bは、第三・第四の出力電圧Ｖcp・Ｖupから、後述のバックアップメモリ123bに給電する回路に接続されている。
第一・第二のアナログインタフェース回路114a・114bは、それぞれ第一・第二のアナログセンサ104a・104bと後述の多チャンネルＡＤ変換器124・134との間に接続されたノイズフィルタ回路である。
第一・第二の入力インタフェース回路115a・115bは、第一・第二のスイッチセンサ105a・105bと、後述の入力インタフェース回路125および併用制御回路部130Aの入力インタフェース回路135との間に接続され、信号電圧レベルの変換回路とノイズフィルタ回路によって構成される。
第一・第二の出力インタフェース回路116a・116bは、第一・第二の車載電気負荷106a・106bと、後述の出力インタフェース回路126および併用制御回路部130Aの出力インタフェース回路136との間に接続され、信号電圧レベルの変換を行なうパワートランジスタ回路によって構成される。
第一の集積回路素子120Aは、マイクロプロセッサ121、不揮発プログラムメモリ122A、演算処理用のＲＡＭメモリ123a、このＲＡＭメモリの一部領域であるバックアップメモリ123b、多チャンネルＡＤ変換器124、入力インタフェース回路125、および出力インタフェース回路126によって構成され、これらの第一の集積回路素子120Aの各構成要素は、データバス127によって互いに接続される。不揮発データメモリ128Aは、マイクロプロセッサ121とシリアル接続されたEEPROMメモリであり、不揮発プログラムメモリ122A内の一部領域を不揮発データメモリ128Aとして使用する場合には、この不揮発データメモリ128Aは不要とされる。
併用制御回路部130Aは、ハードロジックで構成された監視制御回路部131Aと、補助RAMメモリ133と、第二の多チャンネルＡＤ変換器134と、入力インタフェース回路135と、出力インタフェース回路136を含む。この併用制御回路部130Aは、マイクロプロセッサ121に対して、図示しない直並列変換器を介してシリアル接続され、第二のアナログセンサ104bから得られるアナログ信号のデジタル変換値、および第二のスイッチセンサ105bから得られるON/OFF信号をマイクロプロセッサ121に送信すると共に、マイクロプロセッサ121が発生した制御出力信号によって第二の車載電気負荷106bを駆動する。
定電圧電源110Aの第一の出力電圧Ｖadは、例えばＤＣ５Ｖ±２０ｍＶ/２０ｍＡの高精度小容量の電源を構成する。この第一の出力電圧Ｖadは、第二・第三の出力電圧Ｖif・Ｖcpに比べて負荷電流は小さいが、それらの出力電圧Ｖif・Ｖcpよりも高精度の定電圧制御精度を有する出力電圧である。この第一の出力電圧Ｖadは、第一・第二の多チャンネルＡＤ変換器124・134、第一・第二のアナログインタフェース回路114a・114b、および第一・第二のアナログセンサ104a・104bの一部に対して給電される。第一の出力電圧Ｖadは、第一、第二の多チャンネルＡＤ変換器124・134の電源端子Sと、その基準電圧端子refに供給されるが、この第一の出力電圧Ｖadが、第一・第二の多チャンネルＡＤ変換器124・134の電源端子Sと基準電圧端子refに給電される構成は、図２に図示される。第一・第二の多チャンネルＡＤ変換器124・134のアナログ入力信号電圧をＡiとし、デジタル変換出力をＤiとすると次式（１）の関係が成立する。
Ｄi＝Ｋ×（Ａi/Ｖad）、 Ｋ＝２m-１ ・・・・（１）
但しｍは多チャンネルＡＤ変換器の分解能であり、たとえばｍ＝10であれば、Ａi＝Ｖadのときにフルスケールデジタル値Ｋ＝1023となる。
また，サフィックスｉはマルチプレクサ144によって選択された入力番号であり，デジタル変換出力Ｄiは相対電圧情報となるものである。
第二の出力電圧Ｖifは、例えばＤＣ５Ｖ±０．２Ｖ/２００ｍＡの低精度大容量の電源
を構成する。この第二の出力電圧Ｖifは、第一の出力電圧Ｖadと同等の出力電圧であるが、第一の出力電圧Ｖadよりも定電圧制御精度が低い。この第二の出力電圧Ｖifは、入出力インタフェース回路125・135、出力インタフェース回路126・136、併用制御回路部130A、不揮発データメモリ128A、およびウォッチドッグタイマ回路170に給電される。但し、不揮発データメモリ128Aには、後述のように、第一の出力電圧Ｖadから給電することもできる。
第三の出力電圧Ｖcpは、例えばＤＣ３．３Ｖ±０．３Ｖ/５００ｍＡの低精度大容量の
電源を構成する。この第三の出力電圧Ｖcpは、第一の出力電圧Ｖadと電圧値が異なり、例えばそれよりも低い電圧であって、第一の出力電圧Ｖadよりも定電圧制御精度が低い。この第三の出力電圧Ｖcpは、マイクロプロセッサ121、不揮発プログラムメモリ122A、ＲＡＭメモリ123a、バックアップメモリ123bに給電される。
第四の出力電圧Ｖupは、例えばＤＣ３．３Ｖ±０．３Ｖ/２０ｍＡの低精度小容量の電
源を構成する。この第四の出力電圧Ｖupは、第一の出力電圧Ｖadと電圧値が異なり、例えばそれよりも低い電圧であって、第一の出力電圧Ｖadよりも定電圧制御精度が低い。この第四の出力電圧Ｖupは、電源リレーの出力接点102aが開路されているときに、バックアップメモリ123bに給電される。
第五の出力電圧Ｖsbは、例えばＤＣ２．５Ｖ±０．３Ｖ/５０ｍＡの小容量の電源であ
るが、実際にはＤＣ２．５Ｖ±１０ｍＶの高精度制御電源として設計され、第一の出力電圧Ｖadと対比することによって相互に正常であるかどうかを判定することができるようになっている。この第五の出力電圧Ｖsbは、併用制御回路部130A内の監視制御回路部131Aに給電される。車載バッテリ101の出力電圧は、車両がＤＣ１２Ｖ系である場合、８〜１６Ｖに変動する。第一・第二の入力インタフェース回路115a・115bは、ＤＣ１２Ｖ系の主電源電圧ＶbからＤＣ５Ｖ系に入力電圧を一次変換し、また、入力インタフェース回路125・135は、更にＤＣ５Ｖ系からＤＣ３．３Ｖ系又は２．５Ｖ系に二次変換する。出力インタフェース回路126・136は、ＤＣ３．３Ｖ系又は２．５Ｖ系の出力電圧をＤＣ５Ｖ系に一次変換し、また、第一・第二の出力インタフェース回路116a・116bは、更にＤＣ５Ｖ系からＤＣ１２Ｖ系に二次変換する。なお、マイクロプロセッサ121と各種メモリを第三の出力電圧Ｖcp＝ＤＣ３．３Ｖ系で動作させることにより、第一の集積回路素子120Aの高密度実装と高速処理が可能となっている。
同様に、監視制御回路部131Aを第五の出力電圧Ｖsb＝ＤＣ２．５Ｖで動作させることにより、併用制御回路部130Aの高密度実装と高速処理が可能となっている。ただし、第三の出力電圧Ｖcpと第五の出力電圧Ｖsbが同一電圧であって、同一精度に設計する場合には、第三の出力電圧Ｖcpと第五の出力電圧Ｖsbを分離する必要はない。
定電圧電源110Aは、電源異常検出回路140Aを含み、また、定電圧電源110Aには、監視電圧合成回路160と過電圧検出記憶保護回路150が接続される。電源異常検出回路140Aは、図２を参照して後で詳述する。また、過電圧検出記憶保護回路150と監視電圧合成回路160は図３を参照して後で詳述する。ウォッチドッグタイマ回路170は、マイクロプロセッサ121が発生する暴走監視用のパルス列信号であるウォッチドッグ信号ＷＤのパルス幅を監視して、このパルス幅が所定値以上になると、リセット信号を発生してマイクロプロセッサ121および併用制御回路部130Aを初期化し、再起動する。もし、ウォッチドッグタイマ回路170に対する給電電圧が異常低下すると、ウォッチドッグタイマ回路170は、リセット信号を継続して発生し、マイクロプロセッサ121および併用制御回路部130Aの出力の発生を全停止する。
また、ウォッチドッグタイマ回路170は、それが正常動作しているときには、後述する正常運転信号Ｅnaを発生し、第一・第二の出力インタフェース回路116a・116bの出力の発生を可能とするように構成されている。なお、第三の出力電圧Ｖcpが異常低下すると、マイクロプロセッサ121は全出力の発生を停止し、出力論理は不定となるが、このマイクロプロセッサ121の出力端子は、それに外部で接続されたプルアップ抵抗又はプルダウン抵抗によって安全側の出力となるようにバイアス付勢される。
同様に、第五の出力電圧Ｖsbが異常低下すると監視制御回路部131Aは全出力の発生を停止し、出力論理は不安定となるが、この監視制御回路部131Aの出力端子は、それに外部で接続されたプルアップ抵抗又はプルダウン抵抗によって安全側の出力となるようにバイアス付勢される。
併用制御回路部130A、第一・第二のアナログインタフェース回路114a・114b、第一・第二の入力インタフェース回路115a・115b、第一・第二の出力インタフェース回路116a・116bの発熱部品を除外した弱電回路部分、定電圧電源110Aの中のパワートランジスタと発熱部品を除外した定電圧制御回路部、電源異常検出回路140A、過電圧検出記憶保護回路150、監視電圧合成回路160、およびウォッチドッグタイマ回路170は、図示しない第二の集積回路素子を構成する。併用制御回路部130Aは、この第二の集積回路素子の中核となっている。ただし、定電圧電源110Aの定電圧制御回路部は、定電圧電源110Aを構成するパワートランジスタと一体化したパワーモジュールとして構成することも可能である。
次に、図１の電源異常検出回路140Aについて、図２を参照して詳細に説明する。図２において、定電圧電源110Aは、第一・第二・第三・第四・第五の定電圧電源回路10・20・30・40・50を含む。第一の定電圧電源回路10は、主電源電圧Ｖbを降圧して第一の出力電圧Ｖadを生成する。第二の定電圧電源回路20は、主電源電圧Ｖbを降圧して第二の出力電圧Ｖifを生成する。第三の定電圧電源回路30は、主電源電圧Ｖbを降圧して第三の出力電圧Ｖcpを生成する。第四の定電圧電源回路40は、副電源電圧Ｖbbを降圧して第四の出力電圧Ｖupを生成する。第五の定電圧電源回路50は、主電源電圧Ｖbを降圧して第五の出力電圧Ｖsbを生成する。
なお、図２に点線で示すように、第三・第五の定電圧電源回路30・50は、第二の定電圧電源回路20からの第二の出力電圧Ｖifを降圧して、第三・第五の出力電圧Ｖcp・Ｖsbを発生するように構成することもできる。また、第五の定電圧電源回路50は、第四の定電圧電源回路40と同様に、副電源電圧Ｖbbを降圧し、第五の出力電圧Ｖsbを発生するようにすることもできる。
救援ダイオード113cは、第一・第二の定電圧電源回路10・20の各出力部の間に接続される。この救援ダイオード113cは、第一の出力電圧Ｖadが異常低下したときに、第二の出力電圧Ｖifによってアナログ系回路へ代替給電を行なう。第一・第二の出力電圧Ｖad・Ｖifが正常であるときには、第一の出力電圧Ｖadは、第二の出力電圧Ｖifから救援ダイオード113cの電圧降下分を差し引いた電圧よりも高い電圧となり、その結果、救援ダイオード113cがオフ状態となり、第二の出力電圧Ｖifからアナログ系回路への給電が行われない。
第一・第二・第三・第四・第五の各定電圧電源回路10・20・30・40・50は、それぞれの出力電圧に比例した電圧と、第一又は第二の基準電圧生成回路111・112が発生する第一又は第二の基準電圧Ｖs1・Ｖs2とが等しくなるように負帰還連続制御されたパワートランジスタによって構成され、一般にはドロッパー型と呼ばれるレギュレータとなっている。図２に示した実施の形態１の定電圧電源110Aにおいて、第一・第二・第三の定電圧電源回路10・20・30には、第一の基準電圧Ｖs1が使用され、第四・第五の定電圧電源回路40・50には、第二の基準電圧Ｖs2が使用される。ただし、第四の定電圧電源回路40に対しては、低消費電力となる簡易で低精度の第三の基準電圧Ｖs3を使用することも可能である。第四・第五の定電圧電源回路40・50は、付加の定電圧電源回路60を構成する。
電源異常検出回路140Aは、図２に示されるように、分圧回路141Aと判定信号入力回路142Aを有する。判定信号入力回路142Aは、マルチプレクサ144、およびアナログスイッチ22b・32b・42b・52bを含む。分圧回路141Aは、第二の分圧回路21Dを構成する分圧抵抗21d・21aを含む。第二の分圧回路21Dは、第二の出力電圧Ｖifを分圧抵抗21d・21aによって分圧し、測定電圧Ｖ20を出力する。
なお、第三・第四・第五の出力電圧Ｖcp・Ｖup・Ｖsbは、第一の出力電圧Ｖadよりも確実に低い電圧であるために、これらの第三・第四・第五の出力電圧Ｖcp・Ｖup・Ｖsbを分圧する分圧回路は使用されず、第三・第四・第五の各出力電圧Ｖcp・Ｖup・Ｖsbが、そのまま第三・第四・第五の測定電圧Ｖ30・Ｖ40・Ｖ50として使用される。アナログスイッチ22b・32b・42b・52bは、測定電圧Ｖ20・Ｖ30・Ｖ40・Ｖ50のどれか一つを選択し、それを第一の多チャンネルＡＤ変換器124(又は第二の多チャンネルＡＤ変換器134) の一つの入力端子に対して選択接続する。
マルチプレクサ144は、マイクロプロセッサ121又は併用制御回路部130Aから選択指令MPX1・MPX2を受けて、選択指令信号DR2・DR3・DR4・DR5のどれか一つの論理レベルを「Ｈ」レベルにすることによってアナログスイッチ22b・32b・42b・52bのどれか一つを閉路する。
マイクロプロセッサ121および併用制御回路部130Aにおける多チャンネルＡＤ変換器124・134には、ＡＤ変換のための基準電圧Ｖrefが供給される。
多チャンネルＡＤ変換器124・134の一方は電源異常検出回路140Aにおける判定信号入力回路142Aの一部を構成しており、第一の出力電圧Ｖadが第一・第二の多チャンネルＡＤ変換器124・134の基準電圧端子refに供給されている。
また、第二・第三・第四・第五の出力電圧Ｖiｆ・Ｖcp・Ｖup・Ｖsbは、監視対象出力電圧を構成し、それらに比例する測定電圧Ｖ20・Ｖ30・Ｖ40・Ｖ50が、アナログスイッチ22b・32b・42b・52bが閉路されたときに、第一・第二の多チャンネルＡＤ変換器124・134に供給される。これらの基準電圧Ｖrefおよび測定電圧Ｖ20・Ｖ30・Ｖ40・Ｖ50は、判定信号入力回路142Aから第一・第二の多チャンネルＡＤ変換器124・134に供給される。第一・第二の多チャンネルＡＤ変換器124・134は、基準電圧Ｖref、すなわち比較基準電圧に対する各測定電圧Ｖ20・Ｖ30・Ｖ40・Ｖ50の値をデジタル値に変換し、そのデジタル値を相対電圧情報としてマイクロプロセッサ121または併用制御回路部130Aに入力する。
以上の説明では、車載バッテリ101から直接給電される定電圧電源回路として、第四の定電圧電源回路40について説明したが、バックアップメモリ123bを必要としない用途であれば、第四の定電圧電源回路40は不要となる。
また、以上の説明では、第四の定電圧電源回路40の出力電圧Ｖupの定電圧精度は低いものとしたが、小容量の電源である第四の定電圧電源回路40を、第一の定電圧電源回路10と同等レベルの定電圧制御精度のものにしておけば、第一・第四・第五の定電圧電源回路10・40・50の異常判定結果の多数決論理によって、高精度電源グループ内での異常判定を優先的に行なってから、第二・第三の定電圧電源回路20・30の異常判定を的確に行なうことができる。
また、以上の説明では、各測定電圧Ｖ20・Ｖ30・Ｖ40・Ｖ50を第一の多チャンネルＡＤ変換器124を介して、マイクロプロセッサ121に直接入力するように説明したが、併用制御回路部130Aが使用されているものにおいては、第二の多チャンネルＡＤ変換器134と併用制御回路部130Aとを介して、マイクロプロセッサ121にシリアル送信することができる。
また、多数の判定信号を総合的に判断して多数決処理によって異常発生した出力電圧を特定するための総合判定を併用制御回路部130Aで行なってから、その結論をマイクロプロセッサ121にシリアル送信するようにしてもよい。
また、以上の説明では、監視制御回路部131Aは、ハードウエアで構成された論理回路であるとしたが、これに代わって、図５、図９、図１９に示すように、第二のマイクロプロセッサとなるソークタイマ回路を兼ねたサブＣＰＵ131B・131C・131Fと、補助プログラムメモリ132B・132C・132Fを用いることもできる。併用制御回路部130Aが多様で自由度の高い制御を必要とする場合には、マイクロプロセッサを使用すると都合がよいが、制御内容が確定している場合には、どのような制御であってもマイクロプロセッサを必要とするわけではなく、専用の論理回路を用いて集積回路素子として手軽に実現できる。
次に、図１に示す過電圧検出記憶保護回路150について、図３を参照して詳細に説明する。図３において、過電圧検出記憶保護回路150は、判定記憶回路151、駆動停止トランジスタ155、および電源リレーの駆動トランジスタ157を主体として構成されている。判定記憶回路151は、比較回路によって構成される。分圧抵抗152a・152bは、互いに直列接続され、電源スイッチ103から給電を受ける。これらの分圧抵抗152a・152bの分圧点に得られる電圧は、負側入力抵抗152cを介して判定記憶回路151の負側入力端子に供給される。定電圧ダイオード153aと検出抵抗153bは、互いに直列接続され、監視電圧合成回路160から合成監視電圧Ｖmntの供給を受ける。検出抵抗153bの両端電圧は、正側入力抵抗154aを介して判定記憶回路151の正側入力端子に供給される。判定記憶回路151の出力端子は、正帰還抵抗154bを介して正の入力端子に接続されると共に、ベース抵抗156aを介して駆動停止トランジスタ155を導通駆動する。ＮＰＮ型トランジスタである駆動停止トランジスタ155のベース/エミッタ端子間には、開路安定抵抗156bが接続される。
なお、判定比較回路151は電源スイッチ103から直接給電を受けるようになっており、電源スイッチ103が開路すると、異常記憶状態はリセットされ、駆動停止トランジスタ155は不導通状態を維持する。
電源リレーの励磁コイル102bの一端は、車載バッテリ101に接続され、その他端は、電源リレーの駆動トランジスタ157によって開閉制御される。駆動抵抗158aとダイオード158bは、互いに直列接続され、電源スイッチ103と駆動トランジスタ157のベース端子間に接続されている。ＮＰＮ型トランジスタである駆動トランジスタ157のベース/エミッタ端子間には、開路安定抵抗158cが接続されている。駆動抵抗159aとダイオード159bは、互いに直列接続され、マイクロプロセッサ121の自己保持駆動指令Ｄrの出力端子と駆動トランジスタ157のベース端子との間に接続されている。なお、マイクロプロセッサ121の自己保持駆動指令Ｄrに代わって、ウォッチドッグタイマ回路170が発生する正常運転信号Ｅnaを用いることも可能である。駆動停止トランジスタ155のコレクタ端子は、マイクロプロセッサ121のリセット入力端子に接続され、また駆動トランジスタ157のベース回路に配置された駆動抵抗158aとダイオード158bとの接続点に接続されている。
監視電圧合成回路160は、分圧回路161およびダイオード回路162を含む。分圧回路161は、定電圧電源110Aの第一・第二・第三・第四・第五の出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbのそれぞれに対応する５つの分圧抵抗を含む。また、ダイオード回路162は、分圧回路161の各分圧抵抗の各分圧点に接続された５つのダイオードを含む。監視電圧合成回路160は、第一・第二・第三・第四・第五の各出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbを分圧回路161の各分圧抵抗によって分圧し、また、このらの各分圧抵抗の分圧点に得られた分圧電圧をダイオード回路162の各ダイオードで結合し、合成監視電圧Ｖmntを出力する。第一・第二・第三・第四・第五の出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbのそれぞれが目標とする出力電圧に合致しているときには、分圧回路161の各分圧抵抗の分圧点に得られた分圧電圧は、互いに一致する関係となるように、分圧回路161の各分圧抵抗の分圧比が定められている。
（２）作用・動作の詳細な説明
次に図１のとおり構成された車載電子制御装置100Aの作用、動作について詳細に説明する。先ず、図１において、電源スイッチ103が閉路されると、電源リレーの励磁コイル102bが付勢され、出力接点102aが閉路する。この出力接点102aが閉路することにより、車載バッテリ101から主電源電圧Ｖbが車載電子制御装置100Aに供給され、定電圧電源110Aは、第四の出力電圧Ｖupに加えて、第一・第二・第三・第五の出力電圧Ｖad・Ｖif・Ｖcp・Ｖsbを発生し、マイクロプロセッサ121が動作を開始する。マイクロプロセッサ121は、第一・第二のアナログセンサ104a・104bと、第一・第二のスイッチセンサ105a・105bの動作状態と、不揮発プログラムメモリ122Aに格納された制御プログラムとに応動し、制御出力信号を発生して、第一・第二の車載電気負荷106a・106bを駆動制御する。
マイクロプロセッサ121の運転中に発生した各種の異常発生情報および学習記憶情報は、バックアップメモリ123bに格納され、その一部は不揮発データメモリ128Aに格納保存される。バックアップメモリ123bは、電源リレーの出力接点102aが開路していても、副電源電圧Ｖbbを降圧して得られる第四の出力電圧Ｖupによって記憶内容を保持する。
但し、車載バッテリ101が異常電圧低下した場合、又は車載バッテリ101の交換のために副電源電圧Ｖbbの入力端子が開放された場合には、バックアップメモリ123bの記憶情報は消失するので、一部の重要データは不揮発データメモリ128Aに格納保存されている。
次に、図３において、電源リレーの励磁コイル102bは、電源スイッチ103が閉路したことによって駆動トランジスタ157を通じて付勢され、この励磁コイル102bの付勢状態は、マイクロプロセッサ121の自己保持駆動指令Ｄr又はウォッチドッグタイマ回路170が発生する正常運転信号Ｅnaによって自己保持される。従って、マイクロプロセッサ121が一旦動作を開始すると、電源スイッチ103が開路しても、駆動トランジスタ157の導通が維持される。マイクロプロセッサ121が、初期化、退避処理等を完了して、自らが動作停止すると、駆動トランジスタ157が遮断され、電源リレーの励磁コイル102bが消勢され、出力接点102aが開路するようになっている。
しかし、電源スイッチ103が閉路している状態であっても、駆動停止トランジスタ155が導通すると、駆動抵抗158aから供給される駆動トランジスタ157のベース電流が、駆動停止トランジスタ155によりバイパスされて遮断され、また、マイクロプロセッサ121のリセット信号RSTが論理レベル「Ｌ」となってマイクロプロセッサ121が動作停止する。その結果として、駆動トランジスタ157が不導通となり、電源リレーの励磁コイル102bが消勢される。
一方、判定記憶回路151の負側入力端子には、分圧抵抗152bによる分圧電圧が印加されているのに対し、判定記憶回路151の正側入力端子に印加される検出抵抗153bの両端電圧は、通常はゼロ電圧となっている。このため、判定記憶回路151の出力は、通常では論理レベル「Ｌ」となっており、駆動停止トランジスタ155は不導通となっている。しかし、合成監視電圧Ｖmntが過大となり、この合成監視電圧Ｖmntが、定電圧ダイオード153aによる閾値電圧を超過すると、検出抵抗153bの両端電圧が上昇し、やがて判定記憶回路151が反転動作して、この判定記憶回路151の出力が論理レベル「Ｈ」になると、正帰還抵抗154bによってこの状態が保持され、マイクロプロセッサ121の動作停止と電源リレーの励磁コイル102bの消勢が行なわれる。
次に、図２に示す電源異常検出回路140Aにおける異常検出動作を、図４のフローチャートを参照して説明する。図４において、工程400は、マイクロプロセッサ121による定電源回路10・20・30・40・50の異常点検動作の開始ステップである。続く工程401は、判定番号ｎを２・３・４・５に順次設定更新し、アナログスイッチ22b・32b・42b・52bを順次閉路して測定電圧Ｖ20・Ｖ30・Ｖ40・Ｖ50を順次読出しするステップである。この工程401では、最初の動作ではｎ＝２となって、アナログスイッチ22bが閉路されることにより、測定電圧Ｖ20が読み出される。
続く工程402は、工程401で読み出された測定電圧Ｖ20のデジタル変換値が、不揮発プログラムメモリ122Aに予め格納されている許容帯域データの範囲内となる正常値であるかかどうかを判定する。測定電圧Ｖ20のデジタル変換値が正常値であれば、工程402の判定結果はYESとなり、工程403へ移行する。測定電圧Ｖ20のデジタル変換値が正常値でなければ、工程402の判定結果はNOとなり、工程406へ移行する。
工程403は、不揮発プログラムメモリ122A又は不揮発データメモリ128Aの初期値格納アドレスの内容をチェックして、出荷検査時点で測定電圧Ｖ20の初期値が、既に格納されているかを確認する。測定電圧Ｖ20の初期値が既に格納されておれば、工程403の判定結果はNOとなり、工程405へ移行する。測定電圧Ｖ20の初期値が格納されていなければ、工程403の判定結果はYESとなり、工程404へ移行する。工程404では、工程401で読み出された測定電圧Ｖ20の現在値を初期値データとして不揮発プログラムメモリ122A又は不揮発データメモリ128Aの初期値格納アドレスに書込み、続いて動作終了工程408へ移行する。動作終了工程408では、他の制御プログラムを実施して、所定時間内には、再度工程400へ復帰して以下のフローを繰返して実行する。
工程405は、工程401で読み出された測定電圧Ｖ20の現在値と、既に書込み保存されている初期値データとの偏差を算出し、この偏差が不揮発プログラムメモリ122Aに予め格納されている許容変動データの範囲内となる正常値であるかかどうかを判定する。測定電圧Ｖ20の現在値と初期値データとの偏差が、正常値よりも過大であれば、工程405の判定結果はYESとなり、工程406へ移行する。測定電圧Ｖ20の現在値と初期値データとの偏差が、正常値であれば、工程405の判定結果はNOとなり、工程407へ移行する。工程406では、今回の判定対象となった測定電圧Ｖ20が異常であったことを仮記憶して工程407へ移行する。
工程407は、個別異常判定が完了したかどうかを判定するステップであり、判定番号ｎが４以下であれば、工程407の判定結果はNOとなり、工程401へ復帰する。
工程401へ復帰すれば、工程401は、次に判定番号ｎをｎ＝３に更新し、工程401〜407を繰返すことにより、測定電圧Ｖ30について、個別異常の判定を行なう。測定電圧Ｖ30の個別異常の判定が終了し、再度工程401へ復帰すれば、工程401は、次に判定番号ｎをｎ＝４に更新し、工程401〜407を繰返すことにより、測定電圧Ｖ40について、個別異常の判定を行なう。測定電圧Ｖ40の個別異常の判定が終了し、再度工程401へ復帰すれば、工程401は、次に判定番号ｎをｎ＝５に更新し、工程401〜407を繰返すことにより、測定電圧Ｖ50の個別異常の判定を行なう。これらの測定電圧Ｖ30・Ｖ40・Ｖ50についての個別異常の判定は、測定電圧Ｖ20についての個別異常の判定と同様に行なわれる。これらの測定電圧Ｖ30・Ｖ40・Ｖ50についての個別異常の判定において、異常が検出されると、工程406でその異常があったことが仮記憶される。
判定番号ｎが５になっておれば、工程407の判定結果はYESとなり、工程410aへ移行する。工程401〜408によって構成された工程ブロック409は個別異常検出手段を構成し、工程402は帯域異常検出手段を、また、工程405は変動異常検出手段をそれぞれ構成する。
工程407の判定結果がYESとなり、個別判定が完了してから実行される工程410aは、優先判定手段を構成するステップである。この工程410aは、第四・第五の定電圧電源回路40・50が第一の定電圧電源回路10と同等の定電圧精度を有するものである場合に実行され、工程406によって第四・第五の出力電圧Ｖup・Ｖsbに対応する測定電圧Ｖ40・Ｖ50の異常が仮記憶されているときには、第一の定電圧電源回路10は疑わしいと判定するステップである。続く工程410bは、総合異常判定手段を構成する工程である。この工程410bは、判定番号ｎ＝２・３・４・５に対応する４つ測定電圧Ｖ20・Ｖ30・Ｖ40・Ｖ50の個別判定結果によって推定される特定の定電圧電源回路の異常を抽出する手段である。例えば、判定番号ｎ＝２に対応する測定電圧Ｖ20のみが異常であれば、第二の定電圧電源回路20が異常であると判断し、判定番号ｎ＝３に対応する測定電圧Ｖ30のみが異常であれば、第三の定電圧電源回路30が異常であると判断する。同様に、判定番号ｎ＝４に対応する測定電圧Ｖ40のみが異常であれば、第四の定電圧電源回路40が異常であると判断し、判定番号ｎ＝５に対応する測定電圧Ｖ50のみが異常であれば、第五の定電圧電源回路50が異常であると判断する。複数の判定番号ｎに対応する複数の測定電圧に異常があれば、第一の定電圧電源回路10の異常であるか、または多チャンネルＡＤ変換器124・134のＡＤ変換異常が疑われることになる。
続く工程411は、工程402・405の判定で異常があるかどうかを判定する異常有無の判定ステップである。工程402・405の判定で異常が確認できなかった場合には、工程411の判定結果はNOとなり、工程414へ移行する。工程402・405のどれかの判定に異常があれば、工程411の判定結果はYESとなり、工程412へ移行する。工程412は、異常発生履歴保存手段の一部を構成するステップであり、工程406で仮記憶された各異常モード別に、言い換えれば工程402と工程405のそれぞれに対応する異常検出回数を累積加算し、誤判定を防止するために所定回数の異常検出によって異常状態を確定する。続く工程413は異常処理手段を構成するステップであり、異常発生に伴う異常報知又はフェールセーフ処理を実行する。工程413に続いて工程414へ移行する。なお、異常処理手段を構成する工程413では、後述の第一・第二・第三の異常処理手段413a・413b・413cが実行され、総論としては、車載エンジンの回転速度を抑制するように、スロットル弁開度を低減し、また、安全性に関わる便利機能の動作を停止する。
工程414は、異常発生履歴情報の転送退避時期であるかどうかを判定するステップである。電源スイッチ103が開路されてから電源リレーの出力接点102aが暫時閉路している期間であれば、工程414の判定結果はYESとなり、工程415へ移行する。電源スイッチ103が閉路されているときには、工程414の判定結果はNOとなり、動作終了工程408へ移行する。
工程415は、異常情報の転送を行なうステップであり、工程412でバックアップＲＡＭメモリ123bに記憶された異常モード別の確定異常の有無を、不揮発データメモリ128Aの異常モード別のアドレスのメモリに格納する。
なお、電源スイッチ103が開路されていたときには、その他の各種初期化処理が実行されてからマイクロプロセッサ121は動作停止し、これに伴って電源リレーの励磁コイル102bが消勢されて出力接点102aが開路する。また、電源スイッチ103が閉路しているときには、動作終了工程408で他の制御プログラムを実行し、所定時間以内には再度動作開始工程400が活性化して、以降のフローを実行する。
工程410a〜415で構成された工程ブロック420は、総合判定処理手段を構成し、個別異常検出手段409による個別異常検出結果に基づいて、総合異常判定手段410bによって多数決判定を行ない、工程412・415によって異常発生履歴保存を行なうと共に、工程413によって第一・第二・第三の異常処理手段413a・413b・413cが実行される。
以上の制御フローを概括説明すると、個別異常検出手段を構成する工程ブロック409では、帯域異常検出手段を構成する工程402、および変動異常検出手段を構成する工程405において、帯域異常検出を行なうための許容帯域データと、変動異常検出を行なうための初期値データと許容変動データとは、予め不揮発プログラムメモリ122Aに格納されているが、これらの不揮発プログラムメモリ122Aに格納された許容帯域データ、初期値データ、許容変動データには、製品の出荷検査段階において、検査設備である高精度な電圧計によって外部で測定された各出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbの実測データが活用される。なお、各出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbは、各定電圧電源回路10・20・30・40・50を構成する部品の固体バラツキ変動によって設計理論値とおりの出力電圧とならないで、夫々に誤差成分を含んでいるが、この誤差成分がどのような値であるかを予め実測しておいて、校正定数として不揮発プログラムメモリ122A又は不揮発データメモリ128Aに格納おけば、運転段階では誤差補正を行ないながら、異常判定を行なうことが可能である。
この場合、マイクロプロセッサ121は、運転段階において誤差補正された正確な出力電圧を知ることができる特徴があるが、単に異常判定を行なうためだけの目的であれば、校正定数は不要であり、例えば第三の出力電圧Ｖcpにおいて定電圧制御精度ＤＣ３．３Ｖ±０．３Ｖに対応した現実の測定電圧Ｖ30（図２参照）のデジタル変換値がいくらになっているかを測定し、この許容帯域デジタル値を許容帯域データとして不揮発プログラムメモリ122A又は不揮発データメモリ128Aに格納しておけばよい。初期値データおよび許容変動データについても同様であり、記憶しておいた校正データを用いて異常判定を行なう方法と、校正情報を含んだ初期デジタル値と許容変動デジタル値を初期値データと許容変動データとして予め記憶しておいて、異常判定段階では校正処理を不要にする方法とがあり、どちらの方法であっても本件出願の発明の主旨を達成することが可能となる。
また、出荷検査段階で全数の校正処理を行なうのを避けたい場合には、多数の製品サンプルを用いて許容帯域デジタル値、初期デジタル値、許容変動デジタル値の平均データを測定し、統計的に算出されたこれらの平均データを、不揮発プログラムメモリ122A又は不揮発データメモリ128Aに格納しておくことも可能である。
総合判定処理手段を構成する工程ブロック420では、優先判定手段410aは、第四・第五の定電圧電源回路40・50のいずれか一方が高精度な出力電圧Ｖup・Ｖsbを有する場合において、第四の出力電圧Ｖupに対応する測定電圧Ｖ40、又は第五の出力電圧Ｖsbに対応する測定電圧Ｖ50の個別異常判定結果が異常であれば、第一の定電圧電源回路10と、第四又は第五の定電圧電源回路40・50の異常の可能性があると判定する。また、第四・第五の定電圧電源回路40・50の双方が高精度な出力電圧Ｖup・Ｖsbを有する場合において、第四の出力電圧Ｖupに対応する測定電圧Ｖ40、又は第五の出力電圧Ｖsbに対応する測定電圧Ｖ50の個別異常判定結果が共に異常であるときは、第一の定電圧電源回路10の異常の可能性があると判定し、第四の出力電圧Ｖupに対応する測定電圧Ｖ40の個別異常判定結果が正常であって、第五の出力電圧Ｖsbに対応する測定電圧Ｖ50の個別異常判定結果が異常であれば、第五の定電圧電源回路50が異常であると判定し、また、第五の出力電圧Ｖsbに対応する測定電圧Ｖ50の個別異常判定結果が正常であって、第四の出力電圧Ｖupに対応する測定電圧Ｖ40の個別異常判定結果が異常であれば、第四の定電圧電源回路40が異常であると判定する。総合異常判定手段410bは、個別異常検出手段409による異常検出結果に応動して、第一・第二・第三の出力電圧Ｖad・Ｖif・Ｖcpと、第四・第五の出力電圧Ｖup・Ｖsbのどの出力電圧が異常であるかを全体として分析推定し、同一の比較基準電圧が使用された複数の出力電圧が共に異常であるときは、比較基準電圧が異常であると判定する多数決判定手段となっている。
第一の異常処理手段413aは、総合異常判定手段410bの推定結果に応動して、第二・第三の出力電圧Ｖif・Ｖcp又は第五の出力電圧Ｖsbの精度が異常であるときに、異常報知を行なうか、又は少なくとも異常発生履歴を保存記憶する手段である。
第二の異常処理手段413bは、総合異常判定手段410bの推定結果に応動して、第一の出力電圧Ｖadの精度が異常であると疑われるときに、異常報知を行なうか、又は少なくとも異常発生履歴を保存記憶すると共に、アナログセンサ104a・104bから得られる入力信号を、安全側の所定制御定数又は補正信号である補正置換データに置き換えて運転する手段である。なお第二の異常処理手段413bにおいて適用される補正信号は、電源電圧の変動によって検出出力が変化するアナログセンサに対しては、各アナログセンサに対応した補正係数を乗算するか、又は補正バイアスを代数加算するものであって、これらの補正係数又は補正バイアスは、補正置換データとして不揮発プログラムメモリ122Aに予め格納される。
第三の異常処理手段413cは、総合異常判定手段410bの推定結果に応動して、第四の出力電圧Ｖupの精度が異常であると疑われるときに、異常報知を行なうか、又は少なくとも異常発生履歴を保存記憶すると共に、バックアップメモリ123b内にあって運転中に学習記憶して変化する可変制御定数は、不揮発データメモリ128Aに転送保存されていた制御定数、又は不揮発プログラムメモリ122Aに格納されている基準制御定数に置き換えて運転する手段である。
以上の説明では、基準電圧生成回路111・112の使い分けについて言及しなかったが、例えば第一・第二・第三の定電圧電源回路10・20・30は、第一の基準電圧生成回路を用いた第一グループとし、第四・第五の定電圧電源回路40・50は、第二の基準電圧生成回路を用いた第二グループとしておけば、基準電圧生成回路の出力電圧に異常があった場合でも、個別異常検出手段409と総合異常判定手段410bによって検出することができる。なお、もしも第一・第二・第三の定電圧電源回路10・20・30が、同一の基準電圧生成回路の出力電圧によって負帰還制御されていて、この基準電圧生成回路の出力電圧が異常変動した場合には、第二・第三の出力電圧Ｖif・Ｖcpに対応する測定電圧Ｖ20・Ｖ30のデジタル変換値によっては、異常の検出は不可能であり、この場合には、基準電圧生成回路を二重系として設置し、第四・第五の出力電圧Ｖup・Ｖsbを監視することによって、相互間の異常が検出できる。
（３）実施の形態１の要点と効果
車載センサ群104a・104b・105a・105bの動作状態と不揮発プログラムメモリ122Aに格納された制御プログラムの内容とに応動して車載電気負荷群106a・106bを駆動制御するマイクロプロセッサ121、前記マイクロプロセッサ121に対してシリアル接続され一部の入出力信号を仲介接続する併用制御回路部130A、前記マイクロプロセッサ121と前記併用制御回路部130Aとそれらに対する入出力インタフェース回路に給電する定電圧電源110A、および前記定電圧電源の異常を検出する電源異常検出回路140Aを備えた車載電子制御装置100Aであって、
前記定電圧電源110Aは、車載バッテリ101から給電を受ける複数の定電圧電源回路10・20・30・40・50を含み、これらの各定電圧電源回路は、それぞれ基準電圧生成回路111・112が発生する基準電圧Ｖs1・Ｖs2に比例するように負帰還制御され、所定の許容変動帯域幅を有する出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbを発生するように構成され、
前記電源異常検出回路140Aは、前記マイクロプロセッサ121と前記併用制御回路部130Aとの少なくとも一方と協働して、前記定電圧電源が発生した複数の出力電圧の中から選択された複数の監視対象出力電圧のそれぞれについて個別異常検出を行なうための判定信号入力回路142Aを含み、
前記マイクロプロセッサ121と前記併用制御回路部130Aの少なくとも一方は、更に個別異常検出手段409と総合判定処理手段420を含み、
前記判定信号入力回路142Aは、前記複数の監視対象出力電圧について、それぞれの出力電圧と比較基準電圧との相対電圧情報を、前記マイクロプロセッサ121と前記併用制御回路部130Aの少なくとも一方に入力するように構成され、
前記比較基準電圧には、前記定電圧電源110Aが発生した複数の出力電圧の中で、高精度の定電圧制御精度を有する所定の出力電圧（具体的には第一の出力電圧Ｖad）が使用され、
前記個別異常検出手段409は、前記判定信号入力回路142Aから入力された前記相対電圧情報に基づいて、前記複数の監視対象出力電圧が、それぞれの許容変動帯域幅内の電圧値であるかどうかの帯域異常の有無を個別に検出し、
また、前記総合判定処理手段420は、前記個別異常検出手段409によって、前記複数の監視対象出力電圧の少なくとも１つに個別異常が検出されたときに、前記複数の監視対象出力電圧のどの出力電圧が異常であるかを全体として分析推定し、また同じ前記比較基準電圧と比較された前記複数の監視対象電圧が異常であるときには、前記比較基準電圧が異常と判定する多数決判決を行なうように構成された総合異常判定手段410bを有し、さらに、異常報知と異常発生情報の保存の少なくとも一方を行なうことを特徴とする。
このように実施の形態１による車載電子制御装置100Aは、複数の定電圧電源回路の中の高精度な出力電圧精度を有する定電圧電源回路の出力電圧を比較基準電圧として、複数の定電圧電源回路の出力電圧が許容変動幅内にあるかどうかの帯域比較を行なって個別異常の有無を検出し、個々の個別異常を総合判定して異常処理を行なうようになっている。
従って、複数の定電圧電源回路に対して、高精度な比較基準電圧を用いて正確に帯域異常の有無を個別に検出することができると共に、マイクロプロセッサや併用制御回路部が作動停止に至らない段階で、出力電圧の精度異常を危険予知情報として検出して異常報知又は異常発生履歴を保存しておくことによって、出力電圧の異常低下又は異常上昇事故に至る前に保守点検を行なったり、定期点検によって危険性を予知することができる効果がある。
更に、単に個別異常の検出を行なうだけではなく、個別異常が発生している定電圧電源回路がどの定電圧電源回路であるか、或いは比較基準電圧自体の異常ではないのかの識別情報を付加して異常報知又は異常履歴情報の保存を行い、保守点検を容易にすることができる効果がある。
また、実施の形態１の車載電子制御装置100Aでは、前記定電圧電源110Aは、第一・第二・第三の定電圧電源回路10・20・30、および付加の定電圧電源回路60を含み、
前記第一の定電圧電源回路10は、前記第二・第三の定電圧電源回路20・30に比べて負荷電流は小さいが、高精度な第一の出力電圧Ｖadを生成する電源回路であり、前記第一の定電圧電源回路10は、前記マイクロプロセッサ121に直接入力される第一の多チャンネルＡＤ変換器124と、第一のアナログインタフェース回路114aと、第一のアナログセンサ104aの一部とに対する電源として使用されると共に、
前記併用制御回路部130Aが、第二の多チャンネルＡＤ変換器路134と第二のアナログインタフェース回路114bを介して第二のアナログセンサ104bに接続されている場合には、前記第一の定電圧電源回路10は、前記第二の多チャンネルＡＤ変換器134と、第二のアナログインタフェース回路114bと、第二のアナログセンサ104bの一部とに対する電源としても使用され、
前記第二の定電圧電源回路20は、前記第一の定電圧電源回路10に比べて負荷電流が大きく、前記第一の出力電圧Ｖadと同等の電圧であるが、定電圧制御精度が低い第二の出力電圧Ｖifを生成する電源回路であり、前記第二の定電圧電源回路20は、前記マイクロプロセッサ121内の入出力インタフェース回路125・126と、前記併用制御回路部130A内の入出力インタフェース回路135・136に対する電源として使用され、
前記第三の定電圧電源回路30は、前記第一の出力電圧Ｖadと異なる電圧である第三の出力電圧Ｖcpを生成する電源回路であり、前記第三の定電圧電源回路30は、前記マイクロプロセッサ121の演算部、および不揮発プログラムメモリ122Aと演算処理用のＲＡＭメモリ123aに対する電源として使用され、
前記付加の定電圧電源回路60は、前記第一の出力電圧Ｖadと同等の定電圧制御精度を有する付加の出力電圧を発生する電源回路を含むことを特徴とする。
この構成によれば、高精度小容量電源と同一電圧の低精度大容量電源と、異電圧大容量電源とを適切に使い分ける負荷区分となっている。従って、高精度電源の用途を限定することによって全体として安価な電源構成にすることができる特徴がある。
また、比較基準電圧として複数個の高精度定電圧出力を必要とする場合には付加の定電
圧電源回路の定電圧精度は第一の出力電圧と同等レベルとなっている。
従って、第一の出力電圧が正常であるかどうかを判定するために、他の高精度な出力電
圧を比較基準電圧として使用することができる特徴がある。
また、実施の形態１の車載電子制御装置100Aでは、前記第一・第二・第三の定電圧電源回路10・20・30は、電源スイッチ103が閉路されたことによって、前記車載バッテリ101から給電を受けて前記第一・第二・第三の出力電圧Ｖad・Ｖif・Ｖcpを発生するように構成され、
前記付加の定電圧電源回路60は、第四の定電圧電源回路40と第五の定電圧電源回路50の少なくとも一方を含み、
前記第四の定電圧電源回路40は、前記電源スイッチ103が開路されている状態においても前記車載バッテリ101から給電を受けて第四の出力電圧Ｖupを発生する低消費電力の電源回路であり、前記第四の定電圧電源回路40は、前記マイクロプロセッサ121のバックアップメモリ123bと、前記併用制御回路部130Aの補助ＲＡＭメモリ133の少なくとも一方とに対する電源として使用される電源回路であり、
前記第五の定電圧電源回路50は、前記電源スイッチ103が閉路されている状態のみ、前記車載バッテリ101から給電を受けて前記第一の出力電圧Ｖadと異なる電圧である第五の出力電圧Ｖsbを生成し、前記第二・第三の定電圧電源回路20・30よりも低消費電力である電源回路であり、前記第五の定電圧電源回路50は、前記併用制御回路部130A内の監視制御回路131Aに対する電源として使用され、
前記監視制御回路131Aは、前記車載センサ群104b・105bからの監視入力信号を前記マイクロプロセッサ121に入力し、また、前記マイクロプロセッサ121からの制御出力信号によって前記車載負荷群106bを駆動制御する回路であり、
前記第四・第五の出力電圧Ｖup・Ｖsbの少なくとも一方は、その定電圧制御精度が、前記第一の出力電圧Ｖadと同等レベルとされ、前記付加の出力電圧として出力されることを特徴とする。
この構成によれば、付加の定電圧電源回路は、第一の出力電圧と同等レベルの出力電圧を有する第四の定電圧電源回路と第五の定電圧電源回路の少なくとも一方を含んでいる。第四の定電圧電源回路は車載バッテリから直接給電されているので、電源スイッチが遮断されて前記第一から第三の定電圧電源回路に対する給電が遮断された状態においても、一部のＲＡＭメモリの記憶状態を保持しておくことができる特徴がある。
また、第四・第五の定電圧電源回路の出力電圧は、本来は高精度の定電圧精度を必要としないが、負荷電流が小さく、マイクロプロセッサを主体とした第一の集積回路素子又は併用制御回路部を構成する第二の集積回路素子以外への給電がなくて、負荷電流の変動も少ないので比較的容易に定電圧精度を高めることができる特徴がある。
また、実施の形態１の車載電子制御装置100Aでは、前記第一・第二の多チャンネルＡＤ変換器124・134の少なくとも一方は、前記判定信号入力回路142Aの一部を構成して、前記監視対象出力電圧Ｖifに比例する電圧Ｖ20又は監視対象出力電圧Ｖcp・Ｖup・Ｖsbをそのまま受け、前記第一の出力電圧ＶadをＡＤ変換のための基準電圧Ｖrefとして、複数の監視電圧をデジタル値に変換し、監視電圧と基準電圧の比率に比例したデジタル値を前記相対電圧情報とすることを特徴とする。
この構成によれば、第一又は第二の多チャンネルＡＤ変換器は判定信号入力回路の一部を構成し、第一の出力電圧Ｖadを基準電圧として、監視対象出力電圧と基準電圧との比率に比例したデジタル変換値を得て、これを相対電圧情報とするようになっている。
従って、個別異常検出を行うための許容帯域データは多数サンプルによる実験データに
基づいて抽出して、当該抽出データは不揮発プログラムメモリに格納しておくことに
よって、異常判定を行うためのハードウエア回路を必要としないで手軽に異常検出を行
うことができる特徴がある。
また、全ての測定電圧が正常でない場合には第一の出力電圧が疑われると共に、多チャ
ンネルＡＤ変換器が異常となっていることも想定され、多チャンネルＡＤ変換器の異常
発生を検出することができる特徴がある。
また、実施の形態１の車載電子制御装置100Aでは、前記総合判定処理手段420は、第一・第二・第三の異常処理手段413a・413b・413cの少なくとも一つの手段を含み、
前記第一の異常処理手段413aは、前記付加の定電圧電源回路60が、前記第五の定電圧電源回路50を含む場合において、前記総合異常判定手段410bの判定結果に基づいて、前記第二・第三・第五の出力電圧Ｖif・Ｖcp・Ｖsbの異常が検出されたときに、その異常報知と、その異常発生情報の保存との少なくとも一方を行なう手段であり、
前記第二の異常処理手段413bは、前記総合異常判定手段410bの判定結果に基づいて、前記第一の出力電圧Ｖadの異常が検出されたときに、その異常報知と、その異常発生情報の保存の少なくとも一方を行ない、また、前記第一のアナログセンサ104aから得られる入力信号、および前記併用制御回路部130Aが、前記第二の多チャンネルＡＤ変換器134と前記第二のアナログインタフェース回路114bを介して前記第二のアナログセンサ104bに接続されている場合には、前記第二のアナログセンサ104bから得られる入力信号を、安全側の補正置換データに置き換える手段であり、
前記第三の異常処理手段413cは、前記付加の定電圧電源回路60が、前記第四の定電圧電源回路40を含む場合において、前記総合異常判定手段410bの判定結果に基づいて前記第四の出力電圧Ｖupの異常が検出されたときに、その異常報知と、その異常発生情報の保存との少なくとも一方を行ない、また、前記バックアップメモリ123b内にあって運転中に学習記憶して変化する可変制御定数を、不揮発データメモリ128Aに転送保存されていた制御定数と、前記不揮発プログラムメモリ122Aに予め格納されている所定の基準制御定数とのいずれか一方に置き換えることを特徴とする。
この構成によれば、総合異常判定手段に基づいて推定された各出力電圧の異常発生に対応して、異常報知又は異常履歴情報の保存を行なうと共に、第一の出力電圧が異常であればアナログ信号の補正処理が行われ、第四の出力電圧が異常であれば学習制御定数を転送保存情報又は基準制御定数に復帰させるようになっている。従って、ウォッチドッグタイマ回路やマイクロプロセッサの作動停止に至らない出力電圧の精度異常を検出して異常報知又は異常発生履歴を保存しておくことによって、出力電圧の異常低下又は異常上昇事故を予想して、大事に至る前に保守点検を行なったり、定期点検によって危険性を予知することができる特徴がある。
また、第一の出力電圧が異常であるときに適用される補正置換データは、各アナログセンサの現在のアナログ信号に対して安全側の補正係数を掛けるか、補正バイアスを代数加算するようになっている。従って、各アナログセンサ毎に適切な補正係数と補正バイアスを定めておいて、制御の安全性を維持することができる特徴がある。
更に、実施の形態１の車載電子制御装置100Aでは、併用制御回路部130Aの監視制御回路部131Aは、ハードロジック回路で構成され、監視制御回路部131Aが、総合判定処理手段420による処理の一部を実行することを特徴とする。
この構成によれば、マイクロプロセッサに対して入出力信号のシリアル交信を行なう併用制御回路部を設け、併用制御回路部に設けられた監視制御回路部によって総合判定処理手段の処理の一部を分担するので、各測定信号をマイクロプロセッサに直接入力する必要がなく、高価で高速動作を行うマイクロプロセッサの入出力点数を節約し、またマイクロプロセッサの制御負担を軽減できる特徴がある。
更に、実施の形態１の車載電子制御装置100Aでは、前記車載電子制御装置100A内の不揮発データメモリ128Aと、前記不揮発プログラムメモリ122Aとのいずれか一方には、前記複数の監視対象出力電圧のそれぞれに関する出荷時における初期値データと、許容変動データとが格納され、
前記個別異常検出手段409は、変動異常検出手段405を含み、この変動異常検出手段は、前記複数の監視対象出力電圧のそれぞれについて、前記初期値データとの偏差電圧が、前記許容変動データ内の値かどうかを判定して、個別異常を判定することを特徴とする。
この構成によれば、変動異常検出を行なうための初期値データと許容変動データとは現品対応の実測データと多数サンプルによる実験データに基づいて抽出され、当該抽出データは不揮発プログラムメモリ又は不揮発データメモリに格納されるようになっている。従って、適用部品定数の固体変動に基づく検出誤差が校正されて正確に異常検出が行え
る特徴がある。
また、各出力電圧の初期値からの変動が過大であるときには、たとえ帯域異常の検出が
行なわれていなくても、異常発生の予兆であるとして個別異常に付加されて、安全性を
向上することができる特徴がある。
実施の形態２．
（１）構成の詳細な説明
図５は、この発明による車載電子制御装置の実施の形態２を示す全体回路図である。この図５を参照し、実施の形態２について、図１に示す実施の形態１との相違点を中心にして、その構成を詳細に説明する。なお、図５において、図１と同一符号は、同一又は相当部分を示している。
図５において、実施の形態２の車載電子制御装置100Bにおける定電圧電源110Bは、図６について後述する通り、第三の定電圧電源回路30の入力電圧として、主電源電圧Ｖbに代わって第二の定電圧電源回路20の出力電圧Ｖifが使用されていて、第三の定電圧電源回路30の消費電力が大幅に抑制される特徴がある。但し全体としての消費電力が抑制されるものではないので、第二の定電圧電源回路20として、スイッチングレギュレータを使用して消費電力を抑制するようになっている。
第一の集積回路素子120Bに含まれている不揮発プログラムメモリ122Bには、フラッシュメモリが使用され、その一部の領域が不揮発データメモリ128Bとして使用されるように構成される。併用制御回路部130Bは、監視制御回路部131Bとして、ソークタイマ回路を兼ねたサブＣＰＵ131Bを備え、このサブＣＰＵ131Bは、マスクＲＯＭメモリ等による補助プログラムメモリ132Bおよび補助ＲＡＭメモリ133と協働するように構成される。
第五の出力電圧Ｖsbから常時給電を受けるソークタイマ回路は、低消費電力、小容量のサブＣＰＵ131Bによって構成される。このサブＣＰＵ131Bによるソークタイマ回路は、電源スイッチ103が開路されてエンジンが停止されている期間において、一時的に電源リレーの励磁コイル102bを付勢し、マイクロプロセッサ121を再起動し、第一・第二のアナログセンサ104a・104bおよび第一・第二のスイッチセンサ105a・105bの各一部のセンサの動作状態を監視して、異常の有無を検出記憶する。
電源異常検出回路140Bについては、図６を参照して後述する。過電圧検出記憶保護回路150と、監視電圧合成回路160は、図３と同じに構成される。
次に、実施の形態２における電源異常検出回路140Bについて、図６を参照して、図２の電源異常検出回路140Aとの相違点を中心にして説明する。なお、図６において、図２と同一符号は、同一又は相当部分を示している。
図６において、定電圧電源110Bは、第一・第二・第三・第四・第五の定電圧電源回路10・20・30・40・50を含む。第一の定電圧電源回路10は、主電源電圧Ｖbを降圧して第一の出力電圧Ｖadを生成する。第二の定電圧電源回路20は、主電源電圧Ｖbを降圧して第二の出力電圧Ｖifを生成する。第三の定電圧電源回路30は、第二の出力電圧Ｖifを降圧して第三の出力電圧Ｖcpを生成する。この第三の定電圧電源回路30は、図６に点線で示すように、主電源電圧Ｖbの給電を受け、この主電源電圧Ｖbを降圧して、第三の出力電圧Ｖcpを生成するようにすることもできる。第四・第五の定電圧電源回路40・50は、副電源電圧Ｖbbを降圧して第四・第五の出力電圧Ｖup・Ｖsbを生成する。第四・第五の定電圧電源回路40・50は、付加の定電圧電源回路60を構成する。
定電圧電源110Bの第一・第二・第三・第四・第五の定電圧電源回路10・20・30・40・50の各出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbの定電圧値、定電圧精度、および負荷電流値は、実施の形態１における各出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbと同じである。
実施の形態２でも、実施の形態１と同様に、第一の出力電圧Ｖadは、第一・第二の多チャンネルＡＤ変換器124・134、第一・第二のアナログインタフェース回路114a・114b、および第一・第二のアナログセンサ104a・104bの一部に対して給電される。第二の出力電圧Ｖifは、入出力インタフェース回路125・126、併用制御回路部130B、およびウォッチドッグタイマ回路170に給電される。第三の出力電圧Ｖcpは、マイクロプロセッサ121、不揮発プログラムメモリ122B、ＲＡＭメモリ123a、バックアップメモリ123bに給電される。
第四の出力電圧Ｖupは、電源リレーの出力接点102aが開路されていても、バックアップメモリ123bに給電される。
第五の出力電圧Ｖsbは、電源リレーの出力接点102aが開路されていても、併用制御回路部130B内の監視制御回路部131Bに給電される。
各定電圧電源回路10・20・30・40・50は、それぞれの出力電圧に比例した電圧と、第一又は第二の基準電圧生成回路111・112が発生する基準電圧Ｖs1又はＶs2とが等しくなるように、負帰還連続制御されたパワートランジスタによって構成される。とくに、第一・第三・第四・第五の定電圧電源回路10・30・40・50は、一般にはドロッパー型と呼ばれるレギュレータで構成されるのに対し、第二の定電圧電源回路20は、パワートランジスタのON/OFFデューティ制御によるスイッチングレギュレータで構成される。スイッチングレギュレータでは、制御用トランジスタの消費電力が小さくなり、発熱を抑制することができるが、高精度な定電圧は得られない。第三の定電圧電源回路30は、ドロッパー型のレギュレータではあるが、入力電圧が安定化された第二の出力電圧Ｖifであるので、消費電力が抑制される。救援ダイオード113cは、第一の出力電圧Ｖadが異常低下したとき、又は第二の出力電圧Ｖifが異常上昇したときに、第二の定電圧電源回路20から第一の定電圧電源回路10の負荷回路に対して給電する。第一・第二の出力電圧Ｖad・Ｖifが正常であるときには、第一の出力電圧Ｖadは、第二の出力電圧Ｖifから救援ダイオード113cの電圧降下分を差し引いた電圧よりも高い電圧となり、その結果、援ダイオード113cがオフ状態となり、第二の出力電圧Ｖifからアナログ系回路への給電が行われない。
電源異常検出回路140Bは、図６に示すように、分圧回路141B、比較信号入力回路142B、分圧比補正回路146B、および平滑回路149Bを含む。分圧回路141Bは、第一の分圧回路11Dを構成する分圧抵抗11d・11aと、第二の分圧回路21Dを構成する分圧抵抗21d・21aと、第三の分圧回路31Dを構成する分圧抵抗31d・31aと、第四の分圧回路41Dを構成する分圧抵抗41d・41aと、第五の分圧回路51Dを構成する分圧抵抗51d・51aを含む。第一の分圧回路11Dの分圧抵抗11d・11aは、第一の出力電圧Ｖadを受けて第一の分圧電圧E1sを出力する高精度抵抗の直列回路によって構成される。第二の分圧回路21Dの分圧抵抗21d・21aは、第二の出力電圧Ｖifを受けて第二の分圧電圧E2を出力する高精度抵抗の直列回路によって構成される。第三の分圧回路31Dの分圧抵抗31d・31aは、第三の出力電圧Ｖcpを受けて第三の分圧電圧E3を出力する高精度抵抗の直列回路によって構成される。第四の分圧回路41Dの分圧抵抗41d・41aは、第四の出力電圧Ｖupを受けて第四の分圧電圧E4を出力する高精度抵抗の直列回路によって構成される。第五の分圧回路51Dの分圧抵抗51d・51aは、第五の出力電圧Ｖsbを受けて第五の分圧電圧E5を出力する高精度抵抗の直列回路によって構成される。
判定信号入力回路142Bは、第二・第三・第四・第五の判定信号入力回路142B2・142B3・142B4・142B5を有し、これらの第二・第三・第四の判定信号入力回路142B2・142B3・142B4・142B5は、それぞれ第二・第三・第四・第五の比較回路23b・33b・43b・53bを含む。第二の比較回路23bは、第一の分圧電圧E1sが比較基準電圧として負の入力端子に供給され、また、第二の分圧電圧E2が比較対象電圧として正の入力端子に供給される。この第二の比較回路23bは、第二の分圧電圧E2の値が、第一の分圧電圧E1sの値を超過したときに、論理レベルが「Ｈ」となる第二の比較出力CMP2を発生し、この第二の比較出力CMP2を相対電圧情報としてマイクロプロセッサ121に入力する。
同様に、第三の比較回路33bは、第一の分圧電圧E1sが比較基準電圧として負の入力端子に供給され、また、第三の分圧電圧E3が比較対象電圧として正の入力端子に供給される。この第三の比較回路33bは、第三の分圧電圧E3の値が、第一の分圧電圧E1sの値を超過したときに、論理レベルが「Ｈ」となる第三の比較出力CMP3を発生し、この第三の比較出力CMP3を相対電圧情報としてマイクロプロセッサ121に入力する。
同様に、第四の比較回路43bは、第一の分圧電圧E1sが比較基準電圧として負の入力端子に供給され、また、第四の分圧電圧E4が比較対象電圧として正の入力端子に供給される。この第四の比較回路43bは、第四の分圧電圧E4の値が、第一の分圧電圧E1sの値を超過したときに、論理レベルが「Ｈ」となる第四の比較出力CMP4を発生し、この第四の比較出力CMP4を相対電圧情報としてマイクロプロセッサ121に入力する。
同様に、第五の比較回路53bは、第一の分圧電圧E1sが比較基準電圧として負の入力端子に供給され、第五の分圧電圧E5が比較対象電圧として正の入力端子に供給される。この第五の比較回路53bは、第五の分圧電圧E5の値が、第一の分圧電圧E1sの値を超過したときに、論理レベルが「Ｈ」となる第五の比較出力CMP5を発生し、この第五の比較出力CMP5を相対電圧情報としてマイクロプロセッサ121に入力する。
なお、第二の比較回路23bは、ダイオード68・69を介して第一・第二の出力電圧Ｖad・Ｖifから給電を受ける。第三・第四・第五の比較回路33b・43b・53bについては、図面を簡単化するため、図示を省略しているが、第二の比較回路23bと同様に、ダイオード68・69を介して第一・第二の出力電圧Ｖad・Ｖifから給電を受ける。
分圧比補正回路146Bは、第二・第三・第四・第五の補正回路25A・35A・45A・55Aを含む。第二の補正回路25Aは、分圧抵抗25bと開閉素子26bを含み、これらの分圧抵抗25bと開閉素子26bは、互いに直列接続され、この直列回路は、開閉素子26bが閉路したときに、分圧抵抗21aに対して並列接続され、第二の分圧電圧E2の分圧比を減少させる。
同様に、第三の補正回路35Aは、分圧抵抗35bと開閉素子36bを含み、これらの分圧抵抗35b、開閉素子36bは、互いに直列接続され、この直列回路は、開閉素子36bが閉路したときに、分圧抵抗31aに対して並列接続され、第三の分圧電圧E3の分圧比を減少させる。
同様に、第四の補正回路45Aは、分圧抵抗45bと開閉素子46bを含み、これらの分圧抵抗45b、開閉素子46bは、互いに直列接続され、この直列回路は開閉素子46bが閉路したときに分圧抵抗41aに対して並列接続され、第四の分圧電圧E4の分圧比を減少させる。同様に、第五の補正回路55Aは、分圧抵抗55bと開閉素子56bを含み、これらの分圧抵抗55b、開閉素子56bは、互いに直列接続され、この直列回路は開閉素子56bが閉路したときに分圧抵抗51aに対して並列接続され、第五の分圧電圧E5の分圧比を減少させる。
開閉素子26b・36b・46b・56bは、例えばＮＰＮトランジスタで構成される。これらの開閉素子26b・36b・46b・56bは、それぞれ駆動抵抗27b・37b・47b・57bを介してマイクロプロセッサ121の補正指令信号PWMによって開閉される。補正指令信号PWMが論理レベル「Ｈ」になると、開閉素子26b・36b・46b・56bが導通し、第二・第三・第四・第五の分圧回路21D・31D・41D・51Dのそれぞれの分圧比が減少する。
平滑回路149Bは、直列抵抗28bとコンデンサ29bからなる第二の平滑回路28Sと、直列抵抗38bとコンデンサ39bからなる第三の平滑回路38Sと、直列抵抗48bとコンデンサ49bからなる第四の平滑回路48Sと、直列抵抗58bとコンデンサ59bからなる第五の平滑回路58Sを含む。第二・第三・第四・第五の各平滑回路28S・38S・48S・58Sは、それぞれ対応する比較回路23b・33b・43b・53bの正の入力端子に接続される。
補正指令信号PWMのON/OFF動作に応動して、第二・第三・第四・第五の分圧電圧E2・E3・E4・E5は減少又は増大を繰返すが、各平滑回路28S・38S・48S・58Sの出力電圧は、補正指令信号PWMのON/OFFのデューティに対応した平均電圧に平滑化され、その平滑化電圧と第一の分圧電圧E1sとが、各比較回路23b・33b・43b・53bで比較されることになる。
なお、分圧抵抗21d・21aと分圧抵抗25bによる分圧比は、分圧抵抗25bが分圧抵抗21aに対して並列接続された結果、分圧回路21Dが小さな分圧比となっているときには、定電圧電源回路20の出力電圧Ｖifが、許容された上限電圧よりも更に大きな危険上限電圧以下であれば、分圧電圧E2は、基準となる第一の分圧電圧E1sよりも小さい電圧となって、比較出力CMP2の論理レベルが「Ｌ」となるように設定される。分圧抵抗31d・31aと分圧抵抗35bによる分圧比、分圧抵抗41d・41aと分圧抵抗45bによる分圧比、および分圧抵抗51d・51aと分圧抵抗55bによる分圧比も、同様に設定される。
具体的には、分圧抵抗35b・45b・55bが、それぞれ分圧抵抗31a・41a・51aに対して並列接続された結果、それぞれの分圧回路31D・41D・51Dが小さな分圧比となっているときには、定電圧電源回路30・40・50の各出力電圧Ｖcp・Ｖup・Ｖsbが、許容された上限電圧よりも更に大きな危険上限電圧以下であれば、各分圧電圧E3・E4・E5は、基準となる第一の分圧電圧E1sよりも小さい電圧となって、それぞれの比較出力CMP3・CMP4・CMP5の論理レベルが「Ｌ」となるように設定される。
また、開閉素子26b・36b・46b・56bが遮断されて各分圧回路21D・31D・41D・51Dが大きな分圧比となっているときには、各定電圧電源回路20・30・40・50の出力電圧Ｖif・Ｖcp・Ｖup・Ｖsbが、それぞれ許容された下限電圧よりも更に小さな限界下限電圧以上であれば、各分圧電圧E2・E3・E4・E5は、基準となる第一の分圧電圧E1sよりも大きい電圧となって、各比較出力CMP2・CMP3・CMP4・CMP5の論理レベルが「Ｈ」となるように、各出力電圧Ｖif・Ｖcp・Ｖup・Ｖsbの許容変動範囲よりも若干広い幅の変動範囲と分圧比との関係が設定されている。
以上の説明では分圧抵抗25b・35b・45b・55bは、補正指令信号PWMによって各分圧回路21D・31D・41D・51Dの下流側の抵抗21a・31a・41a・51aに対して並列接続されるようになっているが、これを上流側の分圧抵抗21d・31d・41d・51dに対して並列接続して、補正指令信号PWMの論理レベルが「Ｈ」であるときに、分圧比を大きくするようにしてもよい。
また、高精度電圧が求められない小電流容量の第四・第五の定電圧電源回路40・50について、第一の定電圧電源回路10と同等レベルの定電圧制御精度のものにしておくと、より確実に全体の電源回路異常の有無を判定するのに好都合である。特に、第一の定電圧電源回路10は、第一の基準電圧生成回路111を用いて第一の出力電圧Ｖadを発生し、また、第五の定電圧電源回路50は、第二の基準電圧生成回路112を用いて第五の出力電圧Ｖsbを発生するようにしておけば、第一・第二の基準電圧生成回路111・112、第一・第五の定電圧電源回路10・50のどれかが異常であれば、第五の比較出力CMP5が異常論理出力を発生することになり、第一・第二の基準電圧生成回路111・112の異常を含めて検出することが可能となる。
また、以上の説明では、第二・第三・第四・第五の比較出力CMP2・CMP3・CMP4・CMP5は、それぞれマイクロプロセッサ121に入力され、また、マイクロプロセッサ121は、補正指令信号PWMを発生するものとしたが、第二・第三・第四・第五の比較出力CMP2・CMP3・CMP4・CMP5を併用制御回路部130Bの監視制御回路部131Bに入力し、この監視制御回路部131Bが補正指令信号PWMを発生し、異常判定結果をマイクロプロセッサ121に送信するようにしてもよい。
（２）作用・動作の詳細な説明
次に、図５のとおり構成された車載電子制御装置100Bの作用、動作について詳細に説明する。先ず、図５において、電源スイッチ103が閉路されると、電源リレーの励磁コイル102bが付勢され、出力接点102aが閉路する。この出力接点102aの閉路により、車載バテリ101から主電源電圧Ｖbが車載電子制御装置100Bに供給され、定電圧電源110Bは、第四・第五の出力電圧Ｖup・Ｖsbに加えて、第一・第二・第三の出力電圧Ｖad・Ｖif・Ｖcpを発生し、マイクロプロセッサ121が動作を開始する。マイクロプロセッサ121は、車載センサ群である第一・第二のアナログセンサ104a・104bと、第一・第二のスイッチセンサ105a・105bの動作状態と、不揮発プログラムメモリ122Bに格納された制御プログラムに応動し、制御出力信号を発生して、第一・第二の車載電気負荷106a・106bを駆動制御する。
マイクロプロセッサ121の運転中に発生した各種の異常発生情報および学習記憶情報は、バックアップメモリ123bに格納された後に、一括して不揮発プログラムメモリ122B内の特定アドレス領域である不揮発データメモリ128Bに格納保存される。運転中に定電圧電源110Bの出力電圧が過大となった場合の作用、動作は、図３の場合と同様である。
次に、図５のとおり構成された車載電子制御装置100Bにおける異常検出動作を、図７、図８のフローチャートを参照して説明する。図７は全体フローチャートを示す。
図７において、工程700は、マイクロプロセッサ121による定電圧電源回路10・20・30・40・50の異常点検動作の開始ステップである。続く工程701は、デューティ調整手段を構成する工程であり、補正指令信号PWMとしてＯＮデューティを順次0→100％に増加又は100％→0に減少させるために、例えばＯＮデューティを僅かづつ漸増又は僅かづつ漸減させるステップである。この工程701は、後述の工程707との間で循環動作を行ないながら、ＯＮデューティを漸増または漸減させるものである。ここではＯＮデューティを漸増させて各分圧回路21D・31D・41D・51Dの分圧比を漸次小さくしていく場合について説明するが、そのＯＮデューティを漸減させて各分圧回路21D・31D・41D・51Dの分圧比を漸次大きくする場合も、同様である。工程701に続く工程702は、判定番号ｎを順次２・３・４・５に更新設定するステップであり、循環の初回動作ではｎ＝２となり、後述の工程706を経由して再度工程702が実行される度毎に、ｎ＝３、ｎ＝４、ｎ＝５に更新される。続く工程703は、第二・第三・第四・第五の比較出力CMPn（n＝2〜5）の論理レベルが変化したかどうかを判定する。比較出力CMPnの論理レベルが変化していなければ、工程703の判定結果はNOとなり、工程704へ移行する。比較出力CMPnの論理レベルが変化しておれば、工程703の判定結果はYESとなり、工程ブロック705へ移行する。なお、初期状態においては、各分圧回路の21D・31D・41D・51Dの分圧比が十分大きな値となっているので、第ｎの比較出力CMPnの論理レベルは「Ｈ」であり、分圧比の漸減によって、やがて第ｎの比較出力CMPnは論理レベル「Ｌ」に変化するのが正常な動作である。
工程704は、初回動作時において第ｎの比較出力CMPnの論理レベルが「Ｈ」ではなかったときに、第ｎの出力電圧の過小又は第一の出力電圧Ｖadの過大として、第ｎの異常状態を仮記憶するステップである。工程ブロック705では、図８で示された異常判定のサブルーチンプログラムが実行される。図８において、工程800は、サブルーチンブログラムの動作開始ステップである。続く工程801は、不揮発プログラムメモリ122B又は不揮発データメモリ128Bの初期値格納アドレスの内容をチェックして、出荷検査時点で初期値データに対応した初期デューティの値が格納されているかどうかを確認し、初期デューティが格納されておれば、工程801の判定結果はNOとなり、工程802bへ移行する。初期デューティが格納されていなければ、工程801の判定結果はYESとなり、工程802aへ移行する。工程802aでは、工程701によって設定されている現在のデューティを初期デューティとして不揮発プログラムメモリ122B又は不揮発データメモリ128Bの初期値格納アドレスに書込み、続いて工程803へ移行する。工程802bでは、工程701によって設定されている現在のデューティを、該当デューティとしてＲＡＭメモリ123aに仮記憶してから工程803へ移行する。なお、工程802a・802bは、工程703によって第ｎの比較出力CMPnの論理レベルが変化した時点における補正指令信号PWMのデューティを記憶するものであって、工程802aは初期デューティ記憶手段を、また、工程802bは該当デューティ記憶手段をそれぞれ構成する。続く工程803は、後述する判定データ換算手段を構成するステップである。続く工程804では、工程802bで仮記憶された該当デューティが、工程803で算出（又は読出し）された許容帯域データに対応した許容帯域デューティ内にあるかどうかを判定する。工程802bで仮記憶された該当デューティが、許容帯域デューティ内の適正範囲でなければ、工程804の判定結果はNOとなり、工程805へ移行する。工程802bで仮記憶された該当デューティが、許容帯域デューティ内の適正範囲であれば、工程804の判定結果はYESとなり、工程807へ移行する。工程805では、デューティが過大であったかどうかを判定し、デューティが過小であれば、工程805の判定結果はNOとなり、工程806aへ移行する。デューティが過大であれば、工程805の判定結果はYESとなり、工程806bへ移行する。
工程806aは、デューティが過小であって分圧比が過大であるときに比較反転したことから判断して、第ｎの出力電圧が過小であるか、第一の出力電圧Ｖadが過大であったとする第ｎの異常状態を仮記憶する。工程806bは、デューティが過大であって分圧比が過小であるときに比較反転したことから判断して、第ｎの出力電圧が過大であるか、第一の出力電圧Ｖadが過小であったとする第ｎの異常状態を仮記憶する。工程807では、不揮発プログラムメモリ122Bに格納されている初期デューティの値と、工程802bで仮記憶された該当デューティとの偏差が、所定の許容変動データに対応した許容変動デューティ内にあるかどうかを判定する。その偏差が前記許容変動デューティよりも過大であるときには、工程807の判定結果はYESとなり、工程808へ移行し、第ｎの出力電圧の初期値からの変動量が大きいとする異常状態を仮記憶する。その偏差が、前記許容変動デューティ内にあれば、工程807の判定結果はNOとなる。工程807の判定結果がNOであったとき、または工程806a・806b・808が終了したときには、復帰工程809を経由して図７の工程706へ復帰移行する。
図７に戻り、工程704又は工程ブロック705に続いて実行される工程706では、判定番号ｎが５になったかどうかを判定する。判定番号ｎが４以下であれば、工程706の判定結果はNOとなり、工程702へ復帰して判定番号ｎを増加させる。判定番号ｎがｎ＝５になっておれば、工程706の判定結果はYESとなり、工程707へ移行する。
工程707では、ＯＮデューティが最大値になったかどうかを判定する。ＯＮデューティをまだ増加させる必要がある場合には、工程707の判定結果はNOとなり、工程701へ復帰する。ＯＮデューティの漸増が完了し、ＯＮデューティが最大値になっておれば、工程707の判定結果はYESとなり、工程710aへ移行する。
工程702〜707によって構成された工程ブロック709は、論理反転検出手段を構成し、また、工程ブロック705は個別異常検出手段を構成する。また、工程ブロック705の中で、工程802aは初期デューティ記憶手段を、工程802bは該当デューティ記憶手段を、工程803は判定データ換算手段を、工程804は帯域異常検出手段を、工程807は変動異常検出手段をそれぞれ構成する。
工程707の判定結果がYESとなり、個別異常検出が完了してから実行される工程710aは、優先判定手段を構成するステップである。この工程710aは、第四・第五の定電圧電源回路40・50が、第一の定電圧電源回路10と同等の定電圧制御精度を有するものである場合に実行され、工程704・806a・806b・808によって第四・第五の出力電圧Ｖup・Ｖsbに異常が記憶されているときには、第一の定電圧電源回路10は疑わしいと判定するステップである。続く工程710bは、総合異常判定手段を構成するステップである。この工程710bは、判定番号ｎ＝２・３・４・５に対応する４つの出力電圧Ｖif・Ｖcp・Ｖup・Ｖsbの個別判定結果によって推定される特定の定電圧電源回路の異常を抽出する手段である。例えば、判定番号ｎ＝２に対応する出力電圧Ｖifのみが異常であれば、第二の定電圧電源回路20が異常であると判断し、判定番号ｎ＝３に対応する出力電圧Ｖcpのみが異常であれば、第三の定電圧電源回路30が異常であると判断する。判定番号ｎ＝４・５も同様であるが、複数の判定番号ｎに異常が発生すると、第一の定電圧電源回路10の異常が疑われることになる。
続く工程711は、異常有無の判定ステップである。工程704・806a・806b・808で異常が記憶されていなかった場合には、工程711の判定結果はNOとなり、工程714へ移行し、また、工程704・806a・806b・808で異常が記憶されておれば、工程711の判定結果はYESとなり、工程712へ移行する。工程712は異常発生履歴保存手段の一部を構成するステップであり、工程704・806a・806b・808で仮記憶された各異常モード別に、異常検出回数を累積加算し、誤判定を防止するために所定回数の異常検出によって異常状態を確定する。続く工程713は、異常処理手段を構成するステップであり、異常発生に伴う異常報知又はフェールセーフ処理を実行する。工程713に続いて工程714へ移行する。
なお、異常処理手段を構成する工程713では、後述の第一・第二・第三の異常処理手段713a・713b・713cが実行されて、総論としては、エンジン回転速度を抑制するようにスロットル弁開度を低減し、また、安全性に関わる便利機能の動作を停止する。その詳細は、前述の図４における異常処理手段413と同等の内容となっている。
工程714は、異常発生履歴情報の転送退避時期であるかどうかを判定するステップである。電源スイッチ103が開路されてから電源リレーの出力接点102aが暫時閉路している期間であれば、工程714の判定結果はYESとなり、工程715へ移行する。電源スイッチ103が閉路されているときには、工程714の判定結果はNOとなり、動作終了工程719へ移行する。工程715は、異常情報転送を行なうステップであり、工程712でバックアップＲＡＭメモリ123bに記憶された異常モード別の確定異常の有無を、不揮発データメモリ128Bの異常モード別のアドレスのメモリに格納する。
なお、電源スイッチ103が開路されていたときには、その他の各種退避処理が実行されてからマイクロプロセッサ121は動作停止し、これに伴って電源リレーの励磁コイル102bが消勢されて出力接点102aが開路する。また、電源スイッチ103が閉路しているときには、動作終了工程719で他の制御プログラムを実行し、所定時間以内には再度動作開始工程700が活性化して、以降のフローを実行するようになっている。
工程710a〜715で構成された工程ブロック720は、総合判定処理手段を構成し、個別異常検出手段705による個別検出結果に基づいて、総合異常判定手段710bによって多数決判定を行ない、工程712・715によって異常発生履歴保存を行なうと共に、工程713によって第一・第二・第三の異常処理手段713a・713b・713cが実行される。
以上の説明においては、不揮発プログラムメモリ122Bには、制御プログラムと、判定基準データとなる許容帯域データと、初期値データと、許容変動データとが格納される。この不揮発プログラムメモリ122Bに格納された制御プログラムが、判定データ換算手段803と、補正指令手段であるデューティ調整手段701と、論理反転検出手段709と、該当デューティ記憶手段802bと、初期デューティ記憶手段802aと、帯域異常検出手段804と、変動異常検出手段807を構成する。判定データ換算手段803は、判定信号入力回路142Bの各比較回路23b・33b・43b・53bからの比較出力CMP2・CMP3・CMP4・CMP5が反転するときの開閉素子26b・36b・46b・56bの開閉デューティと、各定電圧電源回路20・30・40・50の出力電圧Ｖif・Ｖcp・Ｖup・Ｖsbとの対応関係について、出荷検査時の現品対応の実測データ又は多数サンプルを用いた予備実験データの平均値データを含み、該当デューティ記憶手段802bによって記憶されたデューティの値を現在の測定出力電圧に換算して、各出力電圧Ｖif・Ｖcp・Ｖup・Ｖsbに対する許容上下限値である許容帯域データ、又は初期値データと許容変動データとの対比を行なう。
例えば、第二の出力電圧Ｖifに関して、許容帯域データである許容上限電圧をＶ2、許
容下限電圧をＶ1、初期値データをＶ0、初期値データからの許容変動データをＶ3として
、製品の出荷検査時点で外部接続された高精度の電圧計によって第二の出力電圧Ｖifを測定し、第二の比較出力CMP2の論理が変化した時点における測定電圧をＶ0とし、このときの開閉素子26bの開閉デューティをγ0とすると、次式の関係が成立する。まず、第二の比較回路23bの負の入力端子に印加される基準電圧E1sの値は（２）式で示される。
E1s＝Ｖad×Ｋ1 Ｋ1＝Ｒ12/（Ｒ11+Ｒ12）・・・・・・・（２）
但しＲ11・Ｒ12は、分圧抵抗11d・11aの抵抗値である。
次に、第二の比較回路23bの正の入力端子に印加される分圧電圧E2は概略（３）式で示される。
E2＝Ｖif×（γＫ21＋φＫ22） ・・・・・・・・（３）
最小分圧比；Ｋ21＝（Ｒ22//Ｒ25）/（Ｒ21＋（Ｒ22//Ｒ25））
最大分圧比；Ｋ22＝Ｒ22/（Ｒ21＋Ｒ22）
φ＝１-γ γ＝０〜１
但し、Ｒ21・Ｒ22・Ｒ25は分圧抵抗21d・21a・25bの抵抗値であり、γは開閉素子26bの開閉デューティであり、（Ｒ22//Ｒ25）は抵抗Ｒ22と抵抗Ｒ25による並列抵抗であり、開閉デューティγ＝０のときはE2＝Ｖif×Ｋ22となり、γ＝１のときにはE2＝Ｖif×Ｋ21となっている。
ここで、Ｋ22＝Ｋ21＋ΔＫとすると、（３）式から次の（４）式が得られる。
E2＝Ｖif×（Ｋ21＋φΔＫ）＝Ｖif×Ｋ21（１＋φΔＫ/Ｋ21）・・・・・（４）
第二の比較出力CMP2が論理反転するときにはE1s＝E2であり、（４）式に高精度電圧計による測定時点の値を代入すると、次の（５）式が得られる。
Ｖ0×Ｋ21（１+φ0ΔＫ/Ｋ21）＝Ｖad×Ｋ1 ・・・・・（５）
但しφ0＝１−γ0である。
一方、実際の運転段階で第二の比較出力CMP2が論理反転してE1s＝E2となった時点では、次の（６）式が成立する。
Ｖif×Ｋ21（１＋φΔＫ/Ｋ21）＝Ｖad×Ｋ1 ・・・・・（６）
（５）（６）式から、次の（７）式が得られる。
Ｖif×（１＋φΔＫ/Ｋ21）＝Ｖ0×（１+φ0ΔＫ/Ｋ21）・・・（７）
ここで、ΔＫ/Ｋ21は設計理論値とおりの既知の固定数値αであるとすると、（７）式
から、次の（８）式が得られる。
Ｖif＝Ｖ0×（１＋φ0×α）/（１＋φ×α）・・・・・（８）
（８）式から得られる結論として、異常判定の方法には次の二通りの方法がある。
先ず、異常判定の第一の方法は、外部で測定された初期値データＶ0と、その時点のデュ
ーティγ0と、固定数値αと、許容帯域データＶ1〜Ｖ2と、許容変動データＶ3を不揮発プログラムメモリ122Bに格納しておいて、（８）式から算出された現在時点の第二の出力電圧Ｖifが、許容帯域データＶ1〜Ｖ2の範囲内に入っているかどうかと、Ｖ0±Ｖ3の範囲内に入っているかどうか判定する。この場合には、異常判定を行なうために、（８）式による演算を必要とするが、マイクロプロセッサ121としては、校正された正確な出力電圧を知ることができる特徴がある。異常判定の第二の方法は、（８）式のＶifの値をＶ１、Ｖ２又はＶ0＋Ｖ3、Ｖ0−Ｖ3とした時の開閉デューティγ1・γ2又はγ3・γ4を算出し、開閉デューティγ0を初期値データとなる初期デューティとし、開閉デューティγ1・γ2を許容帯域データとなる許容デューティ範囲とし、開閉デューティγ3・γ4を許容変動データとなる許容変動デューティ範囲として不揮発プログラムメモリ122Bに格納しておいて、異常検出時に比較出力論理が反転した時点における開閉デューティγが上記γ1〜γ2、又はγ3〜γ4の範囲内に入っているかどうかを判定する。この場合には、異常判定を行なうために運転中に（８）式による演算を必要とせず、マイクロプロセッサ121の制御負担が軽減される特徴がある。
以上の制御フローを概括説明は、図７・図８と同様の制御フローである図１１・図１２においてまとめて説明するが、工程710aは優先判定手段を構成し、この優先判定手段710aは、第四・第五の定電圧電源回路40・50のいずれか一方が高精度の定電圧制御精度を有する出力電圧を発生する場合において、第四又は第五の出力電圧Ｖup・Ｖsbの個別異常判定結果が異常であれば、第一の定電圧電源回路10と、第四又は第五の定電圧電源回路40・50に異常の可能性があると判定する。第四・第五の定電圧電源回路40・50の双方が高精度の定電圧制御精度を有する出力電圧を発生する場合において、第四・第五の出力電圧Ｖup・Ｖsbの個別異常判定結果が共に異常であるときには、第一の定電圧電源回路10に異常の可能性があると判定すると共に、第四の出力電圧Ｖupの個別異常判定結果が正常であって、第五の出力電圧Ｖsbの個別異常判定結果が異常であれば、第五の定電圧電源回路50が異常であると判定し、また、第五の出力電圧Ｖsbの個別異常判定結果が正常であって、第四の出力電圧Ｖupの個別異常判定結果が異常であれば、第四の定電圧電源回路40が異常であると判定する。
以上の説明では、製品の出荷検査を行なうときに、製品個々の特性を実測して校正定数を得るか、校正結果に基づく判定基準データを生成することを述べたが、これらの校正処理を行ないたくない場合には、多数のサンプル製品による実験データから平均的な特性を算出して、これを基にして校正定数および判定基準データを作成することも可能である。また、高精度の定電圧精度が必要とされず、しかも小容量な電源である第四・第五の定電圧電源回路40・50を共に第一の定電圧電源回路10と同等レベルの定電圧制御精度のものにしておけば、第一・第四・第五の定電圧電源回路10・40・50の異常判定結果の多数決論理によって、高精度電源グループ内での異常判定を優先的に行なってから、第二・第三の定電圧電源回路20・30の異常判定を的確に行なうことができる。更に、例えば第一・第二・第四の定電圧電源回路10・20・40は、第一の基準電圧生成回路111を用いた第一グループとし、第三・第五の定電圧電源回路30・50は、第二の基準電圧生成回路112を用いた第二グループとして、異なるグループ間で出力電圧の比較を行なうようにすれば、基準電圧生成回路111・112の出力電圧に異常があった場合であっても、電源異常検出回路140Bによって検出することができる。なお、もしも第一・第二・第三の定電圧電源回路10・20・30が同一の基準電圧生成回路の出力電圧によって負帰還制御されていて、当該基準電圧生成回路の出力電圧が異常変動した場合には、第一と第二の定電圧電源回路10・20の比較、又は第一と第三の定電圧電源回路10・30の比較によっては、異常の検出は不可能であり、基準電圧生成回路を二重系として設置して相対比較することによって、相互間の異常が検出できる。
（３）実施の形態２の要点と効果
この発明の実施形態２による車載電子制御装置100Bは、車載センサ群104a・104b・105a・105bの動作状態と不揮発プログラムメモリ122Bに格納された制御プログラムの内容とに応動して車載電気負荷群106a・106bを駆動制御するマイクロプロセッサ121、前記マイクロプロセッサ121に対してシリアル接続され一部の入出力信号を仲介接続する併用制御回路部130B、前記マイクロプロセッサ121と前記併用制御回路部130Bとそれらに対する入出力インタフェース回路に給電する定電圧電源110B、および前記定電圧電源の異常を検出する電源異常検出回路140Bを備えた車載電子制御装置100Bであって、
前記定電圧電源110Bは、車載バッテリ101から給電を受ける複数の定電圧電源回路10・20・30・40・50を含み、これらの各定電圧電源回路は、それぞれ基準電圧生成回路111・112が発生する基準電圧Ｖs1・Ｖs2に比例するように負帰還制御され、所定の許容変動帯域幅を有する出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbを発生するように構成され、
前記電源異常検出回路140Bは、前記マイクロプロセッサ121と前記併用制御回路部130Bとの少なくとも一方と協働して、前記定電圧電源が発生した複数の出力電圧の中から選択された複数の監視対象出力電圧のそれぞれについて個別異常検出を行なうための判定信号入力回路142Bを含み、
前記マイクロプロセッサ121と前記併用制御回路部130Bの少なくとも一方は、更に個別異常検出手段705と総合判定処理手段720を含み、
前記判定信号入力回路142Bは、前記複数の監視対象出力電圧について、それぞれの出力電圧と比較基準電圧との相対電圧情報を、前記マイクロプロセッサ121と前記併用制御回路部130Bの少なくとも一方に入力するように構成され、
前記比較基準電圧には、前記定電圧電源110Bが発生した複数の出力電圧の中で、高精度の定電圧制御精度を有する所定の出力電圧（具体的には第一の出力電圧Ｖad）が使用され、
前記個別異常検出手段705は、前記判定信号入力回路142Bから入力された前記相対電圧情報に基づいて、前記複数の監視対象出力電圧が、それぞれの許容変動帯域幅内の電圧値であるかどうかの帯域異常の有無を個別に検出し、
また、前記総合判定処理手段720は、前記個別異常検出手段705によって、前記複数の監視対象出力電圧の少なくとも１つに個別異常が検出されたときに、前記複数の監視対象電圧のどの出力電圧が異常であるかを全体として分析推定し、また同じ前記比較基準電圧と比較された前記複数の監視対象電圧が異常であるときには、前記比較基準電圧が異常と判定する多数決判定を行なうように構成された総合異常判定手段710bを有し、さらに、異常報知と異常発生情報の保存の少なくとも一方を行なうことを特徴とする。
このように実施の形態２の車載電子制御装置100Bは、複数の定電圧電源回路の中の高精度な出力電圧精度を有する定電圧電源回路の出力電圧を比較基準電圧として、複数の定電圧電源回路の出力電圧が許容変動幅内にあるかどうかの帯域比較を行なって個別異常の有無を検出し、個々の個別異常を総合判定して異常処理を行なうようになっている。
従って、複数の定電圧電源回路に対して、高精度な比較基準電圧を用いて正確に帯域異常の有無を個別に検出することができると共に、マイクロプロセッサや併用制御回路部が作動停止に至らない段階で、出力電圧の精度異常を危険予知情報として検出して異常報知又は異常発生履歴を保存しておくことによって、出力電圧の異常低下又は異常上昇事故に至る前に保守点検を行なったり、定期点検によって危険性を予知することができる効果がある。
更に、単に個別異常の検出を行なうだけではなく、個別異常が発生している定電圧電源回路がどの定電圧電源回路であるか、或いは比較基準電圧自体の異常ではないのかの識別情報を付加して異常報知又は異常履歴情報の保存を行い、保守点検を容易にすることができる効果がある。
また、実施の形態２の車載電子制御装置100Bでは、前記定電圧電源110Bは、第一・第二・第三の定電圧電源回路10・20・30、および付加の定電圧電源回路60を含み、
前記第一の定電圧電源回路10は、前記第二・第三の定電圧電源回路20・30に比べて負荷電流は小さいが、高精度な第一の出力電圧Ｖadを生成する電源回路であり、前記第一の定電圧電源回路10は、前記マイクロプロセッサ121に直接入力される第一の多チャンネルＡＤ変換器124と、第一のアナログインタフェース回路114aと、第一のアナログセンサ104aの一部とに対する電源として使用されると共に、
前記併用制御回路部130Bが、第二の多チャンネルＡＤ変換器路134と第二のアナログインタフェース回路114bを介して第二のアナログセンサ104bに接続されている場合には、前記第一の定電圧電源回路10は、前記第二の多チャンネルＡＤ変換器134と、第二のアナログインタフェース回路114bと、第二のアナログセンサ104bの一部とに対する電源としても使用され、
前記第二の定電圧電源回路20は、前記第一の定電圧電源回路10に比べて負荷電流が大きく、前記第一の出力電圧Ｖadと同等の電圧であるが、定電圧制御精度が低い第二の出力電圧Ｖifを生成する電源回路であり、前記第二の定電圧電源回路20は、前記マイクロプロセッサ121内の入出力インタフェース回路125・126と、前記併用制御回路部130Bの入出力インタフェース回路135・136に対する電源として使用され、
前記第三の定電圧電源回路30は、前記第一の出力電圧Ｖadと異なる電圧である第三の出力電圧Ｖcpを生成する電源回路であり、前記第三の定電圧電源回路30は、前記マイクロプロセッサ121の演算部、および不揮発プログラムメモリ122Bと演算処理用のＲＡＭメモリ123aに対する電源として使用され、
前記付加の定電圧電源回路60は、前記第一の出力電圧Ｖadと同等の定電圧制御精度を有する付加の出力電圧を発生する電源回路を含むことを特徴とする。
この構成によれば、高精度小容量電源と同一電圧の低精度大容量電源と、異電圧大容量電源とを適切に使い分ける負荷区分となっている。従って、高精度電源の用途を限定することによって全体として安価な電源構成にすることができる特徴がある。
また、比較基準電圧として複数個の高精度定電圧出力を必要とする場合には付加の定電
圧電源回路の定電圧精度は第一の出力電圧と同等レベルとなっている。従って、第一の出力電圧が正常であるかどうかを判定するために、他の高精度な出力電圧を比較基準電圧として使用することができる特徴がある。
また、実施の形態２の車載電子制御装置100Bでは、前記第一・第二・第三の定電圧電源回路10・20・30は、電源スイッチ103が閉路されたことによって、前記車載バッテリ101から給電を受けて前記第一・第二・第三の出力電圧Ｖad・Ｖif・Ｖcpを発生するように構成され、
前記付加の定電圧電源回路60は、第四の定電圧電源回路40と第五の定電圧電源回路50の少なくとも一方を含み、
前記第四の定電圧電源回路40は、前記電源スイッチ103が開路されている状態においても前記車載バッテリ101から給電を受けて第四の出力電圧Ｖupを発生する低消費電力の電源回路であり、前記第四の定電圧電源回路40は、前記マイクロプロセッサ121のバックアップメモリ123bと、前記併用制御回路部130Bの補助ＲＡＭメモリ133の少なくとも一方とに対する電源として使用される電源回路であり、
前記第五の定電圧電源回路50は、前記電源スイッチ103が閉路又は開路されているいずれの状態においても、前記車載バッテリ101から給電を受けて前記第一の出力電圧Ｖadと異なる電圧である第五の出力電圧Ｖsbを生成し、前記第二・第三の定電圧電源回路20・30よりも低消費電力である電源回路であり、
前記第五の定電圧電源回路50は、前記併用制御回路部130B内の監視制御回路131Bに対する電源として使用され、
前記監視制御回路131Bは、前記車載センサ群104b・105bからの監視入力信号を前記マイクロプロセッサ121に入力し、また、前記マイクロプロセッサ121からの制御出力信号によって前記車載負荷群106bを駆動制御する回路であり、
前記第四・第五の出力電圧Ｖup・Ｖsbの少なくとも一方は、その定電圧制御精度が、前記第一の出力電圧Ｖadと同等レベルとされ、前記付加の出力電圧として出力される
ことを特徴とする。
この構成によれば、付加の定電圧電源回路は、第一の出力電圧と同等レベルの出力電圧を有する第四の定電圧電源回路と第五の定電圧電源回路の少なくとも一方を含んでいる。
第四の定電圧電源回路は車載バッテリから直接給電されているので、電源スイッチが遮
断されて前記第一から第三の定電圧電源回路に対する給電が遮断された状態において
も、一部のＲＡＭメモリの記憶状態を保持しておくことができる特徴がある。
また、第五の定電圧電源回路も車載バッテリから直接給電されているので、電源スイッチが遮断されている状態で併用制御回路部を動作させることができる特徴がある。
また、第四・第五の定電圧電源回路の出力電圧は、本来は高精度の定電圧精度を必要と
しないが、負荷電流が小さく、マイクロプロセッサを主体とした第一の集積回路素子又
は併用制御回路部を構成する第二の集積回路素子以外への給電がなくて、負荷電流の変
動も少ないので比較的容易に定電圧精度を高めることができる特徴がある。
また、実施の形態２の車載電子制御装置100Bでは、前記電源異常検出回路140Bは、前記判定信号入力回路142Bとともに分圧比補正回路146Bを有し、
前記判定信号入力回路142Bは、前記複数の監視対象出力電圧のそれぞれを分圧する複数の分圧回路141Bと、これらの各分圧回路からのそれぞれの分圧電圧を前記比較基準電圧と比較して前記相対電圧情報CMP2〜CMP5を発生する複数の比較回路142B2〜142B5を有し、
前記分圧比補正回路146Bは、前記各分圧回路141Bの分圧比を可変制御する開閉素子26b・36b・46b・56bと平滑回路149Bを含み、前記マイクロプロセッサ121と前記併用制御回路部130Bの少なくとも一方に設けられた補正指令手段701によって生成された補正指令信号PWMに基づいて、前記各分圧回路141Bの分圧比を補正するように構成され、
前記不揮発プログラムメモリ122Bには、前記複数の監視対象出力電圧のそれぞれの許容変動帯域幅に対応した許容帯域デューティが格納され、
前記開閉素子26b〜56bは、前記補正指令信号PWMに対応して変化する可変デューティで開閉動作を行ない、
前記平滑回路149Bは、前記開閉素子の開閉動作に基づく前記各分圧電圧の増減を平滑化して、平均化された分圧電圧を前記比較回路142B2〜142B5に入力するローパスフィルタであり、
前記個別異常検出手段705は、前記各分圧電圧と前記比較基準電圧とが一致した時点における前記可変デューティに相当する該当デューティが、前記許容帯域デューティ
に対応した許容範囲となっているかどうかを判定し、
前記個別異常検出手段705は、前記マイクロプロセッサ121と前記併用制御回路部130Bの監視制御回路部131Bの少なくとも一方において実行され、前記個別異常検出手段705が前記監視制御回路部131Bで実行される場合には、前記許容帯域デューティは、前記不揮発プログラムメモリ122Bから前記併用制御回路部130B内の補助ＲＡＭメモリ133に転送して格納されることを特徴とする。
この構成では、帯域異常検出を行なうための許容帯域デューティは多数サンプルによる実験データに基づいて抽出され、当該抽出データは不揮発プログラムメモリに格納されるようになっていて、各出力電圧は比較基準電圧と一致したときの可変デューティの値である該当デューティによって検出されるようになっている。
従って、適用部品定数の固体変動に基づく検出誤差が校正されて正確に異常検出が行え
ると共に、アナログ入力チャンネルを必要とせず、一点のパルス幅変調信号を用いて
各出力電圧の現在値を測定することができる特徴がある。
また、実施の形態２の車載電子制御装置100Bでは、前記総合判定処理手段720は、第一・第二・第三の異常処理手段713a・713b・713cの少なくとも一つの手段を含み、
前記第一の異常処理手段713aは、前記付加の定電圧電源回路60が、前記第五の定電圧電源回路50を含む場合において、前記総合異常判定手段710bの判定結果に基づいて、前記第二・第三・第五の出力電圧Ｖif・Ｖcp・Ｖsbの異常が検出されたときに、その異常報知と、その異常発生情報の保存との少なくとも一方を行なう手段であり、
前記第二の異常処理手段713bは、前記総合異常判定手段710bの判定結果に基づいて、前記第一の出力電圧Ｖadの異常が検出されたときに、その異常報知と、その異常発生情報の保存の少なくとも一方を行ない、また、前記第一のアナログセンサ104aから得られる入力信号、および前記併用制御回路部130Bが、前記第二の多チャンネルＡＤ変換器134と前記第二のアナログインタフェース回路114bを介して前記第二のアナログセンサ104bに接続されている場合には、前記第二のアナログセンサ104bから得られる入力信号を、安全側の補正置換データに置き換える手段であり、
前記第三の異常処理手段713cは、前記付加の定電圧電源回路60が、前記第四の定電圧電源回路40を含む場合において、前記総合異常判定手段710bの判定結果に基づいて前記第四の出力電圧Ｖupの異常が検出されたときに、その異常報知と、その異常発生情報の保存との少なくとも一方を行ない、また、前記バックアップメモリ123b内にあって運転中に学習記憶して変化する可変制御定数を、不揮発データメモリ128Bに転送保存されていた制御定数と、前記不揮発プログラムメモリ122Bに予め格納されている所定の基準制御定数とのいずれか一方に置き換えることを特徴とする。
この構成によれば、総合異常判定手段に基づいて推定された各出力電圧の異常発生に対応して、異常報知又は異常履歴情報の保存を行なうと共に、第一の出力電圧が異常であればアナログ信号の補正処理が行われ、第四の出力電圧が異常であれば学習制御定数を転送保存情報又は基準制御定数に復帰させるようになっている。従って、ウォッチドッグタイマ回路やマイクロプロセッサの作動停止に至らない出力電圧の精度異常を検出して異常報知又は異常発生履歴を保存しておくことによって、出力電圧の異常低下又は異常上昇事故を予想して、大事に至る前に保守点検を行なったり、定期点検によって危険性を予知することができる特徴がある。
また、第一の出力電圧が異常であるときに適用される補正置換データは、各アナログセンサの現在のアナログ信号に対して安全側の補正係数を掛けるか、補正バイアスを代数加算するようになっている。従って、各アナログセンサ毎に適切な補正係数と補正バイアスを定めておいて、制御の安全性を維持することができる特徴がある。
更に、実施の形態２の車載電子制御装置100Bでは、前記併用制御回路部130Bの前記監視制御回路部131Bは、サブＣＰＵとなるマイクロプロセッサ131Bで構成され、
前記監視制御回路部131Bが、前記総合判定処理手段720による処理の一部を実行する
ことを特徴とする。
この構成によれば、マイクロプロセッサに対して入出力信号のシリアル交信を行なう併用制御回路部を設け、当該併用制御回路部に設けられた監視制御回路部によって総合異常判定を分担している。従って、各判定信号や比較信号をマイクロプロセッサに直接入力する必要がないので、高価で高速動作を行うマイクロプロセッサの入力点数を節約したり、マイクロプロセッサの制御負担を軽減することができる特徴がある。
更に、実施の形態２の車載電子制御装置100Bでは、前記車載電子制御装置100B内の不揮発データメモリ128Bと、前記不揮発プログラムメモリ122Bとのいずれか一方には、前記複数の監視対象出力電圧のそれぞれに関する出荷時における初期値データと、許容変動データとが格納され、
前記個別異常検出手段705は、変動異常検出手段807を含み、この変動異常検出手段は、前記複数の監視対象出力電圧のそれぞれについて、前記初期値データとの偏差電圧が、前記許容変動データ内の値かどうかを判定して、個別異常を判定することを特徴とする。
この構成によれば、変動異常検出を行なうための初期値データと許容変動データとは現品対応の実測データと多数サンプルによる実験データに基づいて抽出され、当該抽出データは不揮発プログラムメモリ又は不揮発データメモリに格納されるようになっている。
従って、適用部品定数の固体変動に基づく検出誤差が校正されて正確に異常検出が行え
る特徴がある。
また、各出力電圧の初期値からの変動が過大であるときには、たとえ帯域異常の検出が
行なわれていなくても、異常発生の予兆であるとして個別異常に付加されて、安全性を
向上することができる特徴がある。
実施の形態３．
（１）構成の詳細な説明
図９は、この発明による車載電子制御装置の実施の形態３を示す全体回路図である。この図９を参照し、実施の形態３について、図５のものとの相違点を中心にして、その構成を詳細に説明する。なお、図９において、図５と同一符号は、同一又は相当部分を示している。
図９において、実施の形態３の車載電子制御装置100Cは、定電圧電源110Cを含む。この定電圧電源110Cは、図10で後述するとおり、副電源電圧Ｖbbを降圧して得られる第四・第五の出力電圧Ｖup・Ｖsbを発生する。集積回路素子120Cに含まれている不揮発プログラムメモリ122Cにはフラッシュメモリが使用され、その一部の領域が不揮発データメモリ領域128Cとして使用される。併用制御回路部130Cは、監視制御回路部131Cとしてソークタイマ回路を兼ねたサブＣＰＵ131Cを備え、このサブＣＰＵ131Cは、マスクＲＯＭメモリ等による補助プログラムメモリ132C、および補助ＲＡＭメモリ133と協働する。併用制御回路部130Cは、入力インタフェース回路135と出力インタフェース回路136も備えている。
電源異常検出回路140Cは、図１０で後述するとおりであり、過電圧検出記憶保護回路150と、監視電圧合成回路160は、図３と同じに構成される。
次に、図９の電源異常検出回路140Cについて、図１０を参照して詳細に説明する。図１０の電源異常検出回路140Cと、図６の電源異常検出回路140Bとの主な相違点は、電源異常検出回路140Bでは、第二・第三・第四・第五の出力電圧Ｖif・Ｖcp・Ｖup・Ｖsbが監視対象出力電圧とされたのに対し、電源異常検出回路140Cでは、第一・第二・第三・第四・第五の出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbがすべて監視対象出力電圧とされ、判定信号入力回路142Cが、第一・第二・第三・第四・第五の出力電圧にそれぞれ対応する第一・第二・第三・第四・第五の判定信号入力回路142C1・142C2・142C3・142C4・142C5を含むことである。電源異常検出回路140Cでは、基準電圧生成回路111・112で生成された基準電圧Ｖs1・Ｖs2が、比較基準電圧として使用される。第一・第二・第三・第四・第五の判定信号入力回路142C1・142C2・142C3・142C4・142C5は、それぞれ第一・第二・第三・第四・第五の出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbに対応し、それぞれ比較回路13b・23b・33b・43b・53bを含む。これらの各比較回路13b・23b・33b・43b・53bの負側入力端子に供給される比較基準電圧は、基準電圧生成回路111・112の発生電圧である第一・第二の基準電圧Ｖs1・Ｖs2とされている。
図１０において、定電圧電源110Cは、第一・第二・第三・第四・第五の定電圧電源回路10・20・30・40・50を含む。第一の定電圧電源回路10は、主電源電圧Ｖbを降圧して第一の出力電圧Ｖadを生成する。第二の定電圧電源回路20は、主電源電圧Ｖbを降圧して第二の出力電圧Ｖifを生成する。第三の定電圧電源回路30は、主電源電圧Ｖbを降圧して第三の出力電圧Ｖcpを発生する。この第三の定電圧電源回路30は、図１０に点線で示すように、第二の出力電圧Ｖifの給電を受け、この第二の出力電圧Ｖifを降圧して第三の出力電圧Ｖcpを生成するようにすることもできる。第四の定電圧電源回路40は、副電源電圧Ｖbbを降圧して第四の出力電圧Ｖupを生成する。第五の定電圧電源回路50は、副電源電圧Ｖbbを降圧して第五の出力電圧Ｖsbを生成する。
定電圧電源110Cの第一・第二・第三・第四・第五の定電圧電源回路10・20・30・40・50の各出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbの定電圧値、定電圧制御精度、および負荷電流値は、実施の形態１における各出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbと同じである。
実施の形態３でも、実施の形態２と同様に、第一の出力電圧Ｖadは、第一・第二の多チャンネルＡＤ変換器124・134、第一・第二のアナログインタフェース回路114a・114b、および第一・第二のアナログセンサ104a・104bの一部に対して給電される。第二の出力電圧Ｖifは、入出力インタフェース回路125・126、併用制御回路部130C、およびウォッチドッグタイマ回路170に給電される。第三の出力電圧Ｖcpは、マイクロプロセッサ121、不揮発プログラムメモリ122C、ＲＡＭメモリ123a、バックアップメモリ123bに給電される。第四の出力電圧Ｖupは、電源リレーの出力接点102aが開路されていても、バックアップメモリ123bに給電される。第五の出力電圧Ｖsbは、電源リレーの出力接点102aが開路されていても、併用制御回路部130C内の監視制御回路部132Cに給電される。
これらの各定電圧電源回路10・20・30・40・50は、それぞれの出力電圧に比例した電圧と、第一又は第二の基準電圧生成回路111・112が発生する基準電圧Ｖs1又はＶs2とが等しくなるように負帰還連続制御されたパワートランジスタによって構成される。この実施の形態３においては、第一・第二・第三の定電圧電源回路10・20・30には、第一の基準電圧生成回路111による第一の基準電圧Ｖs1が使用され、第四・第五の定電圧電源回路40・50には第二の基準電圧生成回路112による第二の基準電圧Ｖs2が使用される。救援ダイオード113cは、第一の出力電圧Ｖadが異常低下したとき、又は第二の出力電圧Ｖifが異常上昇したときに、第二の定電圧電源回路20から第一の定電圧電源回路10の負荷回路に対して給電する。第一・第二の出力電圧Ｖad・Ｖifが正常であるときには、第一の出力電圧Ｖadは、第二の出力電圧Ｖifから救援ダイオード113cの電圧降下分を差し引いた電圧よりも高い電圧となり、その結果、援ダイオード113cがオフ状態となり、第二の出力電圧Ｖifからアナログ系回路への給電が行われない。
電源異常検出回路140Cは、図１０に示すように、分圧回路141Cと、判定信号入力回路142Cと、分圧比補正回路146Cと、平滑回路149Cを含む。分圧回路141Cは、第一の分圧回路11Dを構成する分圧抵抗11d・11a、第二の分圧回路21Dを構成する分圧抵抗21d・21a、第三の分圧回路31Dを構成する分圧抵抗31d・31a、第四の分圧回路41Dを構成する分圧抵抗41d・41a、および第五の分圧回路51Dを構成する分圧抵抗51d・51aを含む。
第一の分圧回路11Dの分圧抵抗11d・11aは、第一の出力電圧Ｖadを受けて第一の分圧電圧E1を出力する高精度の分圧抵抗11d・11aの直列回路によって構成される。
第二の分圧回路21Dの分圧抵抗21d・21aは、第二の出力電圧Ｖifを受けて第二の分圧電圧E2を出力する高精度の分圧抵抗21d・21aの直列回路によって構成される。
第三の分圧回路31Dの分圧抵抗31d・31aは、第三の出力電圧Ｖcpを受けて第三の分圧電圧E3を出力する高精度の分圧抵抗31d・31aの直列回路によって構成される。
第四の分圧回路41Dの分圧抵抗41d・41aは、第四の出力電圧Ｖupを受けて第四の分圧電圧E4を出力する高精度の分圧抵抗41d・41aの直列回路によって構成される。
第五の分圧回路51Dの分圧抵抗51d・51aは、第五の出力電圧Ｖsbを受けて第五の分圧電圧E5を出力する高精度の分圧抵抗51d・51aの直列回路によって構成される。
第一・第二・第三・第四・第五の判定信号入力回路142C1・142C2・142C3・142C4・142C5は、それぞれ第一・第二・第三・第四・第五の比較回路13b・23b・33b・43b・53bを含む。
第一の比較回路13bは、第二の基準電圧Ｖs2が比較基準電圧として負の入力端子に供給され、また、第一の分圧電圧E1が比較対象電圧として正の入力端子に供給される。この第一の比較回路13bは、第一の分圧電圧E1の値が第二の基準電圧Ｖs2の値を超過したときに、論理レベルが「Ｈ」となる第一の比較出力CMP1を発生し、この第一の比較出力CMP1を相対電圧情報としてマイクロプロセッサ121に入力する。
同様に、第二の比較回路23bは、第二の基準電圧Ｖs2が比較基準電圧として負の入力端子に供給され、また、第二の分圧電圧E2が比較対象電圧として正の入力端子に供給される。この第二の比較回路23bは、第二の分圧電圧E2の値が第二の基準電圧Ｖs2の値を超過したときに、論理レベルが「Ｈ」となる第二の比較出力CMP2を発生し、この第二の比較出力CMP2を相対電圧情報としてマイクロプロセッサ121に入力する。
同様に、第三の比較回路33bは、第二の基準電圧Ｖs2が比較基準電圧として負の入力端子に供給され、また、第三の分圧電圧E3が比較対象電圧として正の入力端子に供給される。この第三の比較回路33bは、第三の分圧電圧E3の値が第二の基準電圧Ｖs2の値を超過したときに、論理レベルが「Ｈ」となる第三の比較出力CMP3を発生し、この第三の比較出力CMP3を相対電圧情報としてマイクロプロセッサ121に入力する。
第四の比較回路43bは、第一の基準電圧Ｖs1が比較基準電圧として負の入力端子に供給され、第四の分圧電圧E4が比較対象電圧として正の入力端子に供給される。この第四の比較回路43bは、第四の分圧電圧E4の値が第一の基準電圧Ｖs1の値を超過したときに、論理レベルが「Ｈ」となる第四の比較出CMP4を発生し、この第四の比較出力CMP4を相対電圧情報としてマイクロプロセッサ121に入力する。
同様に、第五の比較回路53bは、第一の基準電圧Ｖs1が比較基準電圧として負の入力端子に供給され、また、第五の分圧電圧E5が比較対象電圧として正の入力端子に供給される。この第五の比較回路53bは、第五の分圧電圧E5の値が第一の基準電圧Ｖs1の値を超過したときに、論理レベルが「Ｈ」となる第五の比較出力CMP5を発生し、この第五の比較出力CMP5を相対電圧情報としてマイクロプロセッサ121に入力する。
なお、第二の比較回路23bは、ダイオード68・69を介して第一・第二の出力電圧Ｖad・Ｖifから給電される。第一・第三・第四・第五の比較回路13b・33b・43b・53bについては、図面を簡単化するために、図示を省略しているが、第二の比較回路23bと同様に、ダイオード68・69を介して第一・第二の出力電圧Ｖad・Ｖifから給電される。
分圧比補正回路146Cは、第一・第二・第三・第四・第五の補正回路15A・25A・35A・45A・55Aを含む。第一の補正回路15Aは、分圧抵抗15bと開閉素子16bを含み、これらの分圧抵抗15bと開閉素子16bは、互いに直列接続され、この直列回路は、開閉素子16bが閉路したときに、分圧抵抗11aに対して並列接続され、第一の分圧電圧E1の分圧比を減少させる。
同様に、第二の補正回路25Aは、分圧抵抗25bと開閉素子26bを含み、これらの分圧抵抗25bと開閉素子26bは、互いに直列接続され、この直列回路は、開閉素子26bが閉路したときに、分圧抵抗21aに対して並列接続され、第二の分圧電圧E2の分圧比を減少させる。同様に、第三の補正回路35Aは、分圧抵抗35bと開閉素子36bを含み、これらの分圧抵抗35b、開閉素子36bは、互いに直列接続され、この直列回路は、開閉素子36bが閉路したときに、分圧抵抗31aに対して並列接続され、第三の分圧電圧E3の分圧比を減少させる。同様に、第四の補正回路45Aは、分圧抵抗45bと開閉素子46bを含み、これらの分圧抵抗45b、開閉素子46bは、互いに直列接続され、この直列回路は開閉素子46bが閉路したときに分圧抵抗41aに対して並列接続され、第四の分圧電圧E4の分圧比を減少させる。同様に、第五の補正回路55Aは、分圧抵抗55bと開閉素子56bを含み、これらの分圧抵抗55b、開閉素子56bは、互いに直列接続され、この直列回路は開閉素子56bが閉路したときに分圧抵抗51aに対して並列接続され、第五の分圧電圧E5の分圧比を減少させる。開閉素子16b・26b・36b・46b・56bは、例えばＮＰＮトランジスタで構成される。この開閉素子16b・26b・36b・46b・56bは、それぞれ駆動抵抗17b・27b・37b・47b・57bを介してマイクロプロセッサ121の補正指令信号PWMによって開閉される。補正指令信号PWMが論理レベル「Ｈ」になると、開閉素子16b・26b・36b・46b・56bが導通し、第一・第二・第三・第四・第五の分圧回路11D・21D・31D・41D・51Dのそれぞれの分圧比が減少する。
平滑回路149Cは、直列抵抗18bとコンデンサ19bからなる第一の平滑回路18Sと、直列抵抗28bとコンデンサ29bからなる第二の平滑回路28Sと、直列抵抗38bとコンデンサ39bからなる第三の平滑回路38Sと、直列抵抗48bとコンデンサ49bからなる第四の平滑回路48Sと、直列抵抗58bとコンデンサ59bからなる第五の平滑回路58Sを含む。第一・第二・第三・第四・第五の各平滑回路18S・28S・38S・48S・58Sは、それぞれ対応する比較回路13b・23b・33b・43b・53bの正の入力端子に接続される。補正指令信号PWMのON/OFF動作に応動して、第一・第二・第三・第四・第五の分圧電圧E1・E2・E3・E4・E5は減少又は増大を繰返すが、各平滑回路18S・28S・38S・48S・58Sの出力電圧は、補正指令信号PWMのON/OFFのデューティに対応した平均電圧に平滑化され、その平滑化電圧と第一の基準電圧Ｖs1又は第二の基準電圧Ｖs2とが、各比較回路13b・23b・33b・43b・53bで比較されることになる。
なお、分圧抵抗11d・11aと分圧抵抗15bの分圧比は、分圧抵抗15bが分圧抵抗11aに対して並列接続された結果、その分圧回路が小さな分圧比となっているときには、定電圧電源回路10の出力電圧Ｖadが、許容された上限電圧よりも更に大きな危険上限電圧以下であれば、分圧電圧E1は、第二の基準電圧Ｖs2よりも小さい電圧となって、比較出力CMP1の論理レベルが「Ｌ」となるように設定される。分圧抵抗21d・21aと分圧抵抗25bの分圧比は、分圧抵抗25bが分圧抵抗21aに対して並列接続された結果、その分圧回路が小さな分圧比となっているときには、定電圧電源回路20の出力電圧Ｖifが、許容された上限電圧よりも更に大きな危険上限電圧以下であれば、分圧電圧E2は、第二の基準電圧Ｖs2よりも小さい電圧となって、比較出力CMP2の論理レベルが「Ｌ」となるように設定される。分圧抵抗31d・31aと分圧抵抗35bの分圧比は、分圧抵抗35bが分圧抵抗31aに対して並列接続された結果、その分圧回路が小さな分圧比となっているときには、定電圧電源回路30の出力電圧Ｖcpが、許容された上限電圧よりも更に大きな危険上限電圧以下であれば、分圧電圧E3は、第二の基準電圧Ｖs2よりも小さい電圧となって、比較出力CMP3の論理レベルが「Ｌ」となるように設定される。
分圧抵抗41d・41aと分圧抵抗45bの分圧比は、分圧抵抗45bが分圧抵抗41aに対して並列接続された結果、その分圧回路が小さな分圧比となっているときには、定電圧電源回路40の出力電圧Ｖupが、許容された上限電圧よりも更に大きな危険上限電圧以下であれば、分圧電圧E4は、第一の基準電圧Ｖs1よりも小さい電圧となって、比較出力CMP4の論理レベルが「Ｌ」となるように設定される。分圧抵抗51d・51aと分圧抵抗55bの分圧比は、分圧抵抗55bが分圧抵抗51aに対して並列接続された結果、その分圧回路が小さな分圧比となっているときには、定電圧電源回路50の出力電圧Ｖsbが、許容された上限電圧よりも更に大きな危険上限電圧以下であれば、分圧電圧E5は、第一の基準電圧Ｖs1よりも小さい電圧となって、比較出力CMP5の論理レベルが「Ｌ」となるように設定される。
また、開閉素子16b・26b・36b・46b・56bが遮断されて各分圧回路11D・21D・31D・41D・51Dが大きな分圧比となっているときには、各定電圧電源回路10・20・30・40・50の出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbが,それぞれ許容された下限電圧よりも更に小さな限界下限電圧以上であれば、各分圧電圧E1・E2・E3・E4・E5は、基準となる第一又は第二の基準電圧Ｖs1・Ｖs2よりも大きい電圧となって、各比較出力CMP1・CMP2・CMP3・CMP4・CMP5の論理レベルが「Ｈ」となるように、各出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbの許容変動範囲よりも若干広い幅の変動範囲と分圧比との関係が設定されている。
以上の説明では分圧抵抗15b・25b・35b・45b・55bは、補正指令信号PWMによって各分圧回路11D・21D・31D・41D・51Dの下流側の分圧抵抗11a・21a・31a・41a・51aに対して並列接続されるようになっているが、これを上流側の分圧抵抗11d・21d・31d・41d・51dに対して並列接続して、補正指令信号PWMの論理レベルが「Ｈ」であるときに分圧比を大きくするようにしてもよい。
また、高精度電圧が求められない小電流容量の第四・第五の定電圧電源回路40・50について、第一の定電圧電源回路10と同等レベルの定電圧制御精度のものにしておくと、より確実に全体の電源回路異常の有無を判定するのに好都合である。
また、以上の説明では、第一・第二・第三・第四・第五の比較出力CMP1〜CMP5は、マイクロプロセッサ121に入力され、マイクロプロセッサ121は補正指令信号PWMを発生するものとしたが、第一・第二・第三・第四・第五の比較出力CMP1〜CMP5を監視制御回路部131Cに入力し、この監視制御回路部131Cが補正指令信号PWMを発生するようにして、異常判定結果をマイクロプロセッサ121に送信するようにしてもよい。
（２）作用・動作の詳細な説明
次に図９のとおり構成された車載電子制御装置100Cの作用、動作について詳細に説明する。先ず、図９において、電源スイッチ103が閉路されると、電源リレーの励磁コイル102bが付勢され、出力接点102aが閉路する。この出力接点102aの閉路により、車載バッテリ101から主電源電圧Ｖbが車載電子制御装置100Cに供給され、定電圧電源110Cは、第四・第五の出力電圧Ｖup・Ｖsbに加えて、第一・第二・第三の出力電圧Ｖad・Ｖif・Ｖcpを発生してマイクロプロセッサ121が動作を開始する。マイクロプロセッサ121は、車載センサ群である第一・第二のアナログセンサ104a・104bと、第一・第二のスイッチセンサ105a・105bの動作状態と、不揮発プログラムメモリ122Cに格納された制御プログラムに応動し、制御出力信号を発生して、第一・第二の車載電気負荷106a・106bを駆動制御する。
マイクロプロセッサ121の運転中に発生した各種の異常発生情報および学習記憶情報は、バックアップメモリ123bに格納された後に、一括して不揮発プログラムメモリ122C内の特定アドレス領域である不揮発データメモリ128Cに格納保存される。運転中に定電圧電源110Cの出力電圧が過大となった場合の作用については、図３の場合と同様である。
次に、図９のとおり構成された車載電子制御装置100Cの異常検出動作を、図１１、図１２のフローチャートを参照し、図７、図８のフローチャートとの相違点について説明する。図11、図12のフローチャートにおいて、各工程の番号は、図７、図８のフローチャートにおける700番台、800番台の番号をそれぞれ1100番台、1200番台に置き換えたものとしている。但し、唯一の相違点として、図７の優先判定手段を構成する工程710aに対応した工程1110aが、図11には存在していない。これは、図７のフローチャートでは、第一の出力電圧Ｖadの分圧電圧E1sが比較基準電圧として使用されているのに対し、図11の場合には各出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbの全てが、基準電圧生成回路111・112の発生電圧である第一・第二の基準電圧Ｖs1・Ｖs2と比較されるようになっているためである。
図１１・図１２と図７・図８に示した制御フローを概括説明する。工程1101（又は工程701）は補正指令手段を構成するステップであり、この補正指令手段は、開閉素子16b・26b・36b・46b・56b（又は26b・36b・46b・56b）に対する開閉デューティを漸増又は漸減するデューティ調整手段を構成する。工程ブロック1105（又は工程ブロック705）は、個別異常検出手段を構成し、この個別異常検出手段は、工程1204（又は工程804）で示された帯域異常検出手段と、工程1207（又は工程807）で示された変動異常検出手段によって構成されている。帯域異常検出手段1204(又は804)は、第一から第五の比較回路13b・23b・33b・43b・53b（又は第二から第五の比較回路23b・33b・43b・53b）が比較一致出力を発生する時点における可変デューティの値である該当デューティが、許容帯域データに対応した許容デューティ範囲となっているかどうかを判定する手段である。変動異常検出手段1207(又は807)は、第一から第五の比較回路13b・23b・33b・43b・53b（又は第二から第五の比較回路23b・33b・43b・53b）が比較一致出力を発生する時点における可変デューティの値である該当デューティの値と、初期値データに対応した可変デューティの値である初期デューティの値との偏差値が、許容変動データに対応した値である許容変動デューティ範囲となっているかどうかを判定する手段である。
なお、帯域異常検出手段1204（又は804）又は変動異常検出手段1207（又は807）は、不揮発プログラムメモリ122C（又は122B）に格納された制御プログラムによってマイクロプロセッサ121によって実行されるか、又は前記併用制御回路部130C（又は130B）内の監視制御回路部131C（又は131B）において実行され、監視制御回路部131C（又は131B）において実行する場合には、許容帯域データ又は初期値データと許容変動データは、不揮発プログラムメモリ122C（又は122B）から補助ＲＡＭメモリ133に転送格納しておくようにされる。
工程ブロック1109（又は工程ブロック709）は論理反転検出手段を構成し、この論理反転検出手段は、デューティ調整手段1101（又は701）による開閉デューティの漸増又は漸減過程において判定信号入力回路142C（又は142B）が発生する比較出力CMP1〜CMP5（又はCMP2〜CMP5）の論理レベルを監視して、この論理レベルが変化した時点におけるデューティの値を検出する手段である。工程1110b（又は工程710b）は総合異常判定手段を構成し、この総合異常判定手段は、個別異常検出手段1105（又は705）による異常検出結果に応動して、第一・第二・第三の出力電圧Ｖad・Ｖif・Ｖcpと、第四又は第五の出力電圧Ｖup・Ｖsbのどの出力電圧が異常であるかを全体として分析推定し、同一の比較基準電圧Ｖs1・Ｖs2が使用された複数の出力電圧が共に異常であるときは、比較基準電圧Ｖs1・Ｖs2の異常であると判定する多数決判定手段となっている。工程1113（又は工程713）は、第一・第二・第三の異常処理手段1113a・1113b・1113c（又は713a・713b・713c）を構成し、これらの第一・第二・第三の異常処理手段1113a・1113b・1113c（又は713a・713b・713c）の詳細は、それぞれ図４の工程413で説明した第一・第二・第三の異常処理手段413a・413b・413cと同じである。
工程1202a（又は工程802a）は、初期デューティ記憶手段を構成し、この初期デューティ記憶手段は、出荷検査時又は初回運転時において論理反転検出手段1109（又は709）が論理変化を検出した時点における開閉デューティの値を記憶する。工程1202b（又は工程802b）は、該当デューティ記憶手段を構成し、この該当デューティ記憶手段1202b（又は802b）は、論理反転検出手段1109（又は709）が論理変化を検出した時点における開閉デューティの値を記憶する。工程1203（又は工程803）は、判定データ換算手段を構成し、この判定データ換算手段は、判定信号入力回路142C（又は142B）の比較出力CMP1〜CMP5（又はCMP2〜CMP5）が反転するときの開閉素子16b・26b・36b・46b・56b（又は26b・36b・46b・56b）の開閉デューティと各定電圧電源回路の出力電圧との対応関係について、出荷検査時の現品対応の実測データ又は多数サンプルを用いた予備実験データの平均値データを含み、該当デューティ記憶手段1202b(又は802b)によって記憶されたデューティの値を現在の出力電圧に換算して、各出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsb(又はＶif・Ｖcp・Ｖup・Ｖsb)に対する許容上下限値である許容帯域データ、又は初期値データと許容変動データとの対比を行なう手段であり、その詳細は図８において説明したとおりとなっている。
（３）実施の形態３の要点と効果
この発明の実施の形態３による車載電子制御装置100Cは、車載センサ群104a・104b・105a・105bの動作状態と不揮発プログラムメモリ122Cに格納された制御プログラムの内容とに応動して車載電気負荷群106a・106bを駆動制御するマイクロプロセッサ121、前記マイクロプロセッサ121に対してシリアル接続され一部の入出力信号を仲介接続する併用制御回路部130C、前記マイクロプロセッサ121と前記併用制御回路部130Cとそれらに対する入出力インタフェース回路に給電する定電圧電源110C、および前記定電圧電源の異常を検出する電源異常検出回路140Cを備えた車載電子制御装置であって、
前記定電圧電源110Cは、車載バッテリ101から給電を受ける複数の定電圧電源回路10・20・30・40・50を含み、これらの各定電圧電源回路は、それぞれ基準電圧生成回路111・112が発生する基準電圧Ｖs1・Ｖs2に比例するように負帰還制御され、所定の許容変動帯域幅を有する出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbを発生するように構成され、
前記電源異常検出回路140Cは、前記マイクロプロセッサ121と前記併用制御回路部130Cとの少なくとも一方と協働して、前記定電圧電源が発生した複数の出力電圧の中から選択された複数の監視対象出力電圧のそれぞれについて個別異常検出を行なうための判定信号入力回路142Cを含み、
前記マイクロプロセッサ121と前記併用制御回路部130Cの少なくとも一方は、更に個別異常検出手段1105と総合判定処理手段1120を含み、
前記判定信号入力回路142Cは、前記複数の監視対象出力電圧について、それぞれの出力電圧と比較基準電圧との相対電圧情報を、前記マイクロプロセッサ121と前記併用制御回路部130Cの少なくとも一方に入力するように構成され、
前記比較基準電圧には、前記基準電圧発生回路111・112が発生した基準電圧Ｖs1・Ｖs2とのいずれか一方が使用され、
前記個別異常検出手段1105は、前記判定信号入力回路142Cから入力された前記相対電圧情報に基づいて、前記複数の監視対象出力電圧が、それぞれの許容変動帯域幅内の電圧値であるかどうかの帯域異常の有無を個別に検出し、
また、前記総合判定処理手段1120は、前記個別異常検出手段1105によって、前記複数の監視対象出力電圧の少なくとも１つに個別異常が検出されたときに、前記複数の監視対象電圧のどの出力電圧が異常であるかを全体として分析推定し、また同じ前記比較基準電圧と比較された前記複数の監視対象電圧が異常であるときには、前記比較基準電圧が異常と判定する多数決判定を行なうように構成された総合異常判定手段1110bを有し、さらに、異常報知と異常発生情報の保存の少なくとも一方を行なうことを特徴とする。
このように実施の形態３の車載電子制御装置100Cは、基準電圧生成回路の出力電圧を比較基準電圧として、複数の定電圧電源回路の出力電圧が許容変動幅内にあるかどうかの帯域比較を行なって個別異常の有無を検出し、個々の個別異常を総合判定して異常処理を行なうようになっている。
従って、複数の定電圧電源回路に対して、高精度な比較基準電圧を用いて正確に帯域異常の有無を個別に検出することができると共に、マイクロプロセッサや併用制御回路部が作動停止に至らない段階で、出力電圧の精度異常を危険予知情報として検出して異常報知又は異常発生履歴を保存しておくことによって、出力電圧の異常低下又は異常上昇事故に至る前に保守点検を行なったり、定期点検によって危険性を予知することができる効果がある。
更に、単に個別異常の検出を行なうだけではなく、個別異常が発生している定電圧電源回路がどの定電圧電源回路であるか、或いは比較基準電圧自体の異常ではないのかの識別情報を付加して異常報知又は異常履歴情報の保存を行い、保守点検を容易にすることができる効果がある。
また、実施の形態３の車載電子制御装置100Cでは、前記定電圧電源110Cは、第一・第二・第三の定電圧電源回路10・20・30、および付加の定電圧電源回路60を含み、
前記第一の定電圧電源回路10は、前記第二・第三の定電圧電源回路20・30に比べて負荷電流は小さいが、高精度な第一の出力電圧Ｖadを生成する電源回路であり、前記第一の定電圧電源回路10は、前記マイクロプロセッサ121に直接入力される第一の多チャンネルＡＤ変換器124と、第一のアナログインタフェース回路114aと、第一のアナログセンサ104aの一部とに対する電源として使用されると共に、
前記併用制御回路部130Cが、第二の多チャンネルＡＤ変換器路134と第二のアナログインタフェース回路114bを介して第二のアナログセンサ104bに接続されている場合には、前記第一の定電圧電源回路10は、前記第二の多チャンネルＡＤ変換器134と、第二のアナログインタフェース回路114bと、第二のアナログセンサ104bの一部とに対する電源としても使用され、
前記第二の定電圧電源回路20は、前記第一の定電圧電源回路10に比べて負荷電流が大きく、前記第一の出力電圧Ｖadと同等の電圧であるが、定電圧制御精度が低い第二の出力電圧Ｖifを生成する電源回路であり、前記第二の定電圧電源回路20は、前記マイクロプロセッサ121内の入出力インタフェース回路125・126と、前記併用制御回路部
130C内の入出力インタフェース回路135・136に対する電源として使用され、
前記第三の定電圧電源回路30は、前記第一の出力電圧Ｖadと異なる電圧である第三の出力電圧Ｖcpを生成する電源回路であり、前記第三の定電圧電源回路30は、前記マイクロプロセッサ121の演算部、および不揮発プログラムメモリ122Cと演算処理用のＲＡＭメモリ123aに対する電源として使用され、
前記付加の定電圧電源回路60は、前記第一の出力電圧Ｖadと同等の定電圧制御精度を有する付加の出力電圧を発生する電源回路を含むことを特徴とする。
この構成によれば、高精度小容量電源と同一電圧の低精度大容量電源と、異電圧大容量電源とを適切に使い分ける負荷区分となっている。従って、高精度電源の用途を限定することによって全体として安価な電源構成にすることができる特徴がある。
また、実施の形態３の車載電子制御装置100Cでは、前記第一・第二・第三の定電圧電源回路10・20・30は、電源スイッチ103が閉路されたことによって、前記車載バッテリ101から給電を受けて前記第一・第二・第三の出力電圧Ｖad・Ｖif・Ｖcpを発生するように構成され、
前記付加の定電圧電源回路60は、第四の定電圧電源回路40と第五の定電圧電源回路50の少なくとも一方を含み、
前記第四の定電圧電源回路40は、前記電源スイッチ103が開路されている状態においても前記車載バッテリ101から給電を受けて第四の出力電圧Ｖupを発生する低消費電力の電源回路であり、前記第四の定電圧電源回路40は、前記マイクロプロセッサ121のバックアップメモリ123bと、前記併用制御回路部130Cの補助ＲＡＭメモリ133の少なくとも一方とに対する電源として使用される電源回路であり、
前記第五の定電圧電源回路50は、前記電源スイッチ103が閉路又は開路されているいずれの状態においても、前記車載バッテリ101から給電を受けて前記第一の出力電圧Ｖadと異なる電圧である第五の出力電圧Ｖsbを生成し、前記第二・第三の定電圧電源回路20・30よりも低消費電力である電源回路であり、
前記第五の定電圧電源回路50は、前記併用制御回路部130C内の監視制御回路131Cに対する電源として使用され、
前記監視制御回路131Cは、前記車載センサ群104b・105bからの監視入力信号を前記マイクロプロセッサ121に入力し、また、前記マイクロプロセッサ121からの制御出力信号によって前記車載負荷群106bを駆動制御する回路であり、
前記第四・第五の出力電圧Ｖup・Ｖsbの少なくとも一方は、その定電圧制御精度が、前記第一の出力電圧Ｖadと同等レベルとされ、前記付加の出力電圧として出力される
ことを特徴とする。
この構成によれば、付加の定電圧電源回路は、第一の出力電圧と同等レベルの出力電圧を有する第四の定電圧電源回路と第五の定電圧電源回路の少なくとも一方を含んでいる。
第四の定電圧電源回路は車載バッテリから直接給電されているので、電源スイッチが遮
断されて前記第一から第三の定電圧電源回路に対する給電が遮断された状態において
も、一部のＲＡＭメモリの記憶状態を保持しておくことができる特徴がある。
また、第五の定電圧電源回路を車載バッテリから直接給電されているので、電源スイッチが遮断されている状態で併用制御回路部を動作させることができる特徴がある。
また、第四・第五の定電圧電源回路の出力電圧は、本来は高精度の定電圧精度を必要と
しないが、負荷電流が小さく、マイクロプロセッサを主体とした第一の集積回路素子又
は併用制御回路部を構成する第二の集積回路素子以外への給電がなくて、負荷電流の変
動も少ないので比較的容易に定電圧精度を高めることができる特徴がある。
また、実施の形態３の車載電子制御装置100Cでは、前記電源異常検出回路140Cは、前記判定信号入力回路142Cとともに分圧比補正回路146Cを有し、
前記判定信号入力回路142Cは、前記複数の監視対象出力電圧のそれぞれを分圧する複数の分圧回路141Cと、これらの各分圧回路からのそれぞれの分圧電圧を前記比較基準電圧と比較して前記相対電圧情報CMP1〜CMP5を発生する複数の比較回路142C1〜142C5を有し、
前記分圧比補正回路146Cは、前記各分圧回路141Cの分圧比を可変制御する開閉素子16b・26b・36b・46b・56bと平滑回路149Cを含み、前記マイクロプロセッサ121と前記併用制御回路部130Cの少なくとも一方に設けられた補正指令手段1101によって生成された補正指令信号PWMに基づいて、前記各分圧回路141Cの分圧比を補正するように構成され、
前記不揮発プログラムメモリ122Cには、前記複数の監視対象出力電圧のそれぞれの許容変動帯域幅に対応した許容帯域デューティが格納され、
前記開閉素子16b〜56bは、前記補正指令信号PWMに対応して変化する可変デューティで開閉動作を行ない、
前記平滑回路149Cは、前記開閉素子の開閉動作に基づく前記各分圧電圧の増減を平滑化して、平均化された分圧電圧を前記比較回路142C1〜142C5に入力するローパスフィルタであり、
前記個別異常検出手段1105は、前記各分圧電圧と前記比較基準電圧とが一致した時点における前記可変デューティに相当する該当デューティが、前記許容帯域デューティ
に対応した許容範囲となっているかどうかを判定し、
前記個別異常検出手段1105は、前記マイクロプロセッサ121と前記併用制御回路部130Cの監視制御回路部131Cの少なくとも一方において実行され、前記個別異常検出手段1105が前記監視制御回路部131Cで実行される場合には、前記許容帯域デューティは、前記不揮発プログラムメモリ122Cから前記併用制御回路部130C内の補助ＲＡＭメモリ133に転送して格納されることを特徴とする。
この構成によれば、帯域異常検出を行なうための許容帯域デューティは多数サンプルによる実験データに基づいて抽出され、当該抽出データは不揮発プログラムメモリに格納されるようになっていて、各出力電圧は比較基準電圧と一致したときの可変デューティの値である該当デューティによって検出されるようになっている。
従って、適用部品定数の固体変動に基づく検出誤差が校正されて正確に異常検出が行え
ると共に、アナログ入力チャンネルを必要とせず、一点のパルス幅変調信号を用いて
各出力電圧の現在値を測定することができる特徴がある。
また、実施の形態３の車載電子制御装置100Cでは、前記基準電圧生成回路は少なくとも第一・第二の基準電圧Ｖs1・Ｖs2を発生する第一・第二の基準電圧生成回路111・112を備えると共に、
前記第一・第二・第三の出力電圧Ｖad・Ｖif・Ｖcpと付加の出力電圧Ｖup・Ｖsbは前記第一又は第二の基準電圧Ｖs1・Ｖs2のどちらか一方の基準電圧を使用するか、又は両方の基準電圧が使用されている場合にはどちらの基準電圧を使用したかによって第一・第二グループに分類され、
前記判定信号入力回路142Cにおいて比較される第一から第五の出力電圧に対する比較基準側の電圧は、第一から第五の定電圧電源回路10・20・30・40・50において使用された基準電圧生成回路111・112とは異なるグループのものであるか、又は、比較基準用として使用される比較基準電圧生成回路111・112と第一から第五の定電圧電源回路10・20・30・40・50において使用された基準電圧生成回路とは互いに異なる比較基準電圧生成回路となっていることを特徴とする。
この構成によれば、定電圧電源回路をグループ分けして、基準電圧生成回路をグループ別に設けると共に、各判定回路において比較される分圧電圧と比較基準側の電圧は、使用された基準電圧生成回路が異なっている。従って、基準電圧生成回路の出力電圧に異常があった場合であっても、電源異常検出回路によって異常検出が可能となる特徴がある。
なお、もしも第一・第二・第三の定電圧電源回路が共に第一の基準電圧生成回路によっ
て得られる第一の基準電圧によって負帰還制御されていて、当該第一の基準電圧生成回
路の出力電圧が異常変動した場合には、第一と第二の定電圧電源回路の各出力電圧の比較や、第一と第三の定電圧電源回路の各出力電圧の比較や、各出力電圧と第一の基準電圧との比較によっては異常の検出は不可能であり、基準電圧生成回路を二重系設置して相対比較することによって相互間の異常が検出できるものである。
また、実施の形態３の車載電子制御装置100Cでは、前記総合判定処理手段1120は、第一・第二・第三の異常処理手段1113a・1113b・1113cの少なくとも一つの手段を含み、
前記第一の異常処理手段1113aは、前記付加の定電圧電源回路60が、前記第五の定電圧電源回路50を含む場合において、前記総合異常判定手段1110bの判定結果に基づいて、前記第二・第三・第五の出力電圧Ｖif・Ｖcp・Ｖsbの異常が検出されたときに、その異常報知と、その異常発生情報の保存との少なくとも一方を行なう手段であり、
前記第二の異常処理手段1113bは、前記総合異常判定手段1110bの判定結果に基づいて、前記第一の出力電圧Ｖadの異常が検出されたときに、その異常報知と、その異常発生情報の保存の少なくとも一方を行ない、また、前記第一のアナログセンサ104aから得られる入力信号、および前記併用制御回路部130Cが、前記第二の多チャンネルＡＤ変換器134と前記第二のアナログインタフェース回路114bを介して前記第二のアナログセンサ104bに接続されている場合には、前記第二のアナログセンサ104bから得られる入力信号を、安全側の補正置換データに置き換える手段であり、
前記第三の異常処理手段1113cは、前記付加の定電圧電源回路60が、前記第四の定電圧電源回路40を含む場合において、前記総合異常判定手段1110bの判定結果に基づいて前記第四の出力電圧Ｖupの異常が検出されたときに、その異常報知と、その異常発生情報の保存との少なくとも一方を行ない、また、前記バックアップメモリ123b内にあって運転中に学習記憶して変化する可変制御定数を、不揮発データメモリ128Cに転送保存されていた制御定数と、前記不揮発プログラムメモリ122Cに予め格納されている所定の基準制御定数とのいずれか一方に置き換えることを特徴とする。
この構成によれば、総合異常判定手段に基づいて推定された各出力電圧の異常発生に対応して、異常報知又は異常履歴情報の保存を行なうと共に、第一の出力電圧が異常であればアナログ信号の補正処理が行われ、第四の出力電圧が異常であれば学習制御定数を転送保存情報又は基準制御定数に復帰させるようになっている。
従って、ウォッチドッグタイマ回路やマイクロプロセッサの作動停止に至らない出力電圧の精度異常を検出して異常報知又は異常発生履歴を保存しておくことによって、出力電圧の異常低下又は異常上昇事故を予想して、大事に至る前に保守点検を行なったり、定期点検によって危険性を予知することができる特徴がある。
また、第一の出力電圧が異常であるときに適用される補正置換データは、各アナログセンサの現在のアナログ信号に対して安全側の補正係数を掛けるか、補正バイアスを代数加算するようになっている。従って、各アナログセンサ毎に適切な補正係数と補正バイアスを定めておいて、制御の安全性を維持することができる特徴がある。
更に、実施の形態３の車載電子制御装置100Cでは、前記併用制御回路部130Cの前記監視制御回路部131Cは、サブＣＰＵとなるマイクロプロセッサで構成され、
前記監視制御回路部131Cが、前記総合判定処理手段1120による処理の一部を実行する
ことを特徴とする。
この構成によれば、マイクロプロセッサに対して入出力信号のシリアル交信を行なう併用制御回路部を設け、当該併用制御回路部に設けられた監視制御回路部によって総合異常判定を分担している。従って、各判定信号や比較信号をマイクロプロセッサに直接入力する必要がないので、高価で高速動作を行うマイクロプロセッサの入力点数を節約したり、マイクロプロセッサの制御負担を軽減することができる特徴がある。
更に、実施の形態３の車載電子制御装置100Cでは、前記車載電子制御装置100C内の不揮発データメモリ128Cと、前記不揮発プログラムメモリ122Cとのいずれか一方には、前記複数の監視対象出力電圧のそれぞれに関する出荷時における初期値データと、許容変動データとが格納され、
前記個別異常検出手段1105は、変動異常検出手段1207を含み、この変動異常検出手段は、前記複数の監視対象出力電圧のそれぞれについて、前記初期値データとの偏差電圧が、前記許容変動データ内の値かどうかを判定して、個別異常を判定することを特徴とする。
この構成によれば、変動異常検出を行なうための初期値データと許容変動データとは現品対応の実測データと多数サンプルによる実験データに基づいて抽出され、当該抽出データは不揮発プログラムメモリ又は不揮発データメモリに格納されるようになっている。
従って、適用部品定数の固体変動に基づく検出誤差が校正されて正確に異常検出が行え
る特徴がある。
また、各出力電圧の初期値からの変動が過大であるときには、たとえ帯域異常の検出が
行なわれていなくても、異常発生の予兆であるとして個別異常に付加されて、安全性を
向上することができる特徴がある。
実施の形態４
（１）構成の詳細な説明
この発明の実施の形態４による車載電子制御装置100Dついてその構成を詳細に説明する。図１３は、実施の形態４による車載電子制御装置100Dを示す全体回路図である。この実施の形態４による車載電子制御装置100Dの主な特徴は、この実施の形態４による車載電子制御装置100Dにおける電源異常検出回路140Dでは、監視対象出力電圧が第二・第三・第四・第五の出力電圧Ｖif・Ｖcp・Ｖup・Ｖsbとされ、これらの各監視対象出力電圧の異常を判定するための比較基準電圧として、第一の出力電圧Ｖadを用いた相対比較方式が採用され、監視対象出力電圧の異常の判定は、個別異常検出手段1309によって論理判定されるようになっていることである。
図１３において、車載電子制御装置100Dには、車載バッテリ101から電源リレーの出力接点102aを介して主電源電圧Ｖbが印加されると共に、出力接点102aが開路しているときであっても車載バッテリ101から副電源電圧Ｖbbが直接印加されている。電源リレーの励磁コイル102bは、電源スイッチ103が閉路したことによって付勢され、電源スイッチ103が開路されると、所定時間をおいて遅延消勢されるように励磁コイル102bが車載電子制御装置100Dによって制御される。車載電子制御装置100Dに入力される車載センサ群である第一のアナログセンサ104aは、例えば吸気管の吸気量センサ、排気ガスセンサ、吸気弁開度センサ、アクセルペダルの踏込量センサであり、第二のアナログセンサ104bは、例えば冷却水温センサ、気圧センサなどであり、いずれも車両用エンジンに対する操作指令と、このエンジンの運転状態の監視信号を生成するものとなっている。
車載センサ群に含まれる第一のスイッチセンサ105aは、例えばエンジンのクランク角センサ、車速センサ、第二のスイッチセンサ105bは変速機のシフトレバーの選択位置センサなどであり、いずれも車両用エンジンに対する操作指令と、このエンジンの運転状態の監視信号を生成するものとなっている。車載電子制御装置100Dから給電制御される第一の車載電気負荷群106aは、例えば燃料噴射用電磁弁、点火コイル（ガソリンエンジンの場合）、吸気弁開度制御用モータであり、第二の車載電気負荷106bは、例えば変速段選択用電磁弁、排気ガスセンサ用の電熱ヒータ、警報表示機器などであり、いずれも車両用エンジンに対する運転制御と状態報知を行なうものとなっている。車載電子制御装置100Dに内蔵された定電圧電源110Dは、例えばバンドギャップセルを用いた第一・第二の基準電圧生成回路111・112を包含し、主電源電圧Ｖbから降圧された安定化電圧である第一・第二・第三・第五の出力電圧Ｖad・Ｖif・Ｖcp・Ｖsbを発生すると共に、副電源電圧Ｖbbから降圧された安定化電圧である第四の出力電圧Ｖupを発生するようになっている。ダイオード113a・113bは第三・第四の出力電圧Ｖcp・Ｖupから，後述のバックアップメモリ123bに給電する回路に接続されている。第一・第二のアナログインタフェース回路114a・114bは第一・第二のアナログセンサ104a・104bと後述の多チャンネルＡＤ変換器124・134との間に接続されたノイズフィルタ回路となっている。
第一・第二の入力インタフェース回路115a・115bは、第一・第二のスイッチセンサ105a・105bと後述の入力インタフェース回路125・135との間に接続され、信号電圧レベルの変換回路とノイズフィルタ回路によって構成されている。第一・第二の出力インタフェース回路116a・116bは、第一・第二の車載電気負荷群106a・106bと後述の出力インタフェース回路126・136との間に接続され，信号電圧レベルの変換を行なうパワートランジスタ回路によって構成されている。なお、第一・第二の入出力インタフェース回路115a・115b、116a・116bは主電源電圧Ｖbから給電されるようになっている。第一の集積回路素子120Dはマイクロプロセッサ121、不揮発プログラムメモリ122D、演算処理用のＲＡＭメモリ123a、このＲＡＭメモリの一部領域であるバックアップメモリ123b、多チャンネルＡＤ変換器124、入力インタフェース回路125、出力インタフェース回路126によって構成され，これらの構成要素はデータバス127によって互いに接続されている。不揮発データメモリ128Dはマイクロプロセッサ121とシリアル接続されたＥＥＰＲＯＭメモリであり、不揮発プログラムメモリ122D内の一部領域を不揮発データメモリとして使用する場合には、このＥＥＰＲＯＭメモリは不要となる。併用制御回路部130Dは、ハードロジックで構成された監視制御回路部131Dと、補助RAMメモリ133と、第二の多チャンネルＡＤ変換器134と、入力インタフェース回路135と、出力インタフェース136とを包含し、この併用制御回路部130Dはマイクロプロセッサ121に対して図示しない直並列変換器を介してシリアル接続されていて、第二のアナログセンサ104bから得られるアナログ信号のデジタル変換値、および第二のスイッチセンサ105bから得られるON/OFF信号をマイクロプロセッサ121に送信すると共に、マイクロプロセッサ121が発生した制御出力信号によって第二の車載電気負荷群106bを駆動するようになっている。なお、併用制御回路部130Dの監視制御回路部131Dは、図５、図９、図１９に示した監視制御回路部131B・131C・131Fと同様に、サブＣＰＵとなるマイクロプロセッサで構成することもできる。
第一の出力電圧Ｖadは、例えばＤＣ５Ｖ±２０ｍＶ/２０ｍＡの高精度小容量の電源となっていて、第一・第二の多チャンネルＡＤ変換器124・134、および第一・第二のアナログインタフェース回路114a・114bと、第一・第二のアナログセンサ104a・104bの一部に対して給電する。第二の出力電圧Ｖifは、例えばＤＣ５Ｖ±０．２Ｖ/２００ｍＡの低精度大容量の電源となっていて，入力インタフェース回路125・135と、出力インタフェース回路126・136と、不揮発データメモリ128Dと、ウォッチドッグタイマ回路170に給電するようになっている。但し、不揮発データメモリ128Dは後述の第一の出力電圧Ｖadから給電するものであってもよい。第三の出力電圧Ｖcpは、例えばＤＣ３．３Ｖ±０．３Ｖ/５００ｍＡの低精度大容量の電源となっていて、マイクロプロセッサ121、不揮発プログラムメモリ122D、ＲＡＭメモリ123a、バックアップメモリ123bに給電する。第四の出力電圧Ｖupは、例えばＤＣ３．３Ｖ±０．３Ｖ/２０ｍＡの低精度小容量の電源となっていて、電源リレーの出力接点102aが開路されているときに、バックアップメモリ123bに給電する。
第五の出力電圧Ｖsbは、例えばＤＣ２．５Ｖ±０．３Ｖ/50ｍＡの小容量の電源であるが、実際にはＤＣ２．５Ｖ±１０ｍＶの高精度電源として設計され、第一の出力電圧Ｖadと対比することによって相互に正常であるかどうかを判定することができるようになっている。車載バッテリ101の出力電圧は、ＤＣ１２Ｖ系の場合８〜１６Ｖに変動するが、第一・第二の入力インタフェース回路115a・115bは、ＤＣ１２Ｖ系の主電源電圧ＶbからＤＣ５Ｖ系に入力電圧を一次変換し、入力インタフェース回路125・135は、更にＤＣ５Ｖ系からＤＣ３．３Ｖ系又は２．５Ｖ系に二次変換する。出力インタフェース回路126・136は、ＤＣ３・３Ｖ系又は２．５Ｖ系の出力電圧をＤＣ５Ｖ系に一次変換し、第一・第二の出力インタフェース回路116a・116bは、更にＤＣ５Ｖ系からＤＣ１２Ｖ系に二次変換する。なお、マイクロプロセッサ121と各種メモリを第三の出力電圧Ｖcp＝ＤＣ３．３Ｖで動作させることにより、第一の集積回路素子120Dの高密度実装と高速処理が可能となっている。同様に、監視制御回路部131Dを第五の出力電圧Ｖsb＝ＤＣ２．５Ｖで動作させることにより、併用制御回路部130Dの高密度実装と高速処理が可能となっている。但し、第三の出力電圧Ｖcpと第五の出力電圧Ｖsbが同一電圧であって、これらを同一精度に設計する場合には、第三の出力電圧Ｖcpと第五の出力電圧Ｖsbを分離する必要はない。
電源異常検出回路140Dは図１４において後述する。また、過電圧検出記憶保護回路150と監視電圧合成回路160は、実施の形態１と同じに構成される。ウォッチドッグタイマ回路170は、マイクロプロセッサ121が発生する暴走監視用のパルス列信号であるウォッチドッグ信号ＷＤのパルス幅を監視して、このパルス幅が所定値以上になるとリセット信号を発生してマイクロプロセッサ121および併用制御回路部130Dを初期化、再起動するものである。ウォッチドッグタイマ回路170に対する給電電圧が異常低下すると、ウォッチドッグタイマ回路170は、リセット信号を継続発生してマイクロプロセッサ121および併用制御回路部130Dの出力発生を全停止するようになっている。また、ウォッチドッグタイマ回路170が正常動作しているときには、後述する正常運転信号Ｅnaを発生し、第一・第二の出力インタフェース回路116a・116bの出力発生が可能となるように構成されている。なお、第三の出力電圧Ｖcpが異常低下すると、マイクロプロセッサ121は全出力の発生を停止して、出力論理は不定となるが、このマイクロプロセッサ121の出力端子に外部接続されたプルアップ抵抗又はプルダウン抵抗によって、安全側の出力となるようにバイアス付勢されている。同様に，第五の出力電圧Ｖsbが異常低下すると、監視制御回路部131Dは全出力の発生を停止して、出力論理は不定となるが、この監視制御回路部131Dの出力端子に外部接続されたプルアップ抵抗又はプルダウン抵抗によって安全側の出力となるようにバイアス付勢されている。
併用制御回路部130Dを中核として，第一・第二のアナログインタフェース回路114a・114bと、第一・第二の入力インタフェース回路115a・115b又は第一・第二の出力インタフェース回路116a・116bの発熱部品を除外した弱電回路部分と、定電圧電源110Dの中のパワートランジスタと発熱部品を除外した定電圧制御回路部と、後述の電源異常検出回路140Dと、ウォッチドッグタイマ回路170とは、図示しない第二の集積回路素子を構成する。ただし、定電圧電源110Dの定電圧制御回路部は、定電圧電源110Dを構成するパワートランジスタと一体化したパワーモジュールとして構成することも可能である。
次に、電源異常検出回路140Dについて、図１４を参照して説明する。図１４において、第一の定電圧電源回路10は、主電源電圧Ｖbを降圧して第一の出力電圧Ｖadを生成し、第二の定電圧電源回路20は、主電源電圧Ｖbを降圧して第二の出力電圧Ｖifを生成し、第三の定電圧電源回路30は、主電源電圧Ｖbを降圧して第三の出力電圧Ｖcpを生成し、第四の定電圧電源回路40は、副電源電圧Ｖbbを降圧して第四の出力電圧Ｖupを生成し、第五の定電圧電源回路50は、主電源電圧Ｖbを降圧して第五の出力電圧Ｖsbを生成する。
第四・第五の定電圧電源回路40・50は、付加の定電圧電源回路60を構成する。
これらの各定電圧電源回路は、それぞれの出力電圧に比例した電圧と、第一又は第二の基準電圧生成回路111・112が発生する第一又は第二の基準電圧Ｖs1・Ｖs2とが等しくなるように負帰還連続制御されたパワートランジスタによって構成され、俗称ではドロッパー型と呼ばれるレギュレータとなっている。図１４で示した実施の形態４において、第一・第二・第三の定電圧電源回路10・20・30では、第一の基準電圧Ｖs1が使用され，第四・第五の定電圧電源回路40・50では、第二の基準電圧Ｖs2が使用されている。但し、第四の定電圧電源回路40については、低消費電力となる簡易低精度な第三の基準電圧Ｖs3を使用することも可能である。
電源異常検出回路140Dは、分圧回路141Dと判定信号入力回路142Dを有する。分圧回路141Dは、第一・第二・第三・第四・第五の分圧回路19a・27a・37a・47a・57aを含み、これらの分圧回路は、それぞれ第一、第二・第三・第四・第五の定電圧電源回路10・20・30・40・50に対応する。第一の分圧回路19aは、比較基準電圧を発生するもので、高精度の２つの分圧抵抗11a・11cの直列回路によって構成され、第一の出力電圧Ｖadを受けて分圧電圧E1sを発生する。この分圧電圧E1sは、比較基準電圧として、判定信号入力回路142Dに供給される。第二の分圧回路27aは、高精度の３つの分圧抵抗21a・21b・21cの直列回路によって構成され、第二の出力電圧Ｖifを受けて第二の下側分圧電圧E21と、第二の上側分圧電圧E22を発生する。第三の分圧回路37aは、高精度の３つの分圧抵抗31a・31b・31cの直列回路によって構成され、第三の出力電圧Ｖcpを受けて第三の下側分圧電圧E31と、第三の上側分圧電圧E32を発生する。第四の分圧回路47aは、高精度の３つの分圧抵抗41a・41b・41cの直列回路によって構成され、第四の出力電圧Ｖupを受けて第四の下側分圧電圧E41と、第四の上側分圧電圧E42を発生する。第五の分圧回路57aは、図示しないが、高精度の３つの分圧抵抗51a・51b・51bの直列回路によって構成され、第五の出力電圧Ｖsbを受けて第五の下側分圧電圧E51と第五の上側分圧電圧E52を発生する。
判定信号入力回路142Dは、第二・第三・第四・第五の判定信号入力回路142D2・142D3・142D4・142D5を含み、これらの判定信号入力回路は、それぞれ第二・第三・第四・第五の判定回路28a・38a・48a・58aによって構成されている。第二の判定回路28aは、比較第１回路CP1と、比較第２回路CP2と、論理結合手段ORLとによって構成される。第二の比較回路28aにおける比較第１回路CP1には、比較基準電圧、すなわち分圧電圧E1sが正の入力端子に入力され、第二の上側分圧電圧E22が比較対象電圧として負の入力端子に入力され、第二の上側分圧電圧E22の値が分圧電圧E1sの値より小さくなったときに、論理レベルが「Ｈ」となる第一の比較論理出力を発生して、論理和素子である論理結合手段ORLに入力する。
第二の比較回路28aにおける比較第２回路CP2には、比較基準電圧,すなわち分圧電圧E1sが負の入力端子に入力され、第二の下側分圧電圧E21が比較対象電圧として正の入力端子に入力され、第二の下側分圧電圧E21の値が分圧電圧E1sの値を超過したときに論理レベルが「Ｈ」となる第二の比較論理出力を発生して、論理和素子である論理結合手段ORLに入力する。
第二の比較回路28aにおける論理結合手段ORLは、比較第１回路CP1からの第一論理出力と、比較第２回路CP2からの第二の論理出力との論理和出力を、第二の判定信号ER2としてマイクロプロセッサ121に入力する。第二の判定信号ER2は、比較基準電圧に対する第二の出力電圧Ｖifの相対電圧情報である。
第三の判定回路38aは、第二の判定回路28aと同様に、比較第１回路CP1と、比較第２回路CP2と、論理結合手段ORLとによって構成され、比較基準電圧、すなわち分圧電圧E1sと第三の上側分圧電圧E32との比較論理出力、および分圧電圧E1sと第三の下側分圧電圧E31との比較論理出力の論理和出力を第三の判定信号ER3としてマイクロプロセッサ121に入力する。
第四の判定回路48aも、第二の判定回路28aと同様に、比較第１回路CP1と、比較第２回路CP2と、論理結合手段ORLとによって構成され、比較基準電圧、すなわち分圧電圧E1sと第四の上側分圧電圧E42との比較論理出力、および分圧電圧E1sと第四の下側分圧電圧E41との比較論理出力の論理和出力を第四の判定信号ER4としてマイクロプロセッサ121に入力する。
第五の判定回路58aは、図示しないが、第二の判定回路28aと同様に、比較第１回路CP1と、比較第２回路CP2と、論理結合手段ORLとによって構成され、比較基準電圧、すなわち分圧電圧E1sと第五の上側分圧電圧E52との比較論理出力、および分圧電圧E1sと第五の下側分圧電圧E51との比較論理出力の論理和出力を第五の判定信号ER5としてマイクロプロセッサ121に入力する。
第三・第四・第五の判定信号ER3・ER4・ER5は、それぞれ比較基準電圧に対する第三・第四・第五の出力電圧Ｖcp・Ｖup・Ｖsbの相対電圧情報である。なお、第二・第三・第四・第五の判定回路28a・38a・48a・58aは、ダイオード68・69を介して第一・第二の出力電圧Ｖad・Ｖifから給電される。
分圧回路27aの上側分圧電圧E22および下側分圧電圧E21は、第二の出力電圧Ｖifの変動に応じて変化する。これらの分圧電圧E21・E22は、判定回路28aと協働し、第二の出力電圧Ｖifの変動に応じて、判定信号ER2の論理レベルを変化させる。分圧電圧E21・E22は、比較第２回路CP2および比較第１回路CP1において、比較基準電圧、すなわち分圧電圧E1sと比較される。下側分圧電圧Ｅ21は、比較第２回路CP2において、分圧電圧E1sと比較され、第二の出力電圧Ｖifがその許容変動帯域幅の上限値よりも大きくなったときに、比較第２回路CP2の出力は、論理レベル「Ｈ」を出力する。比較第２回路CP2の出力は、第二の出力電圧Ｖifが許容された上限電圧よりも小さい範囲では、論理レベル「Ｌ」となるが、第二の出力電圧Ｖifが、その許容変動帯域幅の上限値よりも大きくなったときに、下側分圧電圧E21が分圧電圧E1sよりも大きくなり、論理レベル「Ｈ」となる。上側分圧電圧Ｅ22は、比較第１回路CP1において、比較基準電圧、すなわち分圧電圧E1sと比較され、第二の出力電圧Ｖifがその許容変動帯域幅の下限値よりも小さくなったときに、比較第１回路CP1の出力は、論理レベル「Ｈ」を出力する。比較第１回路CP1の出力は、第二の出力電圧Ｖifが許容された下限電圧よりも大きい範囲では、論理レベル「Ｌ」となるが、第二の出力電圧Ｖifが、その許容変動帯域幅の下限値よりも小さくなったときに、上側分圧電圧E22が分圧電圧E1sよりも小さくなり、論理レベル「Ｈ」となる。結果として、論理結合手段ORLの判定信号ER2は、第二の出力電圧Ｖifが、その許容変動帯域幅内であれば、論理レベル「Ｌ」を保持し、第二の出力電圧Ｖifが、その許容変動帯域幅を逸脱したときに、論理レベル「Ｈ」となる。分圧回路27aにおいて、分圧電圧E21・E22を決定する分圧比は、前述のように第二の出力電圧Ｖifが、その許容変動帯域幅を逸脱したときに、論理結合手段ORLの判定信号ER2が論理レベル「Ｈ」となるように設定される。
第三・第四・第五の分圧回路37a・47a・57aも、それぞれ判定回路38a・48a・58aと協働して、同様に動作する。比較基準電圧、すなわち分圧電圧E1sが正常な変動幅以内の値であると仮定した場合、第三・第四・第五の出力電圧Ｖcp・Ｖup・Ｖsbが、それぞれの許容変動帯域幅以内の電圧であれば、第二・第三・第四・第五の判定信号ER2・ER3・ER4・ER5の論理レベルは「Ｌ」となり、許容変動幅を逸脱すると、その判定信号は論理レベル「Ｈ」となる。但し、各比較回路の正負の入力を反転すると論理結合手段も論理和素子ではなくて入力論理に見合ったものが必要であって、許容変動幅を逸脱したときに論理レベル「Ｌ」の出力を得るようにすることも可能である。なお、第二の出力電圧Ｖifから第一の出力電圧Ｖadの方向に通電可能な救援ダイオード113cが接続されていて、万一、第一の出力電圧Ｖadがゼロになっても，第二の出力電圧Ｖifによってアナログ系への給電が可能となっている。
以上の説明では車載バッテリ101から直接給電される定電圧電源回路として第四の定電圧電源回路40について説明したが、バックアップメモリ123bを必要としない用途であれば第四の定電圧電源回路40は不要となる。また、以上の説明では第三・第五の定電圧電源回路30・50は主電源電圧Ｖbから給電されるものとしたが、第三・第五の定電圧電源回路30・50は第二の定電圧電源回路20の出力から給電されるようなカスケード接続にすることも可能である。この場合には、第二の定電圧電源回路20はパワートランジスタのON/OFFデューティ制御によるスイッチングレギュレータを用いることができるのに対し，その他の定電圧電源回路10・30・40・50は俗称ではドロッパー型と呼ばれる連続制御型のレギュレータとなっている。また、以上の説明では第四・第五の定電圧電源回路40・50の出力電圧の定電圧精度は低いものであるとしたが、第四又は第五の定電圧電源回路40・50の少なくとも一方を第一の定電圧電源回路10と同等レベルの定電圧精度のものにしておくことによって、第一の定電圧電源回路10の異常判定をより的確に行なうことができるものである。更に、以上の説明では論理結合素子ORLは各判定回路内に設けたが、比較第１回路CP1および比較第２回路CP2の出力を個別にマイクロプロセッサ121に入力して、マイクロプロセッサ121内で論理結合を行なうことも可能である。この場合には、マイクロプロセッサ121としては電圧精度異常が上限超過異常であるのか、又は下限未満異常であるのかを識別して異常履歴情報として保存することが可能となるものである。
以上の説明では、一対の比較回路である比較第１回路CP1と比較第２回路CP2を用いて上下変動幅の帯域判定を行なうようにしたが、後述の実施の形態６で説明するとおり、分圧比の補正指令手段を用いることによって一個の比較回路によって上下変動幅の帯域判定を行なうことも可能である。以上の説明では、各監視対象出力電圧Ｖif・Ｖcp・Ｖup・Ｖsbに対する判定信号ER2・ER3・ER4・ER5をマイクロプロセッサ121に直接入力するように説明したが、併用制御回路部130Dが使用されているものにおいては、併用制御回路部130Dを介してマイクロプロセッサ121にシリアル送信することができる。また、多数の判定信号ER2・ER3・ER4・ER5を総合的に判断して多数決処理によって異常発生した出力電圧を特定するための総合判定を併用制御回路部130Dで行なってから、その結論をマイクロプロセッサ121にシリアル送信するようにしてもよい。
（２）作用・動作の詳細な説明
次に図１３、図１４のとおり構成された車載電子制御装置100Dにおける作用、動作について詳細に説明する。先ず、図１３、図１４において、電源スイッチ103が閉路されると電源リレーの励磁コイル102bが付勢され、出力接点102aが閉路して車載バテリ101から主電源電圧Ｖbが印加され、定電圧電源110Dは第四の出力電圧Ｖupに加えて、第一・第二・第三・第五の出力電圧Ｖad・Ｖif・Ｖcp・Ｖsbを発生して、マイクロプロセッサ121と併用制御回路部130Dとが動作を開始する。マイクロプロセッサ121は車載センサ群である第一・第二のアナログセンサ104a・104bと第一・第二のスイッチセンサ105a・105bの動作状態と不揮発プログラムメモリ122Dに格納された制御プログラムに応動して制御出力信号を発生して、第一・第二の車載電気負荷群106a・106bを駆動制御する。
マイクロプロセッサ121の運転中に発生した各種の異常発生情報や学習記憶情報は、バックアップメモリ123bに格納され、その一部は不揮発データメモリ128Dに格納保存されるようになっており、バックアップメモリ123bは、電源リレーの出力接点102aが開路していても、副電源電圧Ｖbbを降圧して得られる第四の出力電圧Ｖupによって記憶内容が保持されている。但し、車載バッテリ101が異常電圧低下したり、交換のために出力端子が開放された場合には、バックアップメモリ123bの記憶情報は消失するので、一部の重要データは不揮発データメモリ128Dに格納保存されている。
次に、図１３のとおり構成された車載電子制御装置100Dにおける総合判定処理動作について、図１５を参照して説明する。図１５は、車載電子制御装置100Dにおける総合判定処理動作を示すフローチャートである。図１５において、工程1300は、マイクロプロセッサ121による定電圧電源110Dの異常点検動作の開始ステップである。続く工程1302aは、第二の判定信号ER2が論理レベル「Ｈ」であるかどうかを判定し、「Ｈ」であればYESの判定を行なって工程1302bへ移行し、「Ｌ」であればＮＯの判定を行なって工程1303aへ移行する判定ステップである。工程1302bは、第二の出力電圧Ｖifの異常であるか、又は比較基準電圧となった第一の出力電圧Ｖadの異常であるかのいずれか、または両方であるとして第一・第二異常状態を仮記憶して、工程1303aへ移行するステップである。同様に工程1303aは、第三の判定信号ER3の論理レベルを判定して、工程1303bによって第一・第三異常状態を仮記憶するステップである。続く工程1304aは、第四の判定信号ER4の論理レベルを判定して、工程1304bによって第一・第四異常状態を仮記憶するステップである。
続く工程1305aは、第五の判定信号ER5の論理レベルを判定して、工程1305bによって第一・第五異常状態を仮記憶してから工程1310aへ移行するステップである。なお、工程1302aから工程1305bによって構成された工程ブロック1309は、個別異常検出手段を構成する。
優先判定手段となる工程1310aは、第四又は第五の定電圧電源回路40・50が第一の定電圧電源回路10と同等の定電圧制御精度を有するものである場合に適用され、工程1304bによって第一・第四異常状態が記憶されているとき、又は工程1305bによって第一・第五異常状態が記憶されているときには、例え工程1302a・1303aによる判定が共に正常であっても第一の定電圧電源回路10は異常と判定するステップである。続く工程1310bは、多数決判定手段を構成するステップであり、この工程1310bは、工程1302a・1303a・1304a・1305aによる四つの判定結果によって推定される特定の定電圧電源回路の異常を抽出する工程であり、例えば工程1302aのみが異常であれば、第二の定電圧電源回路20が異常であると判断し、工程1303aのみが異常であれば、第三の定電圧電源回路30が異常であると判断するようになっている。
続く工程1311は、工程1302a・1303a・1304a・1305aの判定が全てＮＯであって異常が確認できなかった場合にNOの判定を行なって工程1314へ移行し、工程1302a・1303a・1304a・1305aのどれかの判定に異常があればYESの判定を行なって工程1312へ移行する異常有無の判定ステップである。工程1312は、異常発生履歴保存手段の一部となるステップであり、工程1302b・1303b・1304b・1305bで仮記憶された各異常モード別に異常検出回数を累積加算し、誤判定を防止するために所定回数の異常検出によって異常状態を確定するステップである。続く工程1313は、異常発生に伴う異常報知又はフェールセーフ処理を実行する異常対策手段となるステップであり、工程1313に続いて工程1314へ移行するようになっている。工程1314は、異常発生履歴情報の転送退避時期であるかどうかを判定するステップであり、電源スイッチ103が開路されてから電源リレーの出力接点102aが暫時閉路している期間においてYESの判定がなされて工程1315へ移行すると共に、電源スイッチ103が閉路されているときにはNOの判定を行なって動作終了工程1319へ移行するようになっている。
工程1315は、工程1312でバックアップメモリ123bに記憶された異常モード別の確定異常の有無を不揮発データメモリ128Dの異常モード別のアドレスのメモリに格納するステップである。なお、電源スイッチ103が開路されていたときには、その他の各種初期化処理が実行されてからマイクロプロセッサ121は動作停止し、これに伴って電源リレーの励磁コイル102bが消勢されて出力接点102aが開路するようになっている。また、電源スイッチ103が閉路しているときには動作終了工程1319で他の制御プログラムを実行し、所定時間以内には再度動作開始工程1300が活性化して、以降のフローを繰返して実行するようになっている。工程1310a〜1315によって構成された工程ブロック1320は総合判定処理手段を構成する。工程ブロック1320では、前記第二・第三・第四・第五の判定信号ER2・ER3・ER4・ER5に基づいて、異常報知又はフェールセーフ処理による異常対策，又は異常発生情報の保存の少なくとも一方が行なわれるようになっている。
なお、工程1313で実施される異常対策の具体例は、図４に示す実施の形態１における異常処理と同様に、一般的な処理としては、エンジン回転速度を抑制するようにスロットル弁開度を低減し、また安全性に関わる便利機能の動作を停止することである。工程1313は、第一・第二・第三の異常処理手段1313a・1313b・1313cを含み、これらの異常処理手段1313a・1313b・1313cは、それぞれ図４に示す異常処理手段413a・413b・413cと同じに構成される。以上の説明では、第四又は第五の定電圧電源回路40・50のいずれかを有するものとして説明したが、両者が併用されている場合には、多数決判定手段1310bは更に多くの異常判定情報の中から、より確かな判定結果を誘導することが可能となる。また、高精度な定電圧制御精度が必要とされないのにも関わらず、小容量な電源である第四・第五の定電圧電源回路40・50を、共に第一の定電圧電源回路10と同等レベルの定電圧制御精度のものにしておけば、第一・第四・第五の定電圧電源回路の異常判定結果の多数決論理によって高精度電源グループ内での異常判定を優先的に行なってから、第二・第三の定電圧電源回路の異常判定を的確に行なうことができる。また、比較基準電圧として第一の定電圧電源回路に加えて第四又は第五の定電圧電源回路を代替使用することができ、判定回路を削減することも可能となる。例えば、第四対第二、第四対第三、第一対第五の出力電圧比較を行なうようにすれば、判定回路は３回路で良いことになる。
更に、例えば第一・第二・第三の定電圧電源回路10・20・30は第一の基準電圧生成回路111を用いた第一グループとし、第四・第五の定電圧電源回路40・50は第二の基準電圧生成回路112を用いた第二グループとして、異なるグループ間で出力電圧の比較を行なうようにすれば、基準電圧生成回路111・112の出力電圧Ｖs1・Ｖs2に異常があった場合であっても、電源異常検出回路140Dによって検出することができる。なお、もしも第一・第二・第三の定電圧電源回路10・20・30が同一の基準電圧生成回路111の出力電圧Ｖs1によって負帰還制御されていて、この基準電圧生成回路111の出力電圧Ｖs1が異常変動した場合には、第一と第二の出力電圧Ｖad・Ｖifの比較、および第一と第三の出力電圧Ｖad・Ｖcpの比較によっては異常の検出は不可能であり、基準電圧生成回路111・112を二重系設置して相対比較することによって相互間の異常が検出できるものである。
（３）実施の形態４の要点と特徴
この発明の実施の形態４による車載電子制御装置100Dは、車載センサ群104a・104b・105a・105bの動作状態と不揮発プログラムメモリ122Dに格納された制御プログラムの内容とに応動して車載電気負荷群106a・106bを駆動制御するマイクロプロセッサ121、前記マイクロプロセッサ121に対してシリアル接続され一部の入出力信号を仲介接続する併用制御回路部130D、前記マイクロプロセッサ121と前記併用制御回路部130Dとそれらに対する入出力インタフェース回路に給電する定電圧電源110D、および前記定電圧電源の異常を検出する電源異常検出回路140Dを備えた車載電子制御装置100Dであって、
前記定電圧電源110Dは、車載バッテリ101から給電を受ける複数の定電圧電源回路10・20・30・40・50を含み、これらの各定電圧電源回路は、それぞれ基準電圧生成回路111・112が発生する基準電圧Ｖs1・Ｖs2に比例するように負帰還制御され、所定の許容変動帯域幅を有する出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbを発生するように構成され、
前記電源異常検出回路140Dは、前記マイクロプロセッサ121と前記併用制御回路部130Dとの少なくとも一方と協働して、前記定電圧電源が発生した複数の出力電圧の中から選択された複数の監視対象出力電圧のそれぞれについて個別異常検出を行なうための判定信号入力回路142Dを含み、
前記マイクロプロセッサ121と前記併用制御回路部130Dの少なくとも一方は、更に個別異常検出手段1309と総合判定処理手段1320を含み、
前記判定信号入力回路142Dは、前記複数の監視対象出力電圧について、それぞれの出力電圧と比較基準電圧との相対電圧情報を、前記マイクロプロセッサ121と前記併用制御回路部130Dの少なくとも一方に入力するように構成され、
前記比較基準電圧には、前記定電圧電源110Dが発生した複数の出力電圧の中で、高精度の定電圧制御精度を有する所定の出力電圧に比例した電圧（具体的には第一の出力電圧Ｖad）が使用され、
前記個別異常検出手段1309は、前記判定信号入力回路142Dから入力された前記相対電圧情報に基づいて、前記複数の監視対象出力電圧が、それぞれの許容変動帯域幅内の電圧値であるかどうかの帯域異常の有無を個別に検出し、
また、前記総合判定処理手段1320は、前記個別異常検出手段1309によって、前記複数の監視対象出力電圧の少なくとも１つに個別異常が検出されたときに、前記複数の監視対象電圧のどの出力電圧が異常であるかを全体として分析推定し、また同じ前記比較基準電圧と比較された前記複数の監視対象電圧が異常であるときには、前記比較基準電圧が異常と判定する多数決判定を行なうように構成された総合異常判定手段1310bを有し、さらに、異常報知と異常発生情報の保存の少なくとも一方を行なうことを特徴とする。
このように実施の形態４の車載電子制御装置100Dは、複数の定電圧電源回路の中の高精度な出力電圧精度を有する定電圧電源回路の出力電圧、又は基準電圧生成回路の出力電圧を比較基準電圧として、複数の定電圧電源回路の出力電圧が許容変動幅内にあるかどうかの帯域比較を行なって個別異常の有無を検出し、個々の個別異常を総合判定して異常処理を行なうようになっている。
従って、複数の定電圧電源回路に対して、高精度な比較基準電圧を用いて正確に帯域異常の有無を個別に検出することができると共に、マイクロプロセッサや併用制御回路部が作動停止に至らない段階で、出力電圧の精度異常を危険予知情報として検出して異常報知又は異常発生履歴を保存しておくことによって、出力電圧の異常低下又は異常上昇事故に至る前に保守点検を行なったり、定期点検によって危険性を予知することができる効果がある。
更に、単に個別異常の検出を行なうだけではなく、個別異常が発生している定電圧電源回路がどの定電圧電源回路であるか、或いは比較基準電圧自体の異常ではないのかの識別情報を付加して異常報知又は異常履歴情報の保存を行い、保守点検を容易にすることができる効果がある。
また、実施の形態４の車載電子制御装置100Dでは、前記定電圧電源110Dは、第一・第二・第三の定電圧電源回路10・20・30、および付加の定電圧電源回路60を含み、
前記第一の定電圧電源回路10は、前記第二・第三の定電圧電源回路20・30に比べて負荷電流は小さいが、高精度な第一の出力電圧Ｖadを生成する電源回路であり、前記第一の定電圧電源回路10は、前記マイクロプロセッサ121に直接入力される第一の多チャンネルＡＤ変換器124と、第一のアナログインタフェース回路114aと、第一のアナログセンサ104aの一部とに対する電源として使用されると共に、
前記併用制御回路部130Dが、第二の多チャンネルＡＤ変換器路134と第二のアナログインタフェース回路114bを介して第二のアナログセンサ104bに接続されている場合には、前記第一の定電圧電源回路10は、前記第二の多チャンネルＡＤ変換器134と、第二のアナログインタフェース回路114bと、第二のアナログセンサ104bの一部とに対する電源としても使用され、
前記第二の定電圧電源回路20は、前記第一の定電圧電源回路10に比べて負荷電流が大きく、前記第一の出力電圧Ｖadと同等の電圧であるが、定電圧制御精度が低い第二の出力電圧Ｖifを生成する電源回路であり、前記第二の定電圧電源回路20は、前記マイクロプロセッサ121内の入出力インタフェース回路125・126と、前記併用制御回路部130D内の入出力インタフェース回路135・136に対する電源として使用され、
前記第三の定電圧電源回路30は、前記第一の出力電圧Ｖadと異なる電圧である第三の出力電圧Ｖcpを生成する電源回路であり、前記第三の定電圧電源回路30は、前記マイクロプロセッサ121の演算部、および不揮発プログラムメモリ122Dと演算処理用のＲＡＭメモリ123aに対する電源として使用され、
前記付加の定電圧電源回路60は、前記第一の出力電圧Ｖadと同等の定電圧制御精度を有する付加の出力電圧を発生する電源回路を含むことを特徴とする。
この構成によれば、高精度小容量電源と同一電圧の低精度大容量電源と、異電圧大容量電源とを適切に使い分ける負荷区分となっている。従って、高精度電源の用途を限定することによって全体として安価な電源構成にすることができる特徴がある。
また、比較基準電圧として複数個の高精度定電圧出力を必要とする場合には付加の定電
圧電源回路の定電圧精度は第一の出力電圧と同等レベルとなっている。従って、第一の出力電圧が正常であるかどうかを判定するために、他の高精度な出力電圧を比較基準電圧として使用することができる特徴がある。
また、実施の形態４の車載電子制御装置100Dでは、前記第一・第二・第三の定電圧電源回路10・20・30は、電源スイッチ103が閉路されたことによって、前記車載バッテリ101から給電を受けて前記第一・第二・第三の出力電圧Ｖad・Ｖif・Ｖcpを発生するように構成され、
前記付加の定電圧電源回路60は、第四の定電圧電源回路40と第五の定電圧電源回路50の少なくとも一方を含み、
前記第四の定電圧電源回路40は、前記電源スイッチ103が開路されている状態においても前記車載バッテリ101から給電を受けて第四の出力電圧Ｖupを発生する低消費電力の電源回路であり、前記第四の定電圧電源回路40は、前記マイクロプロセッサ121のバックアップメモリ123bと、前記併用制御回路部130Dの補助ＲＡＭメモリ133の少なくとも一方とに対する電源として使用される電源回路であり、
前記第五の定電圧電源回路50は、前記電源スイッチ103が閉路されている状態のみ、前記車載バッテリ101から給電を受けて前記第一の出力電圧Ｖadと異なる電圧である第五の出力電圧Ｖsbを生成し、前記第二・第三の定電圧電源回路20・30よりも低消費電力である電源回路であり、
前記第五の定電圧電源回路50は、前記併用制御回路部130D内の監視制御回路131Dに対する電源として使用され、
前記監視制御回路131Dは、前記車載センサ群104b・105bからの監視入力信号を前記マイクロプロセッサ121に入力し、また、前記マイクロプロセッサ121からの制御出力信号によって前記車載負荷群106bを駆動制御する回路であり、
前記第四・第五の出力電圧Ｖup・Ｖsbの少なくとも一方は、その定電圧制御精度が、前記第一の出力電圧Ｖadと同等レベルとされ、前記付加の出力電圧として出力される
ことを特徴とする。
この構成によれば、付加の定電圧電源回路は、第一の出力電圧と同等レベルの出力電圧を有する第四の定電圧電源回路と第五の定電圧電源回路の少なくとも一方を含んでいる。
第四の定電圧電源回路は車載バッテリから直接給電されているので、電源スイッチが遮
断されて前記第一から第三の定電圧電源回路に対する給電が遮断された状態において
も、一部のＲＡＭメモリの記憶状態を保持しておくことができる特徴がある。
また、第四・第五の定電圧電源回路の出力電圧は、本来は高精度の定電圧精度を必要と
しないが、負荷電流が小さく、マイクロプロセッサを主体とした第一の集積回路素子又
は併用制御回路部を構成する第二の集積回路素子以外への給電がなくて、負荷電流の変
動も少ないので比較的容易に定電圧精度を高めることができる特徴がある。
また、実施の形態４の車載電子制御装置100Dでは、前記第一・第二・第三・付加の出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbの中で、前記第二・第三・付加の出力電圧が前記監視対象出力電圧とされ、
前記判定信号入力回路142Dは、前記第二の出力電圧Ｖifを受ける第二の判定信号入力回路142D2と、前記第三の出力電圧Ｖcpを受ける第三の判定信号入力回路142D3と、前記付加の出力電圧Ｖup・Ｖsbを受ける付加の判定信号入力回路142D4・142D5とを有し、これらの第二・第三・付加の判定信号入力回路は、それぞれ、前記第一の出力電圧Ｖadに比例する電圧Ｅ1sを前記比較基準電圧として使用し、前記相対電圧情報ER2〜ER5を出力することを特徴とする。
この構成によれば、個別異常検出を行なうための比較基準電圧には第一の出力電圧が適用され、高精度な出力電圧である第一の出力電圧は他の高精度な出力電圧と相対比較されるようになっている。従って、複数の高精度な比較基準電圧を用いて、当該比較基準電圧自体の異常の有無を含めて、複数の出力電圧の個別異常の有無を正確に判定することができる特徴がある。
また、異種の基準電源生成回路が発生する基準電圧に基づいて生成された高精度電源同
士の相対比較を行なうことによって、基準電圧生成回路自体の異常の有無も検出するこ
とができる特徴がある。
また、基準となった第一の定電圧電源回路は軽負荷用の電源回路であるため、自己発熱
が少なく過電流ストレスを受けることもないので信頼度が高く、その出力電圧は製品の
出荷検査の段階で確認しておけば以後は問題発生する危険性が少ない特徴がある。
また、実施の形態４による車載電子制御装置では、前記第一・第二・第三・付加の判定信号入力回路142Dは、それぞれ分圧回路141Dと判定回路142D2〜142D5を含み、
前記分圧回路141Dは、３つの分圧抵抗を相互に直列接続して構成され、前記監視対象出力電圧を受け、前記監視対象出力電圧の上側分圧電圧と下側分圧電圧を発生し、
前記判定回路は、前記上側分圧電圧および下側分圧電圧と、前記比較基準電圧とを比較
し、前記監視対象出力電圧が、前記許容変動帯域幅内の電圧値であるかどうかを表わす
信号を前記相対電圧情報ER2〜ER5として出力することを特徴とする。
この構成では、大小２種類の分圧電圧を発生する分圧回路の出力電圧を監視して、異常の有無を判定するようになっている。従って、必要とされる検出精度に見合った精度の高精度抵抗を用いた分圧回路によって正確に許容上下限値を設定することができる特徴がある。
また、実施の形態４の車載電子制御装置100Dでは、前記総合判定処理手段1320は、第一・第二・第三の異常処理手段1313a・1313b・1313cの少なくとも一つの手段を含み、
前記第一の異常処理手段1313aは、前記付加の定電圧電源回路60が、前記第五の定電圧電源回路50を含む場合において、前記総合異常判定手段1310bの判定結果に基づいて、前記第二・第三・第五の出力電圧Ｖif・Ｖcp・Ｖsbの異常が検出されたときに、その異常報知と、その異常発生情報の保存との少なくとも一方を行なう手段であり、
前記第二の異常処理手段1313bは、前記総合異常判定手段1310bの判定結果に基づいて、前記第一の出力電圧Ｖadの異常が検出されたときに、その異常報知と、その異常発生情報の保存の少なくとも一方を行ない、また、前記第一のアナログセンサ104aから得られる入力信号、および前記併用制御回路部130Dが、前記第二の多チャンネルＡＤ変換器134と前記第二のアナログインタフェース回路114bを介して前記第二のアナログセンサ104bに接続されている場合には、前記第二のアナログセンサ104bから得られる入力信号を、安全側の補正置換データに置き換える手段であり、
前記第三の異常処理手段1313cは、前記付加の定電圧電源回路60が、前記第四の定電圧電源回路40を含む場合において、前記総合異常判定手段1310bの判定結果に基づいて前記第四の出力電圧Ｖupの異常が検出されたときに、その異常報知と、その異常発生情報の保存との少なくとも一方を行ない、また、前記バックアップメモリ123b内にあって運転中に学習記憶して変化する可変制御定数を、不揮発データメモリ128Dに転送保存されていた制御定数と、前記不揮発プログラムメモリ122Dに予め格納されている所定の基準制御定数とのいずれか一方に置き換えることを特徴とする。
この構成によれば、総合異常判定手段に基づいて推定された各出力電圧の異常発生に対応して、異常報知又は異常履歴情報の保存を行なうと共に、第一の出力電圧が異常であればアナログ信号の補正処理が行われ、第四の出力電圧が異常であれば学習制御定数を転送保存情報又は基準制御定数に復帰させるようになっている。
従って、ウォッチドッグタイマ回路やマイクロプロセッサの作動停止に至らない出力電圧の精度異常を検出して異常報知又は異常発生履歴を保存しておくことによって、出力電圧の異常低下又は異常上昇事故を予想して、大事に至る前に保守点検を行なったり、定期点検によって危険性を予知することができる特徴がある。
また、第一の出力電圧が異常であるときに適用される補正置換データは、各アナログセンサの現在のアナログ信号に対して安全側の補正係数を掛けるか、補正バイアスを代数加算するようになっている。従って、各アナログセンサ毎に適切な補正係数と補正バイアスを定めておいて、制御の安全性を維持することができる特徴がある。
更に、実施の形態４の車載電子制御装置100Dでは、前記併用制御回路部130Dの前記監視制御回路部131Dは、ハードロジック回路で構成され、
前記監視制御回路部131Dが、前記総合判定処理手段1320による処理の一部を実行する
ことを特徴とする。
この構成によれば、マイクロプロセッサに対して入出力信号のシリアル交信を行なう併用制御回路部を設け、当該併用制御回路部に設けられた監視制御回路部によって総合異常判定を分担している。従って、各判定信号や比較信号をマイクロプロセッサに直接入力する必要がないので、高価で高速動作を行うマイクロプロセッサの入力点数を節約したり、マイクロプロセッサの制御負担を軽減することができる特徴がある。
実施の形態５．
（１）構成の詳細な説明
次に、この発明の実施の形態５による車載電子制御装置100Eについて、実施の形態４による車載電子制御装置100Dとの相違点を中心にしてその構成を、図１６、図１７を参照して詳細に説明する。図１６は、実施の形態５による車載電子制御装置100Eを示す全体回路図、図１７は、その電源異常検出回路140Eを示す電気回路図である。なお，図１６、１７において、図１３、１４と同一符号は同一又は相当部分を示している。この実施の形態５による車載電子制御装置100Eの主な特徴は、この実施の形態５では、第一・第二・第三・第四・第五の出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbの中で、出力電圧Ｖad・Ｖif・Ｖcp・Ｖupを監視対象出力電圧とし、これらの各出力電圧の異常を判定するための比較基準電圧として第五の出力電圧Ｖsbを用いた相対比較方式を採用し、異常の判定は個別異常検出手段1609によって論理判定するようになっていることである。図１６において，車載電子制御装置100Eは、図１７で後述する電源異常検出回路140Eを備えた定電圧電源110Eと、併用制御回路部130Eと協働する第一の集積回路素子120Eと，図３で説明した過電圧検出記憶保護回路150と監視電圧合成回路160と、ウォッチドッグタイマ170と、図１３と同様の各種の入出力インタフェース回路によって構成されている。第一の集積回路素子120Eに含まれている不揮発プログラムメモリ122Eはフラッシュメモリが使用されていて、その一部の領域が不揮発データメモリ128Eとして使用されるようになっている。併用制御回路部130Eは監視制御回路部131Eを主体として動作して、マイクロプロセッサ121との間で入出力信号のシリアル交信を行なうようになっている。なお、併用制御回路部130Eの監視制御回路部131Eは、例えばハードロジック回路で構成されるが、図５、図９、図１９に示す監視制御回路部131B・131C・131Fと同様に、サブＣＰＵとなるマイクロプロセッサで構成することもできる。
次に、実施の形態５による車載電子制御装置100Eにおける電源異常検出回路110Eについて、図１７を参照して説明する。図１７において、第一の定電圧電源回路10は、主電源電圧Ｖbを降圧して第一の出力電圧Ｖadを生成する。第二の定電圧電源回路20は、主電源電圧Ｖbを降圧して第二の出力電圧Ｖifを生成する。第三の定電圧電源回路30は、主電源電圧Ｖbを降圧して第三の出力電圧Ｖcpを生成する。第四の定電圧電源回路40は、副電源電圧Ｖbbを降圧して第四の出力電圧Ｖupを生成する。第五の定電圧電源回路50は主電源電圧Ｖbを降圧して第五の出力電圧Ｖsbを生成する。第三・第五の定電圧電源回路は、第二の出力電圧Ｖifを降圧して、第三・第五の出力電圧Ｖcp・Ｖsbを生成するように構成することもできる。第四・第五の定電圧電源回路40・50は、付加の定電圧電源回路60を構成する。
定電圧電源110Eを構成するこれらの各定電圧電源回路10・20・30・40・50は，それぞれの出力電圧に比例した電圧と、第一又は第二の基準電圧生成回路111・112が発生する基準電圧Ｖs1又はＶs2とが等しくなるように負帰還連続制御されたパワートランジスタによって構成されている。なお，この実施の形態５においては、第一・第二・第三の定電圧電源回路10・20・30には、第一の基準電圧生成回路111による第一の基準電圧Ｖs1が使用され、第四・第五の定電圧電源回路40・50には、第二の基準電圧生成回路112による第二の基準電圧Ｖs2が使用されている。
電源異常検出回路140Eは、分圧回路141Eと、判定信号入力回路142Eを有する。分圧回路141Eは、監視対象出力電圧Ｖad・Ｖif・Ｖcp・Ｖupに対応する第一・第二・第三・第四の分圧回路17a・27a・37a・47aを含む。第一の分圧回路17aは、高精度の３つの抵抗11c・11b・11aの直列回路で構成され、第一の出力電圧Ｖadから上側分圧電圧E12と下側分圧電圧E11を発生する。第二・第三・第四の分圧回路27a・37a・47aは、図１４と同じに構成される。
第二の分圧回路27aは、上側分圧電圧E22と下側分圧電圧E21を発生し、第三の分圧回路37aは、上側分圧電圧E32と下側分圧電圧E31を発生し、第四の分圧回路47aは、上側分圧電圧E42と下側分圧電圧E41を発生する。比較基準電圧となる第五の出力電圧Ｖsbは、他の出力電圧に比べて最も低い電圧になっているために分圧回路を必要とせずそのまま比較基準電圧として判定信号入力回路142Eで使用される。
判定信号入力回路142Eは、第一・第二・第三・第四の判定信号入力回路142E1・142E2・142E3・142E4を有し、これらの各判定信号入力回路は、それぞれ第一・第二・第三・第四の判定回路18a・28a・38a・48aによって構成されている。第一の判定回路18aは、図１４に示す比較第１回路CP1と比較第２回路CP2と論理結合手段ORLによって構成される。この第一の判定回路18aは、第五の出力電圧Ｖsbを比較基準電圧として動作して第一の判定信号ER1を発生して、この第一の判定信号ER1を相対電圧情報として、マイクロプロセッサ121に入力する。同様に、第二の判定回路28aは、第五の出力電圧Ｖsbを比較基準電圧として動作して第二の判定信号ER2を発生し、マイクロプロセッサ121に入力し、第三の判定回路38aは、第五の出力電圧Ｖsbを比較基準電圧として動作して第三の判定信号ER3を発生し、マイクロプロセッサ121に入力する。同様に、第四の判定回路48aは、第五の出力電圧Ｖsbを比較基準電圧として動作して第四の判定信号ER4を発生し、マイクロプロセッサ121に入力する。第二・第三・第四の判定信号ER2・ER3・ER4も、相対電圧情報として、マイクロコンピュータに入力される。
なお、分圧回路141Eを構成する各分圧回路17a・27a・37a・47aは、それぞれ対応する判定回路18a・28a・38a・48aと協働し、図１４に示す電源異常検出回路140Dと同様に動作し、比較基準電圧、すなわち第五の出力電圧Ｖsbの値が正常帯域内の電圧であって，各監視対象電圧Ｖad・Ｖif・Ｖcp・Ｖupの値が許容された上下限値内の値であれば，各判定信号ER1〜ER4の論理レベルは「Ｌ」となり、許容変動帯域幅を逸脱したときには論理レベルが「Ｈ」となる。但し，判定論理は逆にすることもできるし，論理結合をマイクロプロセッサ121の内部で実行するようにしてもよい。なお，第二の出力電圧Ｖifから第一の出力電圧Ｖadの方向に通電可能な救援ダイオード113cが接続されていて，万一、第一の出力電圧Ｖadがゼロになっても，第二の出力電圧Ｖifによってアナログ系への給電が可能となっている。
（２）作用・動作の詳細な説明
次に図１６、図１７のとおり構成された車載電子制御装置100Eの作用、動作について詳細に説明する。先ず、図１６、図１７において、電源スイッチ103が閉路されると電源リレーの励磁コイル102bが付勢され、出力接点102aが閉路して車載バテリ101から主電源電圧Ｖbが印加され、定電圧電源110Eは、第四の出力電圧Ｖupに加えて第一・第二・第三・第五の出力電圧Ｖad・Ｖif・Ｖcp・Ｖsbを発生してマイクロプロセッサ121が動作を開始する。マイクロプロセッサ121は、車載センサ群である第一・第二のアナログセンサ104a・104bと，第一・第二のスイッチセンサ105a・105bの動作状態と、不揮発プログラムメモリ122Eに格納された制御プログラムに応動して制御出力信号を発生して、第一・第二の車載電気負荷群106a・106bを駆動制御する。マイクロプロセッサ121の運転中に発生した各種の異常発生情報や学習記憶情報は、バックアップメモリ123bに格納され、その一部は不揮発プログラムメモリ122E内の一部領域である不揮発データメモリ128Eに格納保存されるようになっており、バックアップメモリ123bは電源リレーの出力接点102aが開路していても、副電源電圧Ｖbbを降圧して得られる第四の出力電圧Ｖupによって記憶内容が保持されている。但し、車載バッテリ101が異常電圧低下したり，交換のために出力端子が開放された場合には、バックアップメモリ123bの記憶情報は消失するので，一部の重要データは不揮発データメモリ128Eに格納保存される。
次に、図１６のとおり構成された車載電子制御装置100Eにおける異常検出動作について、図１８に示すフローチャートを参照して説明する。なお、図１８のフローチャートは、図１５のフローチャートと同様に構成されていて、図１５の1300番台の符号を1600番台に置きなおしたものが図１８となっている。但し、図１５では、工程1302aから工程1305bによって工程ブロック1309が構成されていたが，図１８では、工程1601aから工程1604bによって工程ブロック1609が構成されている。これは、図１４の電源異常検出回路140Dでは、第一の出力電圧Ｖadの分圧電圧E1sを比較基準電圧として使用する第二・第三・第四・第五の判定回路28a・38a・48a・58aが使用されているのに対して、図１７の電源異常検出回路140Eでは、第五の出力電圧Ｖsbを比較基準電圧として使用する第一・第二・第三・第四の判定回路18a・28a・38a・48aが使用されているためである。
併用制御回路部130E内の監視制御回路部131Eを駆動する第五の出力電圧Ｖsbは、本来は高精度な定電圧特性を必要とするものではないが、負荷容量が小さく、負荷変動も少なくて安価に高精度な出力電圧を得るのに適しているために、この実施の形態５では意図的に高精度な定電圧特性を持たせて異常判定のための精度を高めるようにしたものとなっている。実施の形態５において、第五の出力電圧Ｖsbを比較基準電圧として使用した場合の利点としては、第五の出力電圧Ｖsbが他の出力電圧に比べて最も低い出力電圧であるために、比較基準電圧を得るための分圧回路を設ける必要がないので、高精度分圧抵抗が不要となることである。また、第五の出力電圧Ｖsbは、監視制御回路部131Eのみに給電されていて、出力配線が多岐に敷設されないのでノイズの影響を受け難く、安定した小負荷であって負荷変動による出力電圧の変動が発生し難いことである。
（３）実施の形態５の要点と特徴
この発明の実施の形態５による車載電子制御装置100Eは、車載センサ群104a・104b・105a・105bの動作状態と不揮発プログラムメモリ122Eに格納された制御プログラムの内容とに応動して車載電気負荷群106a・106bを駆動制御するマイクロプロセッサ121、前記マイクロプロセッサ121に対してシリアル接続され一部の入出力信号を仲介接続する併用制御回路部130E、前記マイクロプロセッサ121と前記併用制御回路部130Eとそれらに対する入出力インタフェース回路に給電する定電圧電源110E、および前記定電圧電源の異常を検出する電源異常検出回路140Eを備えた車載電子制御装置100Eであって、
前記定電圧電源110Eは、車載バッテリ101から給電を受ける複数の定電圧電源回路10・20・30・40・50を含み、これらの各定電圧電源回路は、それぞれ基準電圧生成回路111・112が発生する基準電圧Ｖs1・Ｖs2に比例するように負帰還制御され、所定の許容変動帯域幅を有する出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbを発生するように構成され、
前記電源異常検出回路140Eは、前記マイクロプロセッサ121と前記併用制御回路部130Eとの少なくとも一方と協働して、前記定電圧電源が発生した複数の出力電圧の中から選択された複数の監視対象出力電圧のそれぞれについて個別異常検出を行なうための判定信号入力回路142Eを含み、
前記マイクロプロセッサ121と前記併用制御回路部130Eの少なくとも一方は、更に個別異常検出手段1609と総合判定処理手段1620を含み、
前記判定信号入力回路142Eは、前記複数の監視対象出力電圧について、それぞれの出力電圧と比較基準電圧との相対電圧情報を、前記マイクロプロセッサ121と前記併用制御回路部130Eの少なくとも一方に入力するように構成され、
前記比較基準電圧には、前記定電圧電源110Eが発生した複数の出力電圧の中で、高精度の定電圧制御精度を有する所定の出力電圧に比例した電圧が使用され、
前記個別異常検出手段1609は、前記判定信号入力回路Eから入力された前記相対電圧情報に基づいて、前記複数の監視対象出力電圧が、それぞれの許容変動帯域幅内の電圧値であるかどうかの帯域異常の有無を個別に検出し、
また、前記総合判定処理手段1620は、前記個別異常検出手段1609によって、前記複数の監視対象出力電圧の少なくとも１つに個別異常が検出されたときに、前記複数の監視対象電圧のどの出力電圧が異常であるかを全体として分析推定し、また同じ前記比較基準電圧と比較された前記複数の監視対象電圧が異常であるときには、前記比較基準電圧が異常と判定する多数決判定を行なうように構成された総合異常判定手段1610bを有し、さらに、異常報知と異常発生情報の保存の少なくとも一方を行なうことを特徴とする。
このように実施の形態５の車載電子制御装置100Eは、複数の定電圧電源回路の中の高精度な出力電圧精度を有する定電圧電源回路の出力電圧、又は基準電圧生成回路の出力電圧を比較基準電圧として、複数の定電圧電源回路の出力電圧が許容変動幅内にあるかどうかの帯域比較を行なって個別異常の有無を検出し、個々の個別異常を総合判定して異常処理を行なうようになっている。
従って、複数の定電圧電源回路に対して、高精度な比較基準電圧を用いて正確に帯域異常の有無を個別に検出することができると共に、マイクロプロセッサや併用制御回路部が作動停止に至らない段階で、出力電圧の精度異常を危険予知情報として検出して異常報知又は異常発生履歴を保存しておくことによって、出力電圧の異常低下又は異常上昇事故に至る前に保守点検を行なったり、定期点検によって危険性を予知することができる効果がある。
更に、単に個別異常の検出を行なうだけではなく、個別異常が発生している定電圧電源回路がどの定電圧電源回路であるか、或いは比較基準電圧自体の異常ではないのかの識別情報を付加して異常報知又は異常履歴情報の保存を行い、保守点検を容易にすることができる効果がある。
また、実施の形態５の車載電子制御装置100Eでは、前記定電圧電源110Eは、第一・第二・第三の定電圧電源回路10・20・30、および付加の定電圧電源回路60を含み、
前記第一の定電圧電源回路10は、前記第二・第三の定電圧電源回路20・30に比べて負荷電流は小さいが、高精度な第一の出力電圧Ｖadを生成する電源回路であり、前記第一の定電圧電源回路10は、前記マイクロプロセッサ121に直接入力される第一の多チャンネルＡＤ変換器124と、第一のアナログインタフェース回路114aと、第一のアナログセンサ104aの一部とに対する電源として使用されると共に、
前記併用制御回路部130Eが、第二の多チャンネルＡＤ変換器路134と第二のアナログインタフェース回路114bを介して第二のアナログセンサ104bに接続されている場合には、前記第一の定電圧電源回路10は、前記第二の多チャンネルＡＤ変換器134と、第二のアナログインタフェース回路114bと、第二のアナログセンサ104bの一部とに対する電源としても使用され、
前記第二の定電圧電源回路20は、前記第一の定電圧電源回路10に比べて負荷電流が大きく、前記第一の出力電圧Ｖadと同等の電圧であるが、定電圧制御精度が低い第二の出力電圧Ｖifを生成する電源回路であり、前記第二の定電圧電源回路20は、前記マイクロプロセッサ121内の入出力インタフェース回路125・126と、前記併用制御回路部130E内の入出力インタフェイス回路135・136に対する電源として使用され、
前記第三の定電圧電源回路30は、前記第一の出力電圧Ｖadと異なる電圧である第三の出力電圧Ｖcpを生成する電源回路であり、前記第三の定電圧電源回路30は、前記マイクロプロセッサ121の演算部、および不揮発プログラムメモリ122Eと演算処理用のＲＡＭメモリ123aに対する電源として使用され、
前記付加の定電圧電源回路60は、前記第一の出力電圧Ｖadと同等の定電圧制御精度を有する付加の出力電圧を発生する電源回路を含むことを特徴とする。
この構成によれば、高精度小容量電源と同一電圧の低精度大容量電源と、異電圧大容量電源とを適切に使い分ける負荷区分となっている。従って、高精度電源の用途を限定することによって全体として安価な電源構成にすることができる特徴がある。
また、比較基準電圧として複数個の高精度定電圧出力を必要とする場合には付加の定電圧電源回路の定電圧精度は第一の出力電圧と同等レベルとなっている。従って、第一の出力電圧が正常であるかどうかを判定するために、他の高精度な出力電圧を比較基準電圧として使用することができる特徴がある。
また、実施の形態５の車載電子制御装置100Eでは、前記第一・第二・第三の定電圧電源回路10・20・30は、電源スイッチ103が閉路されたことによって、前記車載バッテリ101から給電を受けて前記第一・第二・第三の出力電圧Ｖad・Ｖif・Ｖcpを発生するように構成され、
前記付加の定電圧電源回路60は、第四の定電圧電源回路40と第五の定電圧電源回路50の少なくとも一方を含み、
前記第四の定電圧電源回路40は、前記電源スイッチ103が開路されている状態においても前記車載バッテリ101から給電を受けて第四の出力電圧Ｖupを発生する低消費電力の電源回路であり、前記第四の定電圧電源回路40は、前記マイクロプロセッサ121のバックアップメモリ123bと、前記併用制御回路部130Eの補助ＲＡＭメモリ133の少なくとも一方とに対する電源として使用される電源回路であり、
前記第五の定電圧電源回路50は、前記電源スイッチ103が閉路されている状態のみ、前記車載バッテリ101から給電を受けて前記第一の出力電圧Ｖadと異なる電圧である第五の出力電圧Ｖsbを生成し、前記第二・第三の定電圧電源回路20・30よりも低消費電力である電源回路であり、
前記第五の定電圧電源回路50は、前記併用制御回路部130E内の監視制御回路131Eに対する電源として使用され、
前記監視制御回路131Eは、前記車載センサ群104b・105bからの監視入力信号を前記マイクロプロセッサ121に入力し、また、前記マイクロプロセッサ121からの制御出力信号によって前記車載負荷群106bを駆動制御する回路であり、
前記第四・第五の出力電圧Ｖup・Ｖsb（実態としては第五の出力電圧Ｖsb）の少なくとも一方は、その定電圧制御精度が、前記第一の出力電圧Ｖadと同等レベルとされ、前記付加の出力電圧として出力されることを特徴とする。
この構成によれば、付加の定電圧電源回路は、第一の出力電圧と同等レベルの出力電圧を有する第四の定電圧電源回路と第五の定電圧電源回路の少なくとも一方を含んでいる。
第四の定電圧電源回路は車載バッテリから直接給電されているので、電源スイッチが遮
断されて前記第一から第三の定電圧電源回路に対する給電が遮断された状態において
も、一部のＲＡＭメモリの記憶状態を保持しておくことができる特徴がある。
また、第四・第五の定電圧電源回路の出力電圧は、本来は高精度の定電圧精度を必要と
しないが、負荷電流が小さく、マイクロプロセッサを主体とした第一の集積回路素子又
は併用制御回路部を構成する第二の集積回路素子以外への給電がなくて、負荷電流の変
動も少ないので比較的容易に定電圧精度を高めることができる特徴がある。
また、実施の形態５による車載電子制御装置では、前記第一・第二・第三・付加の出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbの中で、前記第一・第二・第三の出力電圧Ｖad・Ｖ
if・Ｖcpが前記監視対象出力電圧とされ、
前記判定信号入力回路142Eは、前記第一の出力電圧Ｖadを受ける第一の判定信号入力回路142E1と、前記第二の出力電圧Ｖifを受ける第二の判定信号入力回路142E2と、前記第三の出力電圧Ｖcpを受ける第三の判定信号入力回路142E3とを有し、これらの第一・第二・第三の判定信号入力回路は、それぞれ、第五の出力電圧Ｖsbに比例する電圧を前記比較基準電圧として使用し、前記相対電圧情報ER1〜ER3を出力することを特徴とする。
この構成によれば、個別異常検出を行なうための比較基準電圧は第五の出力電圧が適用され、高精度な出力電圧である第一の出力電圧は他の高精度な出力電圧と相対比較されるようになっている。従って、複数の高精度な比較基準電圧を用いて、当該比較基準電圧自体の異常の有無を含めて、複数の出力電圧の個別異常の有無を正確に判定することができる特徴がある。
また、異種の基準電源生成回路が発生する基準電圧に基づいて生成された高精度電源同
士の相対比較を行なうことによって、基準電圧生成回路自体の異常の有無も検出するこ
とができる特徴がある。
また、基準となった第五の定電圧電源回路は軽負荷用の電源回路であるため、自己発熱
が少なく過電流ストレスを受けることもないので信頼度が高く、その出力電圧は製品の
出荷検査の段階で確認しておけば以後は問題発生する危険性が少ない特徴がある。
また、実施の形態５による車載電子制御装置100Eでは、前記第一・第二・第三・付加の判定信号入力回路142Eは、それぞれ分圧回路141Eと判定回路142E1〜142E4を含み、
前記分圧回路141Eは、３つの分圧抵抗を相互に直列接続して構成され、前記監視対象出力電圧を受け、前記監視対象出力電圧の上側分圧電圧と下側分圧電圧を発生し、
前記判定回路は、前記上側分圧電圧および下側分圧電圧と、前記比較基準電圧とを比較し、前記監視対象出力電圧が、前記許容変動帯域幅内の電圧値であるかどうかを表わす
信号を前記相対電圧情報ER1〜ER4として出力することを特徴とする。
この構成では、大小２種類の分圧電圧を発生する分圧回路の出力電圧を監視して、異常の有無を判定するようになっている。従って、必要とされる検出精度に見合った精度の高精度抵抗を用いた分圧回路によって正確に許容上下限値を設定することができる特徴がある。
また、実施の形態５の車載電子制御装置100Eでは、前記総合判定処理手段1620は、第一・第二・第三の異常処理手段1613a・1613b・1613cの少なくとも一つの手段を含み、
前記第一の異常処理手段1613aは、前記付加の定電圧電源回路60が、前記第五の定電圧電源回路50を含む場合において、前記総合異常判定手段1610bの判定結果に基づいて、前記第二・第三・第五の出力電圧Ｖif・Ｖcp・Ｖsbの異常が検出されたときに、その異常報知と、その異常発生情報の保存との少なくとも一方を行なう手段であり、
前記第二の異常処理手段1613bは、前記総合異常判定手段1610bの判定結果に基づいて、前記第一の出力電圧Ｖadの異常が検出されたときに、その異常報知と、その異常発生情報の保存の少なくとも一方を行ない、また、前記第一のアナログセンサ104aから得られる入力信号、および前記併用制御回路部130Eが、前記第二の多チャンネルＡＤ変換器134と前
記第二のアナログインタフェース回路114bを介して前記第二のアナログセンサ104bに接続されている場合には、前記第二のアナログセンサ104bから得られる入力信号を、安全側の補正置換データに置き換える手段であり、
前記第三の異常処理手段1613cは、前記付加の定電圧電源回路60が、前記第四の定電圧電源回路40を含む場合において、前記総合異常判定手段1610bの判定結果に基づいて前記第四の出力電圧Ｖupの異常が検出されたときに、その異常報知と、その異常発生情報の保存との少なくとも一方を行ない、また、前記バックアップメモリ123b内にあって運転中に学習記憶して変化する可変制御定数を、不揮発データメモリ128Eに転送保存されていた制御定数と、前記不揮発プログラムメモリ122Eに予め格納されている所定の基準制御定数とのいずれか一方に置き換えることを特徴とする。
この構成によれば、総合異常判定手段に基づいて推定された各出力電圧の異常発生に対応して、異常報知又は異常履歴情報の保存を行なうと共に、第一の出力電圧が異常であればアナログ信号の補正処理が行われ、第四の出力電圧が異常であれば学習制御定数を転送保存情報又は基準制御定数に復帰させるようになっている。従って、ウォッチドッグタイマ回路やマイクロプロセッサの作動停止に至らない出力電圧の精度異常を検出して異常報知又は異常発生履歴を保存しておくことによって、出力電圧の異常低下又は異常上昇事故を予想して、大事に至る前に保守点検を行なったり、定期点検によって危険性を予知することができる特徴がある。
また、第一の出力電圧が異常であるときに適用される補正置換データは、各アナログセンサの現在のアナログ信号に対して安全側の補正係数を掛けるか、補正バイアスを代数
加算するようになっている。従って、各アナログセンサ毎に適切な補正係数と補正バイアスを定めておいて、制御の安全性を維持することができる特徴がある。
更に、実施の形態５の車載電子制御装置100Eでは、前記併用制御回路部130Eの前記監視制御回路部131Eは、ハードロジック回路で構成され、
前記監視制御回路部131Eが、前記総合判定処理手段1620による処理の一部を実行することを特徴とする。
この構成によれば、マイクロプロセッサに対して入出力信号のシリアル交信を行なう併用制御回路部を設け、当該併用制御回路部に設けられた監視制御回路部によって総合異常判定を分担している。従って、各判定信号や比較信号をマイクロプロセッサに直接入力する必要がないので、高価で高速動作を行うマイクロプロセッサの入力点数を節約したり、マイクロプロセッサの制御負担を軽減することができる特徴がある。
実施の形態６．
（１）構成の詳細な説明
次に、この発明の実施の形態６による車載電子制御装置100Fについて、実施の形態４による車載電子制御装置100Dとの相違点を中心にして、その構成を図１９．図２０を参照して詳細に説明する。図１９は、実施の形態６による車載電子制御装置100Fの全体回路図、図２０は、その電源異常検出回路140Fの電気回路図である。なお、図１９、図２０において、図１３、図１４と同一符号は、同一又は相当部分を示している。
この実施の形態６による車載電子制御装置100Fの主な特徴は，第一・第二・第三・第四・第五の出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbの中で、すべての出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbが監視対象出力電圧とされ、各監視対象出力電圧の異常を判定するための比較基準電圧として，基準電圧生成回路111・112が発生する基準電圧Ｖs1・Ｖs2を用いた個別比較方式が採用され、異常の判定には分圧比補正回路143を備えた判定信号入力回路142Fが使用されていることである。また、併用制御回路部130Fには、ソークタイマ機能を備えたサブＣＰＵ131Fが使用されていて、第五の定電圧電源回路50は、車載バッテリ101から直接給電されている。図１９において、車載電子制御装置100Fは、図２０で後述する電源異常検出回路140Fを備えた定電圧電源110Fと、併用制御回路部130Fと協働する第一の集積回路素子120Fと、図３ですでに説明した過電圧検出記憶保護回路150と監視電圧合成回路160と、ウォッチドッグタイマ170と、図１３と同様の各種の入出力インタフェース回路125・126・135・136によって構成されている。第一の集積回路素子120Fに含まれている不揮発プログラムメモリ122Fはフラッシュメモリが使用されていて、その一部の領域が不揮発データメモリ128Fとして使用されるようになっている。
併用制御回路部130Fは、監視制御回路部131Fとしてソークタイマ回路を兼ねたサブＣＰＵ131Fを備え、このサブＣＰＵ131Fは、マスクＲＯＭメモリ等による補助プログラムメモリ132F及び補助ＲＡＭメモリ133と協働するようになっている。第五の出力電圧Ｖsbから常時給電されるソークタイマ回路は、低消費電力・小容量のサブＣＰＵ131Fによって構成され，電源スイッチ103が開路されてエンジンが停止している期間において一時的に電源リレーの励磁コイル102bを付勢してマイクロプロセッサ121を再起動し，車載センサ群104a・104b，105a・105bの一部のセンサの動作状態を監視して，異常の有無を検出記憶しておくためのものとなっている。電源異常検出回路140Fは図２０で詳細説明するとおりとなっており、上側および下側の２種類の分圧電圧を得るために分圧比の補正指令信号DRが使用される。
次に、実施の形態６による車載電子制御装置100Fにおける電源異常検出回路140Fについて、図２０を参照して説明する。図２０において、第一の定電圧電源回路10は、主電源電圧Ｖbを降圧して第一の出力電圧Ｖadを生成する。第二の定電圧電源回路20は、主電源電圧Ｖbを降圧して第二の出力電圧Ｖifを生成する。第三の定電圧電源回路30は、主電源電圧Ｖbを降圧して第三の出力電圧Ｖcpを生成する。第四の定電圧電源回路40は、副電源電圧Ｖbbを降圧して第四の出力電圧Ｖupを生成する。第五の定電圧電源回路50は、副電源電圧Ｖbbを降圧して第五の出力電圧Ｖsbを生成する。なお、第三の定電圧電源回路30は、第二の出力電圧Ｖifを降圧して、第三の出力電圧Ｖcpを生成するように構成することもできる。第四・第五の定電圧電源回路40・50は、付加の定電圧電源回路60を構成する。
各定電圧電源回路10・20・30・40・50は、それぞれの出力電圧に比例した電圧と、第一又は第二の基準電圧生成回路111・112が発生する基準電圧Ｖs1又はＶs2とが等しくなるように負帰還連続制御されたパワートランジスタによって構成されている。なお，この実施の形態６においては第一・第二・第三の定電圧電源回路10・20・30には、第一の基準電圧生成回路111による第一の基準電圧Ｖs1が使用され、第四・第五の定電圧電源回路40・50には第二の基準電圧生成回路112による第二の基準電圧Ｖs2が使用されている。
電源異常検出回路140Fは、分圧回路141Fと、判定信号入力回路142Fと、分圧回路141Fの一部となる分圧比補正回路143によって構成されている。分圧回路141Fは、図１０に示す分圧回路141Cと同様に、第一・第二・第三・第四・第五の出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbのそれぞれに対応する第一・第二・第三・第四・第五の分圧回路11D・21D・31D・41D・51Dを含む。第一の分圧回路11Dは、高精度の２つの抵抗11d・11aの直列回路によって構成され、第一の出力電圧Ｖadから第一の分圧電圧E1を発生する。第二の分圧回路21Dは、高精度の２つの抵抗21d・21aの直列回路によって構成され、第二の出力電圧Ｖifから第二の分圧電圧E2を発生する。第三の分圧回路31Dは、高精度の２つの抵抗31d・31aの直列回路によって構成され、第三の出力電圧Ｖcpから第三の分圧電圧E3を発生する。第四の分圧回路41Dは、高精度の２つの抵抗41d・41aの直列回路によって構成され、第四の出力電圧Ｖupから第四の分圧電圧E4を発生する。第五の分圧回路51Dは、高精度の２つの抵抗51d・51aの直列回路によって構成され、第五の出力電圧Ｖsbから第五の分圧電圧E5を発生する。
判定信号入力回路142Fは、第一・第二・第三・第四・第五の判定信号入力回路142F1・142F2・142F3・142F4・142F5を有し、これらの各判定信号入力回路は、それぞれ第一・第二・第三・第四・第五の判定回路13a・23a・33a・43a・53aによって構成される。第一の判定回路13aは、第二の基準電圧Ｖs2が比較基準電圧として負の入力端子に入力され、第一の分圧電圧E1が比較対象電圧として正の入力端子に入力され、第一の分圧電圧E1の値が第二の基準電圧Ｖs2の値を超過したときに、論理レベルが「Ｈ」となる第一の判定信号CMP1を発生し、この第一の判定信号CMP1をマイクロプロセッサ121に入力する。第二の判定回路23aは、第二の基準電圧Ｖs2が比較基準電圧として負の入力端子に入力され、第二の分圧電圧E2が比較対象電圧として正の入力端子に入力され、第二の分圧電圧E2の値が第二の基準電圧Ｖs2の値を超過したときに論理レベルが「Ｈ」となる第二の判定信号CMP2を発生し、この第二の判定信号CMP2をマイクロプロセッサ121に入力する。
第三の判定回路33aは、第二の基準電圧Ｖs2が比較基準電圧として負の入力端子に入力され，第三の分圧電圧E3が比較対象電圧として正の入力端子に入力され、第三の分圧電圧E3の値が第二の基準電圧Ｖs2の値を超過したときに論理レベルが「Ｈ」となる第三の判定信号CMP3を発生し、この第三の判定信号CMP3をマイクロプロセッサ121に入力する。第四の判定回路43aは、第一の基準電圧Ｖs1が比較基準電圧として負の入力端子に入力され、第四の分圧電圧E4が比較対象電圧として正の入力端子に入力され、第四の分圧電圧E4の値が第一の基準電圧Ｖs1の値を超過したときに論理レベルが「Ｈ」となる第四の判定信号CMP4を発生し、この第四の判定信号CMP4をマイクロプロセッサ121に入力する。第五の判定回路53aは、第一の基準電圧Ｖs1が比較基準電圧として負の入力端子に入力され、第五の分圧電圧E5が比較対象電圧として正の入力端子に入力され、第五の分圧電圧E5の値が第一の基準電圧Ｖs1の値を超過したときに論理レベルが「Ｈ」となる第五の判定信号CMP5を発生し、この第五の判定信号CMP5をマイクロプロセッサ121に入力する。第一・第二・第三・第四・第五の判定信号CMP1・CMP2・CMP3・CMP4・CMP5は、相対電圧情報として、マイクロプロセッサ121に入力する。
なお、第一・第二・第三・第四・第五の判定回路13a・23a・33a・43a・53aは、ダイオード68・69を介して第一・第二の出力電圧Ｖad・Ｖifから給電されるようになっている。
分圧比補正回路143は、第一・第二・第三・第四・第五の補正回路14A・24A・34A・44A・54Aと、これらの各補正回路に共通な開閉素子66を有する。第一の補正回路14Aは、ダイオード14aと分圧抵抗15a含み、これらのダイオード14aと分圧抵抗15aは、開閉素子66と直列接続され、これらの直列回路は、開閉素子66が閉路したときに、分圧抵抗11aに対して並列接続され、第一の分圧電圧E1の分圧比を減少させる。第二の補正回路24Aは、ダイオード24aと分圧抵抗25aを含み、これらのダイオード24aと分圧抵抗25aは、開閉素子66と直列接続され、これらの直列回路は、開閉素子66が閉路したときに、分圧抵抗21aに対して並列接続され、第二の分圧電圧E2の分圧比を減少させる。第三の補正回路34Aは、ダイオード34aと分圧抵抗35aを含み、これらのダイオード34aと分圧抵抗35aは、開閉素子66に直列接続され，これらの直列回路は、開閉素子66が閉路したときに分圧抵抗31aに対して並列接続され、第三の分圧電圧E3の分圧比を減少させる。第四の補正回路44Aは、ダイオード44aと分圧抵抗45aを含み、これらのダイオード44aと分圧抵抗45aは、開閉素子66に直列接続され、これらの直列回路は、開閉素子66が閉路したときに、分圧抵抗41aに対して並列接続され、第四の分圧電圧E4の分圧比を減少させる。第五の補正回路54Aは、ダイオード54aと分圧抵抗55aを含み、これらのダイオード54aと分圧抵抗55aは、開閉素子66に直列接続され、これらの直列回路は、開閉素子66が閉路したときに、分圧抵抗51aに対して並列接続され、第五の分圧電圧E5の分圧比を減少させる。開閉素子66は、駆動抵抗67を介してマイクロプロセッサ121の補正指令信号DRによって開閉され、補正指令信号DRが論理レベル「Ｈ」になる度毎に開閉素子66が導通して、第一・第二・第三・第四・第五の分圧回路11D・21D・31D・41D・51Dの各分圧比が減少するようになっている。
なお、分圧比の設定としては、分圧抵抗15a・25a・35a・45a・55aがそれぞれ分圧抵抗11a・21a・31a・41a・51aに対して並列接続され、各分圧回路11D・21D・31D・41D・51Dが小さな分圧比となっているときには、各定電圧電源回路10・20・30・40・50の出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbが許容された上限電圧であっても，各分圧電圧E1〜E5は第一・第二の基準電圧Ｖs1・Ｖs2よりも小さい電圧となって、各判定信号CMP1〜CMP5の論理レベルが「Ｌ」となるようにされる。また、開閉素子66が遮断されて各分圧回路11D・21D・31D・41D・51Dがそれぞれ大きな分圧比となっているときには、各定電圧電源回路10・20・30・40・50の出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbが許容された下限電圧であっても、各分圧電圧Ｅ1〜Ｅ5は第一・第二の基準電圧Ｖs1・Ｖs2よりも大きい電圧となって、各判定信号CMP1〜CMP5の論理レベルが「Ｈ」となるように、出力電圧の許容変動範囲と分圧比との関係が設定されている。従って，補正指令信号DRの論理レベルが「Ｈ」であるときには，各比較出力CMP1〜CMP5の論理レベルが「Ｈ」となれば異常であり、補正指令信号DRの論理レベルが「Ｌ」のときは，各比較出力CMP1〜CMP5の論理レベルが「Ｌ」となれば異常である。
以上の説明では、分圧抵抗15a・25a・35a・45a・55aは，補正指令信号DRによって各分圧回路の下流側の抵抗11a・21a・31a・41a・51aに対して並列接続されるようになっているが，これを上流側の抵抗11d・21d・31d・41d・51dに対して並列接続して、補正指令信号DRの論理レベルが「Ｈ」であるときに、分圧比を大きくするようにしてもよい。また，分圧抵抗15a・25a・35a・45a・55aのそれぞれに開閉素子を個別に接続すれば、ダイオード14a・24a・34a・44a・54aを省略することができる。
（２）作用・動作の詳細な説明
次に，図１９、図２０のとおり構成された車載電子制御装置100Fの作用、動作について詳細に説明する。先ず、図１９、図２０において、電源スイッチ103が閉路されると電源リレーの励磁コイル102bが付勢され、出力接点102aが閉路して車載バテリ101から主電源電圧Ｖbが印加され、定電圧電源110Fは、第四・第五の出力電圧Ｖup・Ｖsbに加えて第一から第三の出力電圧Ｖad・Ｖif・Ｖcpを発生してマイクロプロセッサ121が動作を開始する。マイクロプロセッサ121は、車載センサ群である第一・第二のアナログセンサ104a・104bと第一・第二のスイッチセンサ105a・105bの動作状態と、不揮発プログラムメモリ122Fに格納された制御プログラムに応動して制御出力信号を発生して、第一・第二の車載電気負荷群106a・106bを駆動制御する。マイクロプロセッサ121の運転中に発生した各種の異常発生情報や学習記憶情報はバックアップメモリ123bに格納され、その一部は不揮発プログラムメモリ122Fの一部領域である不揮発データメモリ128Fに格納保存されるようになっており、バックアップメモリ123bは電源リレーの出力接点102aが開路していても副電源電圧Ｖbbを降圧して得られる第四の出力電圧Ｖupによって記憶内容が保持されている。但し、車載バッテリ101が異常電圧低下した場合および交換のために車載バッテリ101の出力端子が開放された場合には、バックアップメモリ123bの記憶情報は消失するので、一部の重要データは不揮発データメモリ128Fに格納保存されるものである。
次に、図１９、図２０のとおり構成された車載電子制御装置100Fにおける異常検出動作について、図２１に示すフローチャートを参照して説明する。前半のフローチャートが図２１の左側に示され、後半のフローチャートが図２１の右側に示される。図２１において、工程1900は、マイクロプロセッサ121による電源回路の異常点検動作の開始ステップである。続く工程1901は、補正指令信号DRとして論理レベル「Ｌ」の信号を出力する補正指令手段となるステップである。続く工程1902は、判定番号ｎを１から５まで順次設定変更するステップであり、動作開始時点ではｎ＝1であり、後述の工程1905を経由して再度工程1902に復帰する都度に、判定番号ｎが増加するようになっている。続く工程1903は、第ｎの比較出力CMPnが論理レベル「Ｈ」であるかどうかを判定し、それが「Ｈ」であればYESの判定を行なって工程1905へ移行し、またそれが「Ｌ」であればＮＯの判定を行なって工程1904へ移行する判定ステップである。工程1904は、分圧回路11D・21D・31D・41D・51Dの分圧比が大きくなっているにも拘わらず、第ｎの分圧電圧Ｅnが小さいことによって第ｎの出力電圧が許容下限値以下に低下しているか、または比較基準となった第一・第二の基準電圧Ｖs1・Ｖs2が過大であるとする第ｎの異常状態を仮記憶するステップである。
工程1905は、工程1903の判定がYESであったとき、または工程1904に続いて実行され、現在の判定番号ｎが５になっているかどうかを判定し、ｎ＝５であればYESの判定を行なって工程1910bへ移行し、ｎ≦４であればNOの判定を行なって工程1902へ復帰するステップである。なお、工程1901から工程1905によって構成された工程ブロック1909aは、補正指令手段となる工程1901によって各分圧回路11D・21D・31D・41D・51Dの分圧比を大きくした場合の異常判定手段を構成するものとなっている。工程1910bは多数決判定手段を構成するものであり、工程1903による５回の判定結果によって推定される特定の定電圧電源回路の異常を抽出する手段であり、例えば比較回路13a・23a・33aの比較出力CMP1〜CMP3のいずれか一つが異常であれば、この異常となった比較出力を出力した比較回路の正の入力端子に接続された出力電圧の異常と判定されるが、比較出力CMP1〜CMP3の複数が異常であれば、第二の基準電圧Ｖs2の異常であると判断するようになっている。
続く工程1911は、工程1903の判定が全てYESであって異常が確認できなかった場合にNOの判定を行なって、中継端子Ａを介して図２１の右側の工程1921へ移行し、工程1903の判定に異常があれば、YESの判定を行なって工程1912へ移行する異常有無の判定ステップである。工程1912は異常発生履歴保存手段の一部となるステップであり、工程1904で仮記憶された各異常モード別に異常検出回数を累積加算し、誤判定を防止するために所定回数の異常検出によって異常状態を確定するステップである。続く工程1913は異常発生に伴う異常報知又はフェールセーフ処理を実行するステップであり、工程1913に続いて工程1921へ移行するようになっている。
図２１の右側に示す後半フローチャートにおいて，工程1911・1913に続く工程1921は、補正指令信号DRとして論理レベル「Ｈ」の信号を出力する補正指令手段となるステップである。続く工程1922は、判定番号ｎを１から５まで順次設定変更するステップであり、動作開始時点ではｎ＝1であり、後述の工程1925を経由して再度工程1922に復帰する都度に判定番号ｎが増加するようになっている。続く工程1923は、第ｎの比較出力CMPnが論理レベル「Ｌ」であるかどうかを判定し、それが「Ｌ」であればYESの判定を行なって工程1925へ移行し、それが「Ｈ」であればNOの判定を行なって工程1924へ移行する判定ステップである。工程1924は、分圧回路11D・21D・31D・41D・51Dの分圧比が小さくなっているにも拘わらず、第ｎの分圧電圧Ｅnが大きいことによって第ｎの出力電圧が許容上限値を越えて上昇しているか、または比較基準となった第一・第二の基準電圧Ｖs1・Ｖs2が過小であるとする第ｎの異常状態を仮記憶するステップである。
工程1925は工程1923の判定がYESであったとき、または工程1924に続いて実行され、現在の判定番号ｎが５になっているかどうかを判定し、ｎ＝５であればYESの判定を行なって工程1930bへ移行し、ｎ≦４であればNOの判定を行なって工程1922へ復帰するステップである。なお、工程1921から工程1925によって構成された工程ブロック1909bは、補正指令手段を構成する工程1921によって各分圧回路11D・21D・31D・41D・51Dの分圧比を小さくした場合の異常判定手段を構成するものとなっている。工程1930bは多数決判定手段を構成するステップであり、これは、工程1923による５回の判定結果によって推定される特定の定電圧電源回路の異常を抽出する手段であり、例えば比較回路の13a・23a・33aの比較出力CMP1〜CMP3のいずれか一つが異常であれば、この異常となった比較出力を出力した比較回路の正の入力端子に接続された出力電圧の異常と判定されるが、比較出力CMP1〜CMP3の複数が異常であれば、第二の基準電圧Ｖs2の異常であると判断するようになっている。
続く工程1931は、工程1923の判定が全てYESであって、異常が確認できなかった場合にNOの判定を行なって工程1934へ移行し、工程1923の判定に異常があれば、YESの判定を行なって工程1932へ移行する異常有無の判定ステップである。工程1932は、異常発生履歴保存手段の一部となるステップであり、工程1924で仮記憶された各異常モード別に異常検出回数を累積加算し、誤判定を防止するために所定回数の異常検出によって異常状態を確定するステップである。続く工程1933は、異常発生に伴う異常報知又はフェールセーフ処理を実行するステップであり、工程1933に続いて工程1934へ移行するようになっている。なお、工程1913・1933で実施される異常処理の具体例は、図４のステップ413においてすでに説明したように、一般的な処理としてはエンジン回転速度を抑制するようにスロットル弁開度を低減し、また安全性に関わる便利機能の動作を停止することである。工程1913は、第一・第二・第三の異常処理手段1913a・1913b・1913cを含み、また工程1933は、第一・第二・第三の異常処理手段1933a・1933b・1933cを含む。異常処理手段1913a・1933aは、図４に示す異常処理手段413aと同じに構成され、異常処理手段1913b・1933bは、図４に示す異常処理手段413bと同じに構成され、異常処理手段1913c・1933cは、図４に示す異常処理手段413cと同じに構成される。工程1934は異常発生履歴情報の転送退避時期であるかどうかを判定するステップであり、電源スイッチ103が開路されてから電源リレーの出力接点102aが暫時閉路している期間においてYESの判定がなされて工程1935へ移行すると共に、電源スイッチ103が閉路されているときには、NOの判定を行なって動作終了工程1939へ移行するようになっている。工程1935は、工程1912・1932でバックアップメモリ123bに記憶された異常モード別の確定異常の有無を不揮発プログラムメモリ122F内の不揮発データメモリ128Fに設けられた異常モード別のアドレスのメモリに格納するステップである。
なお、電源スイッチ103が開路されていたときには、その他の各種初期化処理が実行されてからマイクロプロセッサ121は動作停止し、これに伴って電源リレーの励磁コイル102bが消勢されて出力接点102aが開路するようになっている。また、電源スイッチ103が閉路しているときには動作終了工程1939で他の制御プログラムを実行し、所定時間以内には再度動作開始工程1900が活性化して、以降のフローを繰返して実行するようになっている。工程1910b〜工程1935によって構成された工程ブロック1920は、総合判定処理手段を構成する。この工程ブロック1920では、第一・第二・第三・第四・第五の判定信号CMP1〜CMP5に基づいて、異常報知又はフェールセーフ処理による異常対策、又は異常発生情報の保存の少なくとも一方が行なわれるようになっている。また、工程ブロック1909a・1909bを合成した工程ブロック1909は、個別異常検出手段を構成する。
（３）実施形態６の要点と特徴
この発明の実施の形態６による車載電子制御装置100Fは、車載センサ群104a・104b・105a・105bの動作状態と不揮発プログラムメモリ122Fに格納された制御プログラムの内容とに応動して車載電気負荷群106a・106bを駆動制御するマイクロプロセッサ121、前記マイクロプロセッサ121に対してシリアル接続され一部の入出力信号を仲介接続する併用制御回路部130F、前記マイクロプロセッサ121と前記併用制御回路部130Fとそれらに対する入出力インタフェース回路に給電する定電圧電源110F、および前記定電圧電源の異常を検出する電源異常検出回路140Fを備えた車載電子制御装置100Fであって、
前記定電圧電源110Fは、車載バッテリ101から給電を受ける複数の定電圧電源回路10・20・30・40・50を含み、これらの各定電圧電源回路は、それぞれ基準電圧生成回路111・112が発生する基準電圧Ｖs1・Ｖs2に比例するように負帰還制御され、所定の許容変動帯域幅を有する出力電圧Ｖad・Ｖif・Ｖcp・Ｖup・Ｖsbを発生するように構成され、
前記電源異常検出回路140Fは、前記マイクロプロセッサ121と前記併用制御回路部130Fとの少なくとも一方と協働して、前記定電圧電源が発生した複数の出力電圧の中から選択された複数の監視対象出力電圧のそれぞれについて個別異常検出を行なうための判定信号入力回路142Fを含み、
前記マイクロプロセッサ121と前記併用制御回路部130Fの少なくとも一方は、更に個別異常検出手段1909と総合判定処理手段1920を含み、
前記判定信号入力回路142Fは、前記複数の監視対象出力電圧について、それぞれの出力電圧と比較基準電圧との相対電圧情報を、前記マイクロプロセッサ121と前記併用制御回路部130Fの少なくとも一方に入力するように構成され、
前記比較基準電圧には、前記基準電圧発生回路111・112が発生した基準電圧Ｖs1・Ｖs2が使用され、
前記個別異常検出手段1909は、前記判定信号入力回路142Fから入力された前記相対電圧情報に基づいて、前記複数の監視対象出力電圧が、それぞれの許容変動帯域幅内の電圧値であるかどうかの帯域異常の有無を個別に検出し、
また、前記総合判定処理手段1920は、前記個別異常検出手段1909によって、前記複数の監視対象出力電圧の少なくとも１つに個別異常が検出されたときに、前記複数の監視対象電圧のどの出力電圧が異常であるかを全体として分析推定し、また同じ前記比較基準電圧と比較された前記複数の監視対象電圧が異常であるときには、前記比較基準電圧が異常と判定する多数決判定を行なうように構成された総合異常判定手段1910b,1930bを有し、さらに、異常報知と異常発生情報の保存の少なくとも一方を行なうことを特徴とする。
このように実施の形態６の車載電子制御装置100Fは、複数の定電圧電源回路の中の高精度な出力電圧精度を有する定電圧電源回路の出力電圧、又は基準電圧生成回路の出力電圧を比較基準電圧として、複数の定電圧電源回路の出力電圧が許容変動幅内にあるかどうかの帯域比較を行なって個別異常の有無を検出し、個々の個別異常を総合判定して異常処理を行なうようになっている。
従って、複数の定電圧電源回路に対して、高精度な比較基準電圧を用いて正確に帯域異常の有無を個別に検出することができると共に、マイクロプロセッサや併用制御回路部が作動停止に至らない段階で、出力電圧の精度異常を危険予知情報として検出して異常報知又は異常発生履歴を保存しておくことによって、出力電圧の異常低下又は異常上昇事故に至る前に保守点検を行なったり、定期点検によって危険性を予知することができる効果がある。
更に、単に個別異常の検出を行なうだけではなく、個別異常が発生している定電圧電源回路がどの定電圧電源回路であるか、或いは比較基準電圧自体の異常ではないのかの識別情報を付加して異常報知又は異常履歴情報の保存を行い、保守点検を容易にすることができる効果がある。
また、実施の形態６の車載電子制御装置100Fでは、前記定電圧電源110Fは、第一・第二・第三の定電圧電源回路10・20・30、および付加の定電圧電源回路60を含み、
前記第一の定電圧電源回路10は、前記第二・第三の定電圧電源回路20・30に比べて負荷電流は小さいが、高精度な第一の出力電圧Ｖadを生成する電源回路であり、前記第一の定電圧電源回路10は、前記マイクロプロセッサ121に直接入力される第一の多チャンネルＡＤ変換器124と、第一のアナログインタフェース回路114aと、第一のアナログセンサ104aの一部とに対する電源として使用されると共に、
前記併用制御回路部130Fが、第二の多チャンネルＡＤ変換器路134と第二のアナログインタフェース回路114bを介して第二のアナログセンサ104bに接続されている場合には、前記第一の定電圧電源回路10は、前記第二の多チャンネルＡＤ変換器134と、第二のアナログインタフェース回路114bと、第二のアナログセンサ104bの一部とに対する電源としても使用され、
前記第二の定電圧電源回路20は、前記第一の定電圧電源回路10に比べて負荷電流が大きく、前記第一の出力電圧Ｖadと同等の電圧であるが、定電圧制御精度が低い第二の出力電圧Ｖifを生成する電源回路であり、前記第二の定電圧電源回路20は、前記マイクロプロセッサ121内の入出力インタフェース回路125・126と、前記併用制御回路部
130F内の入出力インタフェース回路135・136に対する電源として使用され、
前記第三の定電圧電源回路30は、前記第一の出力電圧Ｖadと異なる電圧である第三の出力電圧Ｖcpを生成する電源回路であり、前記第三の定電圧電源回路30は、前記マイクロプロセッサ121の演算部、および不揮発プログラムメモリ122Fと演算処理用のＲＡＭメモリ123aに対する電源として使用され、
前記付加の定電圧電源回路60は、前記第一の出力電圧Ｖadと同等の定電圧制御精度を有する付加の出力電圧を発生する電源回路を含むことを特徴とする。
この構成によれば、高精度小容量電源と同一電圧の低精度大容量電源と、異電圧大容量電源とを適切に使い分ける負荷区分となっている。従って、高精度電源の用途を限定することによって全体として安価な電源構成にすることができる特徴がある。
また、実施の形態６の車載電子制御装置100Fでは、前記第一・第二・第三の定電圧電源回路10・20・30は、電源スイッチ103が閉路されたことによって、前記車載バッテリ101から給電を受けて前記第一・第二・第三の出力電圧Ｖad・Ｖif・Ｖcpを発生するように構成され、
前記付加の定電圧電源回路60は、第四の定電圧電源回路40と第五の定電圧電源回路50の少なくとも一方を含み、
前記第四の定電圧電源回路40は、前記電源スイッチ103が開路されている状態においても前記車載バッテリ101から給電を受けて第四の出力電圧Ｖupを発生する低消費電力の電源回路であり、前記第四の定電圧電源回路40は、前記マイクロプロセッサ121のバックアップメモリ123bと、前記併用制御回路部130Fの補助ＲＡＭメモリ133の少なくとも一方とに対する電源として使用される電源回路であり、
前記第五の定電圧電源回路50は、前記電源スイッチ103が閉路又は開路されているいずれの状態においても、前記車載バッテリ101から給電を受けて前記第一の出力電圧Ｖadと異なる電圧である第五の出力電圧Ｖsbを生成し、前記第二・第三の定電圧電源回路20・30よりも低消費電力である電源回路であり、
前記第五の定電圧電源回路50は、前記併用制御回路部130F内の監視制御回路131Fに対する電源として使用され、
前記監視制御回路131Fは、前記車載センサ群104b・105bからの監視入力信号を前記マイクロプロセッサ121に入力し、また、前記マイクロプロセッサ121からの制御出力信号によって前記車載負荷群106bを駆動制御する回路であり、
前記第四・第五の出力電圧Ｖup・Ｖsbの少なくとも一方は、その定電圧制御精度が、前記第一の出力電圧Ｖadと同等レベルとされ、前記付加の出力電圧として出力されることを特徴とする。
この構成によれば、付加の定電圧電源回路は、第一の出力電圧と同等レベルの出力電圧を有する第四の定電圧電源回路と第五の定電圧電源回路の少なくとも一方を含んでいる。第四の定電圧電源回路は車載バッテリから直接給電されているので、電源スイッチが遮断されて前記第一から第三の定電圧電源回路に対する給電が遮断された状態においても、一部のＲＡＭメモリの記憶状態を保持しておくことができる特徴がある。
また、第五の定電圧電源回路を車載バッテリから直接給電されているので、電源スイッチが遮断されている状態で併用制御回路部を動作させることができる特徴がある。
また、第四・第五の定電圧電源回路の出力電圧は、本来は高精度の定電圧精度を必要としないが、負荷電流が小さく、マイクロプロセッサを主体とした第一の集積回路素子又は併用制御回路部を構成する第二の集積回路素子以外への給電がなくて、負荷電流の変動も少ないので比較的容易に定電圧精度を高めることができる特徴がある。
また、実施の形態６の車載電子制御装置100Fでは、
前記基準電圧生成回路は少なくとも第一・第二の基準電圧Ｖs1・Ｖs2を発生する第一・第二の基準電圧生成回路111・112を備えると共に、
前記第一・第二・第三の出力電圧Ｖad・Ｖif・Ｖcpと付加の出力電圧Ｖup・Ｖsbは前記第一又は第二の基準電圧Ｖs1・Ｖs2のどちらか一方の基準電圧を使用するか、又は両方の基準電圧が使用されている場合にはどちらの基準電圧を使用したかによって第一・第二グループに分類され、
前記判定信号入力回路142Fにおいて比較される第一から第五の出力電圧に対する比較基準側の電圧は、第一から第五の定電圧電源回路10〜50において使用された基準電圧生成回路111・112とは異なるグループのものであるか、又は、比較基準用として使用される比較基準電圧生成回路111・112と第一から第五の定電圧電源回路10〜50において使用された基準電圧生成回路とは互いに異なる比較基準電圧生成回路となっていることを特徴とする。
この構成によれば、定電圧電源回路をグループ分けして、基準電圧生成回路をグループ別に設けると共に、各判定回路において比較される分圧電圧と比較基準側の電圧は、使用された基準電圧生成回路が異なっている。従って、基準電圧生成回路の出力電圧に異常があった場合であっても、電源異常検出回路によって異常検出が可能となる特徴がある。
なお、もしも第一・第二・第三の定電圧電源回路が共に第一の基準電圧生成回路によっ
て得られる第一の基準電圧によって負帰還制御されていて、当該第一の基準電圧生成回
路の出力電圧が異常変動した場合には、第一と第二の定電圧電源回路の比較や、第一と
第三の定電圧電源回路の比較や、第一の基準電圧との比較によっては異常の検出は不可
能であり、基準電圧生成回路を二重系設置して相対比較することによって相互間の異常
が検出できるものである。
また、実施の形態６の車載電子制御装置100Fでは、
前記第一・第二・第三・付加の判定信号入力回路142Fは、それぞれ分圧回路141Fと判定回路142F1〜142F5を含み、
前記分圧回路141Fは、直列接続された２つの分圧抵抗に対して残りの分圧抵抗を入切り並列接続して構成され、前記監視対象出力電圧を受け、前記監視対象出力電圧の上側分圧電圧と下側分圧電圧を発生し、
前記判定回路は、前記上側分圧電圧および下側分圧電圧と、前記比較基準電圧とを比較
し、前記監視対象出力電圧が、前記許容変動帯域幅内の電圧値であるかどうかを表わす
信号を前記相対電圧情報CMP1〜CMP5として出力することを特徴とする。
この構成によれば、大小２種類の分圧電圧を発生する分圧回路の出力電圧を監視して、異常の有無を判定するようになっている。従って、必要とされる検出精度に見合った精度の高精度抵抗を用いた分圧回路によって正確に許容上下限値を設定することができる特徴がある。
また、実施の形態６の車載電子制御装置100Fでは、前記総合判定処理手段1920は、第一・第二・第三の異常処理手段1913a・1913b・1913c・1933a・1933b・1933cの少なくとも一つの手段を含み、
前記第一の異常処理手段1913a・1933aは、前記付加の定電圧電源回路60が、前記第五の定電圧電源回路50を含む場合において、前記総合異常判定手段1910b・1930bの判定結果に基づいて、前記第二・第三・第五の出力電圧Ｖif・Ｖcp・Ｖsbの異常が検出されたときに、その異常報知と、その異常発生情報の保存との少なくとも一方を行なう手段であり、
前記第二の異常処理手段1913b・1933bは、前記総合異常判定手段1910b・1930bの判定結果に基づいて、前記第一の出力電圧Ｖadの異常が検出されたときに、その異常報知と、その異常発生情報の保存の少なくとも一方を行ない、また、前記第一のアナログセンサ104aから得られる入力信号、および前記併用制御回路部130Fが、前記第二の多チャンネルＡＤ変換器134と前記第二のアナログインタフェース回路114bを介して前記第二のアナログセンサ104bに接続されている場合には、前記第二のアナログセンサ104bから得られる入力信号を、安全側の補正置換データに置き換える手段であり、
前記第三の異常処理手段1913c・1933cは、前記付加の定電圧電源回路60が、前記第四の定電圧電源回路40を含む場合において、前記総合異常判定手段1910b・1930bの判定結果に基づいて前記第四の出力電圧Ｖupの異常が検出されたときに、その異常報知と、その異常発生情報の保存との少なくとも一方を行ない、また、前記バックアップメモリ123b内にあって運転中に学習記憶して変化する可変制御定数を、不揮発データメモリ128Fに転送保存されていた制御定数と、前記不揮発プログラムメモリ122Fに予め格納されている所定の基準制御定数とのいずれか一方に置き換えることを特徴とする。
この構成によれば、総合異常判定手段に基づいて推定された各出力電圧の異常発生に対応して、異常報知又は異常履歴情報の保存を行なうと共に、第一の出力電圧が異常であればアナログ信号の補正処理が行われ、第四の出力電圧が異常であれば学習制御定数を転送保存情報又は基準制御定数に復帰させるようになっている。従って、ウォッチドッグタイマ回路やマイクロプロセッサの作動停止に至らない出力電圧の精度異常を検出して異常報知又は異常発生履歴を保存しておくことによって、出力電圧の異常低下又は異常上昇事故を予想して、大事に至る前に保守点検を行なったり、定期点検によって危険性を予知することができる特徴がある。
また、第一の出力電圧が異常であるときに適用される補正置換データは、各アナログセンサの現在のアナログ信号に対して安全側の補正係数を掛けるか、補正バイアスを代数加算するようになっている。従って、各アナログセンサ毎に適切な補正係数と補正バイアスを定めておいて、制御の安全性を維持することができる特徴がある。
更に、実施の形態６の車載電子制御装置100Fでは、前記併用制御回路部130Fの前記監視制御回路部131Fは、サブＣＰＵとなるマイクロプロセッサで構成され、
前記監視制御回路部131Fが、前記総合判定処理手段1920による処理の一部を実行することを特徴とする。
この構成によれば、マイクロプロセッサに対して入出力信号のシリアル交信を行なう併用制御回路部を設け、当該併用制御回路部に設けられた監視制御回路部によって総合異常判定を分担している。従って、各判定信号や比較信号をマイクロプロセッサに直接入力する必要がないので、高価で高速動作を行なうマイクロプロセッサの入力点数を節約したり、マイクロプロセッサの制御負担を軽減することができる特徴がある。
実施の形態１〜６のその他の特徴
実施の形態１〜６において、総合異常判定手段410b・710b・1110b・1310b・1610b・1910b・1930bは、各出力電圧が許容変動帯域幅内の電圧値を維持しているかどうかに注目し、許容変動帯域幅を逸脱していると、危険状態の予兆であると判断して直ちに異常報知するか、又は少なくとも異常発生情報を保存して定期点検において予兆を発見できるようになっている。即ち、許容変動帯域幅を逸脱した帯域異常の状態では、マイクロプロセッサおよび併用制御回路部は、制御性能の悪化は想定されても、まだ運転が続行可能な状態である。これに対し、過電圧検出記憶保護回路150は各出力電圧の過電圧状態（例えば正常値の110％以上の電圧）をハードウエアによって検出し、電源リレーを遮断して定電圧電源および車載電子制御装置の焼損を防止するものとなっている。逆に、定電圧電源の出力電圧が異常低下した場合には、マイクロプロセッサまたはウォッチドッグタイマ回路が動作停止して、安全側の出力状態となるようにフェールセーフ設計が行なわれている。
残された問題として、アナログ信号に関連する第一の定電圧電源回路10が所定の許容変動幅を超えて異常となっていて、アナログ入力信号が信用できない場合には、異常処理手段413・713・1113・1313・1613・1913・1933の中の第二の異常処理手段による定数置換処理が行われるものである。なお、例えば、アクセルペダルの踏込み度合いを検出するアクセルポジションセンサの場合には、ポテンショメータに印加された第一の出力電圧Ｖadは、多チャンネルＡＤ変換器124の基準電圧端子Ｖrefにも印加されているので、第一の出力電圧Ｖadが如何に変動しようとも、検出されたポテンショメータの回動角度には誤差が発生しないので、特に安全上の配慮を行なう必要がない。しかし、アナログセンサが第一の出力電圧Ｖad以外の外部電源によって動作している場合、或いは第一の出力電圧Ｖadから給電されていても、電圧変動補正が行なわれているセンサの場合には、多チャンネルＡＤ変換器124・134の基準電圧Ｖrefが変動すると、検出されたデジタル値が変動することになるので、センサの内容によって減率又は増倍又は所定のバイアス加算・減算処理を行うことが望ましい。
例えば、第一の出力電圧Ｖadの値が正常値の95％に値になると、アナログセンサからの入力信号は同一の値であっても、デジタル変換値は105％の値に増加する。従って、センサ信号の値を正常値よりも控えめの値にしておくのが安全側であるセンサの場合には、例えば比較的大きい目の減率として90％を掛けるようにしておけば安全である。逆に、センサ信号の値を正常値よりも大きい目の値にしておくのが安全側であるセンサの場合には、例えば比較的大きい目の増率として110％を掛けるようにしておけば安全である。補正置換データの一つは、誤差を含んだアナログ信号から補正信号を得るための補正倍率又は補正バイアスデータであって、第一の出力電圧Ｖadの精度が疑われるときには、安全側の補正処理が行われるものとなっている。補正置換データの他の一つは、誤差を含んだアナログ信号を無視して、安全側の所定制御定数に置きなおすことであり、そのどちらを適用するかは、各アナログセンサ毎に予め決められている。なお、エンジンの吸気量を測定するエアフローセンサの場合には、第一の出力電圧Ｖadの精度が疑われるときには、スロットル弁開度とエンジン回転速度から算出される代替検出情報に基づく運転も可能である。また、これ等の補正置換データによって一般的にはエンジン回転速度を抑制するような制御モードへ移行することによってフェールセーフ運転が行われるものである。
また、第五の出力電圧Ｖsbが異常低下すると、ソークタイマ回路が不作動となって、不用意に電源リレーが付勢されるのを回避している。第四の出力電圧Ｖupが異常低下すると運転中に得られた学習保存データが消失するが、重要な保存データは運転停止前に不揮発データメモリ128A〜128Fに転送退避しておくことができる。更に、運転開始時のバックアップメモリ123b内の可変制御定数については異常処理手段413・713・1113・1313・1613・1913・1933の中の第三の異常処理手段によって、不揮発データメモリ128A〜128Fに転送保存されていた制御定数、又は不揮発プログラムメモリ122A〜122Fに格納されている基準制御定数に置きなおして運転することができるようになっている。なお、以上の説明では様々な異常状態を識別して、個々の異常状態に対応した処置を行なうことについて説明したが、個々の異常状態の識別を行なわないで、何らかの異常があれば、一斉にフェールセーフ運転に移行することも可能である。フェールセーフ運転の一つは、前記第二の異常処理手段であって、この異常処理手段は、アナログセンサ104から得られる入力信号を安全側の制御定数である補正置換データによって補正して運転する手段となっている。
フェールセーフ運転の他の一つは、前記第三の異常処理手段であって、この異常処理手段は、運転中に学習記憶して変化する可変制御定数を、不揮発データメモリ128A〜128Fに転送保存されていた制御定数又は不揮発プログラムメモリ122A〜122Fに予め格納されている基準制御定数に置き換えて運転する手段となっている。フェールセーフ運転の他の一つは、スロットル弁開度を抑制したり、給燃量を抑制してエンジン回転速度を低減したり、安全性に関わる高度な便利機能を停止することである。なお、マイクロプロセッサ121と併用制御回路部130A〜130Fの制御の分担に関し、個別異常検出手段と総合異常判定手段までを併用制御回路部130A〜130Fで実行し，異常判定結果をマイクロプロセッサ121に送信し，マイクロプロセッサ121では総合判定処理手段420・720・1120・1320・1620・1920から総合異常判定手段410b・710b・1110b・1310b・1610b・1910b・1930bを除外した異常履歴情報の転送保存と異常処理部分を実行するのが順当な配分方法となるものである。
実施の形態２、４、５における比較基準電圧には、第一又は第五の出力電圧Ｖad・Ｖsbが使用されている。これらの高精度出力電圧は、通常は製品の出荷検査時点において外部設置された高精度な校正用の電圧計を用いて出力調整が行なわれ、適用部品の固体バラツキ変動の影響が除去された高精度な出力電圧を有するものであり、その誤差幅は前記帯域異常判定を行なうための異常帯域幅に比べて小さな値となっている。第１の実施形態においても同様に、多チャンネルＡＤ変換器の基準電圧端子に印加される第一の出力電圧は十分高精度な値を持つように調整されている。これに対し、実施の形態６における比較基準電圧には、基準電圧生成回路111・112が発生する基準電圧が使用されているので、この基準電圧生成回路は部品レベルで予め校正処理が行われていて、固体バラツキ変動を除去した高精度な基準電圧を発生するものが適用されている。但し、実施形態３における比較基準電圧には、基準電圧生成回路111・112が発生する基準電圧が使用されているけれども、出荷調整運転において比較一致するときの該当デューティの値と、校正用電圧計との対比が行なわれているので、基準電圧生成回路111・112が発生する基準電圧の固体バラツキ変動の影響が除去されている。
従って、例えば、実施の形態２において、第一の出力電圧Ｖadを比較基準電圧とする代わりに、第五の出力電圧Ｖsbを使用した場合にあっては、第五の出力電圧Ｖsbは高精度なものでなくても安定動作するものであれば使用可能であって、第五の出力電圧Ｖsbの固体バラツキ変動があっても、校正運転によって正確な該当デューティに対応した出力電圧を捕捉することができるものである。
また，比較基準電圧としては定電圧制御回路10〜50の中で使用されていない第三の基準電圧生成回路に基づく第三の基準電圧を使用することも可能である。
この発明による車載電子制御装置の実施の形態１を示す全体回路図である。 実施の形態１における電源異常検出回路の詳細図である。 実施の形態１における過電圧検出記憶保護回路と監視電圧合成回路の詳細図 である。 実施の形態１における異常検出動作のフローチャートである。 この発明による車載電子制御装置の実施の形態２を示す全体回路図である。 実施の形態２における電源異常検出回路の詳細図である。 実施の形態２における異常検出動作の全体フローチャートである。 実施の形態２における異常検出動作の一部のフローチャートである。 この発明による車載電子制御装置の実施の形態３を示す全体回路図である。 実施の形態３における電源異常検出回路の詳細図である。 実施の形態３における異常検出動作の全体フローチャートである。 実施の形態３における異常検出動作の一部のフローチャートである。 この発明による車載電子制御装置の実施の形態４を示す全体回路図である。 実施の形態４における電源異常検出回路の詳細図である。 実施の形態４における異常検出動作のフローチャートである。 この発明による車載電子制御装置の実施の形態５を示す全体回路図である。 実施の形態５における電源異常検出回路の詳細図である。 実施の形態５における異常検出動作のフローチャートである。 この発明による車載電子制御装置の実施の形態６を示す全体回路図である。 実施の形態６における電源異常検出回路の詳細図である。 実施の形態６における異常検出動作のフローチャートである。
符号の説明
10：第一の定電圧電源回路 100A〜100F：車載電子制御装置
20：第二の定電圧電源回路 101：車載バッテリ
30：第三の定電圧電源回路 102a：電源リレー（出力接点）
40：第四の定電圧電源回路 102b：電源リレー（励磁コイル）
50：第五の定電圧電源回路 103：電源スイッチ
60：付加の定電圧電源回路 104a・104b：アナログセンサ
13a・23a・33a・43a・53a：判定回路 105a・105b：スイッチセンサ
17a・27a・37a・47a・57a：分圧回路 106a・106b：車載電気負荷群
18a・28a・38a・48a・58a：判定回路 110A〜110F：定電圧電源
13b・23b・33b・43b・53b：比較回路 111・112：基準電圧生成回路
16b・26b・36b・46b・56b：開閉素子 114a・114b：アナログインタフェース回路
19b・29b・39b・49b・59b：平滑コンデンサ 115a・115b：入力インタフェース回路
66：開閉素子 116a・116b：出力インタフェース回路
Ｖs1・Ｖs2：基準電圧 120A〜120F：第一の集積回路素子
Ｖad：第一の出力電圧 121：マイクロプロセッサ
Ｖif：第二の出力電圧 122A〜122F：不揮発プログラムメモリ
Ｖcp：第三の出力電圧 123a：ＲＡＭメモリ
Ｖup：第四の出力電圧 123b：バックアップメモリ
Ｖsb：第五の出力電圧 124・134：多チャンネルＡＤ変換器
CMP1〜CMP5・ER1〜ER5：相対電圧情報 125・135：入力インタフェース回路
Vref：基準電圧（ＡＤ変換） 126・136：出力インタフェース回路
E1s：比較基準信号 128A〜128F：不揮発データメモリ
130A〜130F：併用制御回路部 131A〜131F：監視制御回路部
132B・132C・132F：補助プログラムメモリ 133：補助ＲＡＭメモリ
140A〜140F：電源異常検出回路 141A〜141F：分圧回路
142A〜142F：判定信号入力回路 143・146B・146C：分圧比補正回路
149B・149C：平滑回路
409・705・1105・1309・1609・1909：個別異常検出手段
420・720・1120・1320・1620・1920：総合判定処理手段
410b・710b・1110b・1310b・1610b・1910b・1930b：総合異常判定手段
413a・713a・1113a・1313a・1613a・1913a・1933a：第一の異常処理手段
413b・713b・1113b・1313b・1613b・1913b・1933b：第二の異常処理手段
413c・713c・1113c・1313c・1613c・1913c・1933c：第三の異常処理手段
701・1101：デューティ調整手段（補正指令手段）
802a・1202a：初期デューティ記憶手段
802b・1202b：該当デューティ記憶手段
803・1203：判定データ換算手段。

Claims (12)

  1. 車載センサ群の動作状態と不揮発プログラムメモリに格納された制御プログラムの内容とに応動して車載電気負荷群を駆動制御するマイクロプロセッサ、前記マイクロプロセッサに対してシリアル接続され一部の入出力信号を仲介接続する併用制御回路部、前記マイクロプロセッサと前記併用制御回路部とそれらに対する入出力インタフェース回路に給電する定電圧電源、および前記定電圧電源の異常を検出する電源異常検出回路を備えた車載電子制御装置であって、
    前記定電圧電源は、車載バッテリから給電を受ける複数の定電圧電源回路を含み、これらの各定電圧電源回路は、それぞれ基準電圧生成回路が発生する基準電圧に比例するように負帰還制御され、所定の許容変動帯域幅を有する出力電圧を発生するように構成され、
    前記電源異常検出回路は、前記マイクロプロセッサと前記併用制御回路部との少なくとも一方と協働して、前記定電圧電源が発生した複数の出力電圧の中から選択された複数の監視対象出力電圧のそれぞれについて個別異常検出を行なうための判定信号入力回路を含み、
    前記マイクロプロセッサと前記併用制御回路部の少なくとも一方は、更に個別異常検出手段と総合判定処理手段を含み、
    前記判定信号入力回路は、前記複数の監視対象出力電圧について、それぞれの出力電圧と比較基準電圧との相対電圧情報を、前記マイクロプロセッサと前記併用制御回路部の少なくとも一方に入力するように構成され、
    前記比較基準電圧には、前記定電圧電源が発生した複数の出力電圧の中で、高精度の定電圧制御精度を有する所定の出力電圧に比例した電圧と、前記基準電圧発生回路が発生した基準電圧とのいずれか一方が使用され、
    前記個別異常検出手段は、前記判定信号入力回路から入力された前記相対電圧情報に基づいて、前記複数の監視対象出力電圧が、それぞれの許容変動帯域幅内の電圧値であるかどうかの帯域異常の有無を個別に検出し、
    また、前記総合判定処理手段は、前記個別異常検出手段によって、前記複数の監視対象出力電圧の少なくとも１つに個別異常が検出されたときに、前記複数の監視対象出力電圧のどの出力電圧が異常であるかを分析推定し、また同じ前記比較基準電圧と比較された前記複数の監視対象出力電圧が異常であるときには、前記比較基準電圧が異常と判定する多数決判決を行なうように構成された総合異常判定手段を有し、さらに、異常報知と異常発生情報の保存の少なくとも一方を行なうことを特徴とする車載電子制御装置。
  2. 請求項１記載の車載電子制御装置であって、前記定電圧電源は、第一・第二・第三の定
    電圧電源回路、および付加の定電圧電源回路を含み、
    前記第一の定電圧電源回路は、前記第二・第三の定電圧電源回路に比べて負荷電流は小
    さいが、高精度な第一の出力電圧を生成する電源回路であり、前記第一の定電圧電源回
    路は、前記マイクロプロセッサに直接入力される第一の多チャンネルＡＤ変換器と、第
    一のアナログインタフェース回路と、第一のアナログセンサの一部とに対する電源とし
    て使用されると共に、前記併用制御回路部が、第二の多チャンネルＡＤ変換器路と第二
    のアナログインタフェース回路を介して第二のアナログセンサに接続されている場合に
    は、前記第一の定電圧電源回路は、前記第二の多チャンネルＡＤ変換器と、第二のアナ
    ログインタフェース回路と、第二のアナログセンサの一部とに対する電源としても使用
    され、
    前記第二の定電圧電源回路は、前記第一の定電圧電源回路に比べて負荷電流が大きく、
    前記第一の出力電圧と同等の電圧であるが、定電圧制御精度が低い第二の出力電圧を生
    成する電源回路であり、前記第二の定電圧電源回路は、前記マイクロプロセッサ内の入
    出力インタフェース回路と、前記併用制御回路部内の入出力インタフェイス回路に対す
    る電源として使用され、
    前記第三の定電圧電源回路は、前記第一の出力電圧と異なる電圧である第三の出力電圧
    を生成する電源回路であり、前記第三の定電圧電源回路は、前記マイクロプロセッサの
    演算部、および不揮発プログラムメモリと演算処理用のＲＡＭメモリに対する電源とし
    て使用され、
    前記付加の定電圧電源回路は、前記第一の出力電圧と同等の定電圧制御精度を有する付
    加の出力電圧を発生する電源回路を含むことを特徴とする車載電子制御装置。
  3. 請求項２記載の車載電子制御装置であって、
    前記第一・第二・第三の定電圧電源回路は、電源スイッチが閉路されたことによって、
    前記車載バッテリから給電を受けて前記第一・第二・第三の出力電圧を発生するように
    構成され、
    前記付加の定電圧電源回路は、第四の定電圧電源回路と第五の定電圧電源回路の少なく
    とも一方を含み、
    前記第四の定電圧電源回路は、前記電源スイッチが開路されている状態においても前記
    車載バッテリから給電を受けて第四の出力電圧を発生する低消費電力の電源回路であ
    り、前記第四の定電圧電源回路は、前記マイクロプロセッサのバックアップメモリと、
    前記併用制御回路部の補助ＲＡＭメモリの少なくとも一方とに対する電源として使用される電源回路であり、
    前記第五の定電圧電源回路は、前記電源スイッチが閉路されている状態のみ、或いは
    それが閉路又は開路されているいずれの状態においても、
    前記車載バッテリから給電を受けて前記第一の出力電圧と異なる電圧である第五の出力
    電圧を生成し、前記第二・第三の定電圧電源回路よりも低消費電力である電源回路であ
    り、前記第五の定電圧電源回路は、前記併用制御回路部内の監視制御回路に対する電源
    として使用され、
    前記監視制御回路は、前記車載センサ群からの監視入力信号を前記マイクロプロセッサ
    に入力し、また、前記マイクロプロセッサからの制御出力信号によって前記車載負荷群
    を駆動制御する回路であり、
    前記第四・第五の出力電圧の少なくとも一方は、その定電圧制御精度が、前記第一の出
    力電圧と同等レベルとされ、前記付加の出力電圧として出力される
    ことを特徴とする車載電子制御装置。
  4. 請求項２記載の車載電子制御装置であって、
    前記第一・第二の多チャンネルＡＤ変換器の少なくとも一方は、前記判定信号入力回路
    の一部を構成して、前記監視対象出力電圧に比例する電圧又は監視対象電圧の出力電圧
    をそのまま受け、前記第一の出力電圧をＡＤ変換のための基準電圧として、複数の監視
    電圧をデジタル値に変換し、そのデジタル値を前記相対電圧情報とする
    ことを特徴とする車載電子制御装置。
  5. 請求項２記載の車載電子制御装置であって、
    前記電源異常検出回路は、前記判定信号入力回路とともに分圧比補正回路を有し、
    前記判定信号入力回路は、前記複数の監視対象出力電圧のそれぞれを分圧する複数の分
    圧回路と、これらの各分圧回路からのそれぞれの分圧電圧を前記比較基準電圧と比較し
    て前記相対電圧情報を発生する複数の比較回路を有し、
    前記分圧比補正回路は、前記各分圧回路の分圧比を可変制御する開閉素子と平滑回路を
    含み、前記マイクロプロセッサと前記併用制御回路部の少なくとも一方に設けられた補
    正指令手段によって生成された補正指令信号に基づいて、前記各分圧回路の分圧比を補
    正するように構成され、
    前記不揮発プログラムメモリには、前記複数の監視対象出力電圧のそれぞれの許容変
    動帯域幅に対応した許容帯域デューティが格納され、
    前記開閉素子は、前記補正指令信号に対応して変化する可変デューティで開閉動作を行
    ない、
    前記平滑回路は、前記開閉素子の開閉動作に基づく前記各分圧電圧の増減を平滑化し
    て、平均化された分圧電圧を前記比較回路に入力するローパスフィルタであり、
    前記個別異常検出手段は、前記各分圧電圧と前記比較基準電圧とが一致した時点におけ
    る前記可変デューティに相当する該当デューティが、前記許容帯域デューティに対応し
    た許容範囲となっているかどうかを判定し、
    前記個別異常検出手段は、前記マイクロプロセッサと前記併用制御回路部の監視制御回
    路部の少なくとも一方において実行され、前記個別異常検出手段が前記監視制御回路部
    で実行される場合には、前記許容帯域デューティは、前記不揮発プログラムメモリか
    ら前記併用制御回路部内の補助ＲＡＭメモリに転送して格納される
    ことを特徴とする車載電子制御装置。
  6. 請求項２記載の車載電子制御装置であって、前記第一・第二・第三・付加の出力電圧の
    中で、前記第二・第三・付加の出力電圧が前記監視対象出力電圧とされ、
    前記判定信号入力回路は、前記第二の出力電圧を受ける第二の判定信号入力回路と、前
    記第三の出力電圧を受ける第三の判定信号入力回路と、前記付加の出力電圧を受ける付
    加の判定信号入力回路とを有し、これらの第二・第三・付加の判定信号入力回路は、そ
    れぞれ、前記第一の出力電圧に比例する電圧を前記比較基準電圧として使用し、前記相
    対電圧情報を出力することを特徴とする車載電子制御装置。
  7. 請求項２記載の車載電子制御装置であって、前記第一・第二・第三・付加の出力電圧の
    中で、前記第一・第二・第三の出力電圧が前記監視対象出力電圧とされ、
    前記判定信号入力回路は、前記第一の出力電圧を受ける第一の判定信号入力回路と、前
    記第二の出力電圧を受ける第二の判定信号入力回路と、前記第三の出力電圧を受ける第
    三の判定信号入力回路とを有し、これらの第一・第二・第三の判定信号入力回路は、そ
    れぞれ、前記付加の出力電圧に比例する電圧を前記比較基準電圧として使用し、前記相
    対電圧情報を出力することを特徴とする車載電子制御装置。
  8. 請求項３記載の車載電子制御装置であって、
    前記基準電圧生成回路は少なくとも第一・第二の基準電圧を発生する第一・第二の基準
    電圧生成回路を備えると共に、
    前記第一・第二・第三の出力電圧と付加の出力電圧は前記第一又は第二の基準電圧のど
    ちらか一方の基準電圧を使用するか、又は両方の基準電圧が使用されている場合にはど
    ちらの基準電圧を使用したかによって第一・第二グループに分類され、
    前記判定信号入力回路において比較される第一から第五の出力電圧に対する比較基準側
    の電圧は、第一から第五の定電圧電源回路において使用された基準電圧生成回路とは異
    なるグループのものであるか、又は、比較基準用として使用される比較基準電圧生成回
    路と第一から第五の定電圧電源回路において使用された基準電圧生成回路とは互いに異
    なる比較基準電圧生成回路となっている
    ことを特徴とする車載電子制御装置。
  9. 請求項６、７、８のいずれか一項記載の車載電子制御装置であって、前記第一・第二・
    第三・付加の判定信号入力回路は、それぞれ分圧回路と判定回路を含み、
    前記分圧回路は、３つの分圧抵抗を相互に直列接続するか、又は直列接続された２つの分圧抵抗に対して残りの分圧抵抗を入切り並列接続して構成され、前記監視対象出力電圧を受け、前記監視対象出力電圧の上側分圧電圧と下側分圧電圧を発生し、
    前記判定回路は、前記上側分圧電圧および下側分圧電圧と、前記比較基準電圧とを比較
    し、前記監視対象出力電圧が、前記許容変動帯域幅内の電圧値であるかどうかを表わす
    信号を前記相対電圧情報として出力することを特徴とする車載電子制御装置。
  10. 請求項３記載の車載電子制御装置であって、前記総合判定処理手段は、第一・第二・第三の異常処理手段の少なくとも一つの手段を含み、
    前記第一の異常処理手段は、前記付加の定電圧電源回路が、前記第五の定電圧電源回路を含む場合において、前記総合異常判定手段の判定結果に基づいて、前記第二・第三・第五の出力電圧の異常が検出されたときに、その異常報知と、その異常発生情報の保存との少なくとも一方を行なう手段であり、
    前記第二の異常処理手段は、前記総合異常判定手段の判定結果に基づいて、前記第一の出力電圧の異常が検出されたときに、その異常報知と、その異常発生情報の保存の少なくとも一方を行ない、また、前記第一のアナログセンサから得られる入力信号、および前記併用制御回路部が、前記第二の多チャンネルＡＤ変換器と前記第二のアナログインタフェース回路を介して前記第二のアナログセンサに接続されている場合には、前記第二のアナログセンサから得られる入力信号を、安全側の補正置換データに置き換える手段であり、
    前記第三の異常処理手段は、前記付加の定電圧電源回路が、前記第四の定電圧電源回路を含む場合において、前記総合異常判定手段の判定結果に基づいて前記第四の出力電圧の異常が検出されたときに、その異常報知と、その異常発生情報の保存との少なくとも一方を行ない、また、前記バックアップメモリ内にあって運転中に学習記憶して変化する可変制御定数を、不揮発データメモリに転送保存されていた制御定数と、前記不揮発性プログラムメモリに予め格納されている所定の基準制御定数とのいずれか一方に置き換えることを特徴とする車載電子制御装置。
  11. 請求項３記載の車載電子制御装置であって、前記併用制御回路部の前記監視制御回路部
    は、ハードロジック回路と、サブＣＰＵとなるマイクロプロセッサとのいずれかで構成
    され、
    前記監視制御回路部が、前記総合判定処理手段による処理の一部を実行することを特徴
    とする車載電子制御装置。
  12. 請求項１記載の車載電子制御装置であって、
    前記車載電子制御装置内の不揮発データメモリと、前記不揮発プログラムメモリと
    のいずれか一方には、前記複数の監視対象出力電圧のそれぞれに関する出荷時における
    初期値データと、許容変動データとが格納され、
    前記個別異常検出手段は、変動異常検出手段を含み、この変動異常検出手段は、前記複
    数の監視対象出力電圧のそれぞれについて、前記初期値データとの偏差電圧が、前記許
    容変動データ内の値かどうかを判定して、個別異常を判定する
    ことを特徴とする車載電子制御装置。
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