JP4472064B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4472064B2 JP4472064B2 JP24075899A JP24075899A JP4472064B2 JP 4472064 B2 JP4472064 B2 JP 4472064B2 JP 24075899 A JP24075899 A JP 24075899A JP 24075899 A JP24075899 A JP 24075899A JP 4472064 B2 JP4472064 B2 JP 4472064B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor
- gate wiring
- substrate
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
- H10D30/6719—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions having significant overlap between the lightly-doped drains and the gate electrodes, e.g. gate-overlapped LDD [GOLDD] TFTs
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、結晶性半導体薄膜を用いて半導体装置を作製する方法に関する。なお、本発明の半導体装置は、薄膜トランジスタのような素子単体だけでなく、薄膜トランジスタで構成された半導体回路を有する電子機器や、代表的にはアクティブマトリクス基板を用いた液晶表示装置や、イメージセンサー等を備えたパーソナルコンピュータやデジタルカメラ等の電子機器をもその範疇とする。
【０００２】
【従来の技術】
薄膜トランジスタ（ＴＦＴ）は各種集積回路に利用されているが、ＴＦＴはガラスや石英など絶縁性基板に作製できることから、特にアクティブマトリクス型液晶表示装置のマトリクス回路のスイッチング素子として好適である。
【０００３】
ＴＦＴの半導体層としては非晶質シリコン膜や多結晶シリコン膜が一般的に用いられている。ＴＦＴでマトリクス回路のドライバ回路を構成するには、高移動度な多結晶シリコン膜を半導体層に用いる必要がある。一般に、半導体層に用いられる多結晶シリコン膜を形成するには、非晶質シリコン膜を成膜し、この非晶質シリコン膜を熱処理する熱結晶化、又はエキシマレーザ光を照射するレーザ結晶化が用いられている。
【０００４】
現在、アクティブマトリクス基板に用いられるガラス基板の耐熱性のため、結晶化のプロセス温度の上限を６００℃程度にすることが要求されている。結晶化の低温化のために、熱結晶化には２０時間以上要してしまう。
【０００５】
他方、エキシマレーザによるレーザ結晶化技術はプロセスの低温化、時短化を可能にした技術の１つである。エキシマレーザ光のエネルギーは非晶質シリコンの極表面、深さ１０nm程度で吸収され熱に変換されるので、基板に熱的な影響を殆ど与えずに、１０００℃前後の熱アニールに匹敵するエネルギーを短時間で非晶質シリコン膜に与えることができ、また高い結晶性の半導体膜を形成することができる。
【０００６】
また、ＴＦＴの構造として、代表的にボトムゲート型（代表的には、逆スタガ型）とトップゲート型（代表的には、コプラナ型）が知られている。ボトムゲート型は基板上にゲート配線（電極）、ゲート絶縁膜、半導体層がこの順序で積層され、トップゲート型は逆に半導体層、ゲート絶縁膜、ゲート配線（電極）の順で積層されている。
【０００７】
図１８を用いて、従来の逆スタガ型の多結晶シリコンを用いたＴＦＴの製造工程を簡単に説明する。図１８はチャネル長（ゲート長）に沿ったＴＦＴの断面図である。
【０００８】
ガラス基板１上に、スパッタ法でＣｒ、Ｔａ等の厚さ３００〜５００nmの金属膜を成膜し、テーパー状にパターニングしてゲート配線２を形成する。次に、ＣＶＤ法でゲート絶縁膜３としてＳｉＮy(窒化シリコン) 、ＳｉＯ2 (酸化シリコン)を１００〜２００nmの厚さに成膜する。次に、ＣＶＤ法で５０〜１００nmの厚さの非晶質シリコン膜４を成膜する。（図１８（Ａ））
【０００９】
エキシマレーザ光を照射して結晶化し、多結晶シリコン膜５を形成する。（図１８（Ｂ））
【００１０】
この多結晶シリコン膜５をパターニングして半導体層６を形成する。次に、半導体層６にドナー又はアクセプタとなる不純物を選択的に添加して、ソース領域６Ｓ、ドレイン電極６Ｄ、チャネル形成領域６Ｃをそれぞれ形成する。（図１８（Ｃ））
【００１１】
次に、層間絶縁膜７として、ＣＶＤでＳｉＯ2 を成膜し、層間絶縁膜７にコンタクトホールを形成し、ソース電極８、ドレイン電極９を形成する。（図１８（Ｄ））
【００１２】
【発明が解決しようとする課題】
図１８に示すように、多結晶シリコンを用いた逆スタガ型のＴＦＴの製造工程では、ゲート配線の膜厚は３００〜５００nm程度であり、他方ゲート絶縁膜の膜厚は１００〜２００nmであるため、図１８（Ａ）に示すように、非晶質シリコン膜４表面はゲート配線２の形状を反映した凹凸が生ずる。
【００１３】
一般に、レーザ結晶化では、エキシマレーザ光を線状ビーム又は矩形状ビームに整形し、このビームを走査して照射している。しかしながら、非晶質シリコン膜３表面の高低差のために、場所ごとにビームの焦点位置が異なっており、非晶質シリコン膜３に与えられるエネルギーが場所ごとに異なってしまう。この高低差に合わせてビームの焦点距離を変化させることは殆ど困難であるので、多結晶シリコン膜５にはレーザ光の焦点のずれによる結晶化のばらつきが発生してしまう。結晶化のばらつきはＴＦＴのしきい値電圧がばらつく原因となっている。
【００１４】
また、多結晶シリコンを用いたＴＦＴでは、オフ電流が大きいことが問題となっている。オフ電流の原因は、ＴＦＴがオフ状態の時に、ドレイン電極９に印加された電圧が、チャネル形成領域６Ｃ、ドレイン領域６Ｄとの接合部に集中するために、この接合部分でトラップを介して電流が漏れるためだと考えられている。
【００１５】
更に、多結晶シリコンを用いたＴＦＴでは、ゲート絶縁膜３が非晶質シリコンを用いた場合よりも薄く、１００〜２００nmであるため、ゲート配線２の縁部２ａ（図１８（Ｄ）参照）での段差被覆性が問題となる。縁部２ａでは、ＣＶＤ法によりＳｉＮy 、ＳｉＯ2 が成長しづらいので、ゲート絶縁膜２の膜厚が薄くなってしまう。そのため、端部２ａでは、ゲート配線２と半導体層６がショートしたり、ゲート絶縁膜３に電子やホールが注入されることで、しきい値電圧がシフトしたり、さらにゲート絶縁膜３が静電破壊しやすくなって、これらのことがＴＦＴの信頼性が劣化させる原因となっている。
【００１６】
本発明の目的は、上述した問題点を解消し、ゲート配線、ゲート絶縁膜、半導体層の順に積層したボトムゲート型の半導体素子を備えた半導体装置において、レーザ結晶化を均一化する構造、及びその作製方法を提供することにある。これと同時に、オフ電流を低減し、信頼性を向上させたボトムゲート型の半導体素子の構造及びその作製方法を提供することにある。
【００１７】
【課題を解決するための手段】
上述の課題を解決するために、本発明の半導体装置は、絶縁表面に形成されたゲート電極と、前記ゲート電極を覆って形成され、絶縁性有機樹脂でなる平坦化膜と絶縁性無機膜とでなる積層膜を有するゲート絶縁膜と、前記ゲート絶縁膜を覆う半導体層とが積層された半導体装置であって、前記半導体層は結晶性半導体膜で形成されていることを特徴とする。
【００１８】
更に、本発明は上記の積層構造を有する半導体装置の製造方法であって、
絶縁表面にゲート配線を形成する工程と、
前記ゲート配線を覆って絶縁性有機樹脂でなる平坦化膜を形成する工程と、
前記平坦化膜に接して絶縁性無機膜を形成する工程と、
前記絶縁性無機膜を覆って非晶質成分を有する半導体膜を形成する工程と、
前記非晶質成分を有する半導体膜を結晶化して結晶性半導体膜を形成する工程とを少なくとも有することを特徴とする。
【００１９】
なお、本明細書中において、ゲート電極はゲート配線が半導体層と交差する部分を指すこととする。また、ソース／ドレイン配線とソース／ドレイン電極においても、ゲート配線とゲート電極の関係と同様とする。
【００２０】
上記の構成において、ゲート電極、ゲート配線の段差は平坦化膜で埋められるため、ゲート絶縁膜の表面は平坦になる。よって、非晶質成分を有する半導体膜を平坦な表面に形成することができるので、半導体膜自体を平坦な膜に成膜できる。そのため、レーザ光を照射して結晶化しても、部分ごとに焦点位置が異なることがないため、結晶化を従来例よりも均一にすることができる。
【００２１】
また、絶縁性有機樹脂膜は一般に塗布法で成膜可能であり、塗膜はＣＶＤ法の気相法で形成される絶縁性無機膜よりも非常に段差被覆性が優れている。よって、絶縁性樹脂膜がゲート配線の端部で有機樹脂膜が薄くなることがないため、上述した、ゲート配線と半導体層とのショートや、ゲート絶縁膜の絶縁破壊を防ぐことができ、半導体装置の信頼性、安定性を向上させることができる。
【００２２】
また、有機樹脂膜は絶縁性無機膜よりも比誘電率が小さいため、ゲート絶縁膜を積層膜としても寄生容量を小さくすることができる。
【００２３】
絶縁性無機膜はＣＶＤ法などの化学気相法やスパッタ法などの物理気相法で形成されるため、有機樹脂膜よりも不純物の混入が少なく、また不純物の大きさも小さいので、絶縁性有機樹脂膜と絶縁性無機膜との積層膜を有することにより、ゲート絶縁膜のピンホールを低減することができ、有機樹脂膜上に半導体層を形成するよりも、半導体層とゲート絶縁膜の界面準位を下げることができる。
【００２４】
なお、上記構成において、非晶質成分を有する半導体膜とは、結晶性のない非結晶性半導体膜、又は結晶性を有するが１００ｎｍ以上のオーダーの結晶粒が殆どない半導体薄膜であって、具体的には非晶質半導体膜、微結晶半導体膜を指す。微結晶半導体膜は、数ｎｍ〜数十ｎｍの大きさの結晶粒を含む微結晶と非晶質との混相状態の半導体膜である。
【００２５】
より具体的には、非晶質成分を有する半導体膜は非晶質シリコン膜、微結晶シリコン膜、非晶質ゲルマニウム膜、微結晶ゲルマニウム膜、非晶質Ｓｉx Ｇｅ1-x （０＜ｘ＜１）であり、これらの半導体膜はプラズマＣＶＤ法、減圧ＣＶＤ法等の化学気相法やスパッタ法などの物理気相法で成膜される。また、半導体膜の膜厚は１０nm〜１５０nm程度とする。
【００２６】
【発明の実施の形態】
図１〜図３を用いて本発明の実施の形態を説明する。本実施形態は、逆スタガ型ＴＦＴをアクティブマトリクス基板のマトリクス回路のスイッチング素子、いわゆる画素ＴＦＴに用いた例である。
【００２７】
［実施形態１］ 図１を用いて、本実施形態を説明する。
【００２８】
図１（Ａ）に示すように、基板１０用意し、基板１０表面に下地膜１１を形成する。基板１０にはガラス基板、石英基板、セラミック基板、樹脂基板等の絶縁性基板、単結晶シリコン基板、更にステンレス基板、Ｃｕ基板、Ｔa、Ｗ、Ｍｏ、Ｔｉ、Ｃｒ等の高融点金属材料又はこれら合金系（例えば、窒素系合金）からなる基板等の導電性基板を用いることができる。
【００２９】
また、ボトムゲート型ＴＦＴの製造工程で用いられている裏面露光工程を用いる場合には、基板１０は露光に用いられる光に対して透過性を有するものを用いる。代表的には、ガラス基板や石英基板、セラミック基板、樹脂基板を用いることができる。
【００３０】
下地膜１１は、半導体膜に基板から不純物が拡散するのを防ぐための膜である。ボトムゲート型の半導体素子はゲート絶縁膜によって、基板から半導体層が隔てられるため、絶縁性基板を用いた場合には形成しなくともよいが、下地膜１１を形成することにより、基板１０上に形成される絶縁膜や金属膜の密着性を高めることができる。
【００３１】
下地膜１０には、ＣＶＤ法などで成膜した酸化シリコン（ＳｉＯ2 ）膜や、窒化シリコン（ＳｉＮy ）膜、窒化酸化シリコン（ＳｉＯx Ｎy ）膜等の絶縁性無機膜が使用できる。例えば、シリコン基板を使用した場合には、熱酸化によってその表面を酸化して下地膜を形成することができる。また、石英基板やステンレス基板などの耐熱性基板を用いた場合には、非晶質シリコン膜を成膜し、このシリコン膜を熱酸化してもよい。
【００３２】
なお、裏面露光工程を用いない場合には、下地膜１１として、タングステン、クロム、タンタル等の高融点金属の被膜や、窒化アルミニウム膜等の高い伝導度を有する被膜を下層に、上記の絶縁性無機膜を上層に積層した積層膜を用いてもよい。この場合には、半導体装置で発生した熱が下地膜１１の下層の被膜から放射されるため、半導体装置の動作が安定できる。
【００３３】
下地膜１１上に、導電性膜を成膜しパターニングしてゲート配線１２を形成する。ゲート配線１２を形成する導電性材料は、Ａｌを主成分とする材料、又はＴａ、Ｗ、Ｍｏ、Ｔｉ、Ｃｒ等の高融点金属合やこれらの合金（例えば、高融点金属同士の合金、高融点金属と窒素との合金などを用いることができる。また、列記した材料の積層膜で形成することができる。例えば、Ｓｃを数重量％含有するＡｌ膜と、Ｔａ膜との２層膜や、Ｔａ膜を窒化タンタル合金膜で挟んだ３層膜を用いることができる。
【００３４】
また、ボトムゲート型ＴＦＴの製造工程で用いられている裏面露光工程を用いる場合には、ゲート配線材料は露光に用いられる光に対して遮光性を有する材料を用いる。
【００３５】
次に、ゲート配線１２を覆って、ゲート絶縁膜１３を形成する。まず、スピンコータを用いて、平坦化膜１３ａとして絶縁性有機樹脂膜を形成する。次に、スパッタ法又はＣＶＤ法により、平坦化膜１３ａ上に絶縁性無機膜１３ｂを積層する。（図１（Ａ））
【００３６】
平坦化膜１３ａに用いられる有機樹脂材料は、その表面に直接スパッタ法又はＣＶＤ法で絶縁性無機膜１３ｂが堆積可能な膜であり、また、後の工程の基板温度を３００℃程度まで上昇させることができることが可能な材料を選択する。例えば、ベンゾシクロブテン（ＢＣＢ）、ポリイミド、アクリルを用いることが可能である。
【００３７】
絶縁性無機膜１３ｂとしては、酸化シリコン（ＳｉＯ2）膜、窒化シリコン（ＳｉＮy ）膜、酸化窒化シリコン（ＳｉＯx Ｎy ）膜の単層膜、又はこれらの積層膜を用いることができる。
【００３８】
絶縁性有機樹脂膜は塗布法で成膜可能なため、平坦化膜１３ａによってゲート配線１２よる段差を埋めて、平坦な表面を有するゲート絶縁膜１３を得ることができる。平坦化膜１３ａを塗布法で形成することにより、従来のようにゲート配線１２の端部で平坦化膜１３ａの厚さが薄くなることがなくなる。よって、ゲート配線１２と半導体層がショートしたり、ゲート絶縁膜１３に電子やホールが注入されることで、しきい値電圧がシフトしたり、さらにゲート絶縁膜１３が静電破壊したりすることが防止できる。
【００３９】
従来では、ゲート絶縁膜の被覆性を高めるため、ゲート配線１２をテーパー状にパターニングしているが、、テーパー状にパターニングしなくとも、ゲート配線１２を十分な厚さの平坦化膜１３ａにより被覆することが可能である。従って、複雑なテーパーエッチング工程を用いずにすむ。
【００４０】
また平坦化膜１３ａ上に絶縁性無機膜１３ｂを積層して形成したため、ゲート絶縁膜１３のピンホール密度を低減することができ、しきい値電圧のシフトが低減できる。
【００４１】
なお、ゲート絶縁膜１３において、平坦化膜１３ａの厚さはゲート配線１２の最も高い部分と絶縁性無機膜１３ｂとで挟まれている部分が１０nm〜０．１μｍとし、絶縁性無機膜１３ｂの膜厚は５０nm〜０．１μｍとする。
【００４２】
次に、プラズマＣＶＤ、減圧ＣＶＤ法、熱ＣＶＤ等の気相法で非晶質成分を有する半導体膜１５を成膜する。半導体膜１５は平坦なゲート絶縁膜１３表面に形成されるため、従来のようにゲート配線１２の形状を反映した高低差が生じない。（図１（Ｂ））
【００４３】
次に、４００nm以下の波長のレーザ光又は、４００nm以下の波長の強光を照射して、半導体膜１５を結晶化して結晶性半導体膜１６を形成する。例えば、非晶質シリコン膜を結晶化した場合には、多結晶シリコン膜が形成される。（図１（Ｃ））
【００４４】
結晶化に使用する光源はエキシマレーザを用いることができる。例えばＫｒＦエキシマレーザー（波長２４８nm）、ＸｅＣｌエキシマレーザー（波長３０８nm）、ＸｅＦエキシマレーザー（波長３５１、３５３nm）、ＡｒＦエキシマレーザー（波長１９３nm）等を用いることができる。また、４００nm以下の波長を発する光源として水銀ランプを用いることができる。
【００４５】
本発明では、半導体膜１５は従来と比較して平坦に成膜される。よって、結晶化工程で照射されるレーザ光又は強光の焦点距離が、部分ごとに異なることがなくなり、半導体膜に与えられる光エネルギーが均一になるので、結晶化のばらつきを小さくできる。
【００４６】
次に、得られた結晶性半導体膜１６を島状にパターニングする。そして、ドナー又はアクセプターとなる導電型を付与する不純物を、島状の半導体膜に選択的に添加して、ソース領域１７、ドレイン領域１８を形成する。実質的に真性な半導体層部はチャネル形成領域１９である。
【００４７】
図１（Ｂ）、図１（Ｃ）又は半導体膜１６のパターニング工程後、しきい値制御をするために不純物を半導体膜２６又は半導体層２８に添加する工程を加えて、チャネル形成領域１９が真性な半導体層で形成されるようにするとよい。
【００４８】
なお、本明細書中で真性とは、シリコンのフェルミレベルを変化させうる不純物を一切含まない領域を指す。実質的に真性な半導体とは、電子と正孔が完全に釣り合って導電型を相殺させた領域、即ち、しきい値制御が可能な濃度範囲（ＳＩＭＳ分析で１×１０14〜１×１０17atoms/cm3 ）でドナー又はアクセプターとなる導電型を付与する不純物を含む領域、または意図的に逆導電型の不純物を添加することにより導電型を相殺させた半導体を示す。
【００４９】
そして、半導体層をＳｉＯ2 等でなる層間絶縁膜２０で覆い、ソース／ドレイン領域１７、１８に対するコンタクトホールを開口して、信号線として機能するソース配線２１、ドレイン電極２２を形成する。更に、ソース配線２１、ドレイン電極２２を覆って層間絶縁膜２３を形成する。層間絶縁膜２３には、セルギャップを均一にするため、ＢＣＢ、ポリイミド、アクリルなどの平坦化膜を少なくとも１層形成するのが好ましい。次に、ドレイン電極２２対するコンタクトホールを形成し、ＩＴＯやＡｌでなる画素電極２４を形成する。
【００５０】
図１では、一画素に配置された画素ＴＦＴのみを図示したが、実際は基板１０上に行列状に配置されている。
【００５１】
［実施形態２］ 図２、図３を用いて、本実施形態を説明する。本実施形態も実施形態１と同様に、ボトムゲート型のＴＦＴをマトリクス回路の画素ＴＦＴに適用した例に関するものである。
【００５２】
一般に、１つのマトリクス回路には１００万個以上の画素ＴＦＴが形成されるが、全ての画素ＴＦＴの特性を均一に、特にしきい値電圧を均一にすることが要求されている。しきい値電圧をシフトさせる大きな要因の１つは、チャネルとゲート絶縁膜との界面状態にある。
【００５３】
そこで、本実施形態では、半導体層のチャネル形成領域とこれに接する絶縁膜との界面を清浄保つことを可能にした製造方法を示す。
【００５４】
実施形態１と同様、基板２０を用意し、基板２０表面に下地膜２１を形成する。下地膜２１表面に、上述した導電性材料でなる膜を成膜し、テーパー状にパターニングして、ゲート配線２２を形成する。次に、ゲート配線２２を覆って、ゲート絶縁膜２３を形成する。まず、スピンコータを用いて、平坦化膜２３ａとして、ＢＣＢ、ポリイミド、アクリルなどの絶縁性有機樹脂膜を形成する。次に、スパッタ法又はＣＶＤ法により、平坦化膜２３ａ上にＳｉＯ２膜、ＳｉＮｙ膜、ＳｉＯｘＮｙ膜等の絶縁性無機膜２３ｂを積層する。（図２（Ａ））
【００５５】
次に、非晶質成分を有する半導体膜２４と、ＳｉＯ２、ＳｉＮｙ、又はＳｉＯｘＮｙでなる保護膜２５を大気開放しないで積層する。成膜手段としては、ＣＶＤ法、スパッタ法を用いることができる。大気に曝さないことで、半導体膜２４−保護膜２５界面にも大気からの汚染物質が付着しないようにする。半導体膜２４、保護膜２５は同一チャンバーで連続成膜してもよいし、マルチタスク型のスパッタ装置又はＣＶＤ装置を用いて、それぞれ専用のチャンバーで成膜してもよい。
【００５６】
もしくは、ゲート絶縁膜２３−半導体膜２４−保護膜２５それぞれの界面を清浄に保つために、絶縁性無機膜２３ｂ、半導体膜２４、保護膜２５を大気開放しないで積層することが好ましい。（図２（Ｂ））
【００５７】
保護膜２５の膜厚は５〜５０nm、代表的には１０〜２０nmとする。この保護膜２５は、大気中の不純物による汚染から初期半導体膜２４の表面を保護したり、半導体膜２４に直接フォトレジストを形成しないようにして、半導体膜２４が汚染しないようにするためのものである。また、保護膜２５はフォトレジストとの密着性を高める効果もある。
【００５８】
こうして図２（Ｂ）の状態が得られたら、半導体膜２４に対して、実施形態１で述べたように４００nm以下の波長のレーザ光又はそれと同等な強光を照射して、結晶性半導体膜２６を形成する。この工程では、レーザ光又はそれと同等な強光は保護膜２５を介して照射されるので、保護膜２５−結晶性半導体膜２６の界面は清浄に保たれる。
【００５９】
次に、同一のフォトレジストマスクを用いて、保護膜２５、結晶性半導体２６を島状にパターニングして、保護膜２７、半導体層２８を形成する。このように、半導体層２８の上面を保護膜２７で覆ったままの状態を維持することで、半導体層２８を大気の汚染から保護できる。（図２（Ｄ））
【００６０】
なお、図２（Ｃ）または図２（Ｄ）の工程後、しきい値制御をするために不純物を半導体膜２６又は半導体層２８に添加する工程を加えてもよい。
【００６１】
次に、フォトレジストを塗布し、基板２０の裏面から露光して、ゲート配線２２をマスクとするレジストマスク３０を自己整合的に形成する。ここでは、チャネル長方向のゲート電極幅とマスク３０幅が一致するように、即ち、ゲート電極２２の側面とマスク３０側面が一致するように露光光量を調節する。
【００６２】
次に、このフォトレジストマスク３０を用いて、ドナー又はアクセプターとなる不純物を保護膜２７を介して、半導体層２８に添加して、Ｎ型又はＰ型の不純物領域３１、３２を形成する。領域３１、３２はソース／ドレイン領域となる部分である。（図３（Ａ））
【００６３】
マスク３０を剥離した後、再びフォトレジストを塗布して、基板２０の裏面から露光して、ゲート配線２２をマスクとしてレジストマスク３４を自己整合的に形成する。この場合には、先の裏面露光よりもオーバー露光して、チャネル長方向のゲート電極幅よりもマスク３４幅を細らせ、マスク３４の側面をゲート配線２２よりも内側にする。このマスク３４により、低濃度不純物領域（ＬＤＤ）の長さ、チャネル長が規定される。
【００６４】
フォトレジストマスク３４を用いて、保護膜２７を介してドナー又はアクセプタとなる不純物を添加して、Ｎ型又はＰ型のソース領域３５、Ｎ型又はＰ型のドレイン領域３６、Ｎ- 型又はＰ- 型の低濃度不純物領域３８、３９を形成する。２回の不純物添加工程で不純物が添加されなかった真性な領域がチャネル形成領域３７となる。不純物添加工程後、添加した不純物の活性化するため、エキシマレーザ光を照射してアニールする。
【００６５】
本形態では、ＴＦＴをＬＤＤ構造とすることでオフ電流を下げる効果がより高くすることができる。更に、ゲート配線２２をテーパー状にし、ゲート絶縁膜２３が平坦化膜２３ａ、絶縁性無機膜２３ｂでなる積層膜を有することにより、よりオフ電流を低減できる構造となっている。
【００６６】
つまり、平坦化膜２３ａはゲート配線２２の段差を埋めるように形成されているために、平坦化膜２３ａの膜厚は、ゲート配線２２のテーパーの斜面部（ほほ、低濃度不純物３８、３９の下に存在している部分）と、平坦部（チャネル形成領域３７の下に存在している部分）を覆っている膜厚が異なり、前者のほうが厚くなる。つまり半導体層２８とゲート配線２２間のゲート寄生容量は部分ごとに容量が異なり、チャネル形成領域３７はゲート寄生容量が高く、低濃度不純物領域３８、３９は寄生容量が低くなる。
【００６７】
この構造により、オフ状態ではゲート寄生容量が低いほうにより大きな電界が印加されるので、チャネル形成領域３７端部に集中する電界を低濃度不純物領域３８、３９に形成される低容量部に分散させることができる。この結果、オフ電流を低減させることができ、また、ゲート絶縁膜２３の劣化を抑制できる。
【００６８】
次に、ＳｉＯ２、ＳｉＮｙ又はＳｉＯｘＮｙから選ばれた絶縁膜の単層膜又は多層膜でなる層間絶縁膜４０を形成し、ソース／ドレイン領域３５、３６に対するコンタクトホールを形成し、金属膜を成膜しパターニングして、信号線となるソース配線４１、ドレイン電極４２を形成する。
【００６９】
更に、ソース配線４１、ドレイン電極４２を覆う層間絶縁膜４３を形成する。層間絶縁膜４３には、セルギャップを均一にするため、ＢＣＢ、ポリイミド、アクリルなどの平坦化膜を少なくとも１層形成するのが好ましい。そして層間絶縁膜４３にソース配線４１、ドレイン電極４２に対するコンタクトホールを形成した後、ＩＴＯやＡｌでなる画素電極４４を形成する。
【００７０】
【実施例】
以下、図４〜図１７を用いて、本発明の実施例を説明する。
【００７１】
［実施例１］ 本実施例では、逆スタガ型ＴＦＴでＣＭＯＳ回路を作製するための製造工程を説明する。なお、本実施例では一つのＣＭＯＳ回路に注目して説明を行うが同一基板上に複数の回路を形成することもできることは言うまでもない。
【００７２】
図４〜図６を用いて、本実施例を説明する。図４はＣＭＯＳ回路の概略の上面図を示す。図４において、１０２はゲート配線、１１０はＮチャネル型ＴＦＴの半導体層、１１１はＰチャネル型ＴＦＴの半導体層である。１４５、１４６は半導体層１１０、１１１とソース配線のコンタクト部であり、１４７、１４８は半導体層１１０、１１１とドレイン配線とのコンタクト部である。１４９はゲート配線１０２と取出し配線とのコンタクト部（ゲートコンタクト部）である。
【００７３】
図５、図６を用いて、ＴＦＴの製造工程を説明する。なお図５、図６において左側にＮチャネル型ＴＦＴの断面図を示し、右側にＰチャネル型ＴＦＴの断面図を示す。各ＴＦＴの断面図は図４の鎖線Ａ−Ａ’、鎖線Ｂ−Ｂ’で切断した断面図に対応する。
【００７４】
まず、コーニングス社製１７３７ガラス基板を基板１００として用いる。ガラス基板１００表面に下地膜１０１として２００nm厚のＳｉＮy を成膜する。次に、窒化タンタル膜（３０nm）／タンタル膜（３００nm）／窒化タンタル（３００nm）でなる積層膜をスパッタ法で成膜し、ＣＦ4 とＯ2 との混合ガスによりドライエッチングして、テーパー状の断面を有するゲート配線１０２を形成する。
【００７５】
次に、ゲート絶縁膜となる平坦化膜１０３、絶縁性無機膜１０４の積層膜をゲート配線１０２上に形成する。なお、ゲート絶縁膜を形成する前に、ゲート配線１０２を酸化してもよい。酸化方法としては、プラズマ酸化法、陽極酸化法又は熱酸化法のいずれかの手段を用いれば良い。スループットを考慮するとプラズマ酸化法が好ましい。
【００７６】
平坦化膜１０３としてＢＣＢ膜を形成する。まず、スピンコータにより、ＢＣＢの溶液をスピンコーティングし、さらにコータを回転させて溶媒を蒸発させる。次に、加熱炉において、窒素などの不活性雰囲気や減圧雰囲気等で、２００〜２５０℃で焼成して、基板全面にＢＣＢ膜１０３を形成する。ゲート配線１０２上のＢＣＢの膜厚は５０〜２００nmとすればよい。次に、絶縁性無機膜１０４として、ＢＣＢ膜１０３に接して６０nmの厚さのＳｉＯx Ｎy 膜を成膜し、絶縁性無機膜１０４上に５５nm厚の非晶質シリコン膜１０５、保護膜１０６として１００nm厚のＳｉＯx Ｎy 膜を成膜する。
【００７７】
本実施例では、ＢＣＢ膜１０３の焼成からＳｉＯx Ｎy でなる保護膜１０６の成膜を１つのＣＶＤ装置で行い、基板を大気に曝さないないようにして、膜１０３−膜１０６間の界面状態を良好にする。
【００７８】
図７は、本実施例で使用するＣＶＤ装置の概略の構成図である。図７（Ａ）は上面図であり、図７（Ｂ）は図７（Ａ）の鎖線Ｘ−Ｘ'による断面図である。
【００７９】
図７において、３００は処理基板、３０１は共通室、３０２、３０３はロードロック室、３０４〜３０６はＣＶＤ室であり、３０７は加熱室である。各室３０２〜３０７のチャンバーにはゲート弁３１１〜３１６により、気密性を保持して共通室３０１に連結されている。また、各室には減圧状態にするための排気系や、雰囲気を制御用のガスや反応ガスを供給するためのガス供給系が接続されている。
【００８０】
共通室３０１には処理基板３００を移動するためのロボットアーム３１０を有する。ロボットアーム３１０は矢印で示すように３次元的に移動自在とされている。ロードロック室３０２、３０３は処理基板３００を装置外部に搬入・搬出するためのカセットが配置されている。
【００８１】
各ＣＶＤ室３０４〜３０６はほぼ構成を有し、本実施例では、接地電位に接続された上部電極３４１と、ＲＦ電源３４３に接続された下部電極３４２を有する平行平板型のプラズマＣＶＤ装置とする。なお、他の構成でもよい。
【００８２】
加熱室３０７には、処理基板３００を設置するための基板ホルダー３５１、加熱ランプ３５２、３５３を有する。
【００８３】
以下、図７に示す装置を用いて、膜１０３〜１０６の積層膜を形成する方法を説明する。まず、スピンコータでＢＣＢ溶液を塗布・乾燥処理済みの基板を加熱室３０７に移動する。加熱室３０７を窒素雰囲気とし、２５０℃で焼成して、ＢＣＢ膜１０３を形成する。次に、ロボットアーム３１０により基板をＣＶＤ室３０４へ移動し、原料ガスにＳｉＨ４とＮ２Ｏを反応ガスに用いて、基板温度３００℃でＳｉＯｘＮｙ膜（絶縁性無機膜）１０４を成膜する。そして、ＳｉＨ４だけを供給して、基板温度３００℃で非晶質シリコン膜１０５を成膜する。再び、ＳｉＨ４とＮ２Ｏを供給して、基板温度３００℃でＳｉＯｘＮｙ膜（保護膜）１０６を成膜する。成膜済みの基板をロードロック室３０２又は３０３へと移動して、装置から搬出する。
【００８４】
ここでは、１つのＣＶＤ室３０４で膜１０４〜１０６を連続成膜して、基板移動に伴う温度変化や汚染を回避するようにしたが、工程のスループットや装置のガス供給系等の設計などを鑑みて、絶縁性無機膜１０４、半導体膜１０５、保護膜１０５を個別のＣＶＤ室で成膜してもよい。また、半導体膜である非晶質シリコン膜１０５と、絶縁膜である無機膜１０４を保護膜１０６とで成膜するＣＶＤ室を分けてもよい。
【００８５】
図５（Ａ）に示すように、下地膜１０１上にゲート配線１０２、ＢＣＢ膜１０３、ＳｉＯx Ｎy 膜１０４、非晶質シリコン膜１０５、ＳｉＯx Ｎy 膜１０７を積層した構成が得られたら、非晶質シリコン膜１０５にＫｒＦエキシマレーザー光を照射し、結晶化させて、多結晶シリコン膜１０７を形成する。照射条件は、パルス周波数が３０Ｈｚ、レーザーエネルギー密度を１００〜５００mJ/cm2 、本実施例では３５０mJ/cm2とする。また、ここではレーザ光を光学系により５mm×１２cmの線状整形し、走査しながら照射する。(図５（Ｂ）)
【００８６】
なお、本実施例ではレーザー照射前の段階（成膜段階）で、非晶質成分を有する半導体膜１０３が非晶質シリコン膜であったので、結晶化という用語を用いたが、成膜段階で多結晶シリコン膜や微結晶シリコン膜であった場合には不適切である。その場合には、結晶性の改善化といった方が適切であろう。即ち、レーザー照射を行うことにより、より高い結晶性を有する半導体膜に変化するというのが適当である。
【００８７】
次に、同じフォトレジストマスクを用いて、ＳｉＯx Ｎy でなる保護膜１０６、多結晶シリコン膜１０７を島状にパターニングして、保護膜１０８、１０９、半導体層１１０、１１１を形成する。（図５（Ｃ））
【００８８】
先のフォトレジストマスクを剥離した後、フォトレジストを塗布し基板１００裏面から露光し、ゲート配線１０２をマスクにしてフォトレジストマスク１１２を自己整合的に形成する。フォトレジストマスク１１２がゲート配線１０２と同じパターンになるように、露光光量を調節する。そして、フォトレジストマスク１１２を用いて保護膜１０８、１０９をパターニングして、保護膜１１３、１１４を形成する。（図５（Ｄ））
【００８９】
フォトレジストマスク１１２が存在する状態で、Ｎ型を付与する不純物イオンとしてリンイオンをプラズマドーピング法により、半導体層１１０、１１１に添加する。半導体層１１０、１１１にはＮ型の不純物領域１１５Ｓ、１１５Ｄ、１１６Ｓ、１１６Ｄが形成される。（図５（Ｅ））
【００９０】
フォトレジストマスク１１２を剥離した後、再びフォトレジストを塗布し裏面から露光し、ゲート配線１０２をマスクにしてフォトレジストマスク１１７を形成する。この場合には、先の裏面露光よりも露光光量を大きくして、即ちオーバー露光して、ゲート配線１０２の幅よりもマスク１１２を細らせて、マスク１１７の側面がゲート配線１０２の側面よりも内側になるようにする。マスク１１７のチャネル長方向の幅がＴＦＴのチャネル量を決定し、またマスク１１７側面がゲート配線１０２の内側にずれた長さが低濃度不純物領域の長さを決定する。ここでは、１μｍほどマスク１１７が内側にくるようにする。
【００９１】
フォトレジストマスク１１７、保護膜１１３、１１４をマスクにして、再びリンイオンを半導体層１１０、１１１に添加する。この添加工程では、前回よりも低濃度に添加し、また保護膜１１３、１１４をリンイオンが通過するように加速電圧を大きくする。半導体層１１０、１１１にＮ+ 型領域１２１Ｓ、１２１Ｄ、１２３Ｓ、１２３Ｄ、Ｎ- 型領域１２２Ｓ、１２２Ｄ、１２４Ｓ、１２４Ｄが形成される。（図６（Ａ））
【００９２】
半導体層１１０において、Ｎ+ 型領域１２１Ｓ、１２１Ｄがソース／ドレイン領域となり、Ｎ- 型領域１２２Ｓ、１２２Ｄが低濃度不純物領域となる。また２回のリン添加工程で、リンが添加されなかった領域、即ちマスク１１７に覆われていた領域１２１Ｃがチャネル形成領域となる。
【００９３】
本実施例では、保護膜１１３が存在した状態で不純物を添加して、低濃度不純物領域１２２Ｓ、１２２Ｄを形成するようにしたため、低濃度不純物領域１２２Ｓ、１２２Ｄに添加させるリン濃度の制御が容易である。また、ソース／ドレイン領域１２１Ｓ、１２１Ｄには保護膜１１３が存在していない状態で不純物を添加しているので、高濃度にリンを添加することが容易である。
【００９４】
次に、フォトレジストマスク１１７を残存させたまま、Ｎチャネル型ＴＦＴを覆うフォトレジストマスク１２５を形成する。フォトレジストマスク１１７、保護膜１１４をマスクにして、半導体層１１１にボロンイオンを添加する。この添加工程で半導体層１１１に形成されたＮ型領域の導電型が反転され、ソース／ドレイン領域となるＰ+ 型領域１３１Ｓ、１３１Ｄが形成される。マスク１１７で覆われた領域１３１Ｃはチャネル形成領域となる。（図６（Ｂ））
【００９５】
なお、ボロン添加工程で、加速電圧、ドーズ量、ドーピング回数等の条件を適宜設定することにより、Ｐ+ 型領域１３１Ｓ、１３１Ｄのうち保護膜１１４で覆われている領域のボロン濃度を小さくして、Ｐ- 型領域とすることもできる。
【００９６】
以上、ソース／ドレイン領域を形成したら、エキシマレーザ光を照射して、添加したリン、ボロンを活性化する。次に、半導体層を覆う層間絶縁膜１４０を形成する。ここでは、５０nm厚のＳｉＮy 膜と、９００nm厚のＳｉＯ2 膜とでなる積層膜を形成する。ＳｉＮy 膜は半導体層に対するパッシベーション膜として機能する。ＳｉＯ2 膜は段差被覆性のよいＴＥＯＳガスを原料にして成膜するとよい。なお、ＳｉＯ2 膜の代わりに、平坦性の優れたＢＣＢ、ポリイミド、アクリルなどの有機樹脂膜や、ＳＯＧ、ＰＳＧ、ＢＰＳＧ等の酸化シリコン系の塗布膜で形成してもよい。
【００９７】
層間絶縁膜１４０にコンタクト部１４５〜１４９（図４参照）にコンタクトホールを形成し、更に、ゲートコンタクト部１４９に対してＢＣＢ膜１０３、ＳｉＯx Ｎy 膜１０４にコンタクトホールを形成する。次に、１５０nm厚のＴｉ膜／３００nm厚のＡｌ膜／１００nm厚のＴｉ膜でなる積層膜を形成しパターニングして、配線１４１〜１４３及び取出し電極１４４を形成する。（図６（Ｃ））
【００９８】
ＣＭＯＳ回路の鎖線Ｃ−Ｃ’（図４参照）で切った断面図を図６（Ｄ）に示す。本実施例では、ＴＦＴごとに分断してから（図５（Ｃ））、ゲート配線をマスクに用いて自己整合的にパターニングして（図５（Ｄ））、保護膜１１３、１１４を形成したため、ゲート配線１０２を共有しているＴＦＴでも、保護膜１１３、１１４はＴＦＴで独立している。また、チャネル幅方向の保護膜１１３、１１４の長さは半導体層１１０、１１１と同じに、即ちチャネル幅と同じになっている。他方チャネル長方向の長さはゲート配線１０２の幅と同じになっている。
【００９９】
本実施例では、ゲート配線１０２をテーパー状にしたため、実施形態２で述べたようにゲート配線１０２の傾斜部と平面部ではＢＣＢ膜１０３の膜厚が異なるので、ゲート寄生容量がチャネル形成領域から外側になるほど小さくなる。よって、オフ状態において、チャネル形成領域１２１Ｃ、１３１Ｃに印加されている電圧を寄生容量が小さい部分に分散させることができる。特に、Ｐチャネル型ＴＦＴではゲート配線１０２にオーバーラップしているが、このオーバーラッブ部分の寄生容量はチャネル形成領域１３１Ｃよりも小さいため、チャネル形成領域１３１Ｃとソース／ドレイン領域１３１Ｓ、１３１Ｄの接合部に集中する電圧を緩和することができ、オフ電流を小さくすることができる。
【０１００】
［実施例２］ 本実施例は実施例1の変形例である。実施例１では、結晶性半導体膜を島状にパターニングした後、ソース／ドレイン領域を形成したが、本実施例の製造工程では、ソース／ドレイン領域を形成した後に、結晶性半導体膜をパターニングする。
【０１０１】
本実施例を図８、図９を用いて説明する。図８、図９において、図５、図６と同じ符号は同じ構成要素を示す。また、ＣＭＯＳ回路の上面図は図４に対応し、図８、図９の断面図はチャネル長方向に沿った（図４の鎖線Ａ−Ａ’、Ｂ−Ｂ’）ＴＦＴの断面図である。
【０１０２】
まず、実施例１に示す工程に従って、図５（Ｂ）の工程までを行う。そして、フォトレジストを塗布し、基板１００裏面から露光して、ゲート配線１０２をマスクにしてフォトレジストマスク１５１を自己整合的に形成する。フォトレジストマスク１５１がゲート配線１０２と同じパターンになるように露光量を調節する。そして、フォトレジストマスク１５１を用いてＳｉＯx Ｎy でなる保護膜１０６をパターニングし、保護膜１５２を形成する。（図８（Ａ））
【０１０３】
なお図８では、保護膜１５２は分断されているが、保護膜１５２はゲート配線１０２と同一パタンであり、２つのＴＦＴで共通である。
【０１０４】
フォトレジストマスク１５１、保護膜１５２をマスクにして、リンイオンをプラズマドーピング法により添加して、多結晶シリコン膜にＮ型の不純物領域１５３を選択的に形成する。（図８（Ｂ））
【０１０５】
フォトレジストマスク１５１を剥離した後、再びフォトレジストを塗布して裏面から露光し、ゲート配線１０２をマスクにしてフォトレジストマスク１５５を自己整合的に形成する。この場合には、先の裏面露光よりも露光光量を大きくし、即ちオーバー露光する。即ち、ゲート配線１０２の幅よりもフォトレジストマスク１５５を細らせて、マスク１５５の側面がゲート配線１０２の側面よりも内側になるようにする。マスク１５５のチャネル長方向の幅がＴＦＴのチャネル長を決定し、またマスク１５５側面がゲート配線１０２の内側にずれた長さが低濃度不純物領域の長さになる。ここでは、１μｍほどマスク１５５側面を内側にずらす。
【０１０６】
フォトレジストマスク１５５、保護膜１５２をマスクにして、再びリンイオンを添加する。この添加工程では、前回よりも低濃度に添加し、また保護膜１５２をリンイオンが通過するように加速電圧を大きくして、Ｎ+ 型領域１５６、Ｎ- 型領域１５７を多結晶シリコン膜１０７に形成する。（図８（Ｃ））
【０１０７】
フォトレジストマスク１５５を残存させたまま、Ｎチャネル型ＴＦＴを覆うフォトレジストマスク１６０を形成する。フォトレジストマスク１５５、保護膜１５２を用いて、多結晶シリコン膜１０７にボロンイオンを添加する。この添加工程でＰチャネル型ＴＦＴ部のＮ型領域１５６、１５７の導電型が反転され、ソース／ドレイン領域となるＰ+ 型領域１６１が形成される。（図８（Ｄ））
【０１０８】
なお、ボロン添加工程で、加速電圧、ドーズ量、ドーピング回数等の条件を適宜設定することにより、Ｐ＋型領域１６１のうち保護膜１５２で覆われている領域のボロン濃度を小さくして、Ｐ−型領域とすることもできる。
【０１０９】
フォトレジストマスク１５５、１６０を剥離した後、エキシマレーザ光を照射して、添加したリン、ボロンを活性化する。
【０１１０】
次に、多結晶シリコン膜１０７をＴＦＴごとに島状にパターニングして、Ｎ型領域、Ｐ型領域を分断する。また、このパターニングにより、保護膜１５２もＴＦＴごとに分断され、保護膜１６５、１６６が形成される。
【０１１１】
Ｎチャネル型ＴＦＴの半導体層には、Ｎ+ 型領域１５６でなるソース／ドレイン領域１７１Ｓ、１７１Ｄと、Ｎ- 型領域１５７でなる低濃度不純物領域１７２Ｓ、１７２Ｄと、マスク１５５に覆われていた領域でなるチャネル形成領域１７１Ｃとが形成される。他方、Ｐチャネル型ＴＦＴの半導体層には、Ｐ+ 型１６１でなるソース／ドレイン領域１８１Ｓ、１８１Ｄと、マスク１５５で覆われていた領域でなるチャネル形成領域１８１Ｃが形成される。（図９（Ａ））
【０１１２】
次に、半導体層を覆う層間絶縁膜１９０を形成する。ここでは、５０ｎｍ厚のＳｉＮｙ膜と、９００ｎｍ厚のＳｉＯ２膜とでなる積層膜を形成する。層間絶縁膜１９０にソース／ドレイン領域に対するコンタクトホールと、ゲートコンタクト部に対してコンタクトホールを形成する。更に、ゲートコンタクト部において、ＳｉＯｘＮｙでなる絶縁性無機膜１０４、ＢＣＢでなる平坦化膜１０３をエッチングしてゲート配線１０２に達するコンタクトホールを形成する。次に、１５０ｎｍ厚のＴｉ膜／３００ｎｍ厚のＡｌ膜／１００ｎｍ厚のＴｉ膜でなる積層膜を形成しパターニングして、配線１９１〜１９３、及び取出し電極１９４を形成して、ＣＭＯＳ回路を完成する。（図９（Ｂ））
【０１１３】
図９（Ｂ）のチャネル幅方向で切ったＮチャネル型ＴＦＴの断面図を図９（Ｃ）に示す。本実施例の保護膜１６５、１６６も実施例１の保護膜１１３、１１４と同様に、チャネル幅方向の長さはチャネル幅と同じになっており、チャネル長方向の長さはゲート配線１０２幅と同じになっている。
【０１１４】
［実施例３］ 本実施例は実施例２の変形例である。実施例２では保護膜１５２がソース／ドレイン領域上に存在していなく、その上面は露出される。本実施例では、半導体層上面を露出しないようにした例である。また、本実施例では、Ｎチャネル型ＴＦＴのソース／ドレイン領域がゲート配線とオーバーラップしないように製造する工程を示す。このオーバーラップをなくすことにより、ＴＦＴの劣化を抑制することができる。
【０１１５】
本実施例を図１０、図１１を用いて説明する。まず、実施例１に示す工程に従って、ガラス基板２００上に、厚さ２００nmのＳｉＯ2 でなる下地膜２０１を形成する。下地膜２０１表面に５００nm厚のＣｒ膜を成膜しテーパー状にエッチングして、ゲート配線２０２を形成する。なお、本実施例のＣＭＯＳ回路も図４の上面図に対応し、ゲート配線２０２は２つのＴＦＴで共通である。
【０１１６】
次に、スピンコータでＢＣＢ溶液を塗布し、溶媒を乾燥させる。そして、窒素雰囲気、２５０℃でＢＣＢ膜２０３を焼成する。ゲート配線２０２上のＢＣＢの膜厚は５０〜２００nmとする。その表面に、厚さ５０nmのＳｉＮy 膜２０４、厚さ５０nmの非晶質シリコン膜２０５、保護膜２０６として厚さ５０nmのＳｉＮy 膜の積層膜を成膜する。
【０１１７】
本実施例も実施例１と同様に、図７に示す装置を用いて、ＢＣＢ膜２０３の焼成工程から、保護膜２０６の成膜までを大気開放せずに行い、基板表面を大気に曝さないようにする。なお、本実施例では、保護膜２０６を介して、ソース／ドレイン領域に不純物を添加するため、その膜厚は実施例１、２よりも薄く、１０〜６０nmが好ましい。（図１０（Ａ））
【０１１８】
非晶質シリコン膜２０５にＫｒＦエキシマレーザー光を照射して結晶化させて、多結晶シリコン膜２０７を形成する。照射条件はパルス周波数が３０Ｈｚ、レーザーエネルギー密度を３００mJ/cm2とし、光学系により５mm×１２cmの線状に整形して照射する。(図１０（Ｂ）)
【０１１９】
次にフォトレジストを塗布し、裏面からの露光によりゲート配線２０２をマスクにして、フォトレジストマスク２０８を自己整合的に形成する。この場合には、オーバー露光して、ゲート配線２０２の幅よりもマスク２０８を細らせて、マスク２０８側面がゲート配線２０２の側面よりも内側になるようにする。マスク２０８のチャネル長方向の幅がＴＦＴのチャネル長を決定し、またマスク２０８側面がゲート配線２０２の内側にずれた長さが低濃度不純物領域の長さを決定する。ここでは、１μｍほどマスク２０８側面を内側にシフトさせる。
【０１２０】
引き続き、Ｐチャネル型ＴＦＴ部を覆うフォトレジストマスク２０９を形成する。そして、リンを多結晶シリコン膜２０７に添加して、Ｎ- 型領域２１０を形成する。（図１０（Ｃ））
【０１２１】
フォトレジストマスク２０８、２０９を剥離した後、フォトレジストを塗布し、基板２００裏面から再び露光して、ゲート配線２０２をマスクにしてフォトレジストマスク２１２を自己整合的に形成する。フォトレジストマスク２１２がゲート配線２０２と同じパターンになるように、露光量を調節する。マスク２１２をもちいて、リンイオンをプラズマドーピング法により添加して、多結晶シリコン膜にＮ+ 型領域領域２１３、Ｎ型領域領域２１５を選択的に形成する。（図１０（Ｄ））
【０１２２】
次に、フォトレジストマスク２１２を残存させたまま、Ｎチャネル型ＴＦＴを覆うフォトレジストマスク２１６を形成する。そして、フォトレジストマスク２１２を用いて、多結晶シリコン膜２０７にボロンイオンを添加し、ソース／ドレイン領域となるＰ+ 型領域２１７を形成する。（図１１（Ａ））
【０１２３】
フォトレジストマスク２１２、２１６を剥離した後、フォトレジストマスクを形成し、これを用いて保護膜２０６をＴＦＴごとに島状にパターニングして、保護膜２３５、２３６を形成する。引き続き同じフォトレジストマスクを用いて多結晶シリコン膜２０７を島状にパターニングして、Ｎ型領域、Ｐ型領域を分断する。
【０１２４】
Ｎチャネル型ＴＦＴの半導体層には、Ｎ+ 型領域２１３でなるソース／ドレイン領域２２１Ｓ、２２１Ｄと、Ｎ- 型領域２１０でなる低濃度不純物領域２２２Ｓ、２２２Ｄと、マスク２０８に覆われていた領域でなるチャネル形成領域２２１Ｃが形成される。他方、Ｐチャネル型ＴＦＴの半導体層には、Ｐ+ 型２１７でなるソース／ドレイン領域２３１Ｓ、２３１Ｄと、マスク２０８で覆われていた領域でなるチャネル形成領域２３１Ｃが形成される。（図１１（Ｂ））
【０１２５】
次に、半導体層を覆う層間絶縁膜２４０を形成する。ここでは、５０nm厚のＳｉＮy 膜と、９００nm厚のＳｉＯ2 膜とでなる積層膜を形成する。層間絶縁膜２４０にソース／ドレイン領域対するコンタクトホールと、ゲートコンタクト部に対してコンタクトホールを形成する。更に、ゲートコンタクト部において、ＳｉＮy 膜２０４、ＢＣＢ膜２０３をエッチングしゲート配線２０２に達するコンタクトホールを形成する。次に、１５０nm厚のＴｉ膜／３００nm厚のＡｌ膜／１００nm厚のＴｉ膜でなる積層膜を形成し、導電膜をパターニングして配線２４１〜２４３及び取出し電極２４４を形成して、ＣＭＯＳ回路を完成する。（図１１（Ｃ））
【０１２６】
チャネル幅方向で切ったＮチャネル型ＴＦＴの断面図を図１１（Ｄ）に示す。実施例１、２と異なり、本実施例の保護膜２３５、２３６は、ＴＦＴの島状半導体層と同じパターンになっている。
【０１２７】
［実施例４］ 本実施例では、実施例１で説明したＴＦＴをアクティブマトリクス基板に適用したものである。本実施例のアクティブマトリクス基板は液晶表示装置や、ＥＬ表示装置などの平板型の電気光学装置に用いられる。
【０１２８】
図１２〜図１４を用いて、本実施例を説明する。図１２〜図１４で同じ符号は同じ構成要素を示す。図１２は本実施例のアクティブマトリクス基板の概略斜視図である。アクティブマトリクス基板は、ガラス基板４００上に形成された、画素マトリクス回路４０１、走査線駆動回路４０２、信号線駆動回路４０３で構成される。走査線駆動回路４０２、信号線駆動回路４０３はそれぞれ走査線５０１、信号線５０３によって画素マトリクス回路４０１に接続され、これら駆動回路４０２、４０３は、ＣＭＯＳ回路で主に構成されている。
【０１２９】
走査線５０１は画素マトリクス回路４０１の行ごとに形成され、信号線５０３は列ごとに形成されている。走査線５０１、信号線の交差部近傍には、配線５０１、５０３に接続された画素ＴＦＴ５００が形成されている。画素ＴＦＴ５００には画素電極５０５、コンデンサーである保持容量５５０が接続されている。
【０１３０】
まず、実施例１のＴＦＴの製造工程に従って、駆動回路４０２、４０３のＮチャネル型ＴＦＴ、Ｐチャネル型ＴＦＴ、画素マトリクス回路４０１の画素ＴＦＴ５００を完成する。
【０１３１】
図１３（Ａ）は画素マトリクス回路４０１の上面図であり、ほぼ１画素の上面図である。図１３（Ｂ）は駆動回路４０２、４０３を構成するＣＭＯＳ回路の上面図である。図１４はアクティブマトリクス基板の断面図であり、画素マトリクス回路４０１、ＣＭＯＳ回路の断面図である。画素マトリクス回路４０１の断面図は図１３（Ａ）の鎖線Ｄ−Ｄ’ に沿った断面図であり、ＣＭＯＳ回路の断面図は図１３（Ｂ）の鎖線Ｅ−Ｅ’に沿った断面図である。
【０１３２】
画素マトリクス回路４０１の画素ＴＦＴ５００はＮチャネル型ＴＦＴである。下地膜４１０上には、第１層目の配線である走査線５０１、絶縁性有機樹脂膜でなる平坦化膜４２０、絶縁性無機膜４３０、「Ｕ」字型（馬蹄型）に屈曲した半導体層５０２がこの順序で積層されている。
【０１３３】
半導体層５０２には、Ｎ+ 型領域５１１〜５１３、２つのチャネル形成領域５１４、５１５、低濃度不純物領域（Ｎ- 型領域）５１６〜５１９が形成されている。Ｎ+ 型領域５１１、５１２はソース／ドレイン領域である。半導体層５０２上に保護膜５０９、５１０が形成される。
【０１３４】
ＣＭＯＳ回路においては、平坦化膜４２０、絶縁性無機膜４３０を挟んで、１本のゲート配線６０１が２つの半導体層６０２、６０３と交差している。半導体層６０２には、ソース／ドレイン領域（Ｎ+ 型領域）６１１、６１２、チャネル形成領域６１３、低濃度不純物領域（Ｎ- 型領域）６１４、６１５が形成されている。半導体層６０３には、ソース／ドレイン領域（Ｐ+ 型領域）６２１、６２２、チャネル形成領域６２３が形成されている。
【０１３５】
半導体層５０２、６０２、６０３にソース／ドレイン領域を形成した後、基板全面に層間絶縁膜４４０が形成される。層間絶縁膜４４０上には第２層目の配線・電極として、信号線５０３、ドレイン電極５０４、ソース電極６３１、６３２、ドレイン電極６３３が形成される。半導体層６０２、６０３上に保護膜６０９、６１０が形成される。
【０１３６】
走査線５０１と信号線５０３は層間絶縁膜４４０を挟んで、図１３（Ａ）に示すように直交している。ドレイン電極５０４はドレイン領域５１２を画素電極５０５に接続させるための取出し電極である共に、保持容量５５０の下部電極である。保持容量５５０の容量を大きくするため、ドレイン電極５０４は開口率を低下させない限りにおいて、できるだけ広くなるようにしている。
【０１３７】
図１３（Ｂ）に示すように、ＣＭＯＳ回路のドレイン電極６３３は他のＴＦＴのゲート配線６０４（第１層目の配線）に接続される。
【０１３８】
第２層目の配線・電極上に、平坦化膜を有する層間絶縁膜４５０が形成されている。本実施例では窒化シリコン（５０nm）／酸化シリコン（２５nm）／アクリル（１μｍ）の積層膜を層間絶縁膜４５０として利用する。平坦化膜として、アクリルの他にポリイミド、ベンゾシクロブテン（ＢＣＢ）を用いることができる。
【０１３９】
次に、層間絶縁膜４５０上に、第３層目の配線としてチタンやクロム等の遮光性導電膜でなるソース配線６４１、ドレイン電極６４２、ドレイン配線６４３、ブラックマスク５２０が形成されている。図１３（Ａ）に示すようにブラックマスク５２０は画素マトリクス回路４０１で一体であり、画素電極５０５の周辺とオーバーラップして、表示に寄与しない部分を全て覆うように形成されている。なお、図１３（Ａ）に点線で示すようにいる。またブラックマスク５２０の電位は所定の値に固定される。
【０１４０】
これら第３層目の配線６４１、６４２、５２０の形成に先立って、層間絶縁膜４５０をエッチングして、最下層の窒化シリコン膜のみを残した凹部５３０をドレイン電極５０４上に形成する。
【０１４１】
凹部５３０では、ドレイン電極５０４とブラックマスク５２０とが窒化シリコン膜のみを挟んで対向しているので、凹部５３０おいてドレイン電極５０４、ブラックマスク５２０を電極に、窒化シリコン膜を誘電体とする保持容量５５０が形成される。窒化シリコンは比誘電率が高く、しかも膜厚を薄くすることでより大きな容量を確保できる。
【０１４２】
第３層目の配線６４１、６４２、５３０上に層間絶縁膜４６０が形成されている。層間絶縁膜４６０は１．５μｍ厚のアクリルで形成する。アクリルの他に、ポリイミドやＢＣＢ等の他の平坦化膜で形成してもよい。層間絶縁膜４６０を平坦化膜で形成することにより、保持容量５５０のために形成された段差を平坦化できる。
【０１４３】
層間絶縁膜４５０、４６０にコンタクトホールを形成し、ＩＴＯや酸化スズ等の透明導電膜からなる画素電極５０５を形成する。こうしてアクティブマトリクス基板が完成する。
【０１４４】
本実施例のアクティブマトリクス基板を液晶表示装置に利用する場合には、基板全面を覆って図示しない配向膜を形成する。必要に応じて配向膜にラビング処理が施される
【０１４５】
なお、画素電極５０５として反射率の高い導電膜、代表的にはアルミニウムまたはアルミニウムを主成分とする材料を用いれば、反射型ＡＭＬＣＤ用のアクティブマトリクス基板を作製することもできる。
【０１４６】
また、本実施例では画素ＴＦＴ５００をダブルゲート構造としているが、シングルゲート構造でも良いし、トリプルゲート構造等のマルチゲート構造としても構わない。本実施例のアクティブマトリクス基板の構造は本実施例の構造に限定されるものではない。
【０１４７】
［実施例５］ 本実施例では実施例４で示したアクティブ基板を用いた電気光学装置の一例として、アクティブマトリクス方式の液晶表示装置（ＡＭＬＣＤと記す）を構成した例について説明する。
【０１４８】
本実施例のＡＭＬＣＤの外観を図１５に示す。図１５（Ａ）において図１２と同じ符号は同じ構成要素を示す。アクティブマトリクス基板は、ガラス基板４００上に形成された画素マトリクス回路４０１、走査線駆動回路４０２、信号線駆動回路４０３を有する。
【０１４９】
アクティブマトリクス基板と対向基板７００とが貼り合わされている。これら基板の隙間に液晶が封止されている。ただし、アクティブマトリクス基板には、ＴＦＴの製造工程で外部端子が形成されており、この外部端子が形成された部分は対向基板７００と対向していない。外部端子にはＦＰＣ（フレキシブル・プリント・サーキット）７１０が接続され、ＦＰＣ７１０を介して外部信号、電源が回路４０１〜４０３へ伝達される。
【０１５０】
対向基板７００は、ガラス基板上全面にＩＴＯ膜等の透明導電膜が形成されている。透明導電膜は画素マトリクス回路４０１の画素電極に対する対向電極であり、画素電極、対向電極間に形成された電界によって液晶材料が駆動される。更に、対向基板７００には必要であれば配向膜や、カラーフィルタが形成されている。
【０１５１】
本実施例のアクティブマトリクス基板には、ＦＰＣ７１０を取り付ける面を利用してＩＣチップ７１１、７１２が取り付けられている。これらのＩＣチップはビデオ信号の処理回路、タイミングパルス発生回路、γ補正回路、メモリ回路、演算回路などの回路をシリコン基板上に形成して構成される。図１５（Ａ）ではＩＣチップを２個取り付けたが、１個でも良いし、３個以上であっても良い。
【０１５２】
あるいは図１５（Ｂ）の構成も可能である。図１５（Ｂ）において図１５（Ａ）と同一の構成要素は同じ符号を付した。ここでは図１５（Ａ）でＩＣチップが行っていた信号処理を、同一基板上にＴＦＴで構成されたロジック回路７２０によって行う例を示している。この場合、ロジック回路７２０も駆動回路４０２、４０３と同様にＣＭＯＳ回路を基本として構成されている。
【０１５３】
本実施例では、ブラックマスクをアクティブマトリクス基板に設ける構成（BM on TFT）を採用するが、それに加えて対向側にブラックマスクを設ける構成とすることも可能である。
【０１５４】
また、カラーフィルターを用いてカラー表示を行っても良いし、ＥＣＢ（電界制御複屈折）モード、ＧＨ（ゲストホスト）モードなどで液晶を駆動し、カラーフィルターを用いない構成としても良い。また、特開平８−１５６８６号公報に記載されたように、マイクロレンズアレイを用いる構成にしても良い。
【０１５５】
［実施例６］ 実施例１〜３で示したＴＦＴは、ＡＭＬＣＤ以外にも他の様々な電気光学装置や半導体回路に適用することができる。
【０１５６】
ＡＭＬＣＤ以外の電気光学装置としてはＥＬ（エレクトロルミネッセンス）表示装置やイメージセンサ等を挙げることができる。
【０１５７】
また、半導体回路としては、ＩＣチップで構成されるマイクロプロセッサの様な演算処理回路、携帯機器の入出力信号を扱う高周波モジュール（ＭＭＩＣなど）が挙げられる。
【０１５８】
この様に本発明は絶縁ゲイト型ＴＦＴで構成される回路によって機能する全ての半導体装置に対して適用することが可能である。
【０１５９】
［実施例７］ 実施例５に示したＡＭＬＣＤは々な電子機器の表示装置として利用できる。本実施例に挙げる電子機器とは、アクティブマトリクス型の表示装置を搭載した製品と定義する。
【０１６０】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１６及び図１７に示す。
【０１６１】
図１６（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構成される。本願発明を画像入力部２００２、表示装置２００３やその他の信号制御回路に適用することができる。
【０１６２】
図１６（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示装置２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。
【０１６３】
図１６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５やその他の信号制御回路に適用できる。
【０１６４】
図１６（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本発明は表示装置２３０２やその他の信号制御回路に適用することができる。
【０１６５】
図１６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示装置２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Digital Versatile Disc）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示装置２４０２やその他の信号制御回路に適用することができる。
【０１６６】
図１６（Ｆ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本願発明を表示装置２５０２やその他の信号制御回路に適用することができる。
【０１６７】
図１７（Ａ）はフロント型プロジェクターであり、表示装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０１６８】
図１７（Ｂ）はリア型プロジェクターであり、本体２７０１、表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０１６９】
なお、図１７（Ｃ）は、図１７（Ａ）及び図１７（Ｂ）中における表示装置２６０１、２７０２の構造の一例を示した図である。表示装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０５〜２８０７、ダイクロイックミラー２８０３、２８０４、光学レンズ２８０８、２８０９、２８１１、液晶表示装置２８１０、投射光学系２８１２で構成される。投射光学系２８１２は、投射レンズを備えた光学系で構成される。本実施例は液晶表示装置２８１０を三つ使用する三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１７（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１７０】
また、図１７（Ｄ）は、図１７（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、光源２８１３、２８１４、合成プリズム２８１５、コリメータレンズ２８１６、２８２０、レンズアレイ２８１７、２８１８、偏光変換素子２８１９で構成される。なお、図１７（Ｄ）に示した光源光学系は光源を２つ用いたが、光源を３〜４つ、あるいはそれ以上用いてもよく、勿論、光源を１つ用いてもよい。また、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等を設けてもよい。
【０１７１】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜６のどのような組み合わせからなる構成を用いても実現することができる。
【０１７２】
【発明の効果】
本発明では、ゲート絶縁膜を絶縁性有機樹脂でなる平坦化膜と、絶縁性無機膜との積層膜を有し、平坦化膜によってゲート配線１２よる段差を埋めているため、平坦な表面を有するゲート絶縁膜を得ることができる。
【０１７３】
このため、ゲート絶縁膜表面に形成される半導体膜も平坦にすることができるため、レーザ光の焦点のずれが場所ごとに異なることがなくなるため、半導体膜を均一に結晶化することができる。
【０１７４】
また、ゲート配線の端部で平坦化膜の厚さが薄くなることがないので、ゲート配線と半導体層がショートしたり、ゲート絶縁膜に電子やホールが注入されることでしきい値電圧がシフトしたり、さらにゲート絶縁膜が静電破壊したりすることを防止できる。
【図面の簡単な説明】
【図１】 実施形態１の画素ＴＦＴの製造工程を示す断面図。
【図２】 実施形態２の画素ＴＦＴの製造工程を示す断面図。
【図３】 図２の製造工程に続く製造工程を示す断面図。
【図４】 実施例1のＣＭＯＳ回路の上面図。
【図５】 実施例１のＣＭＯＳ回路の製造工程を示す断面図。
【図６】 図５の製造工程に続く製造工程を示す断面図。
【図７】 実施例１で用いるＣＶＤ装置の概略図。
【図８】 実施例２のＣＭＯＳ回路の製造工程を示す断面図。
【図９】 製造工程を示す断面図。
【図１０】 実施例３のＣＭＯＳ回路の製造工程を示す断面図。
【図１１】 図１０の製造工程に続く製造工程を示す断面図。
【図１２】 実施例４のアクティブマトリクス基板の斜視図。
【図１３】 画素マトリクス回路、ＣＭＯＳ回路の上面図。
【図１４】 アクティブマトリクス基板の断面図。
【図１５】 実施例５のアクティブマトリクス型液晶パネルの断面図。
【図１６】 実施例７の電子機器の構成図。
【図１７】 実施例７の電子機器の構成図。
【図１８】 従来例の逆スタガ型ＴＦＴの製造工程を示す断面図。
【符号の説明】
２００ 基板
２０１ 下地膜
２０２ ゲート配線
２０３ ＢＣＢ膜
２０４ ＳｉＯx Ｎy 膜
２０５ 非晶質シリコン膜
２０６ ＳｉＯx Ｎy 膜
２０７ 多結晶シリコン膜
【発明の属する技術分野】
本発明は、結晶性半導体薄膜を用いて半導体装置を作製する方法に関する。なお、本発明の半導体装置は、薄膜トランジスタのような素子単体だけでなく、薄膜トランジスタで構成された半導体回路を有する電子機器や、代表的にはアクティブマトリクス基板を用いた液晶表示装置や、イメージセンサー等を備えたパーソナルコンピュータやデジタルカメラ等の電子機器をもその範疇とする。
【０００２】
【従来の技術】
薄膜トランジスタ（ＴＦＴ）は各種集積回路に利用されているが、ＴＦＴはガラスや石英など絶縁性基板に作製できることから、特にアクティブマトリクス型液晶表示装置のマトリクス回路のスイッチング素子として好適である。
【０００３】
ＴＦＴの半導体層としては非晶質シリコン膜や多結晶シリコン膜が一般的に用いられている。ＴＦＴでマトリクス回路のドライバ回路を構成するには、高移動度な多結晶シリコン膜を半導体層に用いる必要がある。一般に、半導体層に用いられる多結晶シリコン膜を形成するには、非晶質シリコン膜を成膜し、この非晶質シリコン膜を熱処理する熱結晶化、又はエキシマレーザ光を照射するレーザ結晶化が用いられている。
【０００４】
現在、アクティブマトリクス基板に用いられるガラス基板の耐熱性のため、結晶化のプロセス温度の上限を６００℃程度にすることが要求されている。結晶化の低温化のために、熱結晶化には２０時間以上要してしまう。
【０００５】
他方、エキシマレーザによるレーザ結晶化技術はプロセスの低温化、時短化を可能にした技術の１つである。エキシマレーザ光のエネルギーは非晶質シリコンの極表面、深さ１０nm程度で吸収され熱に変換されるので、基板に熱的な影響を殆ど与えずに、１０００℃前後の熱アニールに匹敵するエネルギーを短時間で非晶質シリコン膜に与えることができ、また高い結晶性の半導体膜を形成することができる。
【０００６】
また、ＴＦＴの構造として、代表的にボトムゲート型（代表的には、逆スタガ型）とトップゲート型（代表的には、コプラナ型）が知られている。ボトムゲート型は基板上にゲート配線（電極）、ゲート絶縁膜、半導体層がこの順序で積層され、トップゲート型は逆に半導体層、ゲート絶縁膜、ゲート配線（電極）の順で積層されている。
【０００７】
図１８を用いて、従来の逆スタガ型の多結晶シリコンを用いたＴＦＴの製造工程を簡単に説明する。図１８はチャネル長（ゲート長）に沿ったＴＦＴの断面図である。
【０００８】
ガラス基板１上に、スパッタ法でＣｒ、Ｔａ等の厚さ３００〜５００nmの金属膜を成膜し、テーパー状にパターニングしてゲート配線２を形成する。次に、ＣＶＤ法でゲート絶縁膜３としてＳｉＮy(窒化シリコン) 、ＳｉＯ2 (酸化シリコン)を１００〜２００nmの厚さに成膜する。次に、ＣＶＤ法で５０〜１００nmの厚さの非晶質シリコン膜４を成膜する。（図１８（Ａ））
【０００９】
エキシマレーザ光を照射して結晶化し、多結晶シリコン膜５を形成する。（図１８（Ｂ））
【００１０】
この多結晶シリコン膜５をパターニングして半導体層６を形成する。次に、半導体層６にドナー又はアクセプタとなる不純物を選択的に添加して、ソース領域６Ｓ、ドレイン電極６Ｄ、チャネル形成領域６Ｃをそれぞれ形成する。（図１８（Ｃ））
【００１１】
次に、層間絶縁膜７として、ＣＶＤでＳｉＯ2 を成膜し、層間絶縁膜７にコンタクトホールを形成し、ソース電極８、ドレイン電極９を形成する。（図１８（Ｄ））
【００１２】
【発明が解決しようとする課題】
図１８に示すように、多結晶シリコンを用いた逆スタガ型のＴＦＴの製造工程では、ゲート配線の膜厚は３００〜５００nm程度であり、他方ゲート絶縁膜の膜厚は１００〜２００nmであるため、図１８（Ａ）に示すように、非晶質シリコン膜４表面はゲート配線２の形状を反映した凹凸が生ずる。
【００１３】
一般に、レーザ結晶化では、エキシマレーザ光を線状ビーム又は矩形状ビームに整形し、このビームを走査して照射している。しかしながら、非晶質シリコン膜３表面の高低差のために、場所ごとにビームの焦点位置が異なっており、非晶質シリコン膜３に与えられるエネルギーが場所ごとに異なってしまう。この高低差に合わせてビームの焦点距離を変化させることは殆ど困難であるので、多結晶シリコン膜５にはレーザ光の焦点のずれによる結晶化のばらつきが発生してしまう。結晶化のばらつきはＴＦＴのしきい値電圧がばらつく原因となっている。
【００１４】
また、多結晶シリコンを用いたＴＦＴでは、オフ電流が大きいことが問題となっている。オフ電流の原因は、ＴＦＴがオフ状態の時に、ドレイン電極９に印加された電圧が、チャネル形成領域６Ｃ、ドレイン領域６Ｄとの接合部に集中するために、この接合部分でトラップを介して電流が漏れるためだと考えられている。
【００１５】
更に、多結晶シリコンを用いたＴＦＴでは、ゲート絶縁膜３が非晶質シリコンを用いた場合よりも薄く、１００〜２００nmであるため、ゲート配線２の縁部２ａ（図１８（Ｄ）参照）での段差被覆性が問題となる。縁部２ａでは、ＣＶＤ法によりＳｉＮy 、ＳｉＯ2 が成長しづらいので、ゲート絶縁膜２の膜厚が薄くなってしまう。そのため、端部２ａでは、ゲート配線２と半導体層６がショートしたり、ゲート絶縁膜３に電子やホールが注入されることで、しきい値電圧がシフトしたり、さらにゲート絶縁膜３が静電破壊しやすくなって、これらのことがＴＦＴの信頼性が劣化させる原因となっている。
【００１６】
本発明の目的は、上述した問題点を解消し、ゲート配線、ゲート絶縁膜、半導体層の順に積層したボトムゲート型の半導体素子を備えた半導体装置において、レーザ結晶化を均一化する構造、及びその作製方法を提供することにある。これと同時に、オフ電流を低減し、信頼性を向上させたボトムゲート型の半導体素子の構造及びその作製方法を提供することにある。
【００１７】
【課題を解決するための手段】
上述の課題を解決するために、本発明の半導体装置は、絶縁表面に形成されたゲート電極と、前記ゲート電極を覆って形成され、絶縁性有機樹脂でなる平坦化膜と絶縁性無機膜とでなる積層膜を有するゲート絶縁膜と、前記ゲート絶縁膜を覆う半導体層とが積層された半導体装置であって、前記半導体層は結晶性半導体膜で形成されていることを特徴とする。
【００１８】
更に、本発明は上記の積層構造を有する半導体装置の製造方法であって、
絶縁表面にゲート配線を形成する工程と、
前記ゲート配線を覆って絶縁性有機樹脂でなる平坦化膜を形成する工程と、
前記平坦化膜に接して絶縁性無機膜を形成する工程と、
前記絶縁性無機膜を覆って非晶質成分を有する半導体膜を形成する工程と、
前記非晶質成分を有する半導体膜を結晶化して結晶性半導体膜を形成する工程とを少なくとも有することを特徴とする。
【００１９】
なお、本明細書中において、ゲート電極はゲート配線が半導体層と交差する部分を指すこととする。また、ソース／ドレイン配線とソース／ドレイン電極においても、ゲート配線とゲート電極の関係と同様とする。
【００２０】
上記の構成において、ゲート電極、ゲート配線の段差は平坦化膜で埋められるため、ゲート絶縁膜の表面は平坦になる。よって、非晶質成分を有する半導体膜を平坦な表面に形成することができるので、半導体膜自体を平坦な膜に成膜できる。そのため、レーザ光を照射して結晶化しても、部分ごとに焦点位置が異なることがないため、結晶化を従来例よりも均一にすることができる。
【００２１】
また、絶縁性有機樹脂膜は一般に塗布法で成膜可能であり、塗膜はＣＶＤ法の気相法で形成される絶縁性無機膜よりも非常に段差被覆性が優れている。よって、絶縁性樹脂膜がゲート配線の端部で有機樹脂膜が薄くなることがないため、上述した、ゲート配線と半導体層とのショートや、ゲート絶縁膜の絶縁破壊を防ぐことができ、半導体装置の信頼性、安定性を向上させることができる。
【００２２】
また、有機樹脂膜は絶縁性無機膜よりも比誘電率が小さいため、ゲート絶縁膜を積層膜としても寄生容量を小さくすることができる。
【００２３】
絶縁性無機膜はＣＶＤ法などの化学気相法やスパッタ法などの物理気相法で形成されるため、有機樹脂膜よりも不純物の混入が少なく、また不純物の大きさも小さいので、絶縁性有機樹脂膜と絶縁性無機膜との積層膜を有することにより、ゲート絶縁膜のピンホールを低減することができ、有機樹脂膜上に半導体層を形成するよりも、半導体層とゲート絶縁膜の界面準位を下げることができる。
【００２４】
なお、上記構成において、非晶質成分を有する半導体膜とは、結晶性のない非結晶性半導体膜、又は結晶性を有するが１００ｎｍ以上のオーダーの結晶粒が殆どない半導体薄膜であって、具体的には非晶質半導体膜、微結晶半導体膜を指す。微結晶半導体膜は、数ｎｍ〜数十ｎｍの大きさの結晶粒を含む微結晶と非晶質との混相状態の半導体膜である。
【００２５】
より具体的には、非晶質成分を有する半導体膜は非晶質シリコン膜、微結晶シリコン膜、非晶質ゲルマニウム膜、微結晶ゲルマニウム膜、非晶質Ｓｉx Ｇｅ1-x （０＜ｘ＜１）であり、これらの半導体膜はプラズマＣＶＤ法、減圧ＣＶＤ法等の化学気相法やスパッタ法などの物理気相法で成膜される。また、半導体膜の膜厚は１０nm〜１５０nm程度とする。
【００２６】
【発明の実施の形態】
図１〜図３を用いて本発明の実施の形態を説明する。本実施形態は、逆スタガ型ＴＦＴをアクティブマトリクス基板のマトリクス回路のスイッチング素子、いわゆる画素ＴＦＴに用いた例である。
【００２７】
［実施形態１］ 図１を用いて、本実施形態を説明する。
【００２８】
図１（Ａ）に示すように、基板１０用意し、基板１０表面に下地膜１１を形成する。基板１０にはガラス基板、石英基板、セラミック基板、樹脂基板等の絶縁性基板、単結晶シリコン基板、更にステンレス基板、Ｃｕ基板、Ｔa、Ｗ、Ｍｏ、Ｔｉ、Ｃｒ等の高融点金属材料又はこれら合金系（例えば、窒素系合金）からなる基板等の導電性基板を用いることができる。
【００２９】
また、ボトムゲート型ＴＦＴの製造工程で用いられている裏面露光工程を用いる場合には、基板１０は露光に用いられる光に対して透過性を有するものを用いる。代表的には、ガラス基板や石英基板、セラミック基板、樹脂基板を用いることができる。
【００３０】
下地膜１１は、半導体膜に基板から不純物が拡散するのを防ぐための膜である。ボトムゲート型の半導体素子はゲート絶縁膜によって、基板から半導体層が隔てられるため、絶縁性基板を用いた場合には形成しなくともよいが、下地膜１１を形成することにより、基板１０上に形成される絶縁膜や金属膜の密着性を高めることができる。
【００３１】
下地膜１０には、ＣＶＤ法などで成膜した酸化シリコン（ＳｉＯ2 ）膜や、窒化シリコン（ＳｉＮy ）膜、窒化酸化シリコン（ＳｉＯx Ｎy ）膜等の絶縁性無機膜が使用できる。例えば、シリコン基板を使用した場合には、熱酸化によってその表面を酸化して下地膜を形成することができる。また、石英基板やステンレス基板などの耐熱性基板を用いた場合には、非晶質シリコン膜を成膜し、このシリコン膜を熱酸化してもよい。
【００３２】
なお、裏面露光工程を用いない場合には、下地膜１１として、タングステン、クロム、タンタル等の高融点金属の被膜や、窒化アルミニウム膜等の高い伝導度を有する被膜を下層に、上記の絶縁性無機膜を上層に積層した積層膜を用いてもよい。この場合には、半導体装置で発生した熱が下地膜１１の下層の被膜から放射されるため、半導体装置の動作が安定できる。
【００３３】
下地膜１１上に、導電性膜を成膜しパターニングしてゲート配線１２を形成する。ゲート配線１２を形成する導電性材料は、Ａｌを主成分とする材料、又はＴａ、Ｗ、Ｍｏ、Ｔｉ、Ｃｒ等の高融点金属合やこれらの合金（例えば、高融点金属同士の合金、高融点金属と窒素との合金などを用いることができる。また、列記した材料の積層膜で形成することができる。例えば、Ｓｃを数重量％含有するＡｌ膜と、Ｔａ膜との２層膜や、Ｔａ膜を窒化タンタル合金膜で挟んだ３層膜を用いることができる。
【００３４】
また、ボトムゲート型ＴＦＴの製造工程で用いられている裏面露光工程を用いる場合には、ゲート配線材料は露光に用いられる光に対して遮光性を有する材料を用いる。
【００３５】
次に、ゲート配線１２を覆って、ゲート絶縁膜１３を形成する。まず、スピンコータを用いて、平坦化膜１３ａとして絶縁性有機樹脂膜を形成する。次に、スパッタ法又はＣＶＤ法により、平坦化膜１３ａ上に絶縁性無機膜１３ｂを積層する。（図１（Ａ））
【００３６】
平坦化膜１３ａに用いられる有機樹脂材料は、その表面に直接スパッタ法又はＣＶＤ法で絶縁性無機膜１３ｂが堆積可能な膜であり、また、後の工程の基板温度を３００℃程度まで上昇させることができることが可能な材料を選択する。例えば、ベンゾシクロブテン（ＢＣＢ）、ポリイミド、アクリルを用いることが可能である。
【００３７】
絶縁性無機膜１３ｂとしては、酸化シリコン（ＳｉＯ2）膜、窒化シリコン（ＳｉＮy ）膜、酸化窒化シリコン（ＳｉＯx Ｎy ）膜の単層膜、又はこれらの積層膜を用いることができる。
【００３８】
絶縁性有機樹脂膜は塗布法で成膜可能なため、平坦化膜１３ａによってゲート配線１２よる段差を埋めて、平坦な表面を有するゲート絶縁膜１３を得ることができる。平坦化膜１３ａを塗布法で形成することにより、従来のようにゲート配線１２の端部で平坦化膜１３ａの厚さが薄くなることがなくなる。よって、ゲート配線１２と半導体層がショートしたり、ゲート絶縁膜１３に電子やホールが注入されることで、しきい値電圧がシフトしたり、さらにゲート絶縁膜１３が静電破壊したりすることが防止できる。
【００３９】
従来では、ゲート絶縁膜の被覆性を高めるため、ゲート配線１２をテーパー状にパターニングしているが、、テーパー状にパターニングしなくとも、ゲート配線１２を十分な厚さの平坦化膜１３ａにより被覆することが可能である。従って、複雑なテーパーエッチング工程を用いずにすむ。
【００４０】
また平坦化膜１３ａ上に絶縁性無機膜１３ｂを積層して形成したため、ゲート絶縁膜１３のピンホール密度を低減することができ、しきい値電圧のシフトが低減できる。
【００４１】
なお、ゲート絶縁膜１３において、平坦化膜１３ａの厚さはゲート配線１２の最も高い部分と絶縁性無機膜１３ｂとで挟まれている部分が１０nm〜０．１μｍとし、絶縁性無機膜１３ｂの膜厚は５０nm〜０．１μｍとする。
【００４２】
次に、プラズマＣＶＤ、減圧ＣＶＤ法、熱ＣＶＤ等の気相法で非晶質成分を有する半導体膜１５を成膜する。半導体膜１５は平坦なゲート絶縁膜１３表面に形成されるため、従来のようにゲート配線１２の形状を反映した高低差が生じない。（図１（Ｂ））
【００４３】
次に、４００nm以下の波長のレーザ光又は、４００nm以下の波長の強光を照射して、半導体膜１５を結晶化して結晶性半導体膜１６を形成する。例えば、非晶質シリコン膜を結晶化した場合には、多結晶シリコン膜が形成される。（図１（Ｃ））
【００４４】
結晶化に使用する光源はエキシマレーザを用いることができる。例えばＫｒＦエキシマレーザー（波長２４８nm）、ＸｅＣｌエキシマレーザー（波長３０８nm）、ＸｅＦエキシマレーザー（波長３５１、３５３nm）、ＡｒＦエキシマレーザー（波長１９３nm）等を用いることができる。また、４００nm以下の波長を発する光源として水銀ランプを用いることができる。
【００４５】
本発明では、半導体膜１５は従来と比較して平坦に成膜される。よって、結晶化工程で照射されるレーザ光又は強光の焦点距離が、部分ごとに異なることがなくなり、半導体膜に与えられる光エネルギーが均一になるので、結晶化のばらつきを小さくできる。
【００４６】
次に、得られた結晶性半導体膜１６を島状にパターニングする。そして、ドナー又はアクセプターとなる導電型を付与する不純物を、島状の半導体膜に選択的に添加して、ソース領域１７、ドレイン領域１８を形成する。実質的に真性な半導体層部はチャネル形成領域１９である。
【００４７】
図１（Ｂ）、図１（Ｃ）又は半導体膜１６のパターニング工程後、しきい値制御をするために不純物を半導体膜２６又は半導体層２８に添加する工程を加えて、チャネル形成領域１９が真性な半導体層で形成されるようにするとよい。
【００４８】
なお、本明細書中で真性とは、シリコンのフェルミレベルを変化させうる不純物を一切含まない領域を指す。実質的に真性な半導体とは、電子と正孔が完全に釣り合って導電型を相殺させた領域、即ち、しきい値制御が可能な濃度範囲（ＳＩＭＳ分析で１×１０14〜１×１０17atoms/cm3 ）でドナー又はアクセプターとなる導電型を付与する不純物を含む領域、または意図的に逆導電型の不純物を添加することにより導電型を相殺させた半導体を示す。
【００４９】
そして、半導体層をＳｉＯ2 等でなる層間絶縁膜２０で覆い、ソース／ドレイン領域１７、１８に対するコンタクトホールを開口して、信号線として機能するソース配線２１、ドレイン電極２２を形成する。更に、ソース配線２１、ドレイン電極２２を覆って層間絶縁膜２３を形成する。層間絶縁膜２３には、セルギャップを均一にするため、ＢＣＢ、ポリイミド、アクリルなどの平坦化膜を少なくとも１層形成するのが好ましい。次に、ドレイン電極２２対するコンタクトホールを形成し、ＩＴＯやＡｌでなる画素電極２４を形成する。
【００５０】
図１では、一画素に配置された画素ＴＦＴのみを図示したが、実際は基板１０上に行列状に配置されている。
【００５１】
［実施形態２］ 図２、図３を用いて、本実施形態を説明する。本実施形態も実施形態１と同様に、ボトムゲート型のＴＦＴをマトリクス回路の画素ＴＦＴに適用した例に関するものである。
【００５２】
一般に、１つのマトリクス回路には１００万個以上の画素ＴＦＴが形成されるが、全ての画素ＴＦＴの特性を均一に、特にしきい値電圧を均一にすることが要求されている。しきい値電圧をシフトさせる大きな要因の１つは、チャネルとゲート絶縁膜との界面状態にある。
【００５３】
そこで、本実施形態では、半導体層のチャネル形成領域とこれに接する絶縁膜との界面を清浄保つことを可能にした製造方法を示す。
【００５４】
実施形態１と同様、基板２０を用意し、基板２０表面に下地膜２１を形成する。下地膜２１表面に、上述した導電性材料でなる膜を成膜し、テーパー状にパターニングして、ゲート配線２２を形成する。次に、ゲート配線２２を覆って、ゲート絶縁膜２３を形成する。まず、スピンコータを用いて、平坦化膜２３ａとして、ＢＣＢ、ポリイミド、アクリルなどの絶縁性有機樹脂膜を形成する。次に、スパッタ法又はＣＶＤ法により、平坦化膜２３ａ上にＳｉＯ２膜、ＳｉＮｙ膜、ＳｉＯｘＮｙ膜等の絶縁性無機膜２３ｂを積層する。（図２（Ａ））
【００５５】
次に、非晶質成分を有する半導体膜２４と、ＳｉＯ２、ＳｉＮｙ、又はＳｉＯｘＮｙでなる保護膜２５を大気開放しないで積層する。成膜手段としては、ＣＶＤ法、スパッタ法を用いることができる。大気に曝さないことで、半導体膜２４−保護膜２５界面にも大気からの汚染物質が付着しないようにする。半導体膜２４、保護膜２５は同一チャンバーで連続成膜してもよいし、マルチタスク型のスパッタ装置又はＣＶＤ装置を用いて、それぞれ専用のチャンバーで成膜してもよい。
【００５６】
もしくは、ゲート絶縁膜２３−半導体膜２４−保護膜２５それぞれの界面を清浄に保つために、絶縁性無機膜２３ｂ、半導体膜２４、保護膜２５を大気開放しないで積層することが好ましい。（図２（Ｂ））
【００５７】
保護膜２５の膜厚は５〜５０nm、代表的には１０〜２０nmとする。この保護膜２５は、大気中の不純物による汚染から初期半導体膜２４の表面を保護したり、半導体膜２４に直接フォトレジストを形成しないようにして、半導体膜２４が汚染しないようにするためのものである。また、保護膜２５はフォトレジストとの密着性を高める効果もある。
【００５８】
こうして図２（Ｂ）の状態が得られたら、半導体膜２４に対して、実施形態１で述べたように４００nm以下の波長のレーザ光又はそれと同等な強光を照射して、結晶性半導体膜２６を形成する。この工程では、レーザ光又はそれと同等な強光は保護膜２５を介して照射されるので、保護膜２５−結晶性半導体膜２６の界面は清浄に保たれる。
【００５９】
次に、同一のフォトレジストマスクを用いて、保護膜２５、結晶性半導体２６を島状にパターニングして、保護膜２７、半導体層２８を形成する。このように、半導体層２８の上面を保護膜２７で覆ったままの状態を維持することで、半導体層２８を大気の汚染から保護できる。（図２（Ｄ））
【００６０】
なお、図２（Ｃ）または図２（Ｄ）の工程後、しきい値制御をするために不純物を半導体膜２６又は半導体層２８に添加する工程を加えてもよい。
【００６１】
次に、フォトレジストを塗布し、基板２０の裏面から露光して、ゲート配線２２をマスクとするレジストマスク３０を自己整合的に形成する。ここでは、チャネル長方向のゲート電極幅とマスク３０幅が一致するように、即ち、ゲート電極２２の側面とマスク３０側面が一致するように露光光量を調節する。
【００６２】
次に、このフォトレジストマスク３０を用いて、ドナー又はアクセプターとなる不純物を保護膜２７を介して、半導体層２８に添加して、Ｎ型又はＰ型の不純物領域３１、３２を形成する。領域３１、３２はソース／ドレイン領域となる部分である。（図３（Ａ））
【００６３】
マスク３０を剥離した後、再びフォトレジストを塗布して、基板２０の裏面から露光して、ゲート配線２２をマスクとしてレジストマスク３４を自己整合的に形成する。この場合には、先の裏面露光よりもオーバー露光して、チャネル長方向のゲート電極幅よりもマスク３４幅を細らせ、マスク３４の側面をゲート配線２２よりも内側にする。このマスク３４により、低濃度不純物領域（ＬＤＤ）の長さ、チャネル長が規定される。
【００６４】
フォトレジストマスク３４を用いて、保護膜２７を介してドナー又はアクセプタとなる不純物を添加して、Ｎ型又はＰ型のソース領域３５、Ｎ型又はＰ型のドレイン領域３６、Ｎ- 型又はＰ- 型の低濃度不純物領域３８、３９を形成する。２回の不純物添加工程で不純物が添加されなかった真性な領域がチャネル形成領域３７となる。不純物添加工程後、添加した不純物の活性化するため、エキシマレーザ光を照射してアニールする。
【００６５】
本形態では、ＴＦＴをＬＤＤ構造とすることでオフ電流を下げる効果がより高くすることができる。更に、ゲート配線２２をテーパー状にし、ゲート絶縁膜２３が平坦化膜２３ａ、絶縁性無機膜２３ｂでなる積層膜を有することにより、よりオフ電流を低減できる構造となっている。
【００６６】
つまり、平坦化膜２３ａはゲート配線２２の段差を埋めるように形成されているために、平坦化膜２３ａの膜厚は、ゲート配線２２のテーパーの斜面部（ほほ、低濃度不純物３８、３９の下に存在している部分）と、平坦部（チャネル形成領域３７の下に存在している部分）を覆っている膜厚が異なり、前者のほうが厚くなる。つまり半導体層２８とゲート配線２２間のゲート寄生容量は部分ごとに容量が異なり、チャネル形成領域３７はゲート寄生容量が高く、低濃度不純物領域３８、３９は寄生容量が低くなる。
【００６７】
この構造により、オフ状態ではゲート寄生容量が低いほうにより大きな電界が印加されるので、チャネル形成領域３７端部に集中する電界を低濃度不純物領域３８、３９に形成される低容量部に分散させることができる。この結果、オフ電流を低減させることができ、また、ゲート絶縁膜２３の劣化を抑制できる。
【００６８】
次に、ＳｉＯ２、ＳｉＮｙ又はＳｉＯｘＮｙから選ばれた絶縁膜の単層膜又は多層膜でなる層間絶縁膜４０を形成し、ソース／ドレイン領域３５、３６に対するコンタクトホールを形成し、金属膜を成膜しパターニングして、信号線となるソース配線４１、ドレイン電極４２を形成する。
【００６９】
更に、ソース配線４１、ドレイン電極４２を覆う層間絶縁膜４３を形成する。層間絶縁膜４３には、セルギャップを均一にするため、ＢＣＢ、ポリイミド、アクリルなどの平坦化膜を少なくとも１層形成するのが好ましい。そして層間絶縁膜４３にソース配線４１、ドレイン電極４２に対するコンタクトホールを形成した後、ＩＴＯやＡｌでなる画素電極４４を形成する。
【００７０】
【実施例】
以下、図４〜図１７を用いて、本発明の実施例を説明する。
【００７１】
［実施例１］ 本実施例では、逆スタガ型ＴＦＴでＣＭＯＳ回路を作製するための製造工程を説明する。なお、本実施例では一つのＣＭＯＳ回路に注目して説明を行うが同一基板上に複数の回路を形成することもできることは言うまでもない。
【００７２】
図４〜図６を用いて、本実施例を説明する。図４はＣＭＯＳ回路の概略の上面図を示す。図４において、１０２はゲート配線、１１０はＮチャネル型ＴＦＴの半導体層、１１１はＰチャネル型ＴＦＴの半導体層である。１４５、１４６は半導体層１１０、１１１とソース配線のコンタクト部であり、１４７、１４８は半導体層１１０、１１１とドレイン配線とのコンタクト部である。１４９はゲート配線１０２と取出し配線とのコンタクト部（ゲートコンタクト部）である。
【００７３】
図５、図６を用いて、ＴＦＴの製造工程を説明する。なお図５、図６において左側にＮチャネル型ＴＦＴの断面図を示し、右側にＰチャネル型ＴＦＴの断面図を示す。各ＴＦＴの断面図は図４の鎖線Ａ−Ａ’、鎖線Ｂ−Ｂ’で切断した断面図に対応する。
【００７４】
まず、コーニングス社製１７３７ガラス基板を基板１００として用いる。ガラス基板１００表面に下地膜１０１として２００nm厚のＳｉＮy を成膜する。次に、窒化タンタル膜（３０nm）／タンタル膜（３００nm）／窒化タンタル（３００nm）でなる積層膜をスパッタ法で成膜し、ＣＦ4 とＯ2 との混合ガスによりドライエッチングして、テーパー状の断面を有するゲート配線１０２を形成する。
【００７５】
次に、ゲート絶縁膜となる平坦化膜１０３、絶縁性無機膜１０４の積層膜をゲート配線１０２上に形成する。なお、ゲート絶縁膜を形成する前に、ゲート配線１０２を酸化してもよい。酸化方法としては、プラズマ酸化法、陽極酸化法又は熱酸化法のいずれかの手段を用いれば良い。スループットを考慮するとプラズマ酸化法が好ましい。
【００７６】
平坦化膜１０３としてＢＣＢ膜を形成する。まず、スピンコータにより、ＢＣＢの溶液をスピンコーティングし、さらにコータを回転させて溶媒を蒸発させる。次に、加熱炉において、窒素などの不活性雰囲気や減圧雰囲気等で、２００〜２５０℃で焼成して、基板全面にＢＣＢ膜１０３を形成する。ゲート配線１０２上のＢＣＢの膜厚は５０〜２００nmとすればよい。次に、絶縁性無機膜１０４として、ＢＣＢ膜１０３に接して６０nmの厚さのＳｉＯx Ｎy 膜を成膜し、絶縁性無機膜１０４上に５５nm厚の非晶質シリコン膜１０５、保護膜１０６として１００nm厚のＳｉＯx Ｎy 膜を成膜する。
【００７７】
本実施例では、ＢＣＢ膜１０３の焼成からＳｉＯx Ｎy でなる保護膜１０６の成膜を１つのＣＶＤ装置で行い、基板を大気に曝さないないようにして、膜１０３−膜１０６間の界面状態を良好にする。
【００７８】
図７は、本実施例で使用するＣＶＤ装置の概略の構成図である。図７（Ａ）は上面図であり、図７（Ｂ）は図７（Ａ）の鎖線Ｘ−Ｘ'による断面図である。
【００７９】
図７において、３００は処理基板、３０１は共通室、３０２、３０３はロードロック室、３０４〜３０６はＣＶＤ室であり、３０７は加熱室である。各室３０２〜３０７のチャンバーにはゲート弁３１１〜３１６により、気密性を保持して共通室３０１に連結されている。また、各室には減圧状態にするための排気系や、雰囲気を制御用のガスや反応ガスを供給するためのガス供給系が接続されている。
【００８０】
共通室３０１には処理基板３００を移動するためのロボットアーム３１０を有する。ロボットアーム３１０は矢印で示すように３次元的に移動自在とされている。ロードロック室３０２、３０３は処理基板３００を装置外部に搬入・搬出するためのカセットが配置されている。
【００８１】
各ＣＶＤ室３０４〜３０６はほぼ構成を有し、本実施例では、接地電位に接続された上部電極３４１と、ＲＦ電源３４３に接続された下部電極３４２を有する平行平板型のプラズマＣＶＤ装置とする。なお、他の構成でもよい。
【００８２】
加熱室３０７には、処理基板３００を設置するための基板ホルダー３５１、加熱ランプ３５２、３５３を有する。
【００８３】
以下、図７に示す装置を用いて、膜１０３〜１０６の積層膜を形成する方法を説明する。まず、スピンコータでＢＣＢ溶液を塗布・乾燥処理済みの基板を加熱室３０７に移動する。加熱室３０７を窒素雰囲気とし、２５０℃で焼成して、ＢＣＢ膜１０３を形成する。次に、ロボットアーム３１０により基板をＣＶＤ室３０４へ移動し、原料ガスにＳｉＨ４とＮ２Ｏを反応ガスに用いて、基板温度３００℃でＳｉＯｘＮｙ膜（絶縁性無機膜）１０４を成膜する。そして、ＳｉＨ４だけを供給して、基板温度３００℃で非晶質シリコン膜１０５を成膜する。再び、ＳｉＨ４とＮ２Ｏを供給して、基板温度３００℃でＳｉＯｘＮｙ膜（保護膜）１０６を成膜する。成膜済みの基板をロードロック室３０２又は３０３へと移動して、装置から搬出する。
【００８４】
ここでは、１つのＣＶＤ室３０４で膜１０４〜１０６を連続成膜して、基板移動に伴う温度変化や汚染を回避するようにしたが、工程のスループットや装置のガス供給系等の設計などを鑑みて、絶縁性無機膜１０４、半導体膜１０５、保護膜１０５を個別のＣＶＤ室で成膜してもよい。また、半導体膜である非晶質シリコン膜１０５と、絶縁膜である無機膜１０４を保護膜１０６とで成膜するＣＶＤ室を分けてもよい。
【００８５】
図５（Ａ）に示すように、下地膜１０１上にゲート配線１０２、ＢＣＢ膜１０３、ＳｉＯx Ｎy 膜１０４、非晶質シリコン膜１０５、ＳｉＯx Ｎy 膜１０７を積層した構成が得られたら、非晶質シリコン膜１０５にＫｒＦエキシマレーザー光を照射し、結晶化させて、多結晶シリコン膜１０７を形成する。照射条件は、パルス周波数が３０Ｈｚ、レーザーエネルギー密度を１００〜５００mJ/cm2 、本実施例では３５０mJ/cm2とする。また、ここではレーザ光を光学系により５mm×１２cmの線状整形し、走査しながら照射する。(図５（Ｂ）)
【００８６】
なお、本実施例ではレーザー照射前の段階（成膜段階）で、非晶質成分を有する半導体膜１０３が非晶質シリコン膜であったので、結晶化という用語を用いたが、成膜段階で多結晶シリコン膜や微結晶シリコン膜であった場合には不適切である。その場合には、結晶性の改善化といった方が適切であろう。即ち、レーザー照射を行うことにより、より高い結晶性を有する半導体膜に変化するというのが適当である。
【００８７】
次に、同じフォトレジストマスクを用いて、ＳｉＯx Ｎy でなる保護膜１０６、多結晶シリコン膜１０７を島状にパターニングして、保護膜１０８、１０９、半導体層１１０、１１１を形成する。（図５（Ｃ））
【００８８】
先のフォトレジストマスクを剥離した後、フォトレジストを塗布し基板１００裏面から露光し、ゲート配線１０２をマスクにしてフォトレジストマスク１１２を自己整合的に形成する。フォトレジストマスク１１２がゲート配線１０２と同じパターンになるように、露光光量を調節する。そして、フォトレジストマスク１１２を用いて保護膜１０８、１０９をパターニングして、保護膜１１３、１１４を形成する。（図５（Ｄ））
【００８９】
フォトレジストマスク１１２が存在する状態で、Ｎ型を付与する不純物イオンとしてリンイオンをプラズマドーピング法により、半導体層１１０、１１１に添加する。半導体層１１０、１１１にはＮ型の不純物領域１１５Ｓ、１１５Ｄ、１１６Ｓ、１１６Ｄが形成される。（図５（Ｅ））
【００９０】
フォトレジストマスク１１２を剥離した後、再びフォトレジストを塗布し裏面から露光し、ゲート配線１０２をマスクにしてフォトレジストマスク１１７を形成する。この場合には、先の裏面露光よりも露光光量を大きくして、即ちオーバー露光して、ゲート配線１０２の幅よりもマスク１１２を細らせて、マスク１１７の側面がゲート配線１０２の側面よりも内側になるようにする。マスク１１７のチャネル長方向の幅がＴＦＴのチャネル量を決定し、またマスク１１７側面がゲート配線１０２の内側にずれた長さが低濃度不純物領域の長さを決定する。ここでは、１μｍほどマスク１１７が内側にくるようにする。
【００９１】
フォトレジストマスク１１７、保護膜１１３、１１４をマスクにして、再びリンイオンを半導体層１１０、１１１に添加する。この添加工程では、前回よりも低濃度に添加し、また保護膜１１３、１１４をリンイオンが通過するように加速電圧を大きくする。半導体層１１０、１１１にＮ+ 型領域１２１Ｓ、１２１Ｄ、１２３Ｓ、１２３Ｄ、Ｎ- 型領域１２２Ｓ、１２２Ｄ、１２４Ｓ、１２４Ｄが形成される。（図６（Ａ））
【００９２】
半導体層１１０において、Ｎ+ 型領域１２１Ｓ、１２１Ｄがソース／ドレイン領域となり、Ｎ- 型領域１２２Ｓ、１２２Ｄが低濃度不純物領域となる。また２回のリン添加工程で、リンが添加されなかった領域、即ちマスク１１７に覆われていた領域１２１Ｃがチャネル形成領域となる。
【００９３】
本実施例では、保護膜１１３が存在した状態で不純物を添加して、低濃度不純物領域１２２Ｓ、１２２Ｄを形成するようにしたため、低濃度不純物領域１２２Ｓ、１２２Ｄに添加させるリン濃度の制御が容易である。また、ソース／ドレイン領域１２１Ｓ、１２１Ｄには保護膜１１３が存在していない状態で不純物を添加しているので、高濃度にリンを添加することが容易である。
【００９４】
次に、フォトレジストマスク１１７を残存させたまま、Ｎチャネル型ＴＦＴを覆うフォトレジストマスク１２５を形成する。フォトレジストマスク１１７、保護膜１１４をマスクにして、半導体層１１１にボロンイオンを添加する。この添加工程で半導体層１１１に形成されたＮ型領域の導電型が反転され、ソース／ドレイン領域となるＰ+ 型領域１３１Ｓ、１３１Ｄが形成される。マスク１１７で覆われた領域１３１Ｃはチャネル形成領域となる。（図６（Ｂ））
【００９５】
なお、ボロン添加工程で、加速電圧、ドーズ量、ドーピング回数等の条件を適宜設定することにより、Ｐ+ 型領域１３１Ｓ、１３１Ｄのうち保護膜１１４で覆われている領域のボロン濃度を小さくして、Ｐ- 型領域とすることもできる。
【００９６】
以上、ソース／ドレイン領域を形成したら、エキシマレーザ光を照射して、添加したリン、ボロンを活性化する。次に、半導体層を覆う層間絶縁膜１４０を形成する。ここでは、５０nm厚のＳｉＮy 膜と、９００nm厚のＳｉＯ2 膜とでなる積層膜を形成する。ＳｉＮy 膜は半導体層に対するパッシベーション膜として機能する。ＳｉＯ2 膜は段差被覆性のよいＴＥＯＳガスを原料にして成膜するとよい。なお、ＳｉＯ2 膜の代わりに、平坦性の優れたＢＣＢ、ポリイミド、アクリルなどの有機樹脂膜や、ＳＯＧ、ＰＳＧ、ＢＰＳＧ等の酸化シリコン系の塗布膜で形成してもよい。
【００９７】
層間絶縁膜１４０にコンタクト部１４５〜１４９（図４参照）にコンタクトホールを形成し、更に、ゲートコンタクト部１４９に対してＢＣＢ膜１０３、ＳｉＯx Ｎy 膜１０４にコンタクトホールを形成する。次に、１５０nm厚のＴｉ膜／３００nm厚のＡｌ膜／１００nm厚のＴｉ膜でなる積層膜を形成しパターニングして、配線１４１〜１４３及び取出し電極１４４を形成する。（図６（Ｃ））
【００９８】
ＣＭＯＳ回路の鎖線Ｃ−Ｃ’（図４参照）で切った断面図を図６（Ｄ）に示す。本実施例では、ＴＦＴごとに分断してから（図５（Ｃ））、ゲート配線をマスクに用いて自己整合的にパターニングして（図５（Ｄ））、保護膜１１３、１１４を形成したため、ゲート配線１０２を共有しているＴＦＴでも、保護膜１１３、１１４はＴＦＴで独立している。また、チャネル幅方向の保護膜１１３、１１４の長さは半導体層１１０、１１１と同じに、即ちチャネル幅と同じになっている。他方チャネル長方向の長さはゲート配線１０２の幅と同じになっている。
【００９９】
本実施例では、ゲート配線１０２をテーパー状にしたため、実施形態２で述べたようにゲート配線１０２の傾斜部と平面部ではＢＣＢ膜１０３の膜厚が異なるので、ゲート寄生容量がチャネル形成領域から外側になるほど小さくなる。よって、オフ状態において、チャネル形成領域１２１Ｃ、１３１Ｃに印加されている電圧を寄生容量が小さい部分に分散させることができる。特に、Ｐチャネル型ＴＦＴではゲート配線１０２にオーバーラップしているが、このオーバーラッブ部分の寄生容量はチャネル形成領域１３１Ｃよりも小さいため、チャネル形成領域１３１Ｃとソース／ドレイン領域１３１Ｓ、１３１Ｄの接合部に集中する電圧を緩和することができ、オフ電流を小さくすることができる。
【０１００】
［実施例２］ 本実施例は実施例1の変形例である。実施例１では、結晶性半導体膜を島状にパターニングした後、ソース／ドレイン領域を形成したが、本実施例の製造工程では、ソース／ドレイン領域を形成した後に、結晶性半導体膜をパターニングする。
【０１０１】
本実施例を図８、図９を用いて説明する。図８、図９において、図５、図６と同じ符号は同じ構成要素を示す。また、ＣＭＯＳ回路の上面図は図４に対応し、図８、図９の断面図はチャネル長方向に沿った（図４の鎖線Ａ−Ａ’、Ｂ−Ｂ’）ＴＦＴの断面図である。
【０１０２】
まず、実施例１に示す工程に従って、図５（Ｂ）の工程までを行う。そして、フォトレジストを塗布し、基板１００裏面から露光して、ゲート配線１０２をマスクにしてフォトレジストマスク１５１を自己整合的に形成する。フォトレジストマスク１５１がゲート配線１０２と同じパターンになるように露光量を調節する。そして、フォトレジストマスク１５１を用いてＳｉＯx Ｎy でなる保護膜１０６をパターニングし、保護膜１５２を形成する。（図８（Ａ））
【０１０３】
なお図８では、保護膜１５２は分断されているが、保護膜１５２はゲート配線１０２と同一パタンであり、２つのＴＦＴで共通である。
【０１０４】
フォトレジストマスク１５１、保護膜１５２をマスクにして、リンイオンをプラズマドーピング法により添加して、多結晶シリコン膜にＮ型の不純物領域１５３を選択的に形成する。（図８（Ｂ））
【０１０５】
フォトレジストマスク１５１を剥離した後、再びフォトレジストを塗布して裏面から露光し、ゲート配線１０２をマスクにしてフォトレジストマスク１５５を自己整合的に形成する。この場合には、先の裏面露光よりも露光光量を大きくし、即ちオーバー露光する。即ち、ゲート配線１０２の幅よりもフォトレジストマスク１５５を細らせて、マスク１５５の側面がゲート配線１０２の側面よりも内側になるようにする。マスク１５５のチャネル長方向の幅がＴＦＴのチャネル長を決定し、またマスク１５５側面がゲート配線１０２の内側にずれた長さが低濃度不純物領域の長さになる。ここでは、１μｍほどマスク１５５側面を内側にずらす。
【０１０６】
フォトレジストマスク１５５、保護膜１５２をマスクにして、再びリンイオンを添加する。この添加工程では、前回よりも低濃度に添加し、また保護膜１５２をリンイオンが通過するように加速電圧を大きくして、Ｎ+ 型領域１５６、Ｎ- 型領域１５７を多結晶シリコン膜１０７に形成する。（図８（Ｃ））
【０１０７】
フォトレジストマスク１５５を残存させたまま、Ｎチャネル型ＴＦＴを覆うフォトレジストマスク１６０を形成する。フォトレジストマスク１５５、保護膜１５２を用いて、多結晶シリコン膜１０７にボロンイオンを添加する。この添加工程でＰチャネル型ＴＦＴ部のＮ型領域１５６、１５７の導電型が反転され、ソース／ドレイン領域となるＰ+ 型領域１６１が形成される。（図８（Ｄ））
【０１０８】
なお、ボロン添加工程で、加速電圧、ドーズ量、ドーピング回数等の条件を適宜設定することにより、Ｐ＋型領域１６１のうち保護膜１５２で覆われている領域のボロン濃度を小さくして、Ｐ−型領域とすることもできる。
【０１０９】
フォトレジストマスク１５５、１６０を剥離した後、エキシマレーザ光を照射して、添加したリン、ボロンを活性化する。
【０１１０】
次に、多結晶シリコン膜１０７をＴＦＴごとに島状にパターニングして、Ｎ型領域、Ｐ型領域を分断する。また、このパターニングにより、保護膜１５２もＴＦＴごとに分断され、保護膜１６５、１６６が形成される。
【０１１１】
Ｎチャネル型ＴＦＴの半導体層には、Ｎ+ 型領域１５６でなるソース／ドレイン領域１７１Ｓ、１７１Ｄと、Ｎ- 型領域１５７でなる低濃度不純物領域１７２Ｓ、１７２Ｄと、マスク１５５に覆われていた領域でなるチャネル形成領域１７１Ｃとが形成される。他方、Ｐチャネル型ＴＦＴの半導体層には、Ｐ+ 型１６１でなるソース／ドレイン領域１８１Ｓ、１８１Ｄと、マスク１５５で覆われていた領域でなるチャネル形成領域１８１Ｃが形成される。（図９（Ａ））
【０１１２】
次に、半導体層を覆う層間絶縁膜１９０を形成する。ここでは、５０ｎｍ厚のＳｉＮｙ膜と、９００ｎｍ厚のＳｉＯ２膜とでなる積層膜を形成する。層間絶縁膜１９０にソース／ドレイン領域に対するコンタクトホールと、ゲートコンタクト部に対してコンタクトホールを形成する。更に、ゲートコンタクト部において、ＳｉＯｘＮｙでなる絶縁性無機膜１０４、ＢＣＢでなる平坦化膜１０３をエッチングしてゲート配線１０２に達するコンタクトホールを形成する。次に、１５０ｎｍ厚のＴｉ膜／３００ｎｍ厚のＡｌ膜／１００ｎｍ厚のＴｉ膜でなる積層膜を形成しパターニングして、配線１９１〜１９３、及び取出し電極１９４を形成して、ＣＭＯＳ回路を完成する。（図９（Ｂ））
【０１１３】
図９（Ｂ）のチャネル幅方向で切ったＮチャネル型ＴＦＴの断面図を図９（Ｃ）に示す。本実施例の保護膜１６５、１６６も実施例１の保護膜１１３、１１４と同様に、チャネル幅方向の長さはチャネル幅と同じになっており、チャネル長方向の長さはゲート配線１０２幅と同じになっている。
【０１１４】
［実施例３］ 本実施例は実施例２の変形例である。実施例２では保護膜１５２がソース／ドレイン領域上に存在していなく、その上面は露出される。本実施例では、半導体層上面を露出しないようにした例である。また、本実施例では、Ｎチャネル型ＴＦＴのソース／ドレイン領域がゲート配線とオーバーラップしないように製造する工程を示す。このオーバーラップをなくすことにより、ＴＦＴの劣化を抑制することができる。
【０１１５】
本実施例を図１０、図１１を用いて説明する。まず、実施例１に示す工程に従って、ガラス基板２００上に、厚さ２００nmのＳｉＯ2 でなる下地膜２０１を形成する。下地膜２０１表面に５００nm厚のＣｒ膜を成膜しテーパー状にエッチングして、ゲート配線２０２を形成する。なお、本実施例のＣＭＯＳ回路も図４の上面図に対応し、ゲート配線２０２は２つのＴＦＴで共通である。
【０１１６】
次に、スピンコータでＢＣＢ溶液を塗布し、溶媒を乾燥させる。そして、窒素雰囲気、２５０℃でＢＣＢ膜２０３を焼成する。ゲート配線２０２上のＢＣＢの膜厚は５０〜２００nmとする。その表面に、厚さ５０nmのＳｉＮy 膜２０４、厚さ５０nmの非晶質シリコン膜２０５、保護膜２０６として厚さ５０nmのＳｉＮy 膜の積層膜を成膜する。
【０１１７】
本実施例も実施例１と同様に、図７に示す装置を用いて、ＢＣＢ膜２０３の焼成工程から、保護膜２０６の成膜までを大気開放せずに行い、基板表面を大気に曝さないようにする。なお、本実施例では、保護膜２０６を介して、ソース／ドレイン領域に不純物を添加するため、その膜厚は実施例１、２よりも薄く、１０〜６０nmが好ましい。（図１０（Ａ））
【０１１８】
非晶質シリコン膜２０５にＫｒＦエキシマレーザー光を照射して結晶化させて、多結晶シリコン膜２０７を形成する。照射条件はパルス周波数が３０Ｈｚ、レーザーエネルギー密度を３００mJ/cm2とし、光学系により５mm×１２cmの線状に整形して照射する。(図１０（Ｂ）)
【０１１９】
次にフォトレジストを塗布し、裏面からの露光によりゲート配線２０２をマスクにして、フォトレジストマスク２０８を自己整合的に形成する。この場合には、オーバー露光して、ゲート配線２０２の幅よりもマスク２０８を細らせて、マスク２０８側面がゲート配線２０２の側面よりも内側になるようにする。マスク２０８のチャネル長方向の幅がＴＦＴのチャネル長を決定し、またマスク２０８側面がゲート配線２０２の内側にずれた長さが低濃度不純物領域の長さを決定する。ここでは、１μｍほどマスク２０８側面を内側にシフトさせる。
【０１２０】
引き続き、Ｐチャネル型ＴＦＴ部を覆うフォトレジストマスク２０９を形成する。そして、リンを多結晶シリコン膜２０７に添加して、Ｎ- 型領域２１０を形成する。（図１０（Ｃ））
【０１２１】
フォトレジストマスク２０８、２０９を剥離した後、フォトレジストを塗布し、基板２００裏面から再び露光して、ゲート配線２０２をマスクにしてフォトレジストマスク２１２を自己整合的に形成する。フォトレジストマスク２１２がゲート配線２０２と同じパターンになるように、露光量を調節する。マスク２１２をもちいて、リンイオンをプラズマドーピング法により添加して、多結晶シリコン膜にＮ+ 型領域領域２１３、Ｎ型領域領域２１５を選択的に形成する。（図１０（Ｄ））
【０１２２】
次に、フォトレジストマスク２１２を残存させたまま、Ｎチャネル型ＴＦＴを覆うフォトレジストマスク２１６を形成する。そして、フォトレジストマスク２１２を用いて、多結晶シリコン膜２０７にボロンイオンを添加し、ソース／ドレイン領域となるＰ+ 型領域２１７を形成する。（図１１（Ａ））
【０１２３】
フォトレジストマスク２１２、２１６を剥離した後、フォトレジストマスクを形成し、これを用いて保護膜２０６をＴＦＴごとに島状にパターニングして、保護膜２３５、２３６を形成する。引き続き同じフォトレジストマスクを用いて多結晶シリコン膜２０７を島状にパターニングして、Ｎ型領域、Ｐ型領域を分断する。
【０１２４】
Ｎチャネル型ＴＦＴの半導体層には、Ｎ+ 型領域２１３でなるソース／ドレイン領域２２１Ｓ、２２１Ｄと、Ｎ- 型領域２１０でなる低濃度不純物領域２２２Ｓ、２２２Ｄと、マスク２０８に覆われていた領域でなるチャネル形成領域２２１Ｃが形成される。他方、Ｐチャネル型ＴＦＴの半導体層には、Ｐ+ 型２１７でなるソース／ドレイン領域２３１Ｓ、２３１Ｄと、マスク２０８で覆われていた領域でなるチャネル形成領域２３１Ｃが形成される。（図１１（Ｂ））
【０１２５】
次に、半導体層を覆う層間絶縁膜２４０を形成する。ここでは、５０nm厚のＳｉＮy 膜と、９００nm厚のＳｉＯ2 膜とでなる積層膜を形成する。層間絶縁膜２４０にソース／ドレイン領域対するコンタクトホールと、ゲートコンタクト部に対してコンタクトホールを形成する。更に、ゲートコンタクト部において、ＳｉＮy 膜２０４、ＢＣＢ膜２０３をエッチングしゲート配線２０２に達するコンタクトホールを形成する。次に、１５０nm厚のＴｉ膜／３００nm厚のＡｌ膜／１００nm厚のＴｉ膜でなる積層膜を形成し、導電膜をパターニングして配線２４１〜２４３及び取出し電極２４４を形成して、ＣＭＯＳ回路を完成する。（図１１（Ｃ））
【０１２６】
チャネル幅方向で切ったＮチャネル型ＴＦＴの断面図を図１１（Ｄ）に示す。実施例１、２と異なり、本実施例の保護膜２３５、２３６は、ＴＦＴの島状半導体層と同じパターンになっている。
【０１２７】
［実施例４］ 本実施例では、実施例１で説明したＴＦＴをアクティブマトリクス基板に適用したものである。本実施例のアクティブマトリクス基板は液晶表示装置や、ＥＬ表示装置などの平板型の電気光学装置に用いられる。
【０１２８】
図１２〜図１４を用いて、本実施例を説明する。図１２〜図１４で同じ符号は同じ構成要素を示す。図１２は本実施例のアクティブマトリクス基板の概略斜視図である。アクティブマトリクス基板は、ガラス基板４００上に形成された、画素マトリクス回路４０１、走査線駆動回路４０２、信号線駆動回路４０３で構成される。走査線駆動回路４０２、信号線駆動回路４０３はそれぞれ走査線５０１、信号線５０３によって画素マトリクス回路４０１に接続され、これら駆動回路４０２、４０３は、ＣＭＯＳ回路で主に構成されている。
【０１２９】
走査線５０１は画素マトリクス回路４０１の行ごとに形成され、信号線５０３は列ごとに形成されている。走査線５０１、信号線の交差部近傍には、配線５０１、５０３に接続された画素ＴＦＴ５００が形成されている。画素ＴＦＴ５００には画素電極５０５、コンデンサーである保持容量５５０が接続されている。
【０１３０】
まず、実施例１のＴＦＴの製造工程に従って、駆動回路４０２、４０３のＮチャネル型ＴＦＴ、Ｐチャネル型ＴＦＴ、画素マトリクス回路４０１の画素ＴＦＴ５００を完成する。
【０１３１】
図１３（Ａ）は画素マトリクス回路４０１の上面図であり、ほぼ１画素の上面図である。図１３（Ｂ）は駆動回路４０２、４０３を構成するＣＭＯＳ回路の上面図である。図１４はアクティブマトリクス基板の断面図であり、画素マトリクス回路４０１、ＣＭＯＳ回路の断面図である。画素マトリクス回路４０１の断面図は図１３（Ａ）の鎖線Ｄ−Ｄ’ に沿った断面図であり、ＣＭＯＳ回路の断面図は図１３（Ｂ）の鎖線Ｅ−Ｅ’に沿った断面図である。
【０１３２】
画素マトリクス回路４０１の画素ＴＦＴ５００はＮチャネル型ＴＦＴである。下地膜４１０上には、第１層目の配線である走査線５０１、絶縁性有機樹脂膜でなる平坦化膜４２０、絶縁性無機膜４３０、「Ｕ」字型（馬蹄型）に屈曲した半導体層５０２がこの順序で積層されている。
【０１３３】
半導体層５０２には、Ｎ+ 型領域５１１〜５１３、２つのチャネル形成領域５１４、５１５、低濃度不純物領域（Ｎ- 型領域）５１６〜５１９が形成されている。Ｎ+ 型領域５１１、５１２はソース／ドレイン領域である。半導体層５０２上に保護膜５０９、５１０が形成される。
【０１３４】
ＣＭＯＳ回路においては、平坦化膜４２０、絶縁性無機膜４３０を挟んで、１本のゲート配線６０１が２つの半導体層６０２、６０３と交差している。半導体層６０２には、ソース／ドレイン領域（Ｎ+ 型領域）６１１、６１２、チャネル形成領域６１３、低濃度不純物領域（Ｎ- 型領域）６１４、６１５が形成されている。半導体層６０３には、ソース／ドレイン領域（Ｐ+ 型領域）６２１、６２２、チャネル形成領域６２３が形成されている。
【０１３５】
半導体層５０２、６０２、６０３にソース／ドレイン領域を形成した後、基板全面に層間絶縁膜４４０が形成される。層間絶縁膜４４０上には第２層目の配線・電極として、信号線５０３、ドレイン電極５０４、ソース電極６３１、６３２、ドレイン電極６３３が形成される。半導体層６０２、６０３上に保護膜６０９、６１０が形成される。
【０１３６】
走査線５０１と信号線５０３は層間絶縁膜４４０を挟んで、図１３（Ａ）に示すように直交している。ドレイン電極５０４はドレイン領域５１２を画素電極５０５に接続させるための取出し電極である共に、保持容量５５０の下部電極である。保持容量５５０の容量を大きくするため、ドレイン電極５０４は開口率を低下させない限りにおいて、できるだけ広くなるようにしている。
【０１３７】
図１３（Ｂ）に示すように、ＣＭＯＳ回路のドレイン電極６３３は他のＴＦＴのゲート配線６０４（第１層目の配線）に接続される。
【０１３８】
第２層目の配線・電極上に、平坦化膜を有する層間絶縁膜４５０が形成されている。本実施例では窒化シリコン（５０nm）／酸化シリコン（２５nm）／アクリル（１μｍ）の積層膜を層間絶縁膜４５０として利用する。平坦化膜として、アクリルの他にポリイミド、ベンゾシクロブテン（ＢＣＢ）を用いることができる。
【０１３９】
次に、層間絶縁膜４５０上に、第３層目の配線としてチタンやクロム等の遮光性導電膜でなるソース配線６４１、ドレイン電極６４２、ドレイン配線６４３、ブラックマスク５２０が形成されている。図１３（Ａ）に示すようにブラックマスク５２０は画素マトリクス回路４０１で一体であり、画素電極５０５の周辺とオーバーラップして、表示に寄与しない部分を全て覆うように形成されている。なお、図１３（Ａ）に点線で示すようにいる。またブラックマスク５２０の電位は所定の値に固定される。
【０１４０】
これら第３層目の配線６４１、６４２、５２０の形成に先立って、層間絶縁膜４５０をエッチングして、最下層の窒化シリコン膜のみを残した凹部５３０をドレイン電極５０４上に形成する。
【０１４１】
凹部５３０では、ドレイン電極５０４とブラックマスク５２０とが窒化シリコン膜のみを挟んで対向しているので、凹部５３０おいてドレイン電極５０４、ブラックマスク５２０を電極に、窒化シリコン膜を誘電体とする保持容量５５０が形成される。窒化シリコンは比誘電率が高く、しかも膜厚を薄くすることでより大きな容量を確保できる。
【０１４２】
第３層目の配線６４１、６４２、５３０上に層間絶縁膜４６０が形成されている。層間絶縁膜４６０は１．５μｍ厚のアクリルで形成する。アクリルの他に、ポリイミドやＢＣＢ等の他の平坦化膜で形成してもよい。層間絶縁膜４６０を平坦化膜で形成することにより、保持容量５５０のために形成された段差を平坦化できる。
【０１４３】
層間絶縁膜４５０、４６０にコンタクトホールを形成し、ＩＴＯや酸化スズ等の透明導電膜からなる画素電極５０５を形成する。こうしてアクティブマトリクス基板が完成する。
【０１４４】
本実施例のアクティブマトリクス基板を液晶表示装置に利用する場合には、基板全面を覆って図示しない配向膜を形成する。必要に応じて配向膜にラビング処理が施される
【０１４５】
なお、画素電極５０５として反射率の高い導電膜、代表的にはアルミニウムまたはアルミニウムを主成分とする材料を用いれば、反射型ＡＭＬＣＤ用のアクティブマトリクス基板を作製することもできる。
【０１４６】
また、本実施例では画素ＴＦＴ５００をダブルゲート構造としているが、シングルゲート構造でも良いし、トリプルゲート構造等のマルチゲート構造としても構わない。本実施例のアクティブマトリクス基板の構造は本実施例の構造に限定されるものではない。
【０１４７】
［実施例５］ 本実施例では実施例４で示したアクティブ基板を用いた電気光学装置の一例として、アクティブマトリクス方式の液晶表示装置（ＡＭＬＣＤと記す）を構成した例について説明する。
【０１４８】
本実施例のＡＭＬＣＤの外観を図１５に示す。図１５（Ａ）において図１２と同じ符号は同じ構成要素を示す。アクティブマトリクス基板は、ガラス基板４００上に形成された画素マトリクス回路４０１、走査線駆動回路４０２、信号線駆動回路４０３を有する。
【０１４９】
アクティブマトリクス基板と対向基板７００とが貼り合わされている。これら基板の隙間に液晶が封止されている。ただし、アクティブマトリクス基板には、ＴＦＴの製造工程で外部端子が形成されており、この外部端子が形成された部分は対向基板７００と対向していない。外部端子にはＦＰＣ（フレキシブル・プリント・サーキット）７１０が接続され、ＦＰＣ７１０を介して外部信号、電源が回路４０１〜４０３へ伝達される。
【０１５０】
対向基板７００は、ガラス基板上全面にＩＴＯ膜等の透明導電膜が形成されている。透明導電膜は画素マトリクス回路４０１の画素電極に対する対向電極であり、画素電極、対向電極間に形成された電界によって液晶材料が駆動される。更に、対向基板７００には必要であれば配向膜や、カラーフィルタが形成されている。
【０１５１】
本実施例のアクティブマトリクス基板には、ＦＰＣ７１０を取り付ける面を利用してＩＣチップ７１１、７１２が取り付けられている。これらのＩＣチップはビデオ信号の処理回路、タイミングパルス発生回路、γ補正回路、メモリ回路、演算回路などの回路をシリコン基板上に形成して構成される。図１５（Ａ）ではＩＣチップを２個取り付けたが、１個でも良いし、３個以上であっても良い。
【０１５２】
あるいは図１５（Ｂ）の構成も可能である。図１５（Ｂ）において図１５（Ａ）と同一の構成要素は同じ符号を付した。ここでは図１５（Ａ）でＩＣチップが行っていた信号処理を、同一基板上にＴＦＴで構成されたロジック回路７２０によって行う例を示している。この場合、ロジック回路７２０も駆動回路４０２、４０３と同様にＣＭＯＳ回路を基本として構成されている。
【０１５３】
本実施例では、ブラックマスクをアクティブマトリクス基板に設ける構成（BM on TFT）を採用するが、それに加えて対向側にブラックマスクを設ける構成とすることも可能である。
【０１５４】
また、カラーフィルターを用いてカラー表示を行っても良いし、ＥＣＢ（電界制御複屈折）モード、ＧＨ（ゲストホスト）モードなどで液晶を駆動し、カラーフィルターを用いない構成としても良い。また、特開平８−１５６８６号公報に記載されたように、マイクロレンズアレイを用いる構成にしても良い。
【０１５５】
［実施例６］ 実施例１〜３で示したＴＦＴは、ＡＭＬＣＤ以外にも他の様々な電気光学装置や半導体回路に適用することができる。
【０１５６】
ＡＭＬＣＤ以外の電気光学装置としてはＥＬ（エレクトロルミネッセンス）表示装置やイメージセンサ等を挙げることができる。
【０１５７】
また、半導体回路としては、ＩＣチップで構成されるマイクロプロセッサの様な演算処理回路、携帯機器の入出力信号を扱う高周波モジュール（ＭＭＩＣなど）が挙げられる。
【０１５８】
この様に本発明は絶縁ゲイト型ＴＦＴで構成される回路によって機能する全ての半導体装置に対して適用することが可能である。
【０１５９】
［実施例７］ 実施例５に示したＡＭＬＣＤは々な電子機器の表示装置として利用できる。本実施例に挙げる電子機器とは、アクティブマトリクス型の表示装置を搭載した製品と定義する。
【０１６０】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１６及び図１７に示す。
【０１６１】
図１６（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構成される。本願発明を画像入力部２００２、表示装置２００３やその他の信号制御回路に適用することができる。
【０１６２】
図１６（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示装置２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。
【０１６３】
図１６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５やその他の信号制御回路に適用できる。
【０１６４】
図１６（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本発明は表示装置２３０２やその他の信号制御回路に適用することができる。
【０１６５】
図１６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示装置２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Digital Versatile Disc）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示装置２４０２やその他の信号制御回路に適用することができる。
【０１６６】
図１６（Ｆ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本願発明を表示装置２５０２やその他の信号制御回路に適用することができる。
【０１６７】
図１７（Ａ）はフロント型プロジェクターであり、表示装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０１６８】
図１７（Ｂ）はリア型プロジェクターであり、本体２７０１、表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０１６９】
なお、図１７（Ｃ）は、図１７（Ａ）及び図１７（Ｂ）中における表示装置２６０１、２７０２の構造の一例を示した図である。表示装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０５〜２８０７、ダイクロイックミラー２８０３、２８０４、光学レンズ２８０８、２８０９、２８１１、液晶表示装置２８１０、投射光学系２８１２で構成される。投射光学系２８１２は、投射レンズを備えた光学系で構成される。本実施例は液晶表示装置２８１０を三つ使用する三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１７（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１７０】
また、図１７（Ｄ）は、図１７（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、光源２８１３、２８１４、合成プリズム２８１５、コリメータレンズ２８１６、２８２０、レンズアレイ２８１７、２８１８、偏光変換素子２８１９で構成される。なお、図１７（Ｄ）に示した光源光学系は光源を２つ用いたが、光源を３〜４つ、あるいはそれ以上用いてもよく、勿論、光源を１つ用いてもよい。また、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等を設けてもよい。
【０１７１】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜６のどのような組み合わせからなる構成を用いても実現することができる。
【０１７２】
【発明の効果】
本発明では、ゲート絶縁膜を絶縁性有機樹脂でなる平坦化膜と、絶縁性無機膜との積層膜を有し、平坦化膜によってゲート配線１２よる段差を埋めているため、平坦な表面を有するゲート絶縁膜を得ることができる。
【０１７３】
このため、ゲート絶縁膜表面に形成される半導体膜も平坦にすることができるため、レーザ光の焦点のずれが場所ごとに異なることがなくなるため、半導体膜を均一に結晶化することができる。
【０１７４】
また、ゲート配線の端部で平坦化膜の厚さが薄くなることがないので、ゲート配線と半導体層がショートしたり、ゲート絶縁膜に電子やホールが注入されることでしきい値電圧がシフトしたり、さらにゲート絶縁膜が静電破壊したりすることを防止できる。
【図面の簡単な説明】
【図１】 実施形態１の画素ＴＦＴの製造工程を示す断面図。
【図２】 実施形態２の画素ＴＦＴの製造工程を示す断面図。
【図３】 図２の製造工程に続く製造工程を示す断面図。
【図４】 実施例1のＣＭＯＳ回路の上面図。
【図５】 実施例１のＣＭＯＳ回路の製造工程を示す断面図。
【図６】 図５の製造工程に続く製造工程を示す断面図。
【図７】 実施例１で用いるＣＶＤ装置の概略図。
【図８】 実施例２のＣＭＯＳ回路の製造工程を示す断面図。
【図９】 製造工程を示す断面図。
【図１０】 実施例３のＣＭＯＳ回路の製造工程を示す断面図。
【図１１】 図１０の製造工程に続く製造工程を示す断面図。
【図１２】 実施例４のアクティブマトリクス基板の斜視図。
【図１３】 画素マトリクス回路、ＣＭＯＳ回路の上面図。
【図１４】 アクティブマトリクス基板の断面図。
【図１５】 実施例５のアクティブマトリクス型液晶パネルの断面図。
【図１６】 実施例７の電子機器の構成図。
【図１７】 実施例７の電子機器の構成図。
【図１８】 従来例の逆スタガ型ＴＦＴの製造工程を示す断面図。
【符号の説明】
２００ 基板
２０１ 下地膜
２０２ ゲート配線
２０３ ＢＣＢ膜
２０４ ＳｉＯx Ｎy 膜
２０５ 非晶質シリコン膜
２０６ ＳｉＯx Ｎy 膜
２０７ 多結晶シリコン膜
Claims (6)
- 絶縁表面に形成された薄膜トランジスタを用いた回路を有する半導体装置の製造方法において、
絶縁表面にゲート配線を形成する工程と、
前記ゲート配線を覆って絶縁性有機樹脂でなる平坦化膜を塗布法で形成する工程と、
前記平坦化膜に接して絶縁性無機膜を形成する工程と、
前記絶縁性無機膜上に非晶質成分を有する半導体膜を形成する工程と、
前記非晶質成分を有する半導体膜に接して保護膜を形成する工程と、
前記非晶質成分を有する半導体膜を、レーザ光により、結晶化して結晶性半導体膜を形成する工程と、
前記保護膜の少なくとも一部を通過させて前記結晶性半導体膜に不純物を添加して、ソース領域、ドレイン領域を形成する工程と、
を有し、
前記絶縁性無機膜、前記非晶質成分を有する半導体膜、及び前記保護膜を、大気開放せずに順次積層して形成することを特徴とする半導体装置の製造方法。 - 絶縁表面に形成された薄膜トランジスタを用いた回路を有する半導体装置の製造方法において、
絶縁表面にテーパーを有するゲート配線を形成する工程と、
前記ゲート配線を覆って絶縁性有機樹脂でなる平坦化膜を塗布法で形成する工程と、
前記平坦化膜に接して絶縁性無機膜を形成する工程と、
前記絶縁性無機膜上に非晶質成分を有する半導体膜を形成する工程と、
前記非晶質成分を有する半導体膜に接して保護膜を形成する工程と、
前記非晶質成分を有する半導体膜を、レーザ光により、結晶化して結晶性半導体膜を形成する工程と、
前記保護膜の少なくとも一部を通過させて前記結晶性半導体膜に不純物を添加して、ソース領域、ドレイン領域を形成する工程と、
を有し、
前記絶縁性無機膜、前記非晶質成分を有する半導体膜、及び前記保護膜を、大気開放せずに順次積層して形成することを特徴とする半導体装置の製造方法。 - 請求項１または２に記載の平坦化膜を形成する工程において、前記平坦化膜をベンゾシクロブテン、ポリイミド又はアクリルで形成することを特徴とする半導体装置の製造方法。
- 請求項１乃至３のいずれか一項に記載の平坦化膜を形成する工程において、前記平坦化膜はスピンコータを用いて形成することを特徴とする半導体装置の製造方法。
- 請求項１乃至４のいずれか一項に記載の保護膜を形成する工程において、前記保護膜をＳｉＯ ｘ Ｎ ｙ で形成することを特徴とする半導体装置の製造方法。
- 請求項１乃至５のいずれか一項において、前記レーザ光は４００ｎｍ以下の波長のレーザ光又は強光であることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24075899A JP4472064B2 (ja) | 1998-08-31 | 1999-08-27 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-245433 | 1998-08-31 | ||
| JP24543398 | 1998-08-31 | ||
| JP24075899A JP4472064B2 (ja) | 1998-08-31 | 1999-08-27 | 半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000150906A JP2000150906A (ja) | 2000-05-30 |
| JP2000150906A5 JP2000150906A5 (ja) | 2006-10-05 |
| JP4472064B2 true JP4472064B2 (ja) | 2010-06-02 |
Family
ID=26534902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24075899A Expired - Fee Related JP4472064B2 (ja) | 1998-08-31 | 1999-08-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4472064B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW504846B (en) * | 2000-06-28 | 2002-10-01 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| JP4741569B2 (ja) * | 2000-12-21 | 2011-08-03 | 株式会社半導体エネルギー研究所 | 発光装置 |
| JP4067819B2 (ja) * | 2000-12-21 | 2008-03-26 | 株式会社半導体エネルギー研究所 | 発光装置 |
| SG111923A1 (en) | 2000-12-21 | 2005-06-29 | Semiconductor Energy Lab | Light emitting device and method of manufacturing the same |
| JP4766758B2 (ja) * | 2001-02-28 | 2011-09-07 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2002289347A (ja) * | 2001-03-27 | 2002-10-04 | Sanyo Electric Co Ltd | エレクトロルミネッセンス表示装置、その製造方法、被着マスク及びその製造方法 |
| JP4731718B2 (ja) * | 2001-04-27 | 2011-07-27 | 株式会社半導体エネルギー研究所 | 表示装置 |
| KR20020091705A (ko) * | 2001-05-31 | 2002-12-06 | 주식회사 현대 디스플레이 테크놀로지 | 박막 트랜지스터 액정표시소자의 제조방법 |
| KR100720099B1 (ko) * | 2001-06-21 | 2007-05-18 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그의 제조 방법 |
| JP2003068757A (ja) * | 2001-08-30 | 2003-03-07 | Sony Corp | アクティブマトリクス基板及びその製造方法 |
| US7223641B2 (en) | 2004-03-26 | 2007-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for manufacturing the same, liquid crystal television and EL television |
| US7491590B2 (en) | 2004-05-28 | 2009-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing thin film transistor in display device |
| JP2006215086A (ja) * | 2005-02-01 | 2006-08-17 | Sharp Corp | アクティブマトリクス基板およびそれを備えた表示装置 |
| KR100712295B1 (ko) | 2005-06-22 | 2007-04-27 | 삼성에스디아이 주식회사 | 유기 전계 발광 소자 및 그 제조 방법 |
| JP4964442B2 (ja) * | 2005-08-10 | 2012-06-27 | 三菱電機株式会社 | 薄膜トランジスタおよびその製造方法 |
| TWI411095B (zh) | 2005-09-29 | 2013-10-01 | 半導體能源研究所股份有限公司 | 記憶裝置 |
| TWI521712B (zh) * | 2007-12-03 | 2016-02-11 | 半導體能源研究所股份有限公司 | 薄膜電晶體，包括該薄膜電晶體的顯示裝置，和其製造方法 |
| KR20110050580A (ko) * | 2008-08-04 | 2011-05-16 | 파나소닉 주식회사 | 플렉시블 반도체 장치 및 그 제조 방법 |
| CN103151387A (zh) * | 2009-09-04 | 2013-06-12 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| JP2011176153A (ja) * | 2010-02-25 | 2011-09-08 | Dainippon Printing Co Ltd | 薄膜トランジスタ基板 |
| US9123691B2 (en) | 2012-01-19 | 2015-09-01 | E Ink Holdings Inc. | Thin-film transistor and method for manufacturing the same |
| TWI467774B (zh) * | 2012-01-19 | 2015-01-01 | E Ink Holdings Inc | 薄膜電晶體結構及其製造方法 |
| JP2013250319A (ja) * | 2012-05-30 | 2013-12-12 | Sharp Corp | アクティブマトリクス基板、製造方法、及び表示装置 |
| JP2017136724A (ja) * | 2016-02-02 | 2017-08-10 | 東芝テック株式会社 | インクジェットヘッド |
| KR102675575B1 (ko) * | 2016-12-12 | 2024-06-18 | 삼성디스플레이 주식회사 | 표시 장치 |
| JP6853770B2 (ja) * | 2017-11-30 | 2021-03-31 | 株式会社Ｊｏｌｅｄ | 半導体装置および表示装置 |
-
1999
- 1999-08-27 JP JP24075899A patent/JP4472064B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000150906A (ja) | 2000-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4472064B2 (ja) | 半導体装置の製造方法 | |
| US6555420B1 (en) | Semiconductor device and process for producing semiconductor device | |
| US6674136B1 (en) | Semiconductor device having driver circuit and pixel section provided over same substrate | |
| JP5298110B2 (ja) | 半導体装置の作製方法、及び半導体装置 | |
| US6359320B1 (en) | Thin-film transistor with lightly-doped drain | |
| US7476937B2 (en) | Semiconductor device and method of fabricating the same | |
| US6677221B2 (en) | Semiconductor device and the fabricating method therefor | |
| US6890840B2 (en) | Method of manufacturing a semiconductor device, utilizing a laser beam for crystallization | |
| US20020163016A1 (en) | Semiconductor device | |
| JP4646368B2 (ja) | 液晶表示装置の作製方法 | |
| JP4683761B2 (ja) | 半導体装置の作製方法 | |
| JP4583540B2 (ja) | 半導体装置およびその作製方法 | |
| JP4094179B2 (ja) | 半導体装置の作製方法 | |
| JP5046439B2 (ja) | 半導体装置の作製方法 | |
| US6261971B1 (en) | Method of manufacturing a semiconductor device by thermal oxidation of amorphous semiconductor film | |
| JP4397439B2 (ja) | 半導体装置 | |
| JP4357672B2 (ja) | 露光装置および露光方法および半導体装置の作製方法 | |
| JP4494451B2 (ja) | 半導体装置の作製方法 | |
| JP4656685B2 (ja) | 半導体装置 | |
| JP2002016015A (ja) | 半導体装置の作製方法 | |
| JP4583654B2 (ja) | 半導体装置の作製方法 | |
| JP4597295B2 (ja) | 半導体装置およびその作製方法 | |
| JP4637333B2 (ja) | 半導体装置の作製方法 | |
| JP2000150903A (ja) | 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法 | |
| JP6466614B2 (ja) | 液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060822 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060822 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091126 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091201 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100126 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100302 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100303 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140312 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |