JP4474262B2 - 走査線選択回路及びそれを用いた表示装置 - Google Patents

Description

本発明は、走査線選択回路及びそれを用いた表示装置に関するものであって、特に、液晶ディスプレイ又はＴＦＴアクティブマトリクスディスプレイに係るものである。

従来から、実装コスト及び駆動ＩＣコストの低減と、信頼性向上、また、非表示部分の面積を削減するために、走査線駆動ＩＣの出力数を数分の一に削減するとともに、併せて走査線選択回路を用いることにより、全ての走査線を駆動する方法が提案されている。

また、ａ−ＳｉＴＦＴにおいては、ゲート端子に、第１の端子（ドレイン又はソース）及び第２の端子（ソース又はドレイン）よりも高い（低い）電圧を印加し続けた場合（この状態を「ＤＣストレス」という。）、ＴＦＴのしきい値が高い（低い）方へシフトしていく、しきい値シフトという特有の問題があり、これを回避することが必要である。これは、ａ−ＳｉＴＦＴのみならず、有機ＴＦＴにおいても同様の問題があることがわかっている。

走査線選択回路において、このしきい値シフトの問題を回避するためには、極力ＤＣストレスをかけない回路構成としなければならない。その具体的な例として、例えば、下記特許文献１が挙げられる。
特開２００２−３１１８７９号公報

しかし、従来の回路では、スイッチング素子（ＴＦＴ）のゲート電極とドレイン電極に印加される電圧が同じであるため、スイッチング素子のソース電極より出力され、走査線に供給される電圧は、入力電圧よりスイッチング素子のしきい値電圧分だけ低下したものになってしまう。

また、このことは、経時的な要因や温度条件等によって、スイッチング素子のしきい値電圧が変動した場合、出力電圧も変動してしまうことを意味する。

本発明は、走査線選択回路の入力電圧と走査線駆動信号の電圧振幅を等しくした場合でも、経時的な要因や温度条件等によらず出力を安定に保つことができる、経済性と安定性に優れた走査線選択回路及びそれを用いた表示装置を提供することを目的とする。

上記課題を解決するため、本発明に係る走査線選択回路においては、基本回路を複数段接続してなる走査線選択回路において，前記基本回路は、基本走査信号入力端子と選択信号入力端子とチャージパルス入力端子とディスチャージパルス入力端子と出力端子を備えるとともに、基本走査線駆動回路と昇圧回路とを備えることを特徴とする。

前記走査線駆動回路は、走査線駆動素子から構成され、前記昇圧回路は、充電素子と、昇圧用容量と、放電素子とから構成される。

前記充電素子の第１の端子は、選択信号入力端子に、ゲート端子は、チャージパルス入力端子に、第２の端子は、走査線駆動素子のゲート端子と、昇圧用容量の第１の端子と、放電素子の第１の端子とに各々接続されるとともに、前記走査線駆動素子の第１の端子は、基本走査信号入力端子に接続され、第２の端子は、昇圧用容量の第２の端子と、放電素子の第２の端子とに接続されるとともに、出力端子を形成し、前記放電素子のゲート端子は、ディスチャージパルス入力端子に接続されるよう構成されていることを特徴とする。

また、前記昇圧回路は、充電素子と、昇圧用容量と、放電素子とから構成され、前記走査線駆動回路は、走査線駆動素子と走査線安定化素子とから構成される。

前記充電素子の第１の端子は、選択信号入力端子に、ゲート端子は、チャージパルス入力端子に、第２の端子は、走査線駆動素子のゲート端子と、昇圧用容量の第１の端子と、放電素子の第１の端子とに各々接続されるとともに、前記走査線駆動素子の第１の端子は、基本走査信号入力端子と、走査線安定化素子の第１の端子とに接続され、第２の端子は、昇圧用容量の第２の端子と、放電素子の第２の端子と、走査線安定化素子のゲート端子及び第２の端子とに接続されるとともに、出力端子を形成し、前記放電素子のゲート端子は、ディスチャージパルス入力端子に接続されるよう構成されていることを特徴とする。

さらに、前記充電素子の第１の端子は、選択信号入力端子に、ゲート端子は、チャージパルス入力端子に、第２の端子は、走査線駆動素子のゲート端子と、昇圧用容量の第１の端子と、放電素子の第１の端子とに各々接続されるとともに、前記走査線駆動素子の第１の端子は、基本走査信号入力端子と、放電素子の第２の端子と、走査線安定化素子の第１の端子とに接続され、第２の端子は、昇圧用容量の第２の端子と、走査線安定化素子のゲート端子及び第２の端子とに接続されるとともに、出力端子を形成し、前記放電素子のゲート端子は、ディスチャージパルス入力端子に接続されるよう構成されていることを特徴とする。

また、走査線選択回路において、安定化容量を有し、前記安定化容量の第１の端子は、充電素子のゲート端子に接続され、第２の端子は、走査線駆動素子のゲート端子に各々接続されることを特徴とする。

さらに、走査線選択回路において、入力される基本走査信号の本数がＩ本であり、基本回路の基本走査信号入力端子に接続されている基本走査信号をｉ番目とするとき、チャージパルス入力端子はｉ−１番目の基本走査信号（ただし、ｉ＝１の場合はＩ番目の基本走査信号）に接続され、前記ディスチャージパルス入力端子はｉ＋１番目の基本走査信号（ただし、ｉ＝Ｉの場合は１番目の基本走査信号）に接続されることを特徴とする。

また、走査線選択回路において、前記走査線選択回路の出力数がＮ本、入力される基本走査信号の本数がＩ本であり、基本回路の基本走査信号入力端子に接続されている基本走査信号をｉ番目とするとき、チャージパルス入力端子はｉ−１番目の基本走査信号（ただし、ｉ＝１の場合はＩ番目の基本走査信号）に接続され、ディスチャージパルス入力端子はｉ＋１番目の基本走査信号（ただし、ｉ＝Ｉの場合は１番目の基本走査信号）に接続されるとともに、１番目の基本回路に属する昇圧回路のチャージパルス入力端子は別途設けられた補助信号に接続され、Ｎ番目の基本回路に属する昇圧回路のディスチャージパルス入力端子は別の補助信号に接続されることを特徴とする。

さらに、走査線選択回路において、入力される基本走査信号の本数がＩ本であり、基本回路の基本走査信号入力端子に接続されている基本走査信号をｉ番目とするとき、チャージパルス入力端子はｉ−１番目の基本走査信号（ただし、ｉ＝１の場合はＩ番目の基本走査信号）に接続され、ディスチャージパルス入力端子はｉ＋２番目の基本走査信号（ただし、ｉ＝Ｉ−１の場合は１番目の基本走査信号、ｉ＝Ｉの場合は２番目の基本走査信号）に接続されることを特徴とする。

また、走査線選択回路において、走査線選択回路の出力数がＮ本、入力される基本走査信号の本数がＩ本であり、昇圧回路が属する基本回路に接続されている基本走査信号をｉ番目とするとき、チャージパルス入力端子はｉ−１番目の基本走査信号（ただし、ｉ＝１の場合はＩ番目の基本走査信号）に接続され、ディスチャージパルス入力端子はｉ＋２番目の基本走査信号（ただし、ｉ＝Ｉ−１の場合は１番目の基本走査信号、ｉ＝Ｉの場合は２番目の基本走査信号）に接続されるとともに、１番目の基本回路のチャージパルス入力端子は別途設けられた補助信号に接続され、Ｎ−１番目の基本回路のディスチャージパルス入力端子は別の補助信号に接続されるとともに、Ｎ番目の基本回路のディスチャージパルス入力端子は、さらに別の補助信号に接続されることを特徴とする。

さらに、マトリクス状に配置された画素部を駆動する表示装置において、前記走査線選択回路を片側又は両側に設けることを特徴とする。

本発明に係る走査線選択回路及びそれを用いた表示装置によれば、しきい値シフトと電圧低下の問題がなく、高効率と安定動作を実現できる。

以下、図面を参照して本発明の実施例を説明する。

図１は、本発明に係る表示装置の全体構成を示す概略図である。この表示装置は、表示部１と信号線ドライバ２と、走査線駆動回路１３からなる。ガラス基板上に形成された表示部１には、画素部４がマトリクス状に配置されている。

画素部４は、信号線６と走査線５の交差部に、薄膜トランジスタ（以下「ＴＦＴ」という。）７が存在する構造となっており、ＴＦＴ７のゲート端子には、走査線５が、第１の端子には、信号線６が、第２の端子には、画素電極８が各々接続されている。なお、ＴＦＴ７の第１の端子と第２の端子とを区別して説明するが、両者に機能上の差はない。

画素電極８と対向電極１０との間には、液晶層９が挟まれている。対向電極１０は、図示しない対向電極駆動回路によって、所定の電位に保持されている。なお、ここでは、一般的な縦電界方式の液晶表示装置について説明するが、本発明は、走査線の駆動回路に係るものであり、横電界方式の液晶表示装置や、有機ＥＬ等、走査線を走査することによって画像を表示するような、マトリクス型の表示装置には全て適用可能である。

本実施例では、信号線駆動回路２は、単結晶シリコン等を用いた個別の集積回路であり、ガラス基板上に設けられた端子部に、直接又はフレキシブル基板等を介して接続される。

一方、走査線駆動回路１３は、基本走査信号発生回路３と走査線選択回路１１とからなり、基本走査信号発生回路３は、信号線駆動回路２と同様に単結晶シリコン等を用いた個別の集積回路であり、ガラス基板上に設けられた端子部に、直接又はフレキシブル基板等を介して接続される。

また、走査線選択回路１１は、ＴＦＴ７と同様の構造を持った複数のＭＯＳトランジスタを用いて構成され、表示部１と同時にガラス基板上に形成される。基本走査信号発生回路３からは、走査線選択回路１１に向けて走査線選択回路駆動信号１２が出力されている。

本実施例の場合、ＴＦＴ７及び走査線選択回路１１を構成するＭＯＳトランジスタの半導体層は、非結晶シリコン（ａ−Ｓｉ）であるが、これらのＭＯＳトランジスタや有機ＴＦＴ等、本発明と同様の課題を有するものについて、本発明は、適用可能である。

図２は、図１に示す走査線選択回路１１におけるｎ番目の走査線に対応する基本回路１６を示す図である。この基本回路１６は、走査線１本に対し１つ存在し、基本走査線駆動回路１４と昇圧回路１５とからなる。

基本走査線駆動回路１４は、走査線駆動素子Ｔｎ２と走査線安定化素子Ｔｎ４とからり、また、昇圧回路１５は、充電素子Ｔｎ１と昇圧用容量ＣＢｎ、放電素子Ｔｎ３とからなる。これら各素子は、表示部のＴＦＴ７と同時に形成され、同様の構造を持ったＭＯＳトランジスタである。

充電素子Ｔｎ１の第１の端子（選択信号入力端子）は、対応する選択信号線Ｓｋに接続され、ゲート端子（チャージパルス入力端子）は、チャージパルス線ＣＰ（Ｇｉ−１）に接続され、第２の端子は、走査線駆動素子Ｔｎ２のゲート端子と、昇圧用容量ＣＢｎの第１の端子及び放電素子Ｔｎ３の第１の端子に各々接続される。

走査線駆動素子Ｔｎ２の第１の端子（基本走査信号入力端子）は、対応する基本走査信号線Ｇｉ及び走査線安定化素子Ｔｎ４の第１の端子に接続され、第２の端子（出力端子）は、昇圧用容量ＣＢｎの第２の端子と、放電素子Ｔｎ３の第２の端子と、走査線安定化素子Ｔｎ４のゲート端子と、第２の端子とに接続されるとともに、出力端子ＯＵＴｎを形成する。この出力端子ＯＵＴｎは、ｎ番目の走査線となる。放電素子Ｔｎ３のゲート端子（ディスチャージパルス入力端子）は、ディスチャージパルス線ＤＣＰ（Ｇｉ＋１）に接続される。

図３は、図２に示す基本回路１６を走査線の本数分接続して形成した図１に示す走査線選択回路１１の一実施例を示す回路図である。

また、図４は、そのタイミングチャートを示し、選択信号Ｓ１〜Ｓ３、基本走査信号Ｇ１〜Ｇ４に対して、ノードＮ１１と出力ＯＵＴ１の波形を示している。これら選択信号Ｓ１〜Ｓ３と基本走査信号Ｇ１〜Ｇ４をまとめたものが、図１に示す走査線選択回路駆動信号１２に当たる。

図３の例では、走査線１２本を４本ずつ３つのブロックに分割している。このため、基本走査信号線はＧ１〜Ｇ４の４本、選択信号線はＳ１〜Ｓ３の３本である。

本実施例では、説明を簡単にするために、走査線数を１２本としているが、これはもちろん、必要とする走査線数に応じて任意に設定可能である。例えば、走査線数３２０本の場合は、基本走査信号線を８０本、選択信号線を４本とする組合せや、基本走査信号線を１６０本、選択信号線を２本とする組合せ等が考えられる。

図３に示すように、ＭＯＳトランジスタＴ１１（充電素子）の第１の端子は、選択信号線Ｓ１に接続され、ゲート端子は、基本走査信号線Ｇ４に接続され、第２の端子（ノードＮ１１）は、ＭＯＳトランジスタＴ１２（走査線駆動素子）のゲート端子と、容量ＣＢ１（昇圧用容量）の第１の端子と、ＭＯＳトランジスタＴ１３（放電素子）の第１の端子とに接続される。

ＭＯＳトランジスタＴ１２の第１の端子は、基本走査信号線Ｇ１と、ＭＯＳトランジスタＴ１４（走査線安定化素子）の第１の端子と、次段のＭＯＳトランジスタＴ２１のゲート端子とに接続され、第２の端子は、容量ＣＢ１の第２の端子と、ＭＯＳトランジスタＴ１３の第２の端子と、ＭＯＳトランジスタＴ１４のゲート端子及び第２の端子とに接続されるとともに、第１の出力端子ＯＵＴ１を形成している。

ＭＯＳトランジスタＴ１３のゲート端子は、次段の基本走査信号線Ｇ２に接続されている。以下、同様の接続が繰り返されて、図１に示す走査線選択回路１１を形成する。

このように構成された走査線選択回路１１の動作を図４のタイミングチャートを用いて説明する。以下の説明において、各ＭＯＳトランジスタはｎ型であることを前提に説明するが、ｐ型を用いても、本発明と同様の構成を用いれば、回路設計は容易である。

また、以下の説明において、ＶｔｈはＭＯＳトランジスタのしきい値電圧を、Ｈレベル又はＶφは各信号（Ｓ１〜Ｓ３、Ｇ１〜Ｇ４）の最高電圧を、Ｌレベル又はＶＳＳは、各信号の最低電圧を各々示す。

図４に示す時間ｔ０において、選択信号Ｓ１と基本走査信号Ｇ４がＨレベルとなる。基本走査信号Ｇ４がＨレベルとなることにより、ＭＯＳトランジスタＴ１１がＯＮとなり、ノード１１の電圧ＶＮ１１は、Ｖφ−Ｖｔｈとなる。ＭＯＳトランジスタＴ１２が、Ｖφ−Ｖｔｈ＞Ｖｔｈとなるように設定されていれば、Ｔ１２もＯＮ状態となる。

時間ｔ０と次の時間ｔ１の間で、基本走査信号Ｇ４はＬレベルとなり、ＭＯＳトランジスタＴ１１はＯＦＦとなる。このため、ノードＮ１１は、フローティング状態となる。

次の時間ｔ１において、基本走査信号Ｇ１がＨレベルとなる。ＭＯＳトランジスタＴ１２は、容量ＣＢ１によって、ＯＮ状態を保持しているため、ＭＯＳトランジスタＴ１２の第１の端子から入力された基本走査信号Ｇ１は、第２の端子へ伝達される。

このとき、ブートストラップ効果によって、フローティング状態にあるノードＮ１１の電位ＶＮ１１は、概ね次式（１）のようになる。

ＶＮ１１＝（Ｖφ−Ｖｔｈ）＋Ｖφ（ＣＢ／（ＣＢ＋ＣＳ））・・・（１）

ここで、ＣＢは容量ＣＢ１の容量であり、ＣＳは寄生容量の容量を示す。寄生容量としては、例えば、ＭＯＳトランジスタＴ１１のゲートと第２の端子との間の容量等がある。

容量ＣＢの容量値を、寄生容量ＣＳを勘案して、Ｖｔｈによる電圧低下をカバーできるような値に設定しておけば、ＯＵＴ１の電位はＶφより低下しない。このように、ＭＯＳトランジスタＴ１２のゲート端子電位の昇圧効果により、ＯＵＴ１の電位はＶφとなり、入力信号に対する電圧の低下が生じない。なお、出力端子ＯＵＴ１には、ＭＯＳトランジスタＴ１４のゲート端子と第２の端子が接続されているが、基本走査信号線Ｇ１に接続された第１の端子がＨレベルであるため、このＭＯＳトランジスタＴ１４の存在は、ほぼ無視することができる。

時間ｔ１と次の時間ｔ２との間で、基本走査信号Ｇ１はＬレベルとなり、ＯＮ状態のＭＯＳトランジスタＴ１２を通して出力ＯＵＴ１もＬレベルとなる。また、このとき基本走査信号線Ｇ１に接続されている、ＭＯＳトランジスタＴ１４の第１の端子もＬレベルとなる。

このため、これ以降、出力ＯＵＴ１の電位が何らかの要因により上昇しようとしても、ＭＯＳトランジスタＴ１４の第１の端子がＬレベルとなっている間は、ＭＯＳトランジスタＴ１４を通して電流が流れることにより、ＯＵＴ１の電位上昇を防ぎ、安定化に貢献する。

本実施例の場合は、基本走査信号Ｇ１〜Ｇ４のデューティが１／４であるため、ＭＯＳトランジスタＴ１４の第１の端子がＬレベルとなっている時間は、走査期間のほぼ３／４に当たるが、基本走査信号線Ｇ１〜Ｇ４の本数がもっと多い場合、例えば、８０本の場合は、デューティが１／８０であるため、７９／８０の時間Ｌレベルとなる。

また、この走査線安定化素子は、走査線の安定化のために付加的に設けているもので、これがない場合でも、走査線が十分安定である場合は、省略することも可能である。

時間ｔ２で、基本走査信号Ｇ２がＬからＨへ変化する。この基本走査信号Ｇ２はＭＯＳトランジスタＴ１３のゲート端子に接続されているため、ＭＯＳトランジスタＴ１３はＯＮとなる。ＭＯＳトランジスタＴ１３がＯＮとなると、容量ＣＢ１の電荷を、Ｌレベルとなっている出力端子ＯＵＴ１へ放電する。このため、フローティングノードＮ１１の電位は、ほぼＶＳＳレベルとなり、ＭＯＳトランジスタＴ１２はＯＦＦ状態となり、以降ＯＦＦ状態を保持する。

放電素子に当たるＭＯＳトランジスタＴ１３の働きにより、走査線駆動素子であるＭＯＳトランジスタＴ１２のゲート端子を、必要な期間以外はＬレベルとすることが可能となり、不必要なＤＣストレスを回避できる。

次に基本走査信号Ｇ４がＨレベルとなる時間ｔ４において、ＭＯＳトランジスタＴ１１はＯＮ状態となるが、このときは、選択信号Ｓ１はＬレベルとなっているので、容量ＣＢ１が充電されず、ＭＯＳトランジスタＴ１２はＯＦＦ状態を保持することになる。

ＭＯＳトランジスタＴ１２が、ＯＦＦ状態となっているため、次の時間ｔ５において、ＭＯＳトランジスタＴ１２の第１の端子に接続された基本走査信号線Ｇ１がＨレベルになっても、このＨレベルは、第２の端子に伝達されることはなく、出力端子ＯＵＴ１はＬレベルを保つことができる。以下、同様の動作を繰り返して走査が進行していく。

各ＭＯＳトランジスタが受けるＤＣストレスを、図４を用いて説明する。総走査線数をＮ（＝１２）本、基本走査信号線数をＩ（＝４）本とした場合、図３に示す充電素子Ｔｎ１及び放電素子Ｔｎ３のＤＣストレス時間は、基本走査信号Ｇ１〜Ｇ４の各ＯＮ期間であるから１／Ｉ、走査線駆動素子Ｔｎ２のＤＣストレス時間は、ノードＮｎ１のハイレベル期間であるから２／Ｎとなり、走査線安定化素子Ｔｎ４には、基本的にＤＣストレスはかからない。通常、Ｎの値は数百〜数千程度、Ｉの値はＮの数分の１であるため、各ＭＯＳトランジスタが受けるＤＣストレスは数十〜数百分の一となり、しきい値シフトを防止することができる。

図５は、図１に示す走査線選択回路１１の別の実施例を示す回路図である。図５において、初段のＭＯＳトランジスタＴ１１のゲート端子は、補助信号線ＦＬＭＳに、また、最終段のＭＯＳトランジスタＴＮ３のゲート端子は、補助信号線ＦＬＭＥに、各々接続されている。

また、図６は、図５に示す走査線選択回路１１のタイミングチャートを示し、選択信号Ｓ１〜Ｓ３、基本走査信号Ｇ１〜Ｇ４、補助信号ＦＬＭＳ及びＦＬＭＥに対して、ノードＮ１１と出力ＯＵＴ１の波形を示している。

図５に示すように、まず、ＭＯＳトランジスタＴ１１の第１の端子は、選択信号Ｓ１に接続され、ゲート端子は、補助信号ＦＬＭＳに接続され、第２の端子（ノードＮ１１）は、ＭＯＳトランジスタＴ１２のゲート端子と、容量ＣＢ１の第一の端子と、ＭＯＳトランジスタＴ１３の第１の端子とに接続される。

ＭＯＳトランジスタＴ１２の第１の端子は、基本走査信号Ｇ１と、ＭＯＳトランジスタＴ１４の第１の端子と、次段のＭＯＳトランジスタＴ２１のゲート端子に接続され、第２の端子は、容量ＣＢ１の第２の端子と、ＭＯＳトランジスタＴ１３の第２の端子と、ＭＯＳトランジスタＴ１４のゲート端子及び第２の端子とに接続されるとともに、第１の出力端子ＯＵＴ１を形成している。また、ＭＯＳトランジスタＴ１３のゲート端子は、次段の基本走査信号線Ｇ２に接続されている。

このように構成された図１に示す走査線選択回路１１の動作を、図６のタイミングチャートを用いて説明する。

図６に示す時間ｔ０において、選択信号Ｓ１と補助信号ＦＬＭＳがＨレベルとなる。補助信号ＦＬＭＳがＨレベルとなることにより、ＭＯＳトランジスタＴ１１がＯＮとなり、ノードＮ１１の電圧ＶＮ１１は、Ｖφ−Ｖｔｈとなる。ＭＯＳトランジスタＴ１２が、Ｖφ−Ｖｔｈ＞Ｖｔｈとなるように設定されていれば、ＭＯＳトランジスタＴ１２もＯＮ状態となる。

時間ｔ０と次の時間ｔ１の間で、補助信号ＦＬＭＳはＬレベルとなり、ＭＯＳトランジスタＴ１１はＯＦＦとなる。このため、ノードＮ１１はフローティング状態となる。以降の動作は、時間ｔ１３まで、図４に示したものと同じである。

最終の走査線の駆動が完了する時間ｔ１３で、補助信号ＦＬＭＥがＨレベルとなり、ＭＯＳトランジスタＴＮ３をＯＮとし、容量ＣＢＮを放電するとともに、ＭＯＳトランジスタＴＮ２をＯＦＦ状態に維持し、１走査期間の動作が終了する。

図７は、本実施例の基本回路の回路図であって、図２に示す基本回路と異なるのは、ＭＯＳトランジスタＴｎ３の第２の端子が、図２においては、ＭＯＳトランジスタＴｎ２の第２の端子に接続されていたものを、ＭＯＳトランジスタＴｎ２の第１の端子に接続したものである。この基本回路を複数段接続した走査線選択回路１１を図８に示す。

図８において、図３に示す走査線選択回路１１と異なるのは、放電素子となるＭＯＳトランジスタＴ１３の第２の端子が、走査線駆動素子Ｔ１２の第１の端子に接続され、昇圧用容量ＣＢ１の放電先が、Ｌレベルとなっている基本走査信号線Ｇ１となるだけで、タイミングチャートは、図６に示したものと同一である。

図９は、図１に示す走査線選択回路１１の別の実施例を示す回路図であり、図１０はそのタイミングチャートを示す。

これまでの実施例では、放電素子のＭＯＳトランジスタＴｎ３のゲート端子を、次段の基本走査信号線Ｇｎ＋１に接続していた。このため、ｎ番目の基本走査信号の立下りと、ｎ＋１番目の基本走査信号の立ち上がりとの間に、若干の時間差を設ける必要があった。

図９に示すように、放電素子のＭＯＳトランジスタＴｎ３のゲート端子を、次々段の基本走査信号線Ｇｎ＋２に接続接続することにより、図１０に示すように、基本走査信号Ｇ１〜Ｇ４のパルス幅を、ほぼ１水平走査期間とすることが可能となる。

図９において、ＭＯＳトランジスタＴ１１の第１の端子は、選択信号Ｓ１に、ゲート端子は、補助信号ＦＬＭＳに、第２の端子（ノードＮ１１）は、ＭＯＳトランジスタＴ１２のゲート端子と、容量ＣＢ１の第一の端子と、ＭＯＳトランジスタＴ１３の第１の端子とに接続される。

ＭＯＳトランジスタＴ１２の第１の端子は、基本走査信号線Ｇ１と、ＭＯＳトランジスタＴ１４の第１の端子と、次段のＭＯＳトランジスタＴ２１のゲート端子に接続され、第２の端子は、容量ＣＢ１の第２の端子と、ＭＯＳトランジスタＴ１３の第２の端子と、ＭＯＳトランジスタＴ１４のゲート端子及び第２の端子とに接続されるとともに、第１の出力端子ＯＵＴ１を形成している。

ＭＯＳトランジスタＴ１３のゲート端子は、基本走査信号線Ｇ３に接続されている。以下同様の接続がなされ、１１段目のＭＯＳトランジスタＴｎ３のゲート端子は、補助信号ＦＬＭＥ１に、最終段のＭＯＳトランジスタＴＮ３のゲート端子は、補助信号ＦＬＭＥ２に各々接続されている。

このように構成された走査線選択回路１１の動作を、図１０のタイミングチャートを用いて説明する。図１０に示す時間ｔ０において、選択信号Ｓ１と補助信号ＦＬＭＳがＨレベルとなる。補助信号ＦＬＭＳがＨレベルとなることにより、ＭＯＳトランジスタＴ１１がＯＮとなり、ノード１１の電圧ＶＮ１１は、Ｖφ−Ｖｔｈとなる。ＭＯＳトランジスタＴ１２が、Ｖφ−Ｖｔｈ＞Ｖｔｈとなるように設定されていれば、Ｔ１２もＯＮ状態となる。

次の時間ｔ１において、補助信号ＦＬＭＳがＨレベルからＬレベルに、基本走査信号Ｇ１がＬレベルからＨレベルとなる。補助信号ＦＬＭＳがＬレベルとなることにより、ＭＯＳトランジスタＴ１１はＯＦＦとなるとともに、ノードＮ１１はフローティング状態となる。

このとき、ＭＯＳトランジスタＴ１２は、容量ＣＢ１によって、ＯＮ状態を保持しているため、ＭＯＳトランジスタＴ１２の第１の端子から入力された基本走査信号Ｇ１は、第２の端子へ伝達される。このとき、ブートストラップ効果によって、フローティング状態にあるノードＮ１１の電位ＶＮ１１は、ＶＮ１１＝（Ｖφ−Ｖｔｈ）＋Ｖφ（ＣＢ／（ＣＢ＋ＣＳ））に昇圧される。

また、出力端子ＯＵＴ１には、ＭＯＳトランジスタＴ１４のゲート端子と第２の端子が接続されているが、第１の端子が基本走査信号Ｇ１に接続されており、このとき基本走査信号Ｇ１は、Ｈレベルであるため、このＭＯＳトランジスタＴ１４の存在は、ほぼ無視することができる。

次の時間ｔ２において、基本走査信号Ｇ１はＬレベルとなり、出力ＯＵＴ１もＬレベルとなる。また、このとき、基本走査信号Ｇ１に接続されているＭＯＳトランジスタＴ１４の第１の端子もＬレベルとなる。

このため、これ以降、出力ＯＵＴ１の電位が何らかの要因により、上昇しようとしても、ＭＯＳトランジスタＴ１４の第１の端子がＬレベルとなっている間は、ＭＯＳトランジスタＴ１４を通して電流が流れることにより、ＯＵＴ１の電位上昇を防ぎ、安定化に貢献する。

次の時間ｔ３で、基本走査信号Ｇ３がＬレベルからＨレベルへ変化する。この基本走査信号線Ｇ３はＭＯＳトランジスタＴ１３のゲート端子に接続されているため、ＭＯＳトランジスタＴ１３はＯＮとなる。

ＭＯＳトランジスタＴ１３がＯＮとなると、ＣＢ１の電荷を、Ｌレベルとなっている出力端子ＯＵＴ１へ放電する。このため、フローティングノードＮ１１の電位は、ほぼＶＳＳレベルとなり、ＭＯＳトランジスタＴ１２はＯＦＦ状態となり、以降このＯＦＦ状態を保持する。以降、同様の動作を繰り返して走査が行われていく。

時間ｔ１３において、１１番目の走査線に対応した基本回路の放電素子Ｔｎ３のゲート端子に接続された補助信号ＦＬＭ１がＬレベルからＨレベルとなり、容量ＣＢｎを放電する。

次の時間ｔ１４において、１２番目の走査線に対応した基本回路の放電素子ＴＮ３のゲート端子に接続された補助信号ＦＬＭ２がＬレベルからＨレベルとなり、容量ＣＢＮを放電する。以降、同様の動作を繰り返す。

本実施例では、補助信号を用いる場合について説明したが、これはもちろん補助信号を用いない場合でも適用可能である。補助信号ＦＬＭＳとして、基本走査信号Ｇ４を用い、補助信号ＦＬＭ１，ＦＬＭ２として、基本走査信号Ｇ１，Ｇ２を用いる。その場合の回路図を図１１に、タイミングチャートを図１２に示す。

図１３は、図２に示す基本回路１６の別の実施例を示す回路図である。この基本回路１６は、走査線１本に対し１つ存在し、基本走査線駆動回路１４と昇圧回路１５とからなる。

基本走査線駆動回路１４は、走査線駆動素子Ｔｎ２と走査線安定化素子Ｔｎ４とからなり、また、昇圧回路１５は、充電素子Ｔｎ１と、昇圧用容量ＣＢｎと、安定化容量ＣＡｎと、放電素子Ｔｎ３とからなる。これら各素子は、表示部のＴＦＴ７と同時に形成され、同様の構造をもつＭＯＳトランジスタである。

充電素子Ｔｎ１の第１の端子は、対応する選択信号線Ｓｋに接続され、ゲート端子は、チャージパルス線ＣＰと、安定化容量ＣＡｎの第１の端子とに接続され、第２の端子は、走査線駆動素子Ｔｎ２のゲート端子と、昇圧用容量ＣＢｎの第１の端子と、安定化容量ＣＡｎの第２の端子と、放電素子Ｔｎ３の第１の端子とに各々接続される。

走査線駆動素子Ｔｎ２の第１の端子は、対応する基本走査信号線Ｇｉと、放電素子Ｔｎ３の第２の端子と、走査線安定化素子Ｔｎ４の第１の端子とに接続され、第２の端子は、昇圧用容量ＣＢｎの第２の端子と、走査線安定化素子Ｔｎ４のゲート端子及び第２の端子とに接続されるとともに、出力端子ＯＵＴｎを形成する。

放電素子Ｔｎ３のゲート端子は、ディスチャージパルス線ＤＣＰに接続される。出力端子ＯＵＴｎは、ｎ番目の走査線となり、表示部１における走査線５のｎ番目の各ＴＦＴのゲート端子に接続される。ただし、ＭＯＳトランジスタＴｎ２のゲート端子と第１の端子との間には、寄生容量（Ｃｇｄ２）が存在する。

非選択期間（Ｓｋ＝Ｌレベル）において、基本走査線信号ＧｉがＬレベルからＨレベルとなったときに、寄生容量（Ｃｇｄ２）の容量値によっては、容量カップリングにより、フローティング状態にある走査線駆動素子Ｔｎ２のゲート端子の電位を上昇させてしまう恐れがある。このとき、ノードＮ１１の電位は、概ね次式（２）で表される。

ＶＮ１１＝ＶＳＳ＋Ｖφ（Ｃｇｄ２／（Ｃｇｄ２＋ＣＳ））・・・（２）

ここで、ＣＳは寄生容量を示し、例えば、ＭＯＳトランジスタＴｎ１のゲート端子と第２の端子との間の容量等がある。

（２）式における寄生容量Ｃｇｄ２とＣＳの容量比によっては、走査線駆動素子Ｔｎ２のＯＦＦ状態がやや弱くなり、走査線駆動素子Ｔｎ２の第２の端子の電位が、Ｌレベルよりやや上昇する現象が起きる。

これを軽減するために、寄生容量Ｃｇｄ２と直列に安定化容量ＣＡｎを挿入した。安定化容量ＣＡｎは、以下の２点の働きにより、走査線駆動素子Ｔｎ２のゲート端子電位の安定化に貢献する。

すなわち、対応する選択信号Ｓｋ＝Ｌレベルのとき、１．チャージパルスＣＰがＨレベルからＬレベルとなる際、安定化容量ＣＡｎは、容量カップリングにより、走査線駆動素子Ｔｎ２のゲート電位を押し下げる働きをする。

２．安定化容量ＣＡｎは、（２）式におけるＣＳに相当し、ＣＳの値を大きくすることによりノードＮ１１の電位上昇を防止する。ただし、（１）式においても、安定化容量ＣＡｎは寄生容量ＣＳとして働き、昇圧効果を低下させるので、値に注意して設計する必要がある。

図１４は、図１に示す走査線選択回路１１におけるｎ番目の走査線に対応する基本回路１６の別の実施例を示す図である。この基本回路１６は、走査線１本に対し１つ存在し、基本走査線駆動回路１４と、昇圧回路１５と、第２の走査線安定化素子Ｔｎ５とからなる。基本走査線駆動回路１４は、走査線駆動素子Ｔｎ２と走査線安定化素子Ｔｎ４とからなり、昇圧回路１５は、充電素子Ｔｎ１と、昇圧用容量ＣＢｎと、安定化容量ＣＡｎと、放電素子Ｔｎ３とからなる。

充電素子Ｔｎ１の第１の端子は、対応する選択信号線Ｓｋと、第２の走査線安定化素子Ｔｎ５の第１の端子に接続され、ゲート端子は、チャージパルス線ＣＰと、安定化容量ＣＡｎの第１の端子とに接続され、第２の端子は、走査線駆動素子Ｔｎ２のゲート端子と、安定化容量ＣＡｎの第２の端子と、昇圧用容量ＣＢｎの第１の端子と、放電素子Ｔｎ３の第１の端子とに各々接続される。

走査線駆動素子Ｔｎ２の第１の端子は、対応する基本走査線信号線Ｇｉと、放電素子Ｔｎ３の第２の端子と、走査線安定化素子Ｔｎ４の第１の端子と、第２の走査線安定化素子Ｔｎ５のゲート端子とに接続され、第２の端子は、昇圧用容量ＣＢｎの第２の端子と、走査線安定化素子Ｔｎ４のゲート端子及び第２の端子と、第２の走査線安定化素子Ｔｎ５の第２の端子とに各々接続されるとともに、出力端子ＯＵＴｎを形成する。出力端子ＯＵＴｎはｎ番目の走査線となる。放電素子Ｔｎ３のゲート端子は、ディスチャージパルス線ＤＣＰに接続される。

図１５は、図１４に示す基本回路１６を、走査線の本数に対応して複数段接続して形成した走査線選択回路１１の一実施例を示す回路図である。また、図１６は、そのタイミングチャートを示し、選択信号Ｓ１〜Ｓ３、基本走査信号Ｇ１〜Ｇ４に対して、ノードＮ１１と出力ＯＵＴ１の波形を示している。

図１５に示すように、ＭＯＳトランジスタＴ１１（充電素子）の第１の端子は、選択信号線Ｓ１と、ＭＯＳトランジスタＴ１５（第２の走査線安定化素子）の第１の端子とに接続され、ゲート端子は、補助信号線ＦＬＭＳと、安定化容量ＣＡｎの第１の端子とに接続され、第２の端子（ノードＮ１１）は、ＭＯＳトランジスタＴ１２（走査線駆動素子）のゲート端子と、昇圧用容量ＣＢ１の第１の端子と、安定化容量ＣＡｎの第２の端子と、ＭＯＳトランジスタＴ１３（放電素子）の第１の端子とに接続される。

ＭＯＳトランジスタＴ１２の第１の端子は、基本走査信号線Ｇ１と、ＭＯＳトランジスタＴ１４（走査線安定化素子）の第１の端子と、ＭＯＳトランジスタＴ１５のゲート端子と、次段のＭＯＳトランジスタＴ２１のゲート端子と、ＭＯＳトランジスタＴ１３（放電素子）の第２の端子とに接続され、第２の端子は、昇圧用容量ＣＢ１の第２の端子と、ＭＯＳトランジスタＴ１４のゲート端子及び第２の端子と、ＭＯＳトランジスタＴ１５の第２の端子とに各々接続されるとともに、第１の出力端子ＯＵＴ１を形成している。ＭＯＳトランジスタＴ１３のゲート端子は、基本走査信号線Ｇ２に接続されている。以下、同様の接続が繰り返されて、走査線選択回路１１を形成する。

図１５のように構成された走査線選択回路１１の動作を、図１６のタイミングチャートを用いて説明する。図１６に示す時間ｔ０において、選択信号Ｓ１と補助信号ＦＬＭＳがＨレベルとなる。補助信号ＦＬＭＳがＨレベルとなることにより、ＭＯＳトランジスタＴ１１がＯＮとなり、ノード１１の電圧ＶＮ１１は、Ｖφ−Ｖｔｈとなる。ＭＯＳトランジスタＴ１２が、Ｖφ−Ｖｔｈ＞Ｖｔｈとなるように設定されていれば、Ｔ１２もＯＮ状態となる。

時間ｔ０と次の時間ｔ１との間で、補助信号ＦＬＭＳはＬレベルとなり、ＭＯＳトランジスタＴ１１はＯＦＦとなる。このため、ノードＮ１１はフローティング状態となる。

次の時間ｔ１において、基本走査信号Ｇ１がＨレベルとなる。ＭＯＳトランジスタＴ１２は、容量ＣＢ１によって、ＯＮ状態を保持しているため、ＭＯＳトランジスタＴ１２の第１の端子から入力された基本走査信号Ｇ１は、第２の端子へ伝達される。このとき、容量ＣＢ１によるブートストラップ効果によって、入力信号に対する電圧の低下が生じない。

また、この基本走査信号Ｇ１は、ＭＯＳトランジスタＴ１５のゲート端子にも接続されているため、時間ｔ１において、ＭＯＳトランジスタＴ１５もＯＮ状態となる。このとき、ＭＯＳトランジスタＴ１５の第１の端子に接続されている選択信号Ｓ１はＨレベルであるため、このＭＯＳトランジスタＴ１５は、出力端子ＯＵＴ１の電圧をＨレベルにするよう働く。なお、出力端子ＯＵＴ１には、このほかにＭＯＳトランジスタＴ１４のゲート端子と第２の端子とが接続されているが、基本走査信号Ｇ１に接続された第１の端子がＨレベルであるため、このＭＯＳトランジスタＴ１４の存在は、ほぼ無視することができる。以降の動作は、時間ｔ４まで、図６に示したものと同じである。

次に、時間ｔ４において、選択信号Ｓ１はＬレベルとなっているので、ＭＯＳトランジスタＴ１２はＯＦＦ状態を保持するとともに、容量ＣＢ１が充電されることもない。

ＭＯＳトランジスタＴ１２が、ＯＦＦ状態となっているため、次の時間ｔ５において、ＭＯＳトランジスタＴ１２の第１の端子に接続された基本走査信号線Ｇ１がＨレベルになっても、これは、第２の端子に伝達されることはなく、出力端子ＯＵＴ１はＬレベルを保つことができる。このとき同時に、ＭＯＳトランジスタＴ１５はＯＮ状態となる。

ＭＯＳトランジスタＴ１５の第１の端子は選択信号Ｓ１に、第２の端子は出力端子ＯＵＴ１に各々接続されているため、このＭＯＳトランジスタＴ１５がＯＮ状態となると、出力端子ＯＵＴ１を、Ｌレベルである選択信号Ｓ１に接続するよう働き、非選択時の出力端子ＯＵＴ１のＬレベル安定性を一層高めることができる。以下、同様の動作を繰り返して走査が進行していく。

補助信号ＦＬＭＥがＨレベルとなる時間t１３において、基本走査信号Ｇ２もＨレベルとなっているが、これは以下の理由による。

時間ｔ１２において基本走査信号Ｇ４がＨレベルとなるため、ＭＯＳトランジスタＴ８１がＯＮ状態となるとともに、このとき選択信号Ｓ３もＨレベルであるため、ＯＮ状態のＭＯＳトランジスタＴ８１を通じて容量ＣＢ８が充電され、ノードＮ８１の電位が上昇する。この充電された電荷を放電するため、時間ｔ１３においてＭＯＳトランジスタＴ８３のゲート端子に接続されている基本走査信号Ｇ２をＨレベルとする。これにより、Ｌレベルである基本走査信号Ｇ１に電荷を放電して、ノードＮ８１の電位をほぼＬレベルとする。

これまでは、図１１に示す走査線駆動回路１３が、表示部１の片側にある場合について説明してきたが、本実施例では、走査線駆動回路１３を表示部１の両側に配置する。図１７にその場合の表示装置の概略図を示す。この表示装置は、表示部１と信号線ドライバ２と、表示部１の一方の片側に設けた走査線駆動回路１３Ａと、表示部１の他方の片側に設けた走査線駆動回路１３Ｂからなる。

走査線駆動回路１３Ａは偶数ラインを、走査線駆動回路１３Ｂは奇数ラインを各々駆動するよう構成されている。このように構成することにより、ガラス基板上に形成される走査線選択回路１１Ａ及び１１Ｂの信号線方向の配置幅を広げることが可能になり、走査線方向の配置幅も縮小できる。

また、図１に示す各走査線駆動回路１３に供給する走査線選択回路駆動信号１２のうち、基本走査信号を奇数走査線用と偶数走査線用に分割して供給できる。これにより、より外形の小さい表示装置を実現することができる。

しかし、図１７のような構成では、信号線ドライバ２、一方の走査信号駆動回路１３Ａ、他方の走査信号駆動回路１３Ｂの３つのチップを実装しなければならず、実装コストの上昇と歩留まり低下を招く恐れがある。

これを防ぐために、信号線ドライバ２と、一方の基本走査信号発生回路３Ａと、他方の基本走査信号発生回路３Ｂとの機能を１つのＩＣに集積した、１チップのドライバＩＣを用いることが考えられる。

図１８にその場合の表示装置の概略図を示す。図１７における信号線ドライバ２、一方の基本走査信号発生回路３Ａ、他方の基本走査信号発生回路３Ｂに代わって、これらの機能を集約した１チップドライバ１７が設けられている。その他の構成は図１７に示したものと同様である。

図１７、図１８のように構成した表示装置の走査線選択回路１１Ａ、１１Ｂの一実施例を図１９と図２０に、そのタイミングチャートを図２１に各々示す。走査線選択回路１１Ａに入力される基本走査信号はＧＡ1〜ＧＡ４の４本、走査線選択回路１１Ｂに入力される基本走査信号はＧＢ1〜ＧＢ４の４本、選択信号はＳ１〜Ｓ３の３本で、２４本の走査線を駆動する。その他基本的な回路構成は、図１５に示したものと同様である。

図１９に偶数番の走査線を駆動する走査線選択回路１１Ａの回路図を示す。走査線選択回路１１Ａには、選択信号Ｓ１、Ｓ２、Ｓ３と、偶数番目に対応する基本走査信号ＧＡ１〜ＧＡ４が入力される。また、初段のチャージパルスとして補助信号ＦＬＭＳが、終段のディスチャージパルスとして補助信号ＦＬＭＥが、各々入力される。同様に、図２０に奇数番の走査線を駆動する走査線選択回路１１Ｂの回路図を示す。走査線選択回路１１Ｂには、選択信号Ｓ１、Ｓ２、Ｓ３と、奇数番目に対応する基本走査信号ＧＢ１〜ＧＢ４が入力される。また、初段のチャージパルスとして補助信号ＦＬＭＳが、終段のディスチャージパルスとして補助信号ＦＬＭＥが、各々入力される。走査線駆動回路１１Ａの出力ＯＵＴＡ１、ＯＵＴＡ２が、偶数番の走査線を、走査線駆動回路１１Ｂの出力ＯＵＴＢ１、ＯＵＴＢ２が、奇数番の走査線を、各々駆動するよう接続されている。

このように構成された走査線選択回路１１Ａおよび走査線選択回路１１Ｂの動作を図２１のタイミングチャートを用いて説明する。選択信号Ｓ１〜Ｓ３、基本走査信号ＧＡ１〜ＧＡ４、ＧＢ１〜ＧＢ４、補助信号ＦＬＭＳ、ＦＬＭＥの波形と、図２０におけるノードＮＢ１１と出力端子ＯＵＴＢ１、図１９におけるノードＮＡ１１と出力端子ＯＵＴＡ１の波形を示す。但し基本的な動作は図１５、図１６に示したものと同一であるので、詳細な説明は省略し、図２１に特有の部分について説明する。

図２１の時間ｔ０において、選択信号Ｓ１と補助信号ＦＬＭＳがＨレベルとなる。補助信号ＦＬＭＳがＨレベルとなることにより、ＭＯＳトランジスタＴＢ１１がＯＮとなり、ノードＮＢ１１の電圧ＶＮＢ１１は、Ｖφ−Ｖｔｈとなる。ＭＯＳトランジスタＴＢ１２が、Ｖφ−Ｖｔｈ＞Ｖｔｈとなるように設定されていれば、ＭＯＳトランジスタＴＢ１２もＯＮ状態となる。このとき、同時にＭＯＳトランジスタＴＡ１１がＯＮとなり、ノードＮＡ１１の電位もノードＮＢ１１と同様にＶφ−Ｖｔｈとなる。

次の時間ｔ１に補助信号ＦＬＭＳはＬレベルとなり、ＭＯＳトランジスタＴＢ１１はＯＦＦとなる。このため、ノードＮＢ１１はフローティング状態となるとともに、基本走査信号ＧＢ１がＬからＨへ変化する。ブートストラップ効果により、ノードＮＢ１１の電圧は昇圧され、出力端子ＯＵＴＢ１がＨレベルとなる。同時にノードＮＡ１１もフローティング状態となるが、基本走査信号ＧＡ１はＬレベルのままなので、出力端子ＯＵＴＡ１はＬレベルのままである。

次の時間ｔ２において、基本走査信号ＧＢ１がＬレベルとなり、まだＯＮ状態のＭＯＳトランジスタＴＢ１２を通して、出力端子ＯＵＴＢ１をＬレベルにする。同時に基本走査信号ＧＡ１がＨレベルとなり、ブートストラップ効果により、ノードＮＡ１１の電圧は昇圧され、出力端子ＯＵＴＡ１がＨレベルとなる。

次の時間ｔ３において、初段のディスチャージパルスである基本走査信号ＧＢ２がＨレベルとなるので、容量ＣＢＢ１は放電され、ノードＮＢ１１はＬレベルとなる。また、基本走査信号ＧＡ１がＬレベルとなり、まだＯＮ状態のＭＯＳトランジスタＴＡ１２を通して、出力端子ＯＵＴＡ１をＬレベルにする。

次の時間ｔ４において、基本走査信号ＧＡ２がＨレベルとなるので、容量ＣＢＡ１は放電され、ノードＮＡ１１はＬレベルとなる。

時間ｔ２５において基本走査信号ＧＡ４がＬレベルになるとともに、基本走査信号ＧＢ２とＧＡ２がＨレベルとなる。これは図１６で説明したように、昇圧用容量に不必要に充電された電荷を放電するためである。この後、時間ｔ２６までの間に補助信号ＦＬＭＥがＨレベルとなり、一連の動作を終了する。時間ｔ２５からＦＬＭＥの立ち上がりまで若干のギャップを設けているのは、出力端子ＯＵＴＡ１２がＬレベルとなるための時間を必要とするためである。この条件を満たすために、この補助信号ＦＬＭＥは、例えば時間ｔ２６で立ち上がるように設定しても良い。

本発明に係る表示装置の一実施例の全体を示す概略図 本発明に係る走査線選択回路における基本回路の一実施例の回路図 走査線選択回路の一実施例の回路図 図３のタイミングチャート 走査線選択回路の他の実施例を示す回路図 図５のタイミングチャート 本発明に係る走査線選択回路における基本回路の他の実施例を示す回路図 走査線選択回路の他の実施例を示す回路図 走査線選択回路の他の実施例を示す回路図 図９のタイミングチャート 走査線選択回路の他の実施例を示す回路図 図１１のタイミングチャート 本発明に係る走査線選択回路における基本回路の他の実施例を示す回路図 本発明に係る走査線選択回路における基本回路の他の実施例を示す回路図 走査線選択回路の他の実施例を示す回路図 図１５のタイミングチャート 本発明に係る表示装置の他の実施例の全体を示す概略図 本発明に係る表示装置の他の実施例の全体を示す概略図 走査線選択回路の他の実施例を示す回路図 走査線選択回路の他の実施例を示す回路図 図１９および図２０のタイミングチャート

符号の説明

１…表示部、２…信号線ドライバ、３…基本走査信号発生回路、４…画素部、５…走査線、６…信号線、７…ＴＦＴ、８…画素電極、９…液晶層、１０…対向電極、１１…走査線選択回路、１２…走査線選択回路駆動信号、１３…走査線駆動回路、１４…基本走査線駆動回路、１５…昇圧回路、１６…基本回路、Ｔｎ１・・・充電素子、Ｔｎ２・・・走査線駆動素子、Ｔｎ３・・・放電素子、Ｔｎ４・・・走査線安定化素子、ＣＢｎ・・・昇圧用容量、ＣＡｎ・・・安定化容量、ＣＰ・・・チャージパルス、ＤＣＰ・・・ディスチャージパルス

Claims (11)

1. 基本回路を複数段接続した走査線選択回路を有し、
   前記基本回路は、基本走査信号入力端子と出力端子とを有する基本走査線駆動回路と、選択信号入力端子とチャージパルス入力端子とディスチャージパルス入力端子とを有して前記基本走査線駆動回路を駆動する昇圧回路とを備えた走査線選択回路であって、
   前記昇圧回路は、充電素子と昇圧用容量と放電素子とを備え、
   前記基本走査線駆動回路は走査線駆動素子を備え、
   前記充電素子の第１の端子は選択信号入力端子に接続され、ゲート端子は前記チャージパルス入力端子に接続され、第２の端子は前記走査線駆動素子のゲート端子と前記昇圧用容量の第１の端子と前記放電素子の第１の端子とに接続され、
   前記基本走査線駆動素子の第１の端子は基本走査信号入力端子に接続され、第２の端子は前記昇圧用容量の第２の端子と前記放電素子の第２の端子とに接続されて出力端子を形成し、
   前記放電素子のゲート端子は、前記ディスチャージパルス入力端子に接続されることを特徴とする走査線選択回路。
2. 請求項１に記載の走査線選択回路において、
   前記基本走査線駆動回路は、前記走査線駆動素子に加えて走査線安定化素子を備え、
   前記充電素子の第１の端子は、前記選択信号入力端子に接続され、ゲート端子は、前記チャージパルス入力端子に接続され、第２の端子は、前記走査線駆動素子のゲート端子と前記昇圧用容量の第１の端子と前記放電素子の第１の端子とに接続され、
   前記走査線駆動素子の第１の端子は、基本走査信号入力端子と前記走査線安定化素子の第１の端子とに接続され、第２の端子は、前記昇圧用容量の第２の端子と前記放電素子の第２の端子と前記走査線安定化素子のゲート端子及び第２の端子とに接続されて出力端子を形成し、
   前記放電素子のゲート端子は、前記ディスチャージパルス入力端子に接続されることを特徴とする走査線選択回路。
3. 請求項１に記載の走査線選択回路において、
   前記基本走査線駆動回路は、前記走査線駆動素子に加えて走査線安定化素子を備え、
   前記充電素子の第１の端子は、前記選択信号入力端子に接続され、ゲート端子は、前記チャージパルス入力端子に接続され、第２の端子は、前記走査線駆動素子のゲート端子と前記昇圧用容量の第１の端子と前記放電素子の第１の端子とに接続され、
   前記走査線駆動素子の第１の端子は、基本走査信号入力端子と前記放電素子の第２の端子と前記走査線安定化素子の第１の端子とに接続され、第２の端子は、前記昇圧用容量の第２の端子と前記走査線安定化素子のゲート端子及び第２の端子とに接続されて出力端子を形成し、
   前記放電素子のゲート端子は、前記ディスチャージパルス入力端子に接続されることを特徴とする走査線選択回路。
4. 請求項１に記載の走査線選択回路において、
   前記基本走査線駆動回路は、前記走査線駆動素子に加えて第１の走査線安定化素子と第２の走査線安定化素子とを備え、
   前記充電素子の第１の端子は、選択信号入力端子と前記第２の走査線安定化素子の第１の端子に接続され、ゲート端子は、前記チャージパルス入力端子に接続され、第２の端子は、前記走査線駆動素子のゲート端子と前記昇圧用容量の第１の端子と前記放電素子の第１の端子とに接続され、
   前記走査線駆動素子の第１の端子は、基本走査信号入力端子と前記放電素子の第２の端子と前記第１の査線安定化素子の第１の端子と前記第２の走査線安定化素子のゲート端子とに接続され、第２の端子は、昇圧用容量の第２の端子と前記第１の走査線安定化素子のゲート端子及び第２の端子と前記第２の走査線安定化素子の第２の端子とに接続されて出力端子を形成し、
   前記放電素子のゲート端子は、前記ディスチャージパルス入力端子に接続されることを特徴とする走査線選択回路。
5. 請求項１ないし４のいずれかに記載の走査線選択回路において、
   安定化容量を設け、前記安定化容量の第１の端子は、前記充電素子のゲート端子に接続され、第２の端子は、前記走査線駆動素子のゲート端子に接続されることを特徴とする走査線選択回路。
6. 請求項１ないし５のいずれかに記載の走査線選択回路において、
   入力される基本走査信号の本数がＩ本であり、前記基本回路の基本走査信号入力端子に接続されている基本走査信号をｉ番目とするとき、前記チャージパルス入力端子はｉ−１番目の基本走査信号（ただし、ｉ＝１の場合はＩ番目の基本走査信号）に接続され、ディスチャージパルス入力端子はｉ＋１番目の基本走査信号（ただし、ｉ＝Ｉの場合は１番目の基本走査信号）に接続されることを特徴とする走査線選択回路。
7. 請求項１ないし５のいずれかに記載の走査線選択回路において、
   前記走査線選択回路の出力数がＮ本、入力される基本走査信号の本数がＩ本であり、前記基本回路の基本走査信号入力端子に接続されている基本走査信号をｉ番目とするとき、前記チャージパルス入力端子はｉ−１番目の基本走査信号（ただし、ｉ＝１の場合はＩ番目の基本走査信号）に接続され、前記ディスチャージパルス入力端子はｉ＋１番目の基本走査信号（ただし、ｉ＝Ｉの場合は１番目の基本走査信号）に接続されるとともに、１番目の基本回路のチャージパルス入力端子は別途設けられた補助信号に接続され、Ｎ番目の基本回路に属する昇圧回路のディスチャージパルス入力端子は別の補助信号に接続されることを特徴とする走査線選択回路。
8. 請求項１ないし５のいずれかに記載の走査線選択回路において、
   入力される基本走査信号の本数がＩ本であり、前記基本回路の基本走査信号入力端子に接続されている基本走査信号をｉ番目とするとき、チャージパルス入力端子はｉ−１番目の基本走査信号（ただし、ｉ＝１の場合はＩ番目の基本走査信号）に接続され、前記ディスチャージパルス入力端子はｉ＋２番目の基本走査信号（ただし、ｉ＝Ｉ−１の場合は１番目の基本走査信号、ｉ＝Ｉの場合は２番目の基本走査信号）に接続されることを特徴とする走査線選択回路。
9. 請求項１ないし５のいずれかに記載の走査線選択回路において、
   前記走査線選択回路の出力数がＮ本、入力される基本走査信号の本数がＩ本であり、前記昇圧回路が属する基本回路に接続されている基本走査信号をｉ番目とするとき、チャージパルス入力端子はｉ−１番目の基本走査信号（ただし、ｉ＝１の場合はＩ番目の基本走査信号）に接続され、前記ディスチャージパルス入力端子はｉ＋２番目の基本走査信号（ただし、ｉ＝Ｉ−１の場合は１番目の基本走査信号、ｉ＝Ｉの場合は２番目の基本走査信号）に接続されるとともに、１番目の基本回路の前記チャージパルス入力端子は別途設けられた補助信号に接続され、Ｎ−１番目の基本回路のディスチャージパルス入力端子は別の補助信号に接続されるとともに、Ｎ番目の基本回路の前記ディスチャージパルス入力端子は、さらに別の補助信号に接続されることを特徴とする走査線選択回路。
10. マトリクス状に配置された画素部を駆動する走査線選択回路を備え、前記走査線選択回路は、請求項６ないし９のいずれかに記載の走査線選択回路であることを特徴とする表示装置。
11. マトリクス状に配置された画素部を駆動する走査線選択回路を、前記マトリクス状に配置された画素部の両側に、奇数番の走査線を駆動する一方の走査線選択回路と偶数番の走査線を駆動する他方の走査線駆動回路を設けるよう構成した表示装置において、
    前記一方または他方の走査線選択回路は、請求項６ないし９のいずれかに記載の走査線選択回路であることを特徴とする表示装置。
    
    
    

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