JP4480678B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置のポート管理技術に関し、特に、複数のＣＰＵ（Ｃｅｎｔａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を搭載する半導体集積回路装置における入出力端子の管理に有効な技術に関する。

近年、電子システムの機能に対する多様性に伴い、その処理内容が複雑化する傾向にある。その対策として、処理速度を高速化するために複数のＣＰＵを搭載した半導体集積回路装置が知られている。

このような半導体集積回路装置では、各々のＣＰＵに様々な入出力機能が備えられており、これら機能は、該半導体集積回路装置の外部端子であるＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子に割り付けられている。

また、この種の半導体集積回路装置の外部端子に関する技術としては、たとえば、半導体集積回路装置の内部バスからデバッグ情報を収集するデバッグ制御回路を内蔵し、デバッグ専用端子を増やさずに外部のデバッグ装置との間でより多くのデバッグ情報を送受信するためにデバッグ端子と外部バスに接続される入出力端子とを切り換えて利用するもの（たとえば、特許文献１参照）や、入出力制御部が、複数のＣＰＵと一つのデバッグ端子との間のデータ送受を制御することにより、マルチプロセッサチップに内蔵されるＣＰＵの数に対し、デバッグ端子の数を削減するもの（特許文献２参照）などがある。
特開２０００−２４２５２３号公報 特開２０００−０７６１９９号公報

ところが、上記のような半導体集積回路装置の外部Ｉ／Ｏ端子の割り付け技術では、次のような問題点があることが本発明者により見い出された。

複数のＣＰＵに備えられた入出力機能を単純に外部Ｉ／Ｏ端子に割り付けた場合、半導体集積回路装置の外部端子数が増加してしまうことになる。

前述したように、多機能化の要求から半導体集積回路装置は、内蔵する周辺モジュール数が増加する傾向にあり、それに伴い、該半導体集積回路装置の外部端子数が増加している。

それに加え、複数のＣＰＵに備えられたすべての入出力機能を外部Ｉ／Ｏ端子に割り付けると、外部端子数が大幅に増加し、半導体集積回路装置の小型化が困難となり、コストも大きくなってしまうという問題がある。

本発明の目的は、複数のＣＰＵが設けられた半導体集積回路装置において、Ｉ／Ｏ端子の機能割り付けを管理することにより、外部端子数を削減しながら、効率よく各ＣＰＵにおける入出力機能の設定を行うことのできる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、複数のＣＰＵ、および複数の外部Ｉ／Ｏ端子を有した半導体集積回路装置であって、該複数のＣＰＵは、個々のＣＰＵが管理する複数の内部汎用入出力ポートをそれぞれ備え、予め設定された少なくとも２つの内部汎用入出力ポートから、任意の内部汎用入出力ポートを選択し、選択した内部汎用入出力ポートを任意の外部Ｉ／Ｏ端子に割り付けるように接続する端子接続制御部を備えたものである。

また、本願のその他の発明の概要を簡単に示す。

本発明は、前記端子接続制御部が、機能設定データに基づいて、予め設定された少なくとも２つの内部汎用入出力ポートから、任意の内部汎用入出力ポートを選択し、外部Ｉ／Ｏ端子の接続状態を切り替える接続決定部と、該接続決定部の接続状態を切り換える機能設定データを格納するデータ格納部とよりなるものである。

また、本発明は、前記複数のＣＰＵが、データ格納部に共通にアクセス可能であり、それらＣＰＵによってデータ格納部の機能設定データを設定するものである。

さらに、本発明は、前記複数のＣＰＵが管理する内部汎用入出力ポートが、割り込み信号を受け付ける割り込み機能、または内部汎用入力機能の少なくともいずれか一方の機能を備えたものである。

また、本発明は、前記複数のＣＰＵが、１つの半導体チップ上に形成されているものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）ＣＰＵの必要な機能のみを外部Ｉ／Ｏ端子に割り付けることが可能となり、半導体集積回路装置の外部Ｉ／Ｏ端子数を削減することができる。

（２）上記（１）により、半導体集積回路装置を小型化することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置に設けられた端子接続制御部による接続先の機能選択の説明図である。

本実施の形態において、半導体集積回路装置１は、２つのＣＰＵを備えたマルチＣＰＵ方式からなる。半導体集積回路装置１には、図１に示すように、ＣＰＵ２，３、端子接続制御部４、および割り込み検出部５が備えられている。

この半導体集積回路装置１には、外部Ｉ／Ｏ端子として、たとえば、２４本のＩ／Ｏ端子ＣＰＯＲＴ０〜ＣＰＯＲＴ２３が備えられている。ＣＰＵ２，３は、たとえば、アプリケーション処理の制御や画像や音声処理用のアクセラレータ回路の制御などをそれぞれ行う。

ＣＰＵ２は、該ＣＰＵ２が管理する内部汎用入出力ポートとして、内部汎用入力ポートＩＰＯＲＴ０〜ＩＰＯＲＴ１８、および内部汎用出力ポートＯＰＯＲＴ０〜ＯＰＯＲＴ１２をそれぞれ有している。

ＣＰＵ３は、該ＣＰＵ３が管理する内部汎用入出力ポートとして、内部汎用入力ポートＧＰＩ０〜ＧＰＩ７、ならびに内部汎用出力ポートＧＰＯ０〜ＧＰＯ７をそれぞれ有している。

端子接続制御部４は、接続決定部６、および機能選択レジスタ（データ格納部）７から構成されている。接続決定部６は、ＣＰＵ２の内部汎用入力ポートＩＰＯＲＴ０〜ＩＰＯＲＴ１８、内部汎用出力ポートＯＰＯＲＴ０〜ＯＰＯＲＴ１２、ＣＰＵ３の内部汎用入力ポートＧＰＩ０〜ＧＰＩ７、内部汎用出力ポートＧＰＯ０〜ＧＰＯ７、およびＩ／Ｏ端子ＣＰＯＲＴ０〜ＣＰＯＲＴ２３がそれぞれ接続されている。

この接続決定部６は、機能選択レジスタ７に設定された機能設定データに基づいて、予め設定された接続状態となるように、汎用入力ポートＩＰＯＲＴ０〜ＩＰＯＲＴ１８、内部汎用出力ポートＯＰＯＲＴ０〜ＯＰＯＲＴ１２、内部汎用入力ポートＧＰＩ０〜ＧＰＩ７、内部汎用出力ポートＧＰＯ０〜ＧＰＯ７、ならびにＩ／Ｏ端子ＣＰＯＲＴ０〜ＣＰＯＲＴ２３の接続先をそれぞれ切り換えて接続する。

機能選択レジスタ７は、接続決定部６による接続先を設定する機能設定データが格納される。この機能選択レジスタ７に設定される機能設定データは、たとえば、ＣＰＵ２，３のいずれからも設定が可能となっている。

割り込み検出部５は、接続決定部６に接続されており、割り込み端子として設定されたＩ／Ｏ端子から入力された割り込み信号を接続決定部６を介して受信し、割り込み処理を検出する。

次に、本実施の形態による端子接続制御部４の作用について説明する。

図２は、端子接続制御部４による接続先の機能選択の説明図である。

接続決定部６は、各々のＩ／Ｏ端子ＣＰＯＲＴ０〜ＣＰＯＲＴ２３の接続先を、機能選択レジスタ７に設定された機能設定データにより、図２に示す、’機能０’、または’機能１’のいずれにするかを選択して切り換えを行う。

たとえば、Ｉ／Ｏ端子ＣＰＯＲＴ０に対応する機能選択レジスタ７の機能設定データが’０’の場合には、図２に示す’機能０’が設定され、Ｉ／Ｏ端子ＣＰＯＲＴ０の接続先がＣＰＵ２に管理される内部汎用入力ポートＩＰＯＲＴ４となる。

Ｉ／Ｏ端子ＣＰＯＲＴ０に対応する機能選択レジスタ７の機能設定データが’１’の場合には、図２に示す’機能１’が設定され、Ｉ／Ｏ端子ＣＰＯＲＴ０の接続先がＣＰＵ３に管理される内部汎用入力ポートＧＰＩ４となる。

機能選択レジスタ７には、各々のＩ／Ｏ端子ＣＰＯＲＴ０〜ＣＰＯＲＴ２３が、’機能０’、または’機能１’のいずれかの選択状態となる機能設定データが設定されており、接続決定部６は、機能選択レジスタ７の機能設定データに基づいて接続状態の切り換えを行う。

このように、Ｉ／Ｏ端子ＣＰＯＲＴ０〜ＣＰＯＲＴ２３の接続先を予め設定した２つの機能から選択することにより、Ｉ／Ｏ端子ＣＰＯＲＴ０〜ＣＰＯＲＴ２３の接続先の管理が容易となり、接続決定部６に回路規模を小さくすることができる。また、機能選択レジスタ７の設定も容易に行うことができる。

ここで、一例として、Ｉ／Ｏ端子ＣＰＯＲＴ０〜ＣＰＯＲＴ２３の接続状態がすべて’機能０’となるように機能選択レジスタ７が設定されている場合について説明する。

まず、接続決定部６は、機能選択レジスタ７に格納されている機能設定データ’０’に基づいて、内部汎用入力ポートＩＰＯＲＴ０〜ＩＰＯＲＴ１８、および内部汎用出力ポートＯＰＯＲＴ０〜ＯＰＯＲＴ１２を、図２の’機能０’に示すように、任意のＩ／Ｏ端子ＣＰＯＲＴ０〜ＣＰＯＲＴ２３にそれぞれ割り付けを行う。

この場合、内部汎用入力ポートＩＰＯＲＴ４〜ＩＰＯＲＴ１８、ならびに内部汎用出力ポートＯＰＯＲＴ４〜ＯＰＯＲＴ１２から選択されたポートが、任意のＩ／Ｏ端子ＣＰＯＲＴ０〜ＣＰＯＲＴ２３にそれぞれ割り付けられるように接続を行う。

たとえば、図２に示すように、ＣＰＵ２が管理する内部汎用入力ポートＩＰＯＲＴ４は、接続決定部６によってＩ／Ｏ端子ＣＰＯＲＴ０に接続され、内部汎用入力ポートＩＰＯＲＴ５は、接続決定部６によってＩ／Ｏ端子ＣＰＯＲＴ１に接続される。

以下、同様に、内部汎用入力ポートＩＰＯＲＴ６〜ＩＰＯＲＴ１８は、接続決定部６によってＩ／Ｏ端子ＣＰＯＲＴ２〜ＣＰＯＲＴ１４にそれぞれ接続される。また、ＣＰＵ２に管理される内部汎用出力ポートＯＰＯＲＴ１２〜ＯＰＯＲＴ４は、接続決定部６によってＩ／Ｏ端子ＣＰＯＲＴ１５〜ＣＰＯＲＴ２３にそれぞれ接続される。

半導体集積回路装置には、たとえば、ＣＰＵ間の通信用として接続されるポートを有しているものがある。たとえば、半導体集積回路装置１において、ＣＰＵ２に管理される内部汎用入力ポートＩＰＯＲＴ０〜ＩＰＯＲＴ３、内部汎用出力ポートＯＰＯＲＴ０〜ＯＰＯＲＴ３、およびＣＰＵ３に管理される内部汎用入力ポートＧＰＩ０〜ＧＰ３、内部汎用出力ポートＧＰＯ０〜ＧＰＯ３がそれにあたり、予め用途が決定されているポートとなる。

この場合、接続決定部６は、図２の下段’内部接続’に示すように、内部汎用入力ポートＩＰＯＲＴ０〜ＩＰＯＲＴ３を内部汎用出力ポートＧＰＯ０〜ＧＰＯ３にそれぞれ内部接続し、内部汎用出力ポートＯＰＯＲＴ０〜ＯＰＯＲＴ３を内部汎用入力ポートＧＰＩ０〜ＧＰＩ３にそれぞれ内部接続する。

前述したように、Ｉ／Ｏ端子ＣＰＯＲＴ０〜ＣＰＯＲＴ２３の接続割り付けは、個別に格納可能であるので、機能選択レジスタ７の機能設定データを変更して任意のＩ／Ｏ端子、たとえば、Ｉ／Ｏ端子ＣＰＯＲＴ１３，１４のみを’機能１’の接続状態とするようにしてもよい。

この場合には、接続決定部６によって、Ｉ／Ｏ端子ＣＰＯＲＴ１３，１４が、内部汎用出力ポートＯＰＯＲＴ１４，ＯＰＯＲＴ１３にそれぞれ接続されることになる。

また、’機能１’では、Ｉ／Ｏ端子ＣＰＯＲＴ０〜ＣＰＯＲＴ３，ＣＰＯＲＴ２０〜ＣＰＯＲＴ２３が、ＣＰＵ３に管理される内部汎用入力ポートＧＰＩ４〜ＧＰＩ７、内部汎用出力ポートＧＰＯ４〜ＧＰＯ７にそれぞれ接続されることになるが、接続決定部６は、ＣＰＵ２，３の通信用として、内部汎用入力ポートＩＰＯＲＴ４〜ＩＰＯＲＴ７と内部汎用出力ポートＧＰＯ４〜ＧＰＯ７、ならびに内部汎用入力ポートＧＰＩ４〜ＧＰＩ７と内部汎用出力ポートＯＰＯＲＴ４〜ＯＰＯＲＴ７をそれぞれ内部で接続する。

さらに、Ｉ／Ｏ端子ＣＰＯＲＴ９，ＣＰＯＲＴ１０に’機能０’が設定された場合には、内部汎用入力ポートＩＰＯＲＴ１３，ＩＰＯＲＴ１４に接続されるＩ／Ｏ端子ＣＰＯＲＴ９，ＣＰＯＲＴ１０は、割り込み機能ＩＲＱを有する割り込み端子として共用することができる。

このように、入力機能を有した内部汎用入力ポートに接続されたＩ／Ｏ端子を割り込み信号を受け付ける割り込み端子として共用することにより、新たな専用の割り込み端子の設定を不要にすることができ、半導体集積回路装置１の外部端子数を削減することができる。

それにより、本実施の形態によれば、各々のＩ／Ｏ端子ＣＰＯＲＴ０〜ＣＰＯＲＴ２３とＣＰＵ２，３の各ポートとの接続先を任意に決定することができるので、必要な機能のみをＩ／Ｏ端子に割り付けることが可能となり、半導体集積回路装置１のＩ／Ｏ端子数を削減することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態では、Ｉ／Ｏ端子に予め設定した２通りの機能による接続先を割り付ける構成について記載したが、Ｉ／Ｏ端子の接続先の割り付けは、３通り、またはそれ以上を接続先として予め割り付けるようにしてもよい。

本発明は、複数のＣＰＵが搭載された半導体集積回路装置における外部Ｉ／Ｏ端子の削減技術に適している。

本発明の一実施の形態による半導体集積回路装置のブロック図である。 図１の半導体集積回路装置に設けられた端子接続制御部による接続先の機能選択の説明図である。

符号の説明

１ 半導体集積回路装置
２．３ ＣＰＵ
４ 端子接続制御部
５ 割り込み検出部
６ 接続決定部
７ 機能選択レジスタ（データ格納部）
ＣＰＯＲＴ０〜ＣＰＯＲＴ２３ Ｉ／Ｏ端子
ＩＰＯＲＴ０〜ＩＰＯＲＴ１８ 内部汎用入力ポート
ＯＰＯＲＴ０〜ＯＰＯＲＴ１２ 内部汎用出力ポート
ＧＰＩ０〜ＧＰＩ７ 内部汎用入力ポート
ＧＰＯ０〜ＧＰＯ７ 内部汎用出力ポート

Claims (5)

1. 複数のＣＰＵ、および複数の外部Ｉ／Ｏ端子を有した半導体集積回路装置であって、
   前記複数のＣＰＵは、
   個々の前記ＣＰＵが管理する複数の内部汎用入出力ポートをそれぞれ備え、
   予め設定された少なくとも２つの前記内部汎用入出力ポートから、任意の前記内部汎用入出力ポートを選択し、選択した前記内部汎用入出力ポートを任意の前記外部Ｉ／Ｏ端子に割り付けるように接続する端子接続制御部を備えたことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記端子接続制御部は、
   機能設定データに基づいて、予め設定された少なくとも２つの前記内部汎用入出力ポートから、任意の前記内部汎用入出力ポートを選択し、前記外部Ｉ／Ｏ端子の接続状態を切り替える接続決定部と、
   前記接続決定部の接続状態を切り換える機能設定データを格納するデータ格納部とよりなることを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記複数のＣＰＵは、
   前記データ格納部に共通にアクセス可能であり、前記ＣＰＵによって前記データ格納部の機能設定データを設定することを特徴とする半導体集積回路装置。
4. 請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
   前記複数のＣＰＵが管理する内部汎用入出力ポートは、
   割り込み信号を受け付ける割り込み機能、または内部汎用入力機能の少なくともいずれか一方の機能を備えることを特徴とする半導体集積回路装置。
5. 請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
   前記複数のＣＰＵは、１つの半導体チップ上に形成されていることを特徴とする半導体集積回路装置。

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