JP4491307B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は，半導体装置およびその製造方法に関する。さらに詳細には，半導体層にかかる電界集中を緩和することにより，高耐圧化と低オン抵抗化との両立を図った半導体装置およびその製造方法に関するものである。

従来から，パワーデバイス用の半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。この半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。

この点に着目した半導体装置としては，例えば特許文献１に開示されているものがある。この半導体装置は，概略，図１９に示すように構成されている。すなわち，図１９中の上面側にＮ⁺ ソース領域３１が設けられ，下側にＮ⁺ ドレイン領域１１が設けられている。そして，それらの間には上面側から，Ｐボディ領域４１およびＮ^- ドリフト領域１２が設けられている。さらに，半導体装置の上面側の一部を掘り込むことで形成されたトレンチ２１が設けられている。また，トレンチ２１には，ゲート電極２２が内蔵されている。また，トレンチ２１から離れた位置にＰフローティング領域５９が設けられている。また，ゲート電極２２は，トレンチ２１の壁面に形成されたゲート絶縁膜２４によりＰ^- ボディ領域４１から絶縁されている。

この半導体装置９００では，Ｎ^- ドリフト領域１２内にＰフローティング領域５９を設けることにより，電界のピークの上昇を抑止することができるとしている。そして，最大ピーク値を低減することで高耐圧化を図ることができるとしている。また，高耐圧であることから，Ｎ^- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができるとしている。

また，この他の半導体装置としては，例えば特許文献２に記載されているものがある。この半導体装置は，ドリフト領域内にｐｎｐｎ・・・の順に幅方向に不純物領域をサンドイッチ状に形成したものである。このような構造は，スーパージャンクション構造と呼ばれ，ゲート電圧のスイッチオフ時にドリフト領域の完全空乏化を可能としている。そのため，従来の構造よりも不純物濃度を高くすることができ，低オン抵抗化を図ることができるとしている。
特開平９−１９１１０９号公報 特開２００３−２７３３５５号公報

しかしながら，前記した従来の半導体装置には，次のような問題があった。特許文献１に開示された半導体装置は，次のような手順で作製される。まず，Ｎ⁺ ドレイン領域１１となるＮ⁺ 基板上に，Ｎ^- 型ドリフト領域１２となるＮ^- 型シリコン層をエピタキシャル成長により形成する。このときＮ^- 型シリコン層は，図１９中のＺの位置まで形成する。次に，Ｐフローティング領域５９をイオン注入等により形成する。次に，再度エピタキシャル成長を行って残りのＮ^- 型シリコン層を形成する。これにより，Ｐフローティング領域５９がＮ^- ドリフト領域１２に完全に囲まれた半導体装置が形成される。

すなわち，Ｎ^- ドリフト領域１２に完全に囲まれたＰフローティング領域５９を形成する際には，少なくとも２回のＮ^- 型シリコン層の形成工程（エピタキシャル成長工程）が必要であり，作製するのに非常に手間がかかる。さらに，Ｐフローティング領域を多段とするには，Ｎ^- 型シリコン層の形成工程の他，イオン注入工程，熱拡散工程等を繰り返し行う必要があり，工程数の増加が顕著になる。

そこで，本出願人は，図２０に示すような絶縁ゲート型半導体装置９１０を提案している（特願２００３−３７５０９８号）。この絶縁ゲート型半導体装置９１０では，Ｎ^- 型シリコン層の形成後にトレンチの底部からイオンを埋め込むこととしている。これにより，１回のＮ^- 型シリコン層の形成工程によって形成可能であり，作製手順が簡素な点で特許文献１の問題を解決している。しかしながら，Ｐフローティング領域を多段とする場合，図２１に示すようにトレンチ２１の底部とＰ^- ボディ領域４１と中間に位置するＰフローティング領域５２のサイズがＰフローティング領域５１のサイズと比べて著しく小さい。そのため，耐圧保持機能を十分に発揮することができない。

また，特許文献２に開示された半導体装置のようにスーパージャンクション構造を有するものについても，作製するのに非常に手間がかかる。すなわち，エピタキシャル成長，不純物の埋め込み，トレンチ形成等を繰り返す必要があり，工程数が非常に多くなる。

さらに，高耐圧化を図るためには拡散層のピッチを狭くする必要があるが，現状では２０μｍ以下のピッチとすることは困難である。これは，エピタキシャル成長工程等の熱負荷が高い工程が繰り返し行われることから，拡散層のサイズを細かく制御することが困難なためである。

また，トレンチを形成した後に斜め方向からイオン注入を行うことで，エピタキシャル成長工程の回数を減らして拡散層を形成する技術が開示されている。すなわち，熱負荷を抑制しつつスーパージャンクション構造を有する半導体装置を製造することができる技術が開示されている（例えば，特開２００３−１０１０２２号公報）。しかしながら，斜め方向からイオン注入を行うと，トレンチの開口幅と注入角度によってイオンの到達深さが決まるが，ティルト角が小さくトレンチの側壁に平行に近いと，側壁の酸化膜を通過させることが困難となり，トレンチの側壁に高濃度の不純物注入を行うことができない。また，トレンチが深い場合では，注入角度に制限があり，わずかな角度のずれで反射が生じるため，所望の位置に不純物を注入する際の安定性に欠ける。そのため，不純物を深い場所に正確に埋め込むことができない。一方で，確実に高耐圧化を図るためには拡散層を深くする必要がある。よって，高耐圧化を十分に図ることができていない。

本発明は，前記した従来の半導体装置が有する問題点を少なくとも１つ解決するためになされたものである。すなわちその課題とするところは，高耐圧化と低オン抵抗化とを両立させ，簡便に作製することができる半導体装置およびその製造方法を提供することにある。

この課題の解決を目的としてなされた半導体装置は，半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とを有する半導体装置であって，ドリフト領域に囲まれ，少なくとも一部がボディ領域の下方に位置し，第２導電型半導体である第１フローティング領域と，半導体基板の上面に開口部が設けられ，ボディ領域を貫通するとともにその底部が第１フローティング領域内に位置する第１トレンチ部と，ドリフト領域に囲まれ，第１フローティング領域の下方に位置し，第１フローティング領域と非接触であり，第２導電型半導体である第２フローティング領域と，第１トレンチ部の底部に開口部が設けられ，その底部が第２フローティング領域領域内に位置する第２トレンチ部とを有し，第１トレンチ部内には，絶縁物を堆積してなる堆積絶縁層と，堆積絶縁層上に位置し，ボディ領域と対面するゲート電極とが形成されており，堆積絶縁層は，第２トレンチ部を絶縁物で充填しており，堆積絶縁層の上端は，ボディ領域の下端よりも下方に位置するとともに第１フローティング領域の上端よりも上方に位置することを特徴とするものである。

すなわち，本発明の半導体装置は，ボディ領域の下方にドリフト領域に囲まれた第１フローティング領域を有している。また，第１フローティング領域の下方にドリフト領域に囲まれた第２フローティング領域を有している。すなわち，半導体基板の上下方向（厚さ方向）に，第１フローティング領域と第２フローティング領域とが並んで配置されている。また，第２トレンチ部が第１トレンチ部の底部の一部を開口部としていることから，第１トレンチ部と第２トレンチ部とは一体であって段差状のトレンチ部をなしている。

そして，本発明の半導体装置では，段差状のトレンチ部が形成された半導体基板に対して垂直方向から不純物を埋め込むことにより，第１フローティング領域と第２フローティング領域とを同時に形成することができる。すなわち，数少ない工程で半導体基板の厚さ方向に多層のフローティング領域を形成することができる。また，１回の熱拡散処理により第１フローティング領域と第２フローティング領域とを一度に形成することができることから，半導体基板に対する熱負荷が少なく，各フローティング領域のサイズの制御性が良い。

また，本発明の半導体装置では，第１トレンチ部と第２トレンチ部との間に段差が設けられており，その段差部分の下方にもフローティング領域が存在する。そのため，第２フローティング部とボディ領域と中間に位置する第１Ｐフローティング領域のサイズが，段差が設けられていない従来の形態（図２１参照）と比べて大きい。よって，耐圧保持機能を十分に発揮することができる。

また，本発明の半導体装置の製造方法は，半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている半導体装置の製造方法であって，半導体基板の上面にマスク材を形成するマスク形成工程と，マスク材を第１の溝幅でパターニングする第１パターニング工程と，第１パターニング工程の後，半導体基板の一部を厚さ方向に掘り下げることによりトレンチ部を形成する第１トレンチ部形成工程と，第１トレンチ部形成工程の後，前記マスク材の溝幅を第１の溝幅よりも広い第２の溝幅に広げる第２パターニング工程と，第２パターニング工程の後，半導体基板の一部を厚さ方向に掘り下げることにより，段差状であってその段差部がドリフト領域内に位置決めされるトレンチ部を形成する第２トレンチ部形成工程と，第２トレンチ部形成工程にて形成された段差状のトレンチ部に対して半導体基板の厚さ方向から不純物を注入する不純物注入工程と，不純物注入工程の後，熱拡散処理を行うことで，トレンチ部の段差部に位置し，第２導電型半導体である第１フローティング領域と，トレンチ部の底部に位置し，第１フローティング領域とは非接触であり，第２導電型半導体である第２フローティング領域とを形成するフローティング領域を形成するフローティング領域形成工程と，第２トレンチ部形成工程にて形成された段差状のトレンチ部内に絶縁物を充填して堆積絶縁層を形成し，その堆積絶縁層の上端がボディ領域の下端よりも下方に位置するとともに第１フローティング領域の上端よりも上方に位置するようにその堆積絶縁層の一部を除去し，その堆積絶縁層上にボディ領域と対面するゲート電極を形成するゲート電極形成工程とを含むことを特徴としている。

本発明によれば，１回のエピタキシャル成長工程により不純物領域を形成することができる。また，段差状のトレンチを設けることで，１回の熱拡散処理により少なくとも２層の不純物拡散層を同時に形成することができる。そのため，工程が簡素であり，熱負荷が少ない。また，熱負荷が少ないため，不純物拡散層のサイズを細やかに制御することができる。そのため，同一導電型の不純物領域の幅方向のピッチを狭くすることができる。よって，高耐圧化と低オン抵抗化とを両立させ，簡便に作製することができる半導体装置およびその製造方法が実現されている。

以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間（以下，「ＤＳ間」とする）の導通をコントロールするパワーＭＯＳに本発明を適用したものである。

［第１の形態］
第１の形態に係る半導体装置１００は，図１の断面図に示す構造を有している。なお，図１中，図１９で示した従来の半導体装置と同一記号の構成要素は，その構成要素と同一機能を有するものである。また，本明細書においては，出発基板と，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。

半導体装置１００では，半導体基板内における図１中の上面側に，Ｎ⁺ ソース領域３１およびコンタクト抵抗を下げるために高濃度に形成されたコンタクトＰ⁺ 領域３２が設けられている。一方，下面側にはＮ⁺ ドレイン領域１１が設けられている。それらの間には上面側から，Ｐ^- ボディ領域４１およびＮ^- ドリフト領域１２が設けられている。なお，Ｐ^- ボディ領域４１およびＮ^- ドリフト領域１２を合わせた領域（以下，「エピタキシャル層」とする）の厚さは，およそ６．５μｍ（そのうち，Ｐ^- ボディ領域４１の厚さは，およそ１．２μｍ）である。

また，半導体基板の上面側の一部を掘り込むことにより段差状のゲートトレンチが形成されている。具体的には，開口部の幅が広い上段トレンチ２１と，開口部の幅が狭い下段トレンチ２５とが一体となってゲートトレンチを構成している。すなわち，下段トレンチ２５は，上段トレンチ２１の底部の一部に開口部を有している。上段トレンチ２１の深さはおよそ２．５μｍであり，Ｐ^- ボディ領域４１を貫通している。下段トレンチ２５の底部の位置は，半導体基板の上面からおよそ４．０μｍである。また，上段トレンチ２１の開口部の幅はおよそ０．８μｍであり，下段トレンチ２５の開口部の幅はおよそ０．４μｍである。

また，下段トレンチ２５内は，絶縁物（例えば，酸化シリコン）の堆積による堆積絶縁層２３で充填されている。さらに，上段トレンチ２１内も，その一部が堆積絶縁層２３で充填されている。また，上段トレンチ２１内では，堆積絶縁層２３上に導体（例えば，ポリシリコン）の堆積によるゲート電極２２が形成されている。ゲート電極２２の下端は，Ｐ^- ボディ領域４１の下面より下方に位置しており，具体的には半導体基板の上面からおよそ１．３μｍの深さに位置している。そして，ゲート電極２２は，上段トレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，半導体基板のＮ⁺ ソース領域３１およびＰ^- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ⁺ ソース領域３１およびＰ^- ボディ領域４１から絶縁されている。

このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ^- ボディ領域４１にチャネル効果を生じさせ，もってＮ⁺ ソース領域３１とＮ^- ドリフト領域１２との間の導通をコントロールしている。

さらに，半導体装置１００には，Ｎ^- ドリフト領域１２に囲まれたＰフローティング領域５１およびＰフローティング領域５２が形成されている。Ｐフローティング領域５１およびＰフローティング領域５２の断面は，図１の断面図に示したようにそれぞれ略円形形状となっている。また，Ｐフローティング領域５１は，Ｐフローティング領域５２の下方に位置している。そして，下段トレンチ２５の底部がＰフローティング領域５１内に，上段トレンチ２１の底部（段差状のトレンチの段差部）がＰフローティング領域５２内に，それぞれ位置している。

上段トレンチ２１の底部の寸法および下段トレンチ２５の底部の寸法は，それぞれの底部を包含するＰフローティング領域のサイズを考慮して，ゲート電圧のスイッチオフ時に電界のピークが均等となる寸法とする。

また，各上段トレンチ２１は，およそ３．０μｍのピッチで形成されている。さらに，隣り合うＰフローティング領域５２，５２間には，十分なスペース（電流経路）が確保されている。よって，オン状態において，Ｐフローティング領域５２の存在がドレイン電流に対する妨げとなることはない。また，堆積絶縁層２３の上端は，Ｐフローティング領域５２の上端よりも上方に位置する。よって，堆積絶縁層２３上に堆積するゲート電極２２とＰフローティング領域５２とは対面していない。

本形態の半導体装置１００は，ゲート電極２２を内蔵する上段トレンチ２１の下方にＰフローティング領域５１，５２が設けられていることにより，それを有しない絶縁ゲート型半導体装置と比較して，次のような特性を有する。すなわち，ゲート電圧のスイッチオフ時には，ＤＳ間の電圧によって，Ｎ^- ドリフト領域１２内ではＰ^- ボディ領域４１との間のＰＮ接合箇所から空乏層が形成される。そして，そのＰＮ接合箇所の近傍が電界強度のピークとなる。空乏層の先端がＰフローティング領域５２に到達すると，Ｐフローティング領域５２がパンチスルー状態となってその電位が固定される。

さらに，ＤＳ間の印加電圧が高いと，Ｐフローティング領域５２の下端部からも空乏層が形成される。そして，Ｐ^- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐフローティング領域５２の下端部の近傍も電界強度のピークとなる。すなわち，電界のピークを２箇所に形成でき，最大ピーク値の低減を図ることができる。

また，ＤＳ間の印加電圧がさらに高い場合には，Ｐフローティング領域５２の下端部から空乏層が形成され，その空乏層がＰフローティング領域５１に到達する。そのため，Ｐフローティング領域５１の下端部でも電界強度のピークとなる。従って，電界のピークを３箇所に形成でき，より最大ピーク値の低減を図ることができる。よって，高耐圧化が図られる。また，高耐圧であることから，Ｎ^- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。

なお，Ｐフローティング領域５１とＰ^- ボディ領域４１との間に位置するＰフローティング領域の数を増やすほど電界のピーク箇所を多くすることができる。そのため，Ｐフローティング領域の数が多いほど高耐圧化および低オン抵抗化を図ることができる。図２は，Ｐフローティング領域５１とＰ^- ボディ領域４１との間に２層のＰフローティング領域５２，５３を設けた半導体装置１１０を示している。すなわち，半導体装置１１０は３層構造のＰフローティング領域を有している。具体的には，上段トレンチ２１の底部を包含するＰフローティング領域５２と，中段トレンチ２６の底部を包含するＰフローティング領域５３と，下段トレンチ２５の底部を包含するＰフローティング領域５１とを有している。この半導体装置１１０では，電界のピークを４箇所に形成でき，より最大ピーク値の低減を図ることができる。

続いて，図１に示した半導体装置１００の製造プロセスを図３ないし図５により説明する。まず，Ｎ⁺ ドレイン領域１１となるＮ⁺ 基板上に，Ｎ^- 型シリコン層をエピタキシャル成長により形成する。このＮ^- 型シリコン層（エピタキシャル層）は，Ｎ^- ドリフト領域１２，コンタクトＰ⁺ 領域３２，Ｎ⁺ ソース領域３１の各領域となる部分である。そして，その後のイオン注入等によりＰ^- ボディ領域４１およびＮ⁺ ソース領域３１が形成される。これにより，図３（ａ）に示すようにＮ⁺ ドレイン領域１１上にエピタキシャル層を有する半導体基板が作製される。

次に，半導体基板上にＨＴＯ（High Temperatuer Oxide）などのハードマスク９１を形成し，そのハードマスク９１上にレジスト９２を形成する。そして，図３（ｂ）に示すように下段トレンチ２５の幅と同等の溝幅でパターニングを行う。すなわち，下段トレンチ２５に相当する部位のパターニングを行う。次に，マスクドライエッチングを行った後，図３（ｃ）に示すようにトレンチドライエッチングを行う。このドライエッチングにより，中間トレンチ２９が形成される。中間トレンチ２９の幅は，下段トレンチ２５の幅と同等である。また，中間トレンチ２９の深さ（半導体基板の上面から中間トレンチ２９の底部までの長さ）は，下段トレンチ２５の深さ（下段トレンチ２５の開口部（上段トレンチ２１の底部）からその底部までの長さ）と同等である。

次に，図３（ｄ）に示すように上段トレンチ２１に相当する部位のパターニングを行う。すなわち，ハードマスク９１の溝幅を上段トレンチ２１の幅と同等となるまで広げる。次に，マスクドライエッチングを行った後，図３（ｅ）に示すように再度トレンチドライエッチングを行う。このドライエッチングにより，半導体基板の一部がその厚さ方向に均等に掘り下げられ，上段トレンチ２１と下段トレンチ２５とが同時に形成される。つまり，段差状のゲートトレンチが形成される。トレンチドライエッチングを行った後，不要なハードマスク９１およびレジスト９２を除去する。

次に，熱酸化処理を行うことにより，上段トレンチ２１および下段トレンチ２５のそれぞれの壁面に３０ｎｍ程度の厚さの犠牲酸化膜９３を形成する。犠牲酸化膜９３は，各トレンチの側壁にイオン注入を行わないようにするためのものである。

次に，図４（ｆ）に示すように各トレンチの底面から不純物のイオン注入を行う。その後，熱拡散処理を行うことにより，図４（ｇ）に示すようにＰフローティング領域５１，５２を形成する。すなわち，１回の熱拡散処理によって２層のＰフローティング領域を同時に形成することができる。その後，ウェットエッチングにて犠牲酸化膜９３を除去する。これにより，図３（ｅ）でのドライエッチングによるダメージ層が除去される。

次に，ＣＤＥ（Chemical Dry Etching）等の等方的なエッチング法を利用して各トレンチの壁面を平滑化した後，５０ｎｍ程度の厚さの熱酸化膜９４を形成する。この熱酸化膜９４により，後述する絶縁膜の埋め込み性が向上するとともに界面準位の影響を排除することが可能となる。なお，シリコン表面が露出していた方が絶縁物の埋込み性が良い場合には，熱酸化膜９４を形成する必要はない。

次に，図４（ｈ）に示すようにＣＶＤ（Chemical Vapor Deposition）法によって上段トレンチ２１および下段トレンチ２５内に絶縁膜２３を堆積させる。具体的に絶縁膜（堆積絶縁層）２３としては，例えばＴＥＯＳ（Tetra-Ethyl-Orso-Silicate）を原料とした減圧ＣＶＤ法，あるいはオゾンとＴＥＯＳとを原料としたＣＶＤ法によって形成されるシリコン酸化膜が該当する。

次に，図４（ｉ）に示すように堆積絶縁層２３に対してドライエッチングを行う。これにより，堆積絶縁層２３の一部が除去（エッチバック）され，ゲート電極２２を形成するためのスペースが確保される。その後，酸化性雰囲気にてアニール処理を行う。具体的には，例えばＨ₂ とＯ₂ との混合気体の雰囲気中，９００℃〜１０００℃の範囲内の温度により，２０分程度の時間，酸化アニール処理を行う。このアニール処理によって堆積絶縁層２３の緻密化が図られる。さらに，酸化性雰囲気中にてアニール処理を行っていることから，図４（ｊ）に示すようにシリコン表面に沿って５０ｎｍ程度の厚さの熱酸化膜９５が形成される。なお，酸化アニール処理の方法としては，例えば水素燃焼酸化法やドライ酸化法がある。

次に，半導体基板の表面に対して洗浄処理を行う。具体的には，フッ酸系の薬液（例えば，緩衝フッ酸）によるウェットエッチングを行う。この洗浄処理により，図５（ｋ）に示すように酸化アニール処理にて半導体基板の表面に形成された熱酸化膜９５や堆積絶縁層２３の表層部が除去される。これにより，エッチバックにてゲートトレンチ２１の壁面に生じる付着物やダメージ層が熱酸化膜９５とともに除去される。

次に，熱酸化処理を行い，図５（ｌ）に示すようにシリコン表面に膜厚が１００ｎｍ程度の熱酸化膜２４を形成する。この熱酸化膜２４が図１中のゲート酸化膜２４となる。具体的には，Ｈ₂ とＯ₂ との混合気体の雰囲気中，９００℃〜１１００℃の範囲内の温度にて熱酸化処理を行う。

次に，エッチバックにて確保したスペースに対し，図５（ｍ）に示すようにゲート材２２を堆積する。具体的にゲート材２２の成膜条件としては，例えば反応ガスをＳｉＨ₄ を含む混合ガスとし，成膜温度を５８０℃〜６４０℃とし，常圧ＣＶＤ法によって８００ｎｍ程度の膜厚のポリシリコン膜を形成する。このポリシリコン膜がゲート電極２２となる。なお，ゲート電極２２を形成する方法としては，導体を直接ゲートトレンチ２１内に堆積する方法の他，一旦高抵抗の半導体を堆積させた後にその絶縁層に対して不純物を拡散させる方法がある。

次に，ゲート材２２による電極層に対してエッチングを行う。その後，キャップ酸化を行うことにより，電極層の表面に酸化膜を形成する。最後に，ソース電極，ドレイン電極等を形成することにより，図１に示したような半導体装置１００が作製される。

なお，図２に示した３層構造のＰフローティング領域を有する半導体装置１１０の場合には，図４（ｄ）に示したパターニングおよび図４（ｅ）に示したトレンチドライエッチングを繰り返す。すなわち，パターニングとトレンチドライエッチングとを繰り返し，半導体基板の厚さ方向に２箇所の段差部を有するトレンチを形成する。そして，その段差状のトレンチに対してイオン注入および熱拡散処理を行う。これにより，３層構造のＰフローティング領域が形成される。すなわち，Ｐフローティング領域が３層以上の構造を有する半導体装置であっても，１回の熱拡散処理によってすべてのＰフローティング領域を形成することができる。

［第１の形態の応用例］
図１に示した半導体装置１００は，前述した製造プロセスの他，図６に示す製造プロセスによっても作製することができる。本製造プロセスでも図３（ａ）に示す半導体基板を出発材とする点は前述した製造プロセスと同様である。また，その半導体基板上にＨＴＯ等のハードマスク９１を形成し，そのハードマスク９１上にレジスト９２を形成する点も同様である。

本製造プロセスでは，まず，図６（ａ）に示すように上段トレンチ２１の幅と同等の溝幅でパターニングを行う。すなわち，上段トレンチ２１に相当する部位のパターニングを行う。次に，マスクドライエッチングを行った後，図６（ｂ）に示すようにトレンチドライエッチングを行う。このドライエッチングにより，上段トレンチ２１が形成される。トレンチドライエッチングを行った後，不要なレジスト９２を除去する。

次に，図６（ｃ）に示すようにＣＶＤ法によって上段トレンチ２１内に絶縁膜９６を堆積する。絶縁膜９６としては，例えばＴＥＯＳを原料としたシリコン酸化膜が該当する。このとき絶縁膜９６は，上段トレンチ２１内に下段トレンチ２５の幅と同等の幅の隙間が残るようにシリコン基板の表面に形成される。具体的に，半導体装置１００を製造する際には，０．２μｍ程度の膜厚の絶縁膜９６が形成される。

次に，ドライエッチングを行うことにより，図６（ｄ）に示すように絶縁膜９６の底部を除去する。このドライエッチングの際，上段トレンチ２１の側壁はエッチングレートが遅いためにエッチングが進まない。そのため，上段トレンチ２１の底部およびシリコン基板の表面の絶縁膜９６が除去され，上段トレンチ２１の底部の半導体層が露出する。一方，上段トレンチ２１の側壁の絶縁膜９６は殆どエッチングされずに残される。

次に，図６（ｅ）に示すようにトレンチドライエッチングを行う。このドライエッチングにより，上段トレンチ２１の底部のうち半導体層が露出した部分が掘り下げられ，下段トレンチ２５が形成される。トレンチドライエッチングを行った後，不要な絶縁膜９６およびハードマスク９１を除去する。これにより，図６（ｆ）に示すように所望の形状のトレンチが得られる。

その後，熱酸化処理を行うことにより，上段トレンチ２１および下段トレンチ２５のそれぞれの壁面に３０ｎｍ程度の厚さの犠牲酸化膜９３を形成する。以後は，前述した製造プロセスのうちの図４（ｆ）以降の処理を行うことにより，図１に示したような半導体装置１００が作製される。また，図６（ｃ）に示した酸化膜マスクの形成から図６（ｅ）に示したトレンチドライエッチングまでの処理を繰り返すことにより，３層構造のＰフローティング領域を有する半導体装置１１０を形成することが可能である。

以上詳細に説明したように第１の形態の半導体装置１００では，段差状のゲートトレンチを設けることとしている。すなわち，上段トレンチ２１と，上段トレンチ２１の底部の一部をさらに掘り込むことにより形成された下段トレンチ２５とを設けることとしている。そして，この段差状のゲートトレンチに対してイオン注入を行うことにより，ゲートトレンチの段差部分（上段トレンチ２１の底部），およびゲートトレンチの底部（下段トレンチ２５の底部）に同時に不純物が埋め込まれる。そして，１回の熱拡散処理によりＰフローティング領域５１およびＰフローティング領域５２が形成される。つまり本形態では，従来の形態のようにエピタキシャル成長工程，イオン注入工程，熱拡散工程等を繰り返すことなく，多層構造のＰフローティング領域を形成することができる。従って，製造工程が簡素である。

また，第１の形態の半導体装置１００では，ゲートトレンチが段差状であり，段差部分の下方にもＰフローティング領域が存在する。そのため，ゲートトレンチの底部とＰ^- ボディ領域４１と中間に位置するＰフローティング領域５２のサイズが従来の形態（図２１参照）と比べて大きい。よって，耐圧保持機能を十分に発揮することができる。

また，ゲートトレンチは，表面側の上段トレンチ２１の幅が広く，内側の下段トレンチ２５の幅が狭い。そのため，絶縁膜２３の埋め込み性がよい。なお，ゲート電極２２から離れている部分，例えば下段トレンチ２５内部にボイド等が発生したとしても素子特性に影響しない。

また，本形態では，１回の熱拡散処理によって複数のＰフローティング領域を同時に形成している。そのため，熱負荷が少なく，Ｐフローティング領域のサイズの制御性が良い。よって，隣り合うＰフローティング領域間の調節を細やかに行うことができ，半導体基板のコンパクト化が図られる。また，不純物を半導体基板に対して垂直方向からイオン注入により不純物を打ち込むため，トレンチの底部まで確実に不純物を埋め込むことができる。

また，ゲート電極２２の下方に堆積絶縁層２３が形成されているため，ゲート−ドレイン間の帰還容量（Ｃｇｄ）が小さい。よって，発振の防止や駆動損失の低減を図ることができる。

［第２の形態］
第２の形態に係る半導体装置２００は，図７の正面断面図に示す構造を有している。本形態の半導体装置２００の特徴は，半導体装置２００がいわゆるスーパージャンクション構造を有している点である。すなわち，本形態の半導体装置２００では，Ｐ^- ボディ領域４１の下方にＰ^- ボディ領域４１と繋がっているＰ型拡散領域が設けられ，そのＰ型拡散領域とＮ^- ドリフト領域１２とが半導体基板の幅方向に交互に繰り返される構造となっている。この点，Ｐ^- ボディ領域４１の下方に位置するＰ型拡散領域がフローティング領域である第１の形態と異なる。

半導体装置２００では，第１の形態の半導体装置１００と同様に，Ｎ⁺ ソース領域３１，Ｎ⁺ ドレイン領域１１，Ｐ^- ボディ領域４１およびＮ^- ドリフト領域１２が設けられている。また，半導体装置２００の上面側には，Ｐ^- ボディ領域４１を貫通する上段トレンチ２１と，上段トレンチ２１の底部に開口部を有する下段トレンチ２５とが設けられている。すなわち，幅が広い上段トレンチ２１と，幅が狭い下段トレンチ２５とが一体となって段差状のゲートトレンチが構成されている。また，上段トレンチ２１および下段トレンチ２５内には，堆積絶縁層２３が設けられている。さらに，上段トレンチ２１にはゲート電極２２が内蔵されている。

さらに，半導体装置２００には，Ｎ^- ドリフト領域１２に挟まれたＰ拡散領域５４およびＰ拡散領域５５が形成されている。また，Ｐ拡散領域５４は，Ｐ拡散領域５５の下方に位置している。そして，下段トレンチ２５の底部がＰ拡散領域５１内に，上段トレンチ２１の底部（段差状のトレンチの段差部）がＰ拡散領域５５内に，それぞれ位置している。Ｐ拡散領域５４およびＰ拡散領域５５の断面は，それぞれ略円形形状となっているとともにＰ拡散領域５４の上部とＰ拡散領域５５の下部とが繋がった状態となっている。すなわち，Ｐ拡散領域５４とＰ拡散領域５５とは一体のＰ型拡散領域となっている。そして，Ｐ拡散領域５４とＰ拡散領域５５とによって下段トレンチ２５を囲んだ状態となっている。

また，Ｐ拡散領域５４およびＰ拡散領域５５は，Ｐ^- ボディ領域４１とも繋がった状態となっている。図８は，図７のＡ−Ａ断面を示す図，すなわち半導体装置２００を上面から見たときの状態を示す断面図である。また，図９は，図７のＢ−Ｂ断面を示す図，すなわち半導体装置２００を側面から見たときの状態を示す断面図である。なお，図７は，半導体装置２００を正面から見たときの状態を示す断面図である。図８に示すように，半導体装置２００には，上段トレンチ２１の長手方向の端部の周辺に，Ｐ^- ボディ領域４１と繋がっているＰ^- 拡散層５０が設けられている。また，Ｐ^- 拡散層５０は，図９に示すようにＰ拡散領域５５と繋がっている。すなわち，Ｐ^- ボディ領域４１，Ｐ拡散領域５４，およびＰ拡散領域５５は，Ｐ^- 拡散層５０を介して一体のＰ型拡散領域となっている。

Ｐ拡散領域５４，５５のサイズおよび濃度は，チャージバランスを考慮して設計する必要がある。具体的には，次の条件式（１）を満たすように設計する。
ｄ１・ｎ１＝ｄ２・ｎ２ （１）
条件式（１）中，ｄ１はＰ拡散領域に挟まれたＮ^- ドリフト領域１２の幅（図７の寸法ｄ１）を，ｎ１はＮ^- ドリフト領域１２の不純物濃度を，ｄ２はＰ拡散領域の幅（図７の寸法ｄ２）を，ｄ２はＰ拡散領域の不純物濃度をそれぞれ意味している。

なお，本形態の半導体装置２００は，第１の形態の製造プロセスとほぼ同様の製造プロセスにて作製することができる。第１の形態と異なる点は，Ｐ^- ボディ領域４１とＰ拡散領域５４と繋げるＰ^- 拡散層５０を形成する工程を加えることである。具体的には，フォトリソグラフィ工程を追加し，Ｐ^- ボディ領域４１よりも深い拡散処理を行うことより容易に作製することができる。

以上詳細に説明したように第２の形態の半導体装置２００では，Ｐ^- ボディ領域４１の下方であって半導体基板の厚さ方向にＰ拡散領域５４，５５を繋いで設けることとしている。さらに，Ｐ^- ボディ領域４１とＰ拡散領域５４とを繋げて同電位とすることとしている。さらに，そのＰ拡散領域５４，５５とＮ^- ドリフト領域１２とが半導体基板の幅方向に交互に繰り返される構造，すなわちスーパージャンクション構造となっている。

本形態においても，第１の形態と同様に，従来の形態のようにエピタキシャル成長工程，イオン注入工程，熱拡散工程等を繰り返すことなく，多層のＰフローティング領域を形成することができる。従って，製造工程が簡素である。また，１回の熱拡散処理によって複数のＰ拡散領域を同時に形成している。そのため，熱負荷が少なく，Ｐ拡散領域のサイズの制御性が良い。そのことから，隣り合うＰ拡散領域５４，５４のピッチを従来の形態よりも狭くすることができる。よって，従来の形態と比較して，より高耐圧化を図ることができる。特に，低耐圧帯（耐圧２００Ｖ以下）の低オン抵抗デバイスに好適な構造である。

［第３の形態］
第３の形態に係る半導体装置３００は，図１０の正面断面図に示す構造を有している。本形態の半導体装置３００の特徴は，ゲート電極が内蔵されているトレンチ（ゲートトレンチ）と，スーパージャンクション構造を構成するＰ拡散領域を形成するためのトレンチ（Ｐ拡散領域用トレンチ）とを別体とし，Ｐ拡散領域用トレンチを段差状に設けている点である。この点，ゲートトレンチとＰ拡散領域用トレンチとが一体である第２の形態と異なる。

半導体装置３００では，第２の形態の半導体装置２００と同様に，Ｎ⁺ ソース領域３１，Ｎ⁺ ドレイン領域１１，Ｐ^- ボディ領域４１およびＮ^- ドリフト領域１２が設けられている。また，半導体装置３００の上面側の一部を掘り込むことで形成されたトレンチ２７が設けられている。また，トレンチ２７には，ゲート電極２２が内蔵されている。ゲート電極２２は，トレンチ２１の壁面に形成されたゲート絶縁膜２４によりＰ^- ボディ領域４１から絶縁されている。

また，半導体基板には，ゲート電極２２が内蔵されたゲートトレンチ２７の他，ゲートトレンチ２７を挟んだ両側にＰ拡散領域用トレンチが設けられている。このＰ拡散領域用トレンチは，幅が広い上段トレンチ２１と，幅が狭い下段トレンチ２５とによって段差状に構成され，その内部は絶縁物で充填されている。

さらに，半導体装置３００には，Ｎ^- ドリフト領域１２に挟まれたＰ拡散領域５４およびＰ拡散領域５５が形成されている。また，Ｐ拡散領域５４は，Ｐ拡散領域５５の下方に位置している。そして，下段トレンチ２５の底部がＰ拡散領域５１内に，上段トレンチ２１の底部（段差状のトレンチの段差部）がＰ拡散領域５５内に，それぞれ位置している。Ｐ拡散領域５４およびＰ拡散領域５５の断面は，それぞれ略円形形状となっているとともにＰ拡散領域５４の上部とＰ拡散領域５５の下部とが繋がった状態となっている。すなわち，Ｐ拡散領域５４とＰ拡散領域５５とは一体のＰ型拡散領域となっている。

また，半導体装置３００では，第２の形態の半導体装置と異なり，Ｐ拡散領域５５の上部とＰ^- ボディ領域４１の下面とが繋がった状態となっている。すなわち，Ｐ^- 拡散層５０を設けるまでもなく，Ｐ拡散領域５５とＰ^- ボディ領域４１とは一体のＰ型拡散領域となっている。すなわち，本形態の半導体装置３００は，ゲート電極２２を内蔵するためのトレンチと，Ｐ拡散領域を形成するためのトレンチとを別体としている。そのため，Ｐ拡散領域を形成するためのトレンチをＰ型の不純物領域で取り囲んだとしてもドレイン電流に対する妨げとなることはない。そこで，Ｎ^- ドリフト領域１２内の空乏化を確実にするため，Ｐ拡散領域５５の上部とＰ^- ボディ領域４１の下面とを繋げている。

本形態の半導体装置３００では，Ｐ^- ボディ領域４１の下方にＰ^- ボディ領域４１と繋がっているＰ拡散領域５４，５５が設けられ，そのＰ拡散領域５４，５５とＮ^- ドリフト領域１２とが半導体基板の幅方向に交互に繰り返される構造，いわゆるスーパージャンクション構造となっている。以下，半導体装置３００の製造プロセスについて述べる。

まず，Ｎ⁺ ドレイン領域１１となるＮ⁺ 基板上に，エピタキシャル成長工程によりＮ^- 型シリコン層を形成する。このエピタキシャル層の不純物濃度は，２．５Ｅ１６／ｃｍ³ である。そして，その後のイオン注入等によりＰ^- ボディ領域４１，Ｎ⁺ ソース領域３１およびコンタクトＰ⁺ 領域３２を形成する。さらに，ゲートトレンチ２７を形成し，ゲートトレンチ２７内にゲート電極２２を形成する。これにより，図１１（ａ）に示すような半導体基板が作製される。すなわち，各Ｐ拡散領域の形成前に，あらかじめトレンチゲート部を形成しておく。

次に，半導体基板上にＨＴＯなどのハードマスク９１を形成し，そのハードマスク９１上にレジスト９２を形成する。そして，下段トレンチ２５に相当する部位のパターニングを行う。次に，マスクドライエッチングを行った後，図１１（ｂ）に示すようにトレンチドライエッチングを行う。このドライエッチングにより，中間トレンチ２９が形成される。中間トレンチ２９の幅は，下段トレンチ２５の幅と同等である。また，中間トレンチ２９の深さ（半導体基板の上面から中間トレンチ２９の底部までの長さ）は，下段トレンチ２５の深さ（下段トレンチ２５の開口部（上段トレンチ２１の底部）からその底部までの長さ）と同等である。

次に，上段トレンチ２１に相当する部位のパターニングを行う。次に，マスクドライエッチングを行った後，図１１（ｃ）に示すように再度トレンチドライエッチングを行う。このドライエッチングにより，パターニングされた部位で半導体基板の厚さ方向に均等に掘り下げられ，上段トレンチ２１と下段トレンチ２５とが同時に形成される。トレンチドライエッチングを行った後，不要なハードマスク９１およびレジスト９２を除去する。

次に，熱酸化処理を行うことにより，上段トレンチ２１および下段トレンチ２５のそれぞれの壁面に３０ｎｍ程度の厚さの犠牲酸化膜９３を形成する。犠牲酸化膜９３は，各トレンチの側壁にイオン注入を行わないようにするためのものである。

次に，図１２（ｄ）に示すように各トレンチの底面から不純物のイオン注入を行う。次に，図１２（ｅ）に示すようにＣＶＤ法によってＰ拡散領域用トレンチ内に絶縁膜２３を堆積させる。具体的に絶縁膜（堆積絶縁層）２３としては，例えばＴＥＯＳを原料とした減圧ＣＶＤ法，あるいはオゾンとＴＥＯＳとを原料としたＣＶＤ法によって形成されるシリコン酸化膜が該当する。なお，本形態では，エッチバック工程がないため，犠牲酸化膜９３は界面準位の影響を排除するため酸化膜（第１の形態では熱酸化膜９４）を兼ねることができる。

次に，堆積絶縁層２３のアニール処理を兼ねて熱拡散処理を行うことにより，図１２（ｆ）に示すようにＰ拡散領域５４，５５を形成する。その後，ソース電極，ドレイン電極等を形成することにより，図１０に示したような半導体装置３００が作製される。

なお，シミュレーションにより，半導体装置３００において以下の表１に示す特性が確認された。

以上詳細に説明したように第３の形態の半導体装置３００では，ゲートトレンチと，Ｐ拡散領域用トレンチとを別体とすることとしている。そのため，ゲートトレンチを従来の方法で形成すればよく，作製が容易である。また，第１の形態のように堆積絶縁層２３上にゲート電極を形成する必要がないため，絶縁膜２３の埋め込み性は問題にならない。さらには，Ｐ拡散領域を設計する際，ゲート電極の位置やサイズを考慮する必要がない。そのため，設計自由度が高い。また，ゲート電極２２とＰ拡散領域５４との間の距離が第２の半導体装置２００と比較して長い。そのため，電流経路を確保し易い。

なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。

また，実施の形態の半導体装置はトレンチゲート型の半導体装置であるが，本発明の適用範囲はこれに限るものではない。すなわち，図１３に示すようにプレーナ型の半導体装置にも適用可能である。なお，図１３に示した半導体装置４００では，Ｐ拡散領域５６，５７によってスーパージャンクション構造を構成している。

また，実施の形態の半導体装置は，図１４に示すような伝導度変調型パワーＭＯＳ（ＩＧＢＴ）に対しても適用可能である。

また，実施の形態の半導体装置は，伝導度変調型パワーＭＯＳとすることにより，これまでに述べた特性に加え，次のような特性を有している。すなわち，各Ｐフローティング領域にホールが蓄積するため，各Ｐフローティング領域がホールの供給源となる。その結果，Ｎ^- ドリフト領域１２の表面領域，具体的にはＰフローティング領域５１よりも上方に位置する領域のホールの濃度を上げることができる。従って，低損失化が図られる。

また，各Ｐフローティング領域からも空乏層が形成されるため，負荷短絡時の耐圧が向上する。すなわち，Ｐフローティング領域を有しない従来の半導体装置では，負荷短絡時に図１５に示すようにＰ^- ボディ領域４１とＮ^- ドリフト領域１２との間のＰＮ接合箇所からドレイン側に空乏層１５が形成され，トレンチ２１の下方の領域で電流が流れる。一方，本形態の半導体装置１００では，ゲート電極２２の下に堆積絶縁層２３が形成されており，図１６に示すようにトレンチ２１，２５に沿って電流が流れる。また，各Ｐフローティング領域からも空乏層１５が形成される。従って，負荷短絡時の電流経路が非常に狭い。その結果，短絡電流が低減し，負荷短絡時の耐圧が向上する。

また，図１７あるいは図１８に示すようにＰ^- ボディ領域４１とＮ^- ドリフト領域１２との間にホールのバリアとして作用するＮホールバリア領域１８が形成されたパワーＭＯＳに対しても適用可能である。このＮホールバリア領域１８が形成されたパワーＭＯＳの場合，Ｎホールバリア領域１８内で空乏層の広がりが狭い。そのため，耐圧が低下してしまうおそれがある。しかしながら，本形態のようにＰフローティング領域を備えたパワーＭＯＳでは，Ｐ^- ボディ領域４１とＮ^- ドリフト領域１２との間のＰＮ接合箇所から形成される空乏層に加え，Ｐフローティング領域からも空乏層が形成されるため，耐圧の低下が抑制される。

第１の形態に係る半導体装置の構造（２段構造）を示す断面図である。 第１の形態に係る半導体装置の応用例（３段構造）を示す断面図である。 図１に示した半導体装置の製造工程を示す図（その１）である。 図１に示した半導体装置の製造工程を示す図（その２）である。 図１に示した半導体装置の製造工程を示す図（その３）である。 図１に示した半導体装置の製造工程を示す図（応用例）である。 第２の形態に係る半導体装置の構造を示す正面断面図である。 第２の形態に係る半導体装置の構造を示す上面断面図である。 第２の形態に係る半導体装置の構造を示す側面断面図である。 第３の形態に係る半導体装置の構造を示す正面断面図である。 図１０に示した半導体装置の製造工程を示す図（その１）である。 図１０に示した半導体装置の製造工程を示す図（その２）である。 本発明をプレーナ型の半導体装置に適用した例を示す図である。 本発明を伝導度変調型の半導体装置に適用した例を示す図である。 従来の形態の半導体装置における負荷短絡時の電流経路を示す図である。 実施の形態の半導体装置における負荷短絡時の電流経路を示す図である。 ホールバリア層が形成された半導体装置の構造（その１）を示す断面図である。 ホールバリア層が形成された半導体装置の構造（その２）を示す断面図である。 従来の形態に係る半導体装置の構造（その１）を示す断面図である。 従来の形態に係る半導体装置の構造（その２）を示す断面図である。 従来の形態に係る半導体装置の構造（その３）を示す断面図である。

符号の説明

１１ Ｎ⁺ ドレイン領域
１２ Ｎ^- ドリフト領域（ドリフト領域）
２１ 上段トレンチ（第１トレンチ部）
２２ ゲート電極（ゲート電極）
２３ 堆積絶縁層（堆積絶縁層）
２４ ゲート絶縁膜
２５ 下段トレンチ（第２トレンチ部）
３１ Ｎ⁺ ソース領域
４１ Ｐ^- ボディ領域（ボディ領域）
５０ Ｐ^- 拡散層
５１ Ｐフローティング領域（第２フローティング領域）
５２ Ｐフローティング領域（第１フローティング領域）
５４ Ｐ拡散領域（第２不純物領域）
５５ Ｐ拡散領域（第１不純物領域）
１００ 半導体装置

Claims (4)

1. 半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とを有する半導体装置において，
   前記ドリフト領域に囲まれ，少なくとも一部が前記ボディ領域の下方に位置し，第２導電型半導体である第１フローティング領域と，
   半導体基板の上面に開口部が設けられ，前記ボディ領域を貫通するとともにその底部が前記第１フローティング領域内に位置する第１トレンチ部と，
   前記ドリフト領域に囲まれ，前記第１フローティング領域の下方に位置し，前記第１フローティング領域と非接触であり，第２導電型半導体である第２フローティング領域と，
   前記第１トレンチ部の底部に開口部が設けられ，その底部が前記第２フローティング領域領域内に位置する第２トレンチ部とを有し，
   前記第１トレンチ部内には，
   絶縁物を堆積してなる堆積絶縁層と，
   前記堆積絶縁層上に位置し，前記ボディ領域と対面するゲート電極とが形成されており，
   前記堆積絶縁層は，前記第２トレンチ部を絶縁物で充填しており，
   前記堆積絶縁層の上端は，前記ボディ領域の下端よりも下方に位置するとともに前記第１フローティング領域の上端よりも上方に位置することを特徴とする半導体装置。
2. 請求項１に記載する半導体装置において，
   前記第２トレンチ部の開口部の幅は，前記第１トレンチ部の開口部の幅と比べて狭いことを特徴とする半導体装置。
3. 半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とを有する半導体装置において，
   前記ドリフト領域に囲まれ，少なくとも一部が前記ボディ領域の下方に位置し，第２導電型半導体である第１フローティング領域と，
   前記ドリフト領域に囲まれ，前記第１フローティング領域の下方に位置し，前記第１フローティング領域と非接触であり，第２導電型半導体である第２フローティング領域と，
   半導体基板の上面に開口部を有し，その壁面に段差が設けられ，その段差部が前記第１フローティング領域内に位置するとともにその底部が前記第２フローティング領域内に位置し，その開口部の幅が底部の幅より広いトレンチ部とを有し，
   前記トレンチ部内には，
   絶縁物を堆積してなる堆積絶縁層と，
   前記堆積絶縁層上に位置し，前記ボディ領域と対面するゲート電極とが形成されており，
   前記堆積絶縁層の上端は，前記ボディ領域の下端よりも下方に位置するとともに前記第１フローティング領域の上端よりも上方に位置することを特徴とする半導体装置。
4. 半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている半導体装置の製造方法において，
   半導体基板の上面にマスク材を形成するマスク形成工程と，
   前記マスク材を第１の溝幅でパターニングする第１パターニング工程と，
   第１パターニング工程の後，半導体基板の一部を厚さ方向に掘り下げることによりトレンチ部を形成する第１トレンチ部形成工程と，
   第１トレンチ部形成工程の後，前記マスク材の溝幅を第１の溝幅よりも広い第２の溝幅に広げる第２パターニング工程と，
   第２パターニング工程の後，半導体基板の一部を厚さ方向に掘り下げることにより，段差状であってその段差部が前記ドリフト領域内に位置決めされるトレンチ部を形成する第２トレンチ部形成工程と，
   第２トレンチ部形成工程にて形成された段差状のトレンチ部に対して半導体基板の厚さ方向から不純物を注入する不純物注入工程と，
   不純物注入工程の後，熱拡散処理を行うことで，前記トレンチ部の段差部に位置し，第２導電型半導体である第１フローティング領域と，前記トレンチ部の底部に位置し，前記第１フローティング領域とは非接触であり，第２導電型半導体である第２フローティング領域とを形成するフローティング領域形成工程と，
   第２トレンチ部形成工程にて形成された段差状のトレンチ部内に絶縁物を充填して堆積絶縁層を形成し，その堆積絶縁層の上端が前記ボディ領域の下端よりも下方に位置するとともに前記第１フローティング領域の上端よりも上方に位置するようにその堆積絶縁層の一部を除去し，その堆積絶縁層上に前記ボディ領域と対面するゲート電極を形成するゲート電極形成工程と，
   を含むことを特徴とする半導体装置の製造方法。

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