JP4492736B2

JP4492736B2 - 半導体集積回路

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Description

本発明は、いわゆるＭＴＣＭＯＳ適用回路セルと、非適用の回路セルとを同一回路ブロック内に混在して有する半導体集積回路に関する。

電源電圧または基準電圧の回路セルへの供給と遮断を制御することは、例えば、ＭＴＣＭＯＳ（multi-threshold complementary metal oxide semiconductor）と称される回路技術として知られている。ＭＴＣＭＯＳでは、例えば特定の機能を果たす回路ブロックごとに、電源電圧や基準電圧（例えばＧＮＤ電圧）を供給する経路に、機能回路のトランジスタより閾値電圧が高い電源スイッチトランジスタを接続する。回路ブロックが未使用状態になったとき、電源スイッチトランジスタがオフに設定されて、回路ブロック中の各トランジスタに流れるリーク電流が遮断される。これにより、未使用の回路ブロックに流れる無駄なリーク電流を大幅に減らすことができる。

ＭＴＣＭＯＳ技術が適用された回路ブロックを含む半導体集積回路の設計において人手により電源スイッチトランジスタを配置することの煩わしさをなくす意図で、電源スイッチトランジスタをセル化し、回路セルの配置領域内に、電源スイッチセルを適宜配置した半導体集積回路を既に提案している（特許文献１参照）。
特許文献１に記載された回路ブロック内には、ＭＴＣＭＯＳ技術が適用された回路セルと、非適用の回路セルが混在して配置されている。
特開２００５−２５９８７９号公報

特許文献１に記載された技術では、１つの回路ブロックに、ＭＴＣＭＯＳ技術等の電源制御技術を適用した回路セル（電源制御対象の回路セル）と、非適用の回路セル（電源供給が常時オンの回路セル）とを混在して配置して所定の回路を実現する。このとき各回路セルには、電源スイッチを介して電源電圧または基準電圧への接続が制御される第１分岐線（いわゆる仮想電源電圧線または仮想基準電圧線）と、電源電圧または基準電圧が供給される幹線に対し、電源スイッチを介することなく直接接続される第２分岐線とを配置する必要がある。

この回路セルのレイアウトを行うに当たって、回路セルの設計時の段階では、どのような機能を持つ回路ブロックに使用されるか不明である。よって、回路セルの設計時には、汎用性を持たせるため、回路セル内の第１分岐線と第２分岐線の各々は、ＩＲドロップ（電流が流れることによる電圧降下）やエレクトロマイグレーション耐性を考慮して配線抵抗を十分に小さくする必要がある。
特に、電源スイッチを介することなく直接、幹線に接続される第２分岐線は、ＩＲドロップの発生によって動作中の近隣の回路セルに対し、その動作が遅延する遅延性の影響を与える。このため、回路ブロック内における配置位置に制限がない汎用性を持つ回路セルでは分岐線、特に第２分岐線は、その抵抗値を下げるためパターン上で十分に太い配線としなければならない。しかし、回路ブロック内で配置される場所によっては、分岐線が太すぎる場合もあり、その場合、その分だけ回路セルのサイズに無駄が発生していた。

本発明は、回路セルの第１および第２分岐線の太さにおける無駄を抑制でき、これによりセル面積の縮小が可能で、回路ブロック内のセル配置を効率良く行うことができる構成の半導体集積回路を提供するものである。

本発明の一形態（第１形態）に関わる半導体集積回路は、電源スイッチにより電源の供給と遮断が制御される電源制御対象の回路セルと、起動後は電源が常時、供給される常時オンの回路セル群とを含むセル配置領域と、前記セル配置領域に配置され、電源電圧または基準電圧が印加される幹線と、前記セル配置領域内で、それぞれ前記幹線から分岐して配置される第１分岐線および第２分岐線と、を有し、前記電源制御対象の回路セルが、前記電源スイッチおよび前記第１分岐線を介して前記幹線に接続され、前記常時オンの回路セル群が、共通の前記第２分岐線を介して前記幹線に接続されて、起動後は電源が常時、供給される複数の分岐接続回路セルと、前記第２分岐線を介することなく個別の接続線によって前記幹線に接続されて、起動後は電源が常時、供給される個別接続回路セルと、を含む。

本発明の他の形態（第２形態）に関わる半導体集積回路は、上記第１形態において、前記幹線と前記第２分岐線とが互いに直交する方向に配置され、前記個別接続回路セルは、前記幹線からの距離が一定値以内の前記セル配置領域内の領域である幹線隣接領域に配置され、前記複数の分岐接続回路セルは、前記幹線隣接領域以外の前記セル配置領域内の領域に配置されている。

本発明の他の形態（第３形態）に関わる半導体集積回路は、上記第１形態において、前記幹線と前記第２分岐線が互いに直交する方向に配置され、前記個別接続回路セルは、前記幹線との間に前記電源制御対象の回路セルを介在させないで前記幹線と隣接配置され、前記複数の分岐接続回路セルの各々と前記幹線との間に他の回路セルが配置されている。

本発明の他の形態（第４形態）に関わる半導体集積回路は、上記第１形態において、前記個別接続回路セルは、電源電流のドライブ能力が所定値以上の回路セルであり、前記複数の分岐接続回路セルは、それぞれ、電源電流のドライブ能力が前記所定値未満の回路セルである。

本発明の他の形態（第５形態）に関わる半導体集積回路は、上記第１形態において、前記個別接続回路セルは、動作時に回路セル内を流れる最大の電源電流が所定値以上の回路セルであり、前記複数の分岐接続回路セルは、それぞれ、前記最大の電源電流が前記所定値未満の回路セルである。

本発明の他の形態（第６形態）に関わる半導体集積回路は、上記第１形態において、前記個別接続回路セルは、トランジスタの総ゲート幅が所定値以上の回路セルであり、前記複数の分岐接続回路セルは、それぞれ、前記総ゲート幅が前記所定値未満の回路セルである。

本発明で、前記常時オンの回路セル群である前記複数の分岐接続回路セルは、いわゆる不定伝播防止回路セル、リテンションレジスタの回路セルの少なくとも一方を含んでよい。

前述した第１形態の構成によれば、起動後は電源供給が常時オンの回路セル群が、複数の分岐接続回路セルと、個別接続回路セルとを含んでいる。複数の分岐回路セルは共通の第２分岐線を介して幹線に接続されているが、個別接続回路セルは、第２分岐線を介することなく、その回路セルごとに個別の接続線を介して幹線に接続されている。
当該半導体集積回路が起動されると、複数の分岐接続回路セルは、当該回路セルから第２分岐線、幹線という経路を通って、あるいは逆に、幹線から第２分岐線、当該回路セルという経路を通って電源電流が流れる。一方、個別接続回路セルは、第２分岐線に接続されていないため、個別の接続線と幹線の経路を通って電源電流が流れる。したがって、個別接続回路セルを流れる電源電流は、第２分岐線を流れない。

特に個別接続回路セルを幹線隣接領域に配置すると（第２形態）、その回路セルと幹線間の接続線が短い。また、接続線が他の分岐接続回路セルや電源制御対象の回路セル内を通らない。
このことは、個別接続回路セルを幹線に隣接させる場合も同様である（第３形態）。

個別接続回路セルの電源電流のドライブ能力を、分岐接続回路セルの電源電流のドライブ能力より大きくすると（第４形態）、そのドライブ能力の差だけ、第２分岐線を流れる電源電流の量が減る。このことは、他の観点（最大の電源電流で規定した第５形態、トランジスタの総ゲート幅で規定した第６形態）でも同様である。つまり、第５形態では、個別接続回路セルの最大の電源電流を、分岐接続回路セルの最大の電源電流より大きくするため、その電流差だけ、第２分岐線を流れる電源電流の量が減る。第６形態では、個別接続回路セルの総ゲート幅を、分岐接続回路セルの総ゲート幅より大きくしているため、そのゲート幅の差だけ、第２分岐線を流れる電源電流の量が減る。
なお、ここで「ゲート幅」とは、ゲートにより制御されるチャネル電流が流れる向きと直交するゲートサイズのことである。また「総ゲート幅」とは、ゲートが並列接続された複数の単位（ゲートフィンガー）から形成されている場合、各ゲートフィンガーにおける上記ゲート幅の合計のことである。

本発明によれば、回路セルの第１および第２分岐線の太さにおける無駄を抑制でき、これによりセル面積の縮小が可能で、回路ブロック内のセル配置を効率良く行うことができるという利益が得られる。

以下、本発明の実施形態を、図面を参照して説明する。

《第１実施形態》
図１は、本発明の実施形態に関わる半導体集積回路の構成の一例を示す図である。同図においては、電源電圧Ｖｄｄまたは基準電圧（例えばＧＮＤ電圧）を供給するための配線と、これに接続される回路セルとが概略的に図解されている。

図１に示す半導体集積回路は、ＭＴＣＭＯＳ技術が適用されたセル配置領域Ａ１と、ＭＴＣＭＯＳ技術が非適用のセル配置領域Ａ２と、セル配置方式以外の方式により設計され、ＭＴＣＭＯＳ非適用回路ブロックの一種である回路ブロック３０と、を有する。

本実施形態においては、ＭＴＣＭＯＳ技術が適用されたセル配置領域Ａ１を半導体集積回路が有していることは必須である。これに対し、ＭＴＣＭＯＳ技術が非適用のセル配置領域Ａ２や回路ブロック３０の有無は任意である。ただし、例えば制御回路やメモリ部などの制御に関わる回路は回路ブロック３０のように、起動後は電源供給が常時オンの回路ブロックとして個別設計される場合がある。また、セル配置方式により設計された論理ブロック等の一部の領域においても、例えばセル配置領域Ａ２のようにＭＴＣＭＯＳを非適用として、起動後は電源供給を常に行うことがある。
図１は、ＭＴＣＭＯＳ技術が適用されたセル配置領域Ａ１に加えて、ＭＴＣＭＯＳ非適用のセル配置領域Ａ２と回路ブロック３０とを共に有している場合の一例を示している。

図１に示す例では、「幹線」としての複数の電源線対ＰＬ１と、複数の電源線対ＰＬ２と、複数の分岐線群ＢＬ１と、「分岐線」としての複数の分岐線群ＢＬ２とを有する。

電源線対ＰＬ１は、列（カラム）方向に長く、行（ロウ）方向で所定間隔となるように互いに平行配置されている。
電源線対ＰＬ２は、電源線対ＰＬ１に対して直交する行方向に長く、列方向で所定間隔となるように互いに平行配置されている。
図１では５対の電源線対ＰＬ１と、５対の電源線対ＰＬ２とが互いに交差し、全体としては格子状の電源線パターンを形成している。

電源線対ＰＬ１およびＰＬ２は、それぞれ、１本の電源電圧幹線ＶＤＤと１本の基準電圧幹線ＶＳＳが対をなして並行配置されている。上述した格子状の電源線パターンの交点において、電源電圧幹線ＶＤＤ同士、基準電圧幹線ＶＳＳ同士が、コンタクトを介して互いに接続されている。

格子状の電源線パターンにおいて、四方の外枠の電源線対ＰＬ１，ＰＬ２には、それぞれ電源入力セル４１,４２が接続されている。基準電圧幹線ＶＳＳは電源入力セル４１に、電源電圧幹線ＶＤＤは電源入力セル４２に、それぞれ接続されている。
電源入力セル４１を介して半導体集積回路の外部から基準電圧Ｖｓｓが供給される。電源入力セル４２を介して半導体集積回路の外部から電源電圧Ｖｄｄが供給される。

分岐線群ＢＬ１およびＢＬ２は、「幹線」としての電源線対ＰＬ１から分岐して、半導体集積回路における回路の基本単位である電源制御対象の回路セル１０等に電源を供給する。
また、分岐線群ＢＬ１およびＢＬ２は、それぞれ、列方向に長い「幹線」としての電源線対ＰＬ１から行方向に延びて形成されている。

ここで本実施形態に関わる半導体集積回路は、セル配置領域Ａ１において、「電源スイッチにより電源の供給と遮断が制御される電源制御対象の回路セル１０と、起動後は電源が常時、供給される常時オン（Always-on）の回路セル５０とを含む」ことが大きな特徴の１つ特徴である。

電源スイッチは、図１の例では、スイッチセル２０として電源線対ＰＬ１の配置領域の下層領域、即ち、電源線対ＰＬ１の配線より半導体基板に近い側の領域に形成されている。電源スイッチは、電源制御対象の回路セル１０内に適宜設けることもあり、本実施形態では、そのように形成されていることも許容される。ただし、図１の例では、電源スイッチセルの配置効率と、電源スイッチセルを制御する制御線の接続の容易性との観点から、電源スイッチを電源スイッチセル２０として実現し、かつ、電源スイッチセル２０を電源線対ＰＬ１に沿った、その下層領域にまとめて配置している。

セル配置領域Ａ１において、１つの電源線対ＰＬ１から、分岐線群ＢＬ２が分岐しており、分岐線群ＢＬ２には、上述した２種類の回路セル、即ち、電源制御対象の回路セル１０と常時オンの回路セル５０が接続される。
ここで分岐線群ＢＬ２は、電源電圧Ｖｄｄが印加される分岐線（以下、電源電圧枝線ＶＤＤＢ）と、基準電圧Ｖｓｓが印加される分岐線（基準電圧枝線ＶＳＳＢ）とを含む。電源制御対象の回路セル１０と常時オンの回路セル５０の双方は、電源電圧枝線ＶＤＤＢと基準電圧枝線ＶＳＳＢとの双方に接続されて電源の供給を受ける。

ただし、図１には詳細に図解していないが、回路セル１０に接続されている電源電圧枝線ＶＤＤＢと基準電圧枝線ＶＳＳＢの一方または双方が、電源スイッチセル２０を介して電源線対ＰＬ１の、対応する幹線（電源電圧幹線ＶＤＤまたは基準電圧幹線ＶＳＳ）に接続される構成となっている。これに対し、常時オンの回路セル５０に接続されている電源電圧枝線ＶＤＤＢと基準電圧枝線ＶＳＳＢの双方が、電源スイッチセル２０を介さないで直接、電源線対ＰＬ１の、対応する幹線（電源電圧幹線ＶＤＤまたは基準電圧幹線ＶＳＳ）に接続されている。
図１では、電源スイッチセル２０を介して幹線に接続されるか否かを問わず、電源電圧枝線ＶＤＤＢ（または基準電圧枝線ＶＳＳＢ）を同じ構成により示している。

ここでＭＴＣＭＯＳ制御には、よく知られているように、電源電位Ｖｄｄ側を電源スイッチ制御するタイプ（いわゆるヘッダタイプ）と、基準電位Ｖｓｓ側を電源スイッチ制御するタイプ（いわゆるフッタタイプ）と、その両方の制御を行うタイプの３種類が存在する。本実施形態では、この３種類の何れを採用してもよい。ただし、ヘッダ側とフッタ側の両方を電源スイッチ制御するタイプは面積オーバーヘッドが大きく、ヘッダタイプ又はフッタタイプの何れかが望ましい。

電源スイッチセル２０は、図示しない制御信号を入力し、これに応じて、電源線対ＰＬ１と分岐線群ＢＬ２において、電源電圧Ｖｄｄと基準電圧Ｖｓｓの少なくとも一方を遮断可能に構成されている。例えば、電源スイッチセル２０は電源スイッチトランジスタを含んでおり、入力される制御信号の論理に応じて当該電源スイッチトランジスタをオフすることにより、分岐線群ＢＬ２に接続される電源制御対象の回路セル１０への電源電流経路を遮断する。
ＭＴＣＭＯＳ型の電源遮断技術が採用される半導体集積回路の場合、電源スイッチトランジスタとして、電源制御対象の回路セル１０内の導電型が同じタイプのトランジスタより閾値電圧が高いＭＯＳトランジスタが用いられる。例えば、制御信号に応じて、基準電圧枝線ＶＳＳＢを基準電圧幹線ＶＳＳから電気的に切断するフッタタイプの場合、電源スイッチトランジスタとして高閾値電圧のｎ型ＭＯＳトランジスタが用いられる。制御信号に応じて、電源電圧枝線ＶＤＤＢを電源電圧幹線ＶＤＤから電気的に切断するヘッダタイプの場合は、電源スイッチトランジスタとして高閾値電圧のｐ型ＭＯＳトランジスタが用いられる。

一方、セル配置領域Ａ２には電源スイッチセル２０が設けられていない。セル配置領域Ａ２において、電源電圧枝線ＶＤＤＡと基準電圧枝線ＶＳＳＡからなる分岐線群ＢＬ１が電源線対ＰＬ１から分岐されている。電源電圧枝線ＶＤＤＡは電源電圧幹線ＶＤＤにコンタクトを介して接続され、基準電圧枝線ＶＳＳＡは基準電圧幹線ＶＳＳにコンタクトを介して接続されている。

これに対して、セル配置領域Ａ１内の分岐線群ＢＬ２は、上述したように電源電圧枝線ＶＤＤＢおよび基準電圧枝線ＶＳＳＢを有する。電源電圧枝線ＶＤＤＢは電源電圧幹線ＶＤＤに、基準電圧枝線ＶＳＳＢは基準電圧幹線ＶＳＳにそれぞれ直接（コンタクトを介しての意味）または電源スイッチセル２０を介して接続される。

このように、分岐線群ＢＬ１とＢＬ２との違いは、電源スイッチセル２０の挿入の有無にある。すなわち、両者のうち、分岐線群ＢＬ２と電源線対ＰＬ１との間に電源スイッチセル２０が挿入される場合があるが、分岐線群ＢＬ１と電源線対ＰＬ１との間には電源スイッチセル２０が挿入されることはない。

なお、常時動作する等により電源線の遮断が不要な回路については、例えば図１に示す回路ブロック３０のように、分岐線群を経由せず、電源線対から直接電源供給を受けるようになっている。
本実施形態では、幹線（例えば、電源線対ＰＬ１）と、分岐線（例えば分岐線群ＢＬ２）が、セル配置領域Ａ１内に配線されていることと、セル配置領域Ａ１に、電源スイッチセル２０または他の形態として電源スイッチの機能を有することが必須である。

以下、上記第１実施形態の構成を前提として、より詳細な実施形態を、フッタタイプの電源制御を行う場合を例として説明する。

《第２実施形態》
図２は、図１のセル配置領域Ａ１の一構成例を示す概略的な平面図である。
図２に図解するセル配置領域Ａ１においては、例えば第３配線層（３Ｍ）により形成されている電源電圧幹線ＶＤＤと基準電圧幹線ＶＳＳとが、互いに平行に列方向（図の縦方向）に走っている。

電源電圧幹線ＶＤＤから、電源電圧幹線ＶＤＤの配線方向と直交する方向に延びる電源電圧枝線ＶＤＤＢが配置されている。
電源電圧枝線ＶＤＤＢは、第１配線層（１Ｍ）からなるＶＤＤ下層分岐線６１と、第２配線層（２Ｍ）からなるＶＤＤ上層分岐線６２との２層構造を有している。ＶＤＤ下層分岐線６１は、不図示のウェルを電源電圧Ｖｄｄで固定する必要がある場合、そのウェルに接続されている。通常、Ｎ型のウェル（Ｎウェル）は電源電圧Ｖｄｄで電気的に固定される。Ｎウェルに高濃度のＮ型拡散領域（コンタクト領域）を形成し、このＮ型のコンタクト領域に対して、1stコンタクト（１Ｃ）によってＶＤＤ下層分岐線６１が接続されている。この接続は図２では省略している。ＶＤＤ上層分岐線６２は、ＶＤＤ下層分岐線６１より幅広く形成されて上層に重なっている。ＶＤＤ上層分岐線６２とＶＤＤ下層分岐線６１は、図２において白抜きの四角で示す第１配線層（１Ｍ）と第２配線層（２Ｍ）間のコンタクト、即ち2ndコンタクト（２ＣＨ）により、例えば等間隔の一定ピッチで電気的に接続されている。

基準電圧幹線ＶＳＳから、基準電圧幹線ＶＳＳの配線方向と直交する方向に伸びる基準電圧枝線ＶＳＳＢが配置されている。
基準電圧枝線ＶＳＳＢは、第１配線層（１Ｍ）からなるＶＳＳ下層分岐線７１と、第２配線層（２Ｍ）からなるＶＳＳ上層分岐線７２との２層構造を有している。ＶＳＳ下層分岐線７１は、不図示のウェル（または基板）を基準電位Ｖｓｓで固定する必要がある場合、そのウェル（または基板）に接続されている。通常、Ｐ型のウェル（Ｐウェル）（または基板）は基準電位Ｖｓｓで固定される。Ｐウェル（または基板）に高濃度のＰ型拡散領域（コンタクト領域）を形成し、このＰ型のコンタクト領域に対して、1stコンタクト（１Ｃ）によってＶＳＳ下層分岐線７１が接続されている。この接続は図２では省略している。

一方、ＶＳＳ上層分岐線７２は、ＶＳＳ下層分岐線７１より幅広に形成され、ＶＳＳ下層分岐線７１に沿ってその上層に配置される。ただし、ＶＳＳ上層分岐線７２はＶＳＳ下層分岐線７１と2ndコンタクト（２ＣＨ）で接続されていない。
ＶＳＳ上層分岐線７２は、2ndコンタクト（２ＣＨ）および更に下層の層等を介して、ＶＳＳ上層分岐線７２の領域に隣接する回路セル１０に接続されている。

ＶＳＳ下層分岐線７１は、基準電圧幹線ＶＳＳ（３Ｍ）より下層に交差している（図の左右で分離していない）。これに対し、ＶＳＳ上層分岐線７２は、基準電圧幹線ＶＳＳの下方に延びるが、ＶＳＳ上層分岐線７２の配線方向両側で分離して設けることができる。この構成は、基準電圧幹線ＶＳＳを中心として、ＶＳＳ上層分岐線７２の配線方向両側の２つの部分を別々の電源スイッチで制御する要請がある場合に採用できる。
より詳細には、ＶＳＳ下層分岐線７１の下層領域に、電源スイッチセル２０の配置領域（Ｒ２０）が設けられている。基準電圧幹線ＶＳＳの配線方向と直交する方向において、一方側に延びるＶＳＳ上層分岐線７２と、他方側に延びるＶＳＳ上層分岐線７２とが、基準電圧幹線ＶＳＳの下方領域で分離している。その一方側と他方側のＶＳＳ上層分岐線７２は、共通のＶＳＳ下層分岐線７１に対し、異なる電源スイッチＭ１とＭ２によって接続が制御される。電源スイッチＭ１とＭ２は、図では１本の制御線で制御されるように描かれているが、制御を個別に行う場合は、異なる制御線で制御される。

このようにＶＳＳ上層分岐線７２は、電源スイッチＭ１,Ｍ２により接続が制御されるため、いわゆる仮想ＶＳＳ線として機能する。
ＶＳＳ上層分岐線７２は、電源スイッチがオフのときは基準電位Ｖｓｓの供給が遮断される。このためＶＳＳ上層分岐線７２に接続されている回路セル１０のソースノードが電気的にフローティング状態となる。ソースノードは、電源供給遮断時に回路セル１０内のトランジスタのリーク電流により、その電位が上昇する。
そして、電源スイッチがオンするとＶＳＳ上層分岐線７２が基準電圧幹線ＶＳＳに接続され、ＶＳＳ上層分岐線７２のリークによる蓄積電荷が放電される。
以上のように仮想ＶＳＳ線として機能させるために、ＶＳＳ上層分岐線７２は、電源電圧枝線ＶＤＤＢと異なり、ＶＳＳ下層分岐線７１とコンタクトを介した接続はされていない。

電源スイッチを介して幹線（基準電圧幹線ＶＳＳ）に接続されるＶＳＳ上層分岐線７２は「第１分岐線」の一例であり、電源スイッチを介することなく幹線に直接（即ちコンタクトを介して）接続されるＶＳＳ下層分岐線７１は「第２分岐線」の一例である。

本実施形態では、基準電圧幹線ＶＳＳからの距離が一定値以内の領域である幹線隣接領域（Ｒ５０）が規定されている。幹線隣接領域（Ｒ５０）は、基準電圧幹線ＶＳＳからの距離Ｌ１と、他の幹線である電源電圧幹線ＶＤＤからの距離Ｌ２とが同じか、または、一定の比率であればよい。あるいは、幹線隣接領域（Ｒ５０）は、基準電圧幹線ＶＳＳからの片側の距離Ｌ１と、もう片側の距離Ｌ３とがそれぞれ一定であればよい。ただし、距離Ｌ１とＬ３は同じ値であってもよいし、異なる値であってもよい。

本実施形態では、このように定義される幹線隣接領域（Ｒ５０）内に、図１に示す常時オンの回路セル５０を配置する。
常時オンの回路セル５０がどのような機能の回路セルを含むかにもよるが、通常、周囲の回路セル１０との関係が深く、それらとの関係で配置位置が決められる常時オンの回路セル５０Ａが存在することがある。常時オンの回路セル５０Ａは、図１の適用においては回路セル５０の一種である。
本実施形態では、この回路セル５０Ａ以外の常時オンの回路セル５０を、幹線隣接領域（Ｒ５０）内に配置している。ただし、常時オンの回路セル５０Ａのように、周囲の回路セル１０との関係で配置位置が決められる回路セルが存在しない場合もあり、その場合、全ての常時オンの回路セルを幹線隣接領域（Ｒ５０）内に配置する。
ただし、幹線隣接領域（Ｒ５０）内には、電源制御対象の回路セル１０が存在していてもよいし、存在しなくてもよい。図２は、幹線隣接領域（Ｒ５０）内の一部に回路セル１０が存在している場合を示す。幹線隣接領域（Ｒ５０）内に回路セル１０が存在しない場合、幹線隣接領域（Ｒ５０）は常時オンの回路セル５０専用の配置領域として用いられる。

幹線隣接領域（Ｒ５０）以外の領域に配置された常時オンの回路セル５０Ａは、そのソースノードが、基準電圧枝線ＶＳＳＢのＶＳＳ下層分岐線７１（第２分岐線）を介して基準電圧幹線ＶＳＳに接続されている。このため、常時オンの回路セル５０Ａは、「分岐接続回路セル」とも称される。

これに対し、幹線隣接領域（Ｒ５０）内に配置された常時オンの回路セル５０は、そのソースノードが、例えば第１配線層（１Ｍ）からなる個別の接続線５１に接続されている。個別の接続線５１は、接続線５１が常時オンの回路セル５０ごとに設けられている。常時オンの回路セル５０は、基準電圧枝線ＶＳＳＢの特にＶＳＳ下層分岐線７１（第２分岐線）を介することなく個別の接続線５１によって幹線（基準電圧幹線ＶＳＳ）に接続されている。このため、常時オンの回路セル５０は、「個別接続回路セル」とも称される。

《第３実施形態》
本実施形態では、上述した第１および第２実施形態を前提として、図２に示す幹線隣接領域（Ｒ５０）に配置する常時オンの回路セル５０と、幹線隣接領域（Ｒ５０）以外の領域に配置する常時オンの回路セル５０Ａとの区別に関する、具体例（より詳細な実施例）を示す。

この回路セル５０と５０Ａは、電源電流のドライブ能力の違いにより区別できる。ドライブ能力の違いは、別の観点では、最大の電源電流値の違いとして捉えることができる場合がある。あるいは、トランジスタの総ゲート幅の違いが、ドライブ能力に比例した具体的な指標として用いることができる。
本実施形態では、上記ドライブ能力、最大の電源電流値、総ゲート幅の何れか、または、これを組み合わせて、幹線隣接領域（Ｒ５０）内に配置して接続線５１により幹線と接続する個別接続回路セル（回路セル５０）とするか、幹線隣接領域（Ｒ５０）以外の領域に配置して第２分岐線（ＶＳＳ下層分岐線７１）を介して幹線と接続する分岐接続回路セル（回路セル５０Ａ）とするかを決める。

より詳細には、ドライブ能力を用いる場合、例えば、電源電流のドライブ能力が所定値以上の回路セルを個別接続回路セル（回路セル５０）と定義し、電源電流のドライブ能力が上記所定値より小さい回路セルを分岐接続回路セル（回路セル５０Ａ）と定義できる。

最大の電源電流値を用いる場合、例えば、セル内を流れる最大の電源電流値が所定値以上の回路セルを個別接続回路セル（回路セル５０）と定義し、上記最大の電源電流値が上記所定値より小さい回路セルを分岐接続回路セル（回路セル５０Ａ）と定義できる。

トランジスタの総ゲート幅を用いる場合、例えば、総ゲート幅が所定値以上の回路セルを個別接続回路セル（回路セル５０）と定義し、上記総ゲート幅が上記所定値より小さい回路セルを分岐接続回路セル（回路セル５０Ａ）と定義できる。
ここで「ゲート幅」とは、ゲートにより制御されるチャネル電流が流れる向きと直交するゲートサイズのことである。また「総ゲート幅」とは、ゲートが並列接続された複数の単位（ゲートフィンガー）から形成されている場合、各ゲートフィンガーにおける上記ゲート幅の合計のことである。

あるいは、幹線隣接領域（Ｒ５０）の外に配置する常時オンの回路セル５０Ａを、その機能により定義し、それ以外の常時オンの回路セルを、幹線隣接領域（Ｒ５０）内に回路セル５０として配置してもよい。
この回路セル５０Ａとしては、いわゆる不定伝播防止回路セル、リテンションレジスタの回路セルの少なくとも一方を含んでよい。

不定伝播防止回路セルは、通常、ある回路セル１０の出力と他の回路セル（例えば他の常時オンの回路セル）の入力との間に接続される。回路セル１０が電源制御により、その電源供給が遮断されると、その時の回路セル１０の出力は、その制御制御タイミングによって不定である。つまり、回路セル１０の出力の論理レベルが“1”か“0”かは電源遮断のタイミングによる場合がある。そのような場合、電源制御対象の回路セル１０の出力段側が常時オンの回路である場合、電源制御タイミングによって入力が変化するため、動作が安定しない。よって、そのような不具合を解消するために、回路セル１０と他の回路セルとの間に不定伝播防止回路セルが設けられる。
この回路セルは常時オンの回路セルであるが、論理を“1”または“0”に固定するためのＡＮＤセル、ＯＲセル等の単純な論理セルで実現されることが多く、電流ドライブ能力、最大の電源電流値、総ゲート幅のいずれの観点から言っても、電源電流を余り消費しない常時オンの回路セルの部類に属する。よって不定伝播防止回路セルは、分岐接続回路セル（回路セル５０Ａ）として配置するとよい。

リテンションレジスタの回路セルは、電源制御対象の回路セル１０の入力または出力を、電源遮断時に保持する回路セルである。リテンションレジスタの回路セルは、データ保持のために必要な最小限の常時オンの回路セルを含む必要があり、その部分はインバータ数個程度で実現できる。
リテンションレジスタの回路セルに含まれる常時オンの部分は、電流ドライブ能力、最大の電源電流値、総ゲート幅のいずれの観点から言っても、電源電流を余り消費しない常時オンの回路セルの部類に属する。よって、このリテンションレジスタの回路セルの常時オンの部分は、分岐接続回路セル（回路セル５０Ａ）として配置するとよい。

これらの他に、電源制御対象の回路セル１０と近接配置すべき常時オンの回路セルで、電源電流を余り消費しない小規模の回路は、分岐接続回路セル（回路セル５０Ａ）として配置するとよい。

なお、ドライブ能力の大きさのスケールとしては、「基本ドライブ能力」という概念を用いてもよい。ここで、ある決められたパターン高さにおいて、所定の製造プロセスにおいて最大限大きくとれるゲート幅でインバータ等のＰＭＯＳトランジスタとＮＭＯＳトランジスタを対で形成する場合の電流駆動能力を、「基本ドライブ能力が“1”」と定義する。「パターン高さ」とは、図２の列方向、基準電圧幹線ＶＳＳの長さ方向のセルサイズを意味する。この定義を行うと、ほとんどの論理回路のドライブ能力は、基本ドライブ能力の倍数で分類できる。よって、この基本ドライブ能力の倍数で、ある倍数以上の回路セルを「個別接続回路セル」と定義し、ある倍数未満の回路セルを「分岐接続回路セル」と定義してよい。

また、最も効果的に考えると、電源の幹線の配線に隣接して配置する場合が、通常動作時のＩＲドロップを最小限に抑えることができるレイアウト手法であるので、「ある決められた距離以内に配置」とはせずに、「電源の幹線に隣接して配置」と固定した情報を与えることもできる。つまり、個別接続回路セル（常時オンの回路セル５０）は、幹線との間に電源制御対象の回路セル１０を介在させないで幹線に隣接配置させる。このとき分岐接続回路セル（常時オンの回路セル５０Ａ）と幹線との間には、他の回路セルが配置されることが許容される。

一方、設計者によっては、以上の指標（幹線隣接領域（Ｒ５０）の範囲、ドライブ能力、最大の電流値、総ゲート幅、幹線隣接配置の有無）をパラメータ化して、通常動作時のＩＲドロップの許容値やＥＭ（エレクトロマイグレーション）基準値から決定することも可能である。その場合は、本設計手法を用いたＭＴＣＭＯＳ自動レイアウトツールを構築することに寄与し、これにより設計者が判断しなくても自動で常時オンの回路セル配置が実現できる。

以上の第１〜第３実施形態によれば、以下の利益が得られる。
本発明の実施形態では、基準電圧枝線ＶＳＳＢ、特にＶＳＳ下層分岐線７１を流れる電源電流が、常時オンの回路セル５０を個別接続回路セルとした分だけ削減される。よって、図２に示す例の場合、基準電圧枝線ＶＳＳＢの幅、特にＶＳＳ下層分岐線７１の幅を小さくしても、ＩＲドロップやＥＭ耐性に対するマージンが十分である。よって、ＶＳＳ下層分岐線７１の幅を小さくし、これに伴ってＶＳＳ上層分岐線７２の幅も小さくし、よって基準電圧枝線ＶＳＳＢの幅を小さくしても動作信頼性が低下しない。このため、その分だけ個々の回路セルのサイズを小さくできる。個々のセルサイズの縮小幅は小さくても、何万というセルに対して一律にサイズ縮小ができるという特性上、半導体集積回路全体としての面積縮小量は大きい。本発明は、ＭＴＣＭＯＳ等の電源制御技術の適用による面積増加の抑制に大きく寄与する。

また、個別の接続線５１により幹線と接続する常時オンの回路セル５０を幹線に極力近づけることで、接続線５１の存在が、他の回路セルの配置配線の邪魔にならない。これに対し、接続線５１により幹線と接続する常時オンの回路セル５０を無秩序に配置する（配置領域を決めない）と、場合によっては接続線５１が他の回路セルの配置配線の邪魔になり、配線の用い方を修正する手間を発生したり、場合によっては、配線の層が増えたりセル面積が増大することがある。本実施形態では、接続線５１により幹線と接続する常時オンの回路セル５０を幹線に近い領域に配置することにより、この不具合なしに上述した利益が享受できる。

また、第１〜第３実施形態で説明した常時オンの回路セル５０と５０Ａとを区別し配置領域を規定するパラメータをルール化することによって、常時オンの回路セルを混載したＭＴＣＭＯＳブロックのレイアウト設計の自動化に寄与できる。

本発明の実施形態に関わる半導体集積回路の構成の一例を示す図である。本発明の実施形態に関わり、図１のセル配置領域Ａ１の一構成例を示す概略的な平面図である。

符号の説明

１０…電源制御対象の回路セル、２０…電源スイッチセル、３０…回路ブロック、４１…電源入力セル、４２…電源入力セル、５０…常時オンの回路セル（個別接続回路セル）、５０Ａ…常時オンの回路セル（分岐接続回路セル）、５１…接続線、６１…ＶＤＤ下層分岐線、６２…ＶＤＤ上層分岐線、７１…ＶＳＳ下層分岐線（第２分岐線）、７２…ＶＳＳ上層分岐線（第１分岐線）、ＰＬ１,ＰＬ２…電源線対、ＢＬ１,ＢＬ２…分岐線群、ＶＤＤ…電源電圧幹線、ＶＳＳ…基準電圧幹線、ＶＳＳＡ…基準電圧幹線、ＶＤＤＢ…電源電圧枝線

Claims

電源スイッチにより電源の供給と遮断が制御される電源制御対象の回路セルと、起動後は電源が常時、供給される常時オンの回路セル群とを含むセル配置領域と、
前記セル配置領域に配置され、電源電圧または基準電圧が印加される幹線と、
前記セル配置領域内で、それぞれ前記幹線から分岐して配置される第１分岐線および第２分岐線と、
を有し、
前記電源制御対象の回路セルが、前記電源スイッチおよび前記第１分岐線を介して前記幹線に接続され、
前記常時オンの回路セル群が、
共通の前記第２分岐線を介して前記幹線に接続されて、起動後は電源が常時、供給される複数の分岐接続回路セルと、
前記第２分岐線を介することなく個別の接続線によって前記幹線に接続されて、起動後は電源が常時、供給される個別接続回路セルと、
を含む半導体集積回路。
前記幹線と前記第２分岐線とが互いに直交する方向に配置され、
前記個別接続回路セルは、前記幹線からの距離が一定値以内の前記セル配置領域内の領域である幹線隣接領域に配置され、
前記複数の分岐接続回路セルは、前記幹線隣接領域以外の前記セル配置領域内の領域に配置されている
請求項１に記載の半導体集積回路。
前記幹線と前記第２分岐線が互いに直交する方向に配置され、
前記個別接続回路セルは、前記幹線との間に前記電源制御対象の回路セルを介在させないで前記幹線と隣接配置され、
前記複数の分岐接続回路セルの各々と前記幹線との間に他の回路セルが配置されている
請求項１に記載の半導体集積回路。
前記個別接続回路セルは、電源電流のドライブ能力が所定値以上の回路セルであり、
前記複数の分岐接続回路セルは、それぞれ、電源電流のドライブ能力が前記所定値未満の回路セルである
請求項１に記載の半導体集積回路。
前記個別接続回路セルは、動作時に回路セル内を流れる最大の電源電流が所定値以上の回路セルであり、
前記複数の分岐接続回路セルは、それぞれ、前記最大の電源電流が前記所定値未満の回路セルである
請求項１に記載の半導体集積回路。
前記個別接続回路セルは、トランジスタの総ゲート幅が所定値以上の回路セルであり、
前記複数の分岐接続回路セルは、それぞれ、前記総ゲート幅が前記所定値未満の回路セルである
請求項１に記載の半導体集積回路。
前記常時オンの回路セル群である前記複数の分岐接続回路セルの各々は、前記電源制御対象の回路セルの出力と、他の常時オンの回路セルの入力との間に接続され、入力側に接続される前記電源制御対象の回路セルの電源制御時の出力を一定の論理レベルに固定して、不定論理レベルが前記他の常時オンの回路セルに伝播するのを防止する不定伝播防止回路セルである
請求項１に記載の半導体集積回路。
前記常時オンの回路セル群である前記複数の分岐接続回路セルの各々は、前記電源制御対象の回路セルの入力または出力に電源制御時に出現する論理レベルを保持するリテンションレジスタの一部の回路セルである
請求項１に記載の半導体集積回路。
前記常時オンの回路セル群である前記複数の分岐接続回路セルは、
前記電源制御対象の回路セルの出力と、他の常時オンの回路セルの入力との間に接続され、入力側に接続される前記電源制御対象の回路セルの電源制御時の出力を一定の論理レベルに固定して、不定論理レベルが前記他の常時オンの回路セルに伝播するのを防止する不定伝播防止回路セルと、
前記電源制御対象の回路セルの入力または出力に電源制御時に出現する論理レベルを保持するリテンションレジスタの一部の回路セルと、を含む
請求項１に記載の半導体集積回路。