JP4507546B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法、アクティブマトリクス基板、電気光学装置、及び電子機器に関するものである。

従来、液晶表示装置等の電気光学装置において、高速化、低消費電力化、高集積化等の観点から、周辺駆動回路や画素スイッチング素子を構成する薄膜トランジスタ（Thin Film Transistor，以下ＴＦＴと略記する）の能動層に単結晶シリコンを用いる技術が知られており、係る単結晶シリコンをガラスや石英等の絶縁基板の上に形成する技術として、従来よりＳＯＩ（Silicon On Insulator）技術が用いられている。

ところで、上記ＳＯＩ技術を電気光学装置等に適用する場合に、絶縁基板と単結晶シリコンとの間の絶縁膜の貼り合わせ界面における信頼性が問題になることがある。具体的には、前記貼り合わせ界面を挟んで両側に設けられた導電層（例えば遮光膜と容量線）同士を導電接続するコンタクトホールを開口する際に、貼り合わせ界面にエッチング液が浸入し、係る界面でクラックや剥離を生じることがある。そこで、下記特許文献１では、コンタクトホールの開口に際して、ドライエッチングにより貼り合わせ界面を貫通する方法を採用し、貼り合わせ界面とエッチング液との接触が生じないようにしている。
特開２００２−３５３４２４号公報

上記特許文献１に記載の製造方法によれば、確かに貼り合わせ界面におけるクラックや剥離等の不具合は防止できるが、電気光学装置等に用いられるアクティブマトリクス基板では、比較的複雑な構造がＳＯＩ基板上に形成されるため、前記貼り合わせ界面を貫通するコンタクトホールが、ＳＯＩ基板の半導体薄膜と絶縁基板との間の絶縁膜のみならず、半導体薄膜上に設けられた他の複数の絶縁膜も貫通して設けられることが多い。このように複数層の絶縁膜を貫通するコンタクトホールを開口する場合に、ドライ処理のみでは開口に長時間を要し、プラズマによって画素の蓄積容量を構成する容量絶縁膜や半導体薄膜がダメージを受け、容量リークや素子能力の低下を生じるおそれがある。

本発明は、上記従来技術の問題点に鑑み成されたものであって、ＳＯＩ基板の貼り合わせ界面に起因する剥離等の不具合が解消され、高い信頼性と高い素子性能とを備えた半導体装置、及びその製造方法を提供することを目的としている。また本発明は、信頼性に優れ、かつ高性能のアクティブマトリクス基板、及び電気光学装置、並びに電子機器を提供することを目的としている。

支持基板と、半導体層を有する半導体基板とが、それぞれに設けられた絶縁膜を介して貼り合わされてなる複合基板を備え、前記貼り合わせ界面を有する第１絶縁膜の支持基板側に第１導電層が設けられ、前記半導体層上に、第２絶縁膜を介して第２導電層が設けられており、前記第１導電層と、第２導電層とが、前記第１絶縁膜を貫通して設けられた第１コンタクトホールと、前記第２絶縁膜を貫通して設けられた第２コンタクトホールと、前記両コンタクトホール間に設けられた中継導電層とを介して導電接続されていることを特徴とする半導体装置。
この構成によれば、複合基板の半導体層を挟んで両側に設けられた第１導電層と第２導電層との導電接続構造が、複数のコンタクトホールと、これらの間に設けられた中継導電層とを介して実装されているので、各コンタクトホールのアスペクト比を小さくすることができ、コンタクトホール内部における導電膜の付き周りが改善される結果、コンタクト抵抗の低減を実現できる。特に、貼り合わせ界面を有する絶縁膜を貫通するコンタクトホールを浅くできるので、エッチング時間を短くでき、コンタクトホールの形成時においてプラズマによる半導体層へのダメージが懸念されるドライエッチングを用いたとしても半導体層へのダメージが小さく、従って高性能の半導体装置を提供可能になる。また、ドライエッチングを用いるので、貼り合わせ界面へのエッチング液の浸入は当然に生じることはなく、貼り合わせ界面での剥離やクラック等を生じるおそれもない。

前記第１コンタクトホールと、第２コンタクトホールとが、平面視で重なる位置に設けられている構成とすることができる。この構成によれば、前記両コンタクトホールの占有面積を縮小でき、電気光学装置等に用いた場合には、画素の開口率向上に寄与しうる構成となる。

前記第２コンタクトホールの開口径が、前記第１コンタクトホールの開口径より大きいことが好ましい。この構成によれば、平面視で重なって配置された両コンタクトホール間の導電接続構造を構成するに際して、第２コンタクトホール底部における第２導電層と中継導電層とのコンタクトをより良好に確実に行えるようになる。

前記第１コンタクトホールと第２コンタクトホールとが、平面視で異なる位置に設けられている構成とすることもできる。この構成によれば、第２コンタクトホール底部における第２導電層と中継導電層との導電接続領域が、第１コンタクトホールの形成領域外になるので、前記導電接続の信頼性を向上させることができる。

前記半導体層に設けられた薄膜トランジスタと、該薄膜トランジスタに導電接続された複数の電極配線とを備える構成とすることができる。この構成によれば、薄膜トランジスタをスイッチング素子として備えるアクティブマトリクス基板に用いて好適な半導体装置が提供される。

前記中継導電層が、前記薄膜トランジスタを構成する導電部材、あるいは前記電極配線と同一材質であることが好ましい。この構成によれば、上記第１導電層と第２導電層との導電接続構造を、トランジスタの構成部材と同工程にて形成できるようになり、効率的な製造が可能な半導体装置が提供される。

前記中継導電層が、前記薄膜トランジスタのゲート電極又は該ゲート電極と接続された電極配線と同一材質であることが好ましい。この構成によれば、薄膜トランジスタの主要構成部材を成す半導体層の上層又は下層に設けられるゲート電極、電極配線とともに前記中継導電層を同工程にて形成できるとともに、中継導電層と支持基板側の第１導電層との距離が近くなるため、第１コンタクトホールの形成をドライエッチングにより短時間に行えるようになる。

前記薄膜トランジスタに接続された蓄積容量をさらに備え、前記第２導電層が、前記蓄積容量を構成する容量線を含む構成とすることができる。この構成によれば、容量線と第１導電層とが電気的に接続された半導体装置を提供することができる。

前記第２導電層が、前記薄膜トランジスタのチャネル領域を含む平面領域に延在している構成とすることができる。この構成によれば、前記第２導電層により薄膜トランジスタのチャネル領域を平面的に覆うことができ、遮光膜としても機能させることができる。

前記第２導電層が、複数の導電膜を積層した構造を備えており、該複数の導電膜のいずれかが遮光性を有していることが好ましい。このような構成とすることで、前記第２導電層を、遮光性と優れた導電性とを兼ね備えた構成とすることができ、また前記遮光性材料からなる導電膜の成分が拡散するのも他の導電膜により防止できるという利点が得られる。

前記第２絶縁膜を貫通して前記薄膜トランジスタのドレイン領域に到るドレインコンタクトホールと、該ドレインコンタクトホールを介して前記薄膜トランジスタと接続された容量電極と、該容量電極上に設けられた容量絶縁膜とを備え、前記容量線が、前記容量電極と平面的に重なる領域を有して前記容量絶縁膜上に形成されている構成とすることができる。
この構成によれば、第２絶縁膜上に容量電極と容量線と、容量絶縁膜とからなる蓄積容量が形成された半導体装置が提供される。この構成では、半導体層と蓄積容量とを平面的に重ねて配置できるため、例えば電気光学装置等のアクティブマトリクス基板に、本構成の半導体装置を適用するならば、画素の開口率を向上させることができる。

前記第２絶縁膜を貫通して前記薄膜トランジスタのソース領域に到るソースコンタクトホールと、該ソースコンタクトホールを介して前記薄膜トランジスタと接続された第２中継導電層と、前記第２導電層上に形成された第３絶縁膜とを備え、前記第３絶縁膜上に設けられた前記電極配線が、前記第３絶縁膜を貫通して前記第２中継導電層に到る第２ソースコンタクトホールを介して前記中継導電層と導電接続されている構成とすることができる。この構成によれば、複数の絶縁膜を介在して離間された半導体層のソース領域と電極配線（データ線）とを、複数のコンタクトホールを介して導電接続するので、各コンタクトホールのアスペクト比を小さくでき、コンタクト抵抗を低減できる。また、コンタクトホールの小型化が容易になる。

前記第２導電層上に形成された第３絶縁膜と、該第３絶縁膜上に設けられた信号配線とを備え、前記信号配線が、前記第３絶縁膜を貫通して前記第２導電層に到るコンタクトホールを介して、前記第２導電層と接続されている構成とすることができる。この構成によれば、前記第２導電層と他の回路との導電接続を、第３絶縁膜上に設けられた信号配線により実装できる。例えば、容量線と外部の定電位源との導電接続構造を実装する際に有用な構成となる。また、第３絶縁膜上には、先のソース領域と接続される電極配線が設けられるので、この電極配線とともに前記信号配線を形成でき、効率的な製造が可能な構成となる。

前記第１導電層が、前記薄膜トランジスタの遮光膜を含む構成とすることができる。この構成によれば、前記薄膜トランジスタのチャネル領域を前記支持基板側から遮光することが可能になる。また、第１導電層と第２導電層とが導電接続されているので、チャネル領域と対向して配置される遮光膜を定電位に保持することも容易であり、もって遮光膜の電位変動が薄膜トランジスタの動作に影響しないようにすることができる。
また、半導体層の下側（支持基板側）に設けられた第１導電層を、薄膜トランジスタのバックゲート電極として機能させることもできる。この場合にも、第２導電層を介して任意の電気信号をバックゲート電極に供給できるため、その駆動制御も容易なものとなる。

前記第１導電層と半導体層との間に、絶縁性の保護層が設けられている構成とすることもできる。この構成によれば、前記第１導電層の成分が半導体層を汚染したり、エッチング工程等により第１導電層が酸化されるのを効果的に防止することができる。

次に、本発明は、上記課題を解決するために、支持基板と、半導体層を有する半導体基板とが各々の絶縁膜を介して貼り合わされた複合基板を具備し、前記貼り合わせ界面を有する第１絶縁膜と前記支持基板の間に設けられた第１導電層と、前記半導体層上に第２絶縁膜を介して設けられた第２導電層とを備えた半導体装置の製造方法であって、前記第１絶縁膜を貫通して前記第１導電層に到る第１コンタクトホールを形成する工程と、前記第１コンタクトホールを含む平面領域に中継導電層を形成する工程と、前記中継導電層上に前記第２絶縁膜を形成する工程と、前記第２絶縁膜を貫通し、前記中継導電層に到る第２コンタクトホールを形成する工程と、前記第２コンタクトホールを含む平面領域に前記第２導電層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。
この構成によれば、複数の絶縁膜を貫通する第１導電層と第２導電層との導電接続構造を形成するに際して、複数のコンタクトホールを用いるので、各コンタクトホールのアスペクト比を小さくでき、もってコンタクトホール内への導電膜の付き周りを改善し、コンタクト抵抗を低減できる。

本発明の半導体装置の製造方法では、前記第１コンタクトホールを、ドライエッチング処理により形成することが好ましい。
本発明に係る製造方法では貼り合わせ界面を有する絶縁膜を貫通する第１コンタクトホールの形成時間を短くできる点で有効なものとなる。すなわち、エッチング時間が短縮されるため、プラズマによる半導体層へのダメージが懸念されるドライエッチングを用いたとしても、半導体層の欠陥が増加するのを抑えることができる。また、ウェットエッチングを用いる必要が無くなるため、貼り合わせ界面へのエッチング液の浸入による剥離やクラック等を生じるおそれもなくなる。

本発明の半導体装置の製造方法では、前記第２コンタクトホールをエッチング処理により形成する工程が、ウェットエッチング処理により前記第２絶縁膜を部分的に除去する工程と、該工程にて形成された凹部に対して、さらにドライエッチング処理を施すことにより前記中継導電層に到るコンタクトホールを開口する工程とを含むことが好ましい。
この製造方法によれば、前記第２コンタクトホールの形成に際して、ウェットエッチングとドライエッチングとを組み合わせて用いるので、ドライエッチングの時間を短縮してエッチングのプラズマによる半導体装置の構成部材（絶縁膜や半導体層等）へのダメージを軽減できる。また、ドライエッチングを用いることでコンタクトホールの作製精度が向上する。

本発明の半導体装置の製造方法では、前記第２コンタクトホールを、ドライエッチング処理により形成することもできる。この製造方法によれば、工程を簡素化でき、製造効率を高めることができる。またコンタクトホールの精度を向上させることができる。

本発明の半導体装置の製造方法では、前記半導体層に薄膜トランジスタを形成する工程をさらに含み、前記中継導電層を形成する工程において、前記中継導電層と、前記薄膜トランジスタのゲート電極及び／又は該ゲート電極と接続された信号配線と、を同一材質にて形成することもできる。この製造方法によれば、効率的に中継導電層を形成でき、工程の簡便性、効率を向上させることができる。

本発明の半導体装置の製造方法では、前記半導体層に薄膜トランジスタを形成する工程をさらに含み、前記第２絶縁膜を形成する工程と、前記第２コンタクトホールを形成する工程との間に、前記第２絶縁膜を貫通して前記薄膜トランジスタのドレイン領域に到るドレインコンタクトホールを形成する工程と、前記ドレインコンタクトホールを含む平面領域に容量電極を形成する工程と、前記容量電極を覆う容量絶縁膜を形成する工程とを含み、前記第２導電層を形成する工程において、前記容量電極と前記容量絶縁膜を介して対向する容量線を形成することができる。
この構成によれば、蓄積容量と半導体層とを平面的に重ねて配置可能であり、電気光学装置等のアクティブマトリクス基板に用いて好適な半導体装置を製造することができる。そして、係る半導体装置では、前記第２コンタクトホールが容量絶縁膜と第２絶縁膜とを貫通して設けられるが、先に記載のように、本発明では第２コンタクトホールが比較的浅いため、ドライエッチング処理時のプラズマにより容量絶縁膜が損傷することもない。従って本製造方法によれば、容量リークが低減された高信頼性、割高性能の半導体装置を製造できる。

本発明の半導体装置の製造方法では、前記半導体層に薄膜トランジスタを形成する工程と、該薄膜トランジスタに導電接続された複数の電極配線を形成する工程とをさらに含み、前記第２絶縁膜を形成する工程と、前記第２のコンタクトホールを形成する工程との間に、前記第２絶縁膜を貫通して前記薄膜トランジスタのソース領域に到るソースコンタクトホールを形成する工程と、前記ソースコンタクトホールを含む平面領域に第２中継導電層を形成する工程とを含み、前記第２導電層上に第３絶縁膜を形成する工程と、前記第３絶縁膜を貫通して前記第２中継導電層に到る第２ソースコンタクトホールを形成する工程と、前記第２ソースコンタクトホールを含む平面領域に前記電極配線を形成する工程とを含むこともできる。
この製造方法によれば、電極配線と薄膜トランジスタのソース領域との導電接続構造が、複数のコンタクトホールと中継導電層を介して行われるので、各コンタクトホールのアスペクト比を小さくすることによるコンタクト抵抗の低減効果が得られる。

本発明の半導体装置の製造方法では、前記第２ソースコンタクトホールを形成する工程において、前記第３絶縁膜を貫通して容量線に到るコンタクトホールを形成し、続く電極配線を形成する工程において、前記容量線に導電接続される信号配線を形成することもできる。この構成によれば、前記容量線と、例えば外部の定電位源とを導電接続する信号配線を、前記電極配線とともに形成でき、効率的に製造を行えるようになる。

次に、本発明のアクティブマトリクス基板は、先に記載の本発明の半導体装置を備えたことを特徴とする。この構成によれば、信頼性に優れ、スイッチング素子の駆動能力に優れ、高精細の電気光学装置に用いて好適なアクティブマトリクス基板が提供される。
また、上記本発明に係る半導体装置の製造方法を含むアクティブマトリクス基板の製造方法によれば、信頼性に優れ、スイッチング素子の駆動能力に優れたアクティブマトリクス基板を、容易かつ効率的に製造することができる。

次に、本発明の電気光学装置は、先に記載の本発明のアクティブマトリクス基板を備えたことを特徴とする。この構成によれば、信頼性に優れ、高性能であって、表示品質に優れた電気光学装置が提供される。

次に、本発明の電子機器は、先に記載の本発明の電気光学装置を備えたことを特徴とする。この構成によれば、信頼性に優れ、高性能の表示部を備えた電子機器が提供される。

次に、本発明に係る実施形態について詳細に説明する。
＜液晶装置＞
以下、本発明に係る電気光学装置の一形態である液晶装置の構成について図１ないし図３を参照して説明する。本実施形態の液晶装置は、スイッチング素子としてＴＦＴ（Thin-Film Transistor；薄膜トランジスタ）を用いたアクティブマトリクス型の透過型液晶装置である。また、本実施形態では、表示モードとしてＴＮモードを採用した場合を例示している。

図１は本実施形態の透過型液晶装置の画像表示領域を構成するマトリクス状に配置された複数の画素におけるスイッチング素子、信号線等の等価回路図、図２はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の構造を示す平面図、図３は本実施形態の透過型液晶装置の構造を示す断面図であって、図２のＡ−Ａ’線に沿う断面図である。各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。

本実施形態の透過型液晶装置において、図１に示すように、画像表示領域を構成するマトリクス状に配置された複数の画素には、画素電極９と当該画素電極９を制御するためのスイッチング素子であるＴＦＴ３０がそれぞれ形成されており、Ｘドライバ（データ線駆動回路）２０１から出力される画像信号をＴＦＴ３０に供給するデータ線６ａが、前記ＴＦＴ３０のソースに電気的に接続されている。Ｘドライバ２０１からデータ線６ａに書き込まれる画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給されるか、あるいは相隣接する複数のデータ線６ａに対してグループ毎に供給される。

また、Ｙドライバ（走査線駆動回路）２０４から出力される操作信号をＴＦＴ３０に供給する走査線３ａがＴＦＴ３０のゲートに電気的に接続されており、Ｙドライバ２０４から複数の走査線３ａに対して走査信号Ｇ１、Ｇ２、…、Ｇｍが所定のタイミングでパルス的に線順次で印加される。また、画素電極９はＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけオンすることにより、データ線６ａを介して供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。

画素電極９を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する共通電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ここで、保持された画像信号がリークすることを防止するために、画素電極９と共通電極との間に形成される液晶容量と並列に蓄積容量７０が付加されている。この蓄積容量７０には、走査線３ａと並んで延びる容量線３００が接続されており、この容量線３００は、Ｙドライバ２０４と接続され、Ｙドライバ２０４により任意の電圧ないし電気信号を印加可能に構成されている。

次に、図２に基づいて、本実施形態の透過型液晶装置の平面構造について説明する。
図２に示すように、ＴＦＴアレイ基板上に、平面矩形状の複数の画素電極９が、マトリクス状に配列されており、画素電極９の縦横の境界に各々沿ってデータ線６ａ、走査線３ａ及び容量線３００が延在している。本実施形態において、１つの画素電極９と、この画素電極９を囲むように配設されたデータ線６ａ、走査線３ａ、容量線３００等が形成された領域が画素であり、マトリクス状に配置された各画素毎に表示を行うことが可能な構造になっている。また、データ線６ａと走査線３ａとが交差する領域にＴＦＴ３０が形成されている。

データ線６ａは、ＴＦＴ３０を構成する例えば単結晶シリコン膜からなる半導体層１ａ（図中右上がりの斜線領域）のうち、後述のソース領域にコンタクトホール８２を介して電気的に接続された中継導電層７１ｂにコンタクトホール８１を介して接続されている。一方、画素電極９は、半導体層１ａのうち、後述のドレイン領域にコンタクトホール８３を介して電気的に接続された容量電極７１ａに、コンタクトホール８を介して電気的に接続されている。
また、半導体層１ａと走査線３ａとは、半導体層１ａの後述のチャネル領域（図中左上がりの斜線の領域）にて対向するように互いに交差して配置されており、係る構成のもと走査線３ａはチャネル領域に対向する部分でゲート電極として機能する。走査線３ａは、ポリシリコンやアモルファスシリコン、単結晶シリコン膜等のシリコン膜や、これらのポリサイドやシリサイドにより形成できる。

容量線３００は、走査線３ａに沿って略直線状に延びる本線部と、この本線部がデータ線６ａと交差する箇所からデータ線６ａに沿って前段側（図中上向き）に突出した突出部とを有する。
また、データ線６ａ、走査線３ａの双方に沿って平面視格子状に、遮光膜１１ａが設けられている。遮光膜１１ａは、半導体層１ａのチャネル領域を含むＴＦＴ３０をＴＦＴアレイ基板側から見て覆うように形成されている。この遮光膜１１ａと前記容量線３００とは、データ線６ａの延在方向で隣接する２つの半導体層１ａ、１ａ間の領域に設けられたコンタクトホール９１，９２を介して互いに導電接続されている。

次に、図３に基づいて、本実施形態の透過型液晶装置の断面構造について説明する。
図３に示すように、本実施形態の透過型液晶装置は、ＴＦＴアレイ基板（アクティブマトリクス基板）１０と、これに対向配置される対向基板２０と、前記両基板１０，２０間に挟持された液晶層５０とを備えて構成されている。ＴＦＴアレイ基板１０は、石英等の透光性材料からなる基板本体（支持基板）１０Ａとその液晶層５０側表面に形成された画素電極９、ＴＦＴ３０等を主体として構成されており、対向基板２０はガラスや石英等の透光性材料からなる基板本体２０Ａとその液晶層５０側表面に形成された共通電極２１とを主体として構成されている。

ＴＦＴアレイ基板１０において、基板本体１０Ａの液晶層５０側表面には画素電極９が設けられ、各画素電極９に隣接する位置に、各画素電極９をスイッチング制御する画素スイッチング用のＴＦＴ３０が設けられている。ＴＦＴ３０は、図３に示す如くＬＤＤ（Lightly Doped Drain）構造を有しており、走査線（ゲート電極）３ａ、当該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、半導体層１ａの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを備えている。

基板本体１０Ａの液晶層５０側表面において、各ＴＦＴ３０が形成された領域には、基板本体１０Ａ側から入射する光が、半導体層１ａのチャネル領域１ａ’及び低濃度ソース、ドレイン領域（ＬＤＤ領域）１ｂ、１ｃに入射するのを防止するための遮光膜１１ａが設けられている。この遮光膜１１ａとＴＦＴ３０との間には、基板本体１０Ａ側から順に積層された絶縁膜１２ａと、保護層１２ｂと、貼り合わせ絶縁膜１２ｃとからなる下地絶縁膜（第１絶縁膜）１２が設けられている。この下地絶縁膜１２は、ＴＦＴ３０を構成する半導体層１ａと遮光膜１１ａとを電気的に絶縁する機能を奏するのに加え、後続の工程にて遮光膜１１ａが酸化されたり、遮光膜１１ａの成分が拡散して半導体層１ａを汚染するのを防止できるようになっている。
このように、本実施形態に係るＴＦＴアレイ基板１０は、基板本体１０Ａ上に下地絶縁膜１２を介して半導体層１ａが形成された複合基板（ＳＯＩ基板）を用いて構成されたアクティブマトリクス基板であり、下地絶縁膜１２の貼り合わせ絶縁膜１２ｃは、ＳＯＩ技術を用いて貼り合わされた、貼り合わせ界面を有する絶縁膜となっている。

下地絶縁膜１２には、遮光膜１１ａに達するコンタクトホール（第１コンタクトホール）９２が形成されており、このコンタクトホール９２を介して遮光膜１１ａと導電接続された第１中継導電層３ｂが、半導体層１ａと同層に設けられている。第１中継導電層３ｂは、上記走査線３ａと同一材質とされ、製造工程上、走査線３ａと同工程にて形成することが可能となっている。

上記走査線３ａ上、ゲート絶縁膜２上を含む基板本体１０Ａ上には、高濃度ソース領域１ｄへ通じるソースコンタクトホール８２、及び高濃度ドレイン領域１ｅへ通じるドレインコンタクトホール８３が開孔した第１層間絶縁膜４１が形成されている。そして、この第１層間絶縁膜４１上には容量電極７１ａと、第２中継導電層７１ｂとが形成されており、容量電極７１ａは、図２に示す平面図では走査線３ａとデータ線６ａとの交差する位置を基点として走査線３ａ及びデータ線６ａに沿って延在する略Ｌ字状に形成されている。中継導電層７１ｂは、図２では図示を省略されているが、平面視で重なって配置されたコンタクトホール８１，８２とほぼ同位置に形成されている。そして、上記容量電極７１ａは、ドレインコンタクトホール８３を介して半導体層１ａの高濃度ドレイン領域１ｅに電気的に接続され、第２中継導電層７１ｂは、ソースコンタクトホール８２を介して高濃度ソース領域１ｄに電気的に接続されている。

前記第１層間絶縁膜４１上に形成された容量電極７１ａ、及び第２中継導電層７１ｂを覆うように、容量絶縁膜７５が形成されている。そして、容量絶縁膜膜７５を介して容量電極７１ａと対向するように、容量線３００が形成されている。本実施形態では、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９に接続された画素電位側容量電極としての容量電極７１ａと、固定電位側容量電極としての容量線３００の一部とが、容量絶縁膜７５を介して対向配置されることにより、蓄積容量７０を形成している。画素電位側容量電極としての容量電極７１ａは導電性を有するドープトポリシリコン膜等からなる。固定電位側容量電極としての容量線３００は、導電性を有するドープトポリシリコン膜や非晶質、単結晶からなるシリコン膜等からなる第１膜７２と、高融点金属を含む金属シリサイド膜などからなる第２膜７３とが積層形成された多層膜からなる。

前記容量線３００は、図２に示した突出部の先端領域に設けられて前記容量絶縁膜７５及び第１層間絶縁膜４１を貫通するコンタクトホール（第２のコンタクトホール）９１を介して前記第１中継導電層３ｂと接続されている。すなわち、容量線３００と、第１中継導電層３ｂと、遮光膜１１ａとが、コンタクトホール９１，９２を介して導電接続されている。
このように、本実施形態の液晶装置では、半導体層１ａを挟んで両側に配された導電層（遮光膜１１ａ、容量線３００）同士の導電接続構造が、複数のコンタクトホールとその間に設けられた中継導電層を介したものとなっていることで、高い信頼性を得られるようになっている。つまり、複数の絶縁膜１２，４１を貫通するコンタクトホールが複数段となっているため、各コンタクトホールを浅く（アスペクト比を小さく）することができる。これにより、その内部に埋め込まれる導電膜（容量線３００及び中継導電層３ｂ）の付き周りを良好なものとすることができ、もってコンタクト抵抗を低減することができる。

特に、膜中にＳＯＩ基板の貼り合わせ界面を有する下地絶縁膜１２を貫通するコンタクトホール９２のアスペクト比を小さくできることは、液晶装置の信頼性、及び製造歩留まりを高める点で有効である。この種のコンタクトホールを形成する場合、ドライエッチング処理とウェットエッチング処理とを選択することができるが、ウェットエッチング処理では、エッチング液が、複合基板の貼り合わせ界面に浸入し、界面の剥離やクラックを生じるおそれがあり、一方、ドライエッチング処理では、プラズマによる半導体層１ａへのダメージが懸念される。これに対して、本実施形態の液晶装置では、下地絶縁膜１２を貫通するコンタクトホール９２のアスペクト比が小さくなっているためエッチング処理の時間を短縮でき、ドライエッチング処理を用いた場合にも、エッチングのプラズマにより半導体層１ａがダメージを被るのを防止できるようになっている。そして、貼り合わせ界面を貫通するウェットエッチング処理を行わないため、エッチング液による貼り合わせ界面の剥離やクラックは勿論生じない。

前記蓄積容量７０は、本液晶装置において第２の遮光膜としても機能している。すなわち、ドープトポリシリコン膜からなる容量電極７１ａは、容量線３００の第２膜７３と比較して光吸収性が強く、第２膜７３とＴＦＴ３０との間に配置された光吸収層としての機能を有する。また、容量線３００は、それ自体で遮光膜として機能し、ポリシリコン膜等からなる第１膜７２は第２膜７３とＴＦＴ３０との間に配置された光吸収層としての機能を持ち、高融点金属を含む金属シリサイド膜等からなる第２膜７３はＴＦＴ３０の図示上側から入射する光からＴＦＴ３０を遮光する遮光層として機能を持つ。すなわち、対向側の基板本体２０Ａ側から入射する光は、第２膜７３で遮光され、第２膜７３とＴＦＴ３０との間に入った光は容量電極７１ａと第１膜７２で効果的に吸収されるようになっている。
尚、上記の積層構造を有する容量線３００は、その第１膜７２が導電性のポリシリコン膜から構成されているので、遮光膜として機能する第２膜７３については、導電性を有しない材料で構成することもできるが、この第２膜７３を導電性材料で構成するならば、容量線３００をより低抵抗化することができる。

本実施形態の液晶装置において、ＴＦＴ３０の遮光膜として機能する遮光膜１１ａ、及び容量線３００の第２膜７３は、例えばＣｒ，Ｔｉ，Ｗ，Ｔａ，Ｍｏ，Ｐｂ等の高融点金属、あるいはこれらの金属を含む金属シリサイド、ポリシリサイドや、これらを積層したものにより構成することが好ましく、場合によってはＡｌ等からなる構成としてもよい。
また、上記容量電極７１ａと容量線３００との間に介在して蓄積容量７０を構成する容量絶縁膜７５は、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ膜、ＬＴＯ膜などの酸化シリコン膜、窒化シリコン膜、窒化酸化膜や、それらの積層膜で構成される。蓄積容量を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて容量絶縁膜７５は薄い程良い。

光吸収層として機能するのみならず容量線３００の一部を構成する第１膜７２は、例えば膜厚５０〜１５０ｎｍのポリシリコン膜又は非晶質、単結晶からなるシリコン膜からなり、遮光膜として機能するのみならず容量線３００の一部を構成する第２膜７３は、例えば膜厚１５０ｎｍ程度のタングステンシリサイド膜からなる。また、容量電極７１ａは、第１膜７２と同様のポリシリコン膜で構成されている。このように、容量絶縁膜７５と接する側に配置される第１膜７２及び容量電極７１ａをポリシリコン膜から構成することで、容量絶縁膜７５の劣化を防止し、液晶装置の信頼性を向上させることができる。仮に、蓄積容量を構成する場合に、容量絶縁膜７５と金属シリサイド膜が当接するように構成すると、容量絶縁膜７５へ金属シリサイド膜に含まれる金属成分が拡散し、容量絶縁膜７５の絶縁性を劣化させるおそれがある。

前記容量絶縁膜７５上、容量線３００を含む基板本体１０Ａ上には、容量電極７１ａへ通じる画素コンタクトホール８、及び第２中継導電層７１ｂへ通じる第２ソースコンタクトホール８１、並びに容量線３００に通じるコンタクトホール９１が開孔した第３層間絶縁膜４２が形成されている。この第３層間絶縁膜４２上には、走査線３ａと直行する方向に延在するデータ線６ａと、信号配線６ｂとが形成されている。データ線６ａは第２ソースコンタクトホール８１を介して第２中継導電層７１ｂに電気的に接続されており、第２中継導電層７１ｂを介して半導体層１ａの高濃度ソース領域１ｄに電気的に接続されている。

上記容量線３００は、平面的には画素電極９が配置された画像表示領域からその周囲に延設され、第２層間絶縁膜４２を貫通して設けられたコンタクトホール９１を介して信号配線６ｂと導電接続されている。この信号配線６ｂは、実際には画像表示領域の外側に配設されたＹドライバ２０４の定電位源と電気的に接続されており、容量線３００を任意の電位に保持するようになっている。そして、本実施形態では、コンタクトホール９１，９２及び第１中継導電層３ｂを介して容量線３００と遮光膜１１ａとが導電接続されているので、容量線３００と同様に定電位に保持可能となっており、その電位変動がＴＦＴ３０に対して悪影響を及ぼすのを避けることができるようになっている。

容量線３００（及び遮光膜１１ａ）に導電接続される定電位源としては、ＴＦＴ３０の走査信号を走査線３ａに供給するためのＹドライバ（走査線駆動回路）２０４のみならず、画像信号をデータ線６ａに供給するためのサンプリング回路を制御するＸドライバ（データ線駆動回路）２０１に供給される正電源や負電源の定電位源を利用することもできる。さらには、対向基板２０の電極２１に定電位を供給する定電位源を利用しても構わない。

上記第２層間絶縁膜４２上、データ線６ａを含む基板本体１０Ａ上には、容量電極７１ａへ通じる画素コンタクトホール８が開孔した第３層間絶縁膜４３が形成されている。すなわち、画素コンタクトホール８は、第３層間絶縁膜４３と第２層間絶縁膜４２とを貫通して容量電極７１ａに到るコンタクトホールである。第３層間絶縁膜４３上には、画素コンタクトホール８を介して容量電極７１ａと導電接続された画素電極９が形成されている。この導電接続構造により、画素電極９は、容量電極７１ａを中継して半導体層１ａの高濃度ドレイン領域１ｅと電気的に接続されている。また画素電極９は、平面的には図２に示すように画像表示領域を含む領域に矩形状に形成されている。

このように、容量電極７１ａは蓄積容量７０の画素電位側容量電極としての機能、及び光吸収層としての機能のほかに、画素電極９と高濃度ドレイン領域１ｅとの電気的接続を中継する機能を有している。このような容量電極７１ａを設けることで、層間距離が例えば１０００〜２０００ｎｍと長くなる場合にも、両者間を一つのコンタクトホールで接続する技術的困難性を回避しつつ、比較的小径の直列なコンタクトホールで両者間を良好に接続でき、コンタクトホールの小径化による画素開口率の向上を実現することができる。また、コンタクトホール開孔時にも、開孔深さが比較的小さくなるので、エッチング時の突抜けが起こり難くなるという効果も得られる。

ＴＦＴアレイ基板１０の液晶層５０側最表面、すなわち、画素電極９を含む第３層間絶縁膜４３上には、電圧無印加時における液晶層５０内の液晶分子の配向を規制するための配向膜１６が形成されている。ＴＦＴアレイ基板１０の液晶層５０と反対側の面には、偏光子１７が設けられている。

他方、対向基板２０においては、基板本体２０Ａの液晶層５０側表面に、そのほぼ全面に渡って、インジウム錫酸化物（ＩＴＯ）等からなる共通電極２１が形成され、その液晶層５０側には、電圧無印加時における液晶層５０内の液晶分子の配向を規制するための配向膜２２が形成されている。また対向基板２０の液晶層５０と反対側の面にも偏光子２４が設けられている。

尚、ＴＦＴアレイ基板１０の基板本体１０Ａの液晶層５０側の面には、平面視格子状の溝を設けることもでき、この溝内に走査線３ａ、データ線６ａ、ＴＦＴ３０等の配線や素子を形成することで、配線や素子などが形成されている領域と、これらが形成されていない領域との間に段差が形成されるのを緩和することができ、前記段差に起因する液晶の配向不良等を防止できるという利点が得られる。

＜アクティブマトリクス基板の製造方法＞
以下、本発明に係る半導体装置の製造方法を含むアクティブマトリクス基板の製造方法を図面を参照して説明する。本実施形態では、先の実施形態の液晶装置に備えられたＴＦＴアレイ基板（アクティブマトリクス基板）１０を製造する工程を、図４ないし図７に示す断面工程図により詳細に説明する。

まず、図４（Ａ）に示すように、ガラスや石英等からなる基板本体１０Ａを用意する。この基板本体１０Ａは、後続の工程における加熱温度と同等、あるいはそれ以上の温度でアニール処理しておくことが好ましい。具体的には、Ｎ_２等の不活性ガス雰囲気下で８５０℃〜１３００℃程度に加熱してアニール処理するのがよい。このアニール処理を行っておくことで、後続の工程にて基板本体１０Ａを高温処理した際に生じる基板の歪みを低減することができる。

次いで、このように処理された基板本体１０Ａの表面上の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも１つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積する。その後、公知のフォトリソグラフィ技術を用いて所定平面形状にパターン形成することで遮光膜（第１導電層）１１ａを形成する。

次に、図４（Ｂ）に示すように、遮光膜１１ａを形成した基板本体１０Ａの表面上に、スパッタリング法、ＣＶＤ法などにより、下層側絶縁膜１２ａと、保護層１２ｂと、下層側絶縁膜１２ｃ１及び上層側絶縁膜１２ｃ２からなる２層構造の上層側絶縁膜１２ｃ３を形成する。このとき、遮光膜１１ａを形成した領域上には、上層側絶縁膜１２ｃ３の表面にて前記遮光膜１１ａに倣う凸部が形成されている。また、上記保護層１２ｂを設けることで、遮光膜１１ａを構成する金属材料の拡散や、基板本体１０Ａからの不純物の拡散を抑制することができ、半導体装置の信頼性を向上させることができる。

絶縁膜１２ａ、１２ｃ１、１２ｃ２の構成材料としては、酸化シリコンや、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス等を例示することができる。下層側絶縁膜１２ａの膜厚は５０ｎｍ程度とされ、上層側絶縁膜１２ｃ３を構成する絶縁膜１２ｃ１、１２ｃ２の膜厚は、いずれも８００ｎｍ程度とされる。また、保護層１２ｂとしては、例えば１０ｎｍ〜５０ｎｍ程度、好ましくは１５ｎｍの膜厚の窒化シリコン膜を用いることができ、ジクロロシランとアンモニアを用いた減圧ＣＶＤ法やプラズマＣＶＤ法により形成できる。

次に、図４（Ｃ）に示すように、上層側絶縁膜１２ｃ３の表面をＣＭＰ（化学的機械研磨）法などの方法を用いて研磨することで、前記遮光膜１１ａに倣う凸部を除去して表面を平坦化する。この平坦化後の上層側絶縁膜１２ｃ３の膜厚は、遮光膜１１ａの形成領域で１２０ｎｍ程度とする。

次に、図４（Ｄ）に示すように、上記工程を経た基板本体１０Ａと、別途用意した単結晶シリコン基板との貼り合わせを行う。貼り合わせに用いる単結晶シリコン基板としては、単結晶シリコン層１と、その一面側に形成された酸化膜１２ｃ４とからなる、例えば６００μｍ程度の板厚の単結晶シリコン基板が用いられる。単結晶シリコン層１中には、例えば、加速電圧１００ｋｅＶ、ドーズ量１０×１０^１６／ｃｍ^２にて水素イオンが注入されている。酸化膜１２ｃ４は、単結晶シリコン基板１の単結晶シリコン層を５０ｎｍ〜８００ｎｍ程度酸化することにより形成することができる。貼り合わせ工程は、前記単結晶シリコン基板と基板本体１０Ａとを接触させた状態にて３００℃〜３５０℃程度で２時間熱処理することにより２枚の基板を直接貼り合わせる方法を採用できる。この貼り合わせ工程により、単結晶シリコン層（半導体層）と保護層１２ｂとの間に、貼り合わせ界面ｓを有する貼り合わせ絶縁膜１２ｃが形成される。

また、貼り合わせ強度をさらに高めるために、熱処理温度を上げて４５０℃程度とする方法も適用できるが、石英などからなる基板本体１０Ａの熱膨張係数と単結晶シリコン基板１の熱膨張係数との間には大きな差があるため、このまま加熱すると単結晶シリコン層にクラックなどの欠陥が発生し、製造されるＴＦＴアレイ基板１０の品質が劣化するおそれがある。このようなクラック等の欠陥の発生を抑制するためには、一度３００℃にて貼り合わせのための熱処理を行った単結晶シリコン基板１を、ウエットエッチングまたはＣＭＰによって１００〜１５０μｍ程度まで薄くし、その後、さらに高温の熱処理を行うことが望ましい。例えば、８０℃のＫＯＨ水溶液を用いて単結晶シリコン基板１の厚さが１５０μｍとなるようにエッチングし、その後、基板本体１０Ａとの貼り合わせを行い、さらに４５０℃にて再び熱処理することにより貼り合わせ強度を高めることが望ましい。

次に、貼り合わせた単結晶シリコン層１を部分的に剥離する。この単結晶シリコン層の剥離は、単結晶シリコン層１中に導入された水素イオンによって、単結晶シリコン層１の貼り合わせ絶縁膜１２ｃ側の表面近傍にてシリコンの結合が分断される作用を利用するものである。ここでの熱処理は、例えば、貼り合わせた２枚の基板を毎分２０℃の昇温速度にて６００℃まで加熱することにより行うことができる。この熱処理により、貼り合わせた単結晶シリコン層１が、部分的に基板本体１０Ａから分離し、基板本体１０Ａの表面上には約２００ｎｍ±５ｎｍ程度の単結晶シリコン層が得られる。剥離後の単結晶シリコン層１の膜厚については、前述した単結晶シリコン基板に対して行う水素イオン注入の加速電圧を変えることにより、例えば１０ｎｍ〜３０００ｎｍの範囲で任意に調整することができる。

なお、薄膜化した単結晶シリコン層１は、ここに述べた方法以外に、単結晶シリコン基板の表面を研磨して膜厚を３〜５μｍとした後、ＰＡＣＥ（Plasma Assisted Chemical Etching）法によってその膜厚を０．０５〜０．８μｍ程度までエッチングして仕上げる方法や、多孔質シリコン上に形成したエピタキシャルシリコン層を、多孔質シリコン層の選択エッチングによって貼り合わせ基板上に転写するＥＬＴＲＡＮ（Epitaxial Layer Transfer）法によっても得ることができる。

さらに、貼り合わせ絶縁膜１２ｃと単結晶シリコン層１との密着性を高め、貼り合わせ強度を高めるために、基板本体１０Ａと単結晶シリコン層１との貼り合わせを行った後に、急速熱処理法（ＲＴＡ）などによる加熱処理を実施することが望ましい。その際の加熱温度としては、６００℃〜１２００℃、望ましくは絶縁膜の粘度を下げ、原子的な密着性を高めるため１０５０℃〜１２００℃とすることが望ましい。

次に、図４（Ｅ）に示すように、フォトリソグラフィ工程、エッチング工程等によるメサ型分離法により、所定パターンの半導体層１ａを、例えば膜厚５０ｎｍにて形成する。なお、前記素子分離工程については、周知のＬＯＣＯＳ分離法やトレンチ分離法を用いることもできる。また、図１に示したＸドライバ２０１、Ｙドライバ２０４を、ＴＦＴアレイ基板１０上に実装する場合には、これらのドライバ回路に用いるスイッチング素子の半導体層を、上記半導体層１ａとともに形成することもでき、さらに、半導体層１ａとは異なる層厚（例えば２００ｎｍ程度）を有するドライバ回路用の半導体層を形成することもできる。
その後、半導体層１ａを約７５０〜１０５０℃の温度で熱酸化することにより、５〜５０ｎｍ程度の厚さの熱酸化膜（ゲート絶縁膜）２を形成する。ここでの熱酸化法としては、前述したように特に形成する熱酸化膜２の厚さに応じて、ドライ熱酸化処理又はウェット熱酸化処理を適宜に選択して用いる。

尚、上記ではゲート酸化膜２が熱酸化膜のみからなるものとしたが、このゲート酸化膜２は、熱酸化膜を形成した上に、気相合成法、例えば常圧又は減圧ＣＶＤ法、蒸着法等により、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を成膜した気相合成絶縁膜との積層構造とすることもできる。このように気相合成絶縁膜を熱酸化膜上に形成することで、半導体層１ａの上側角部において絶縁膜が薄くなるのを効果的に防止でき、ゲート絶縁膜２の耐圧を向上させることができる。この気相合成絶縁膜については、単層で形成しても良く、前記絶縁材料から選択された複数の膜からなる積層膜とすることもできる。この気相合成絶縁膜の膜厚は、良好な膜質の絶縁膜を得るために１０ｎｍ以上とすることが好ましい。また、気相合成絶縁膜の形成後、窒素やアルゴン等の不活性ガス雰囲気中で９００〜１０５０℃程度に加熱し、アニール処理を施しておくことが好ましい。

上記ゲート絶縁膜２を形成したならば、半導体層１ａに対するイオン注入を行う。本実施形態では、ＴＦＴ３０としてＮチャネルの薄膜トランジスタを形成する場合について説明するが、ＴＦＴ３０はＰチャネルトランジスタであっても良い。
画素スイッチング用のＮチャネルのＴＦＴ３０を形成するために、まず、半導体層１ａにボロンなどのIII族元素のドーパントを低濃度（例えば、加速電圧３５ｋｅＶ、ドーズ量１×１０^１２／ｃｍ^２程度）でドープする。その後、さらに半導体層１ａ及びゲート絶縁膜２上にフォトレジストを被覆した状態で、先の工程の１〜１０倍のドーズ量でボロンなどのIII族元素をドープする。ＰチャネルのＴＦＴを形成する場合には、上記III族元素のドーパントに代えてリンなどのV族元素のドーパントを用いればよい。

次に、図４（Ｆ）に示すように、下層側絶縁膜１２ａ、保護層１２ｂ、及び貼り合わせ絶縁膜１２ｃを貫通し遮光層１１ａに達するコンタクトホール（第１コンタクトホール）９２を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。この際、反応性エッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール１３等を開孔するので、ウェットエッチングによりコンタクトホール９２を形成する場合のように、貼り合わせ絶縁膜１２ｃ中に存在する貼り合わせ界面ｓにエッチング液が浸入することによるクラックや剥離等の発生が生じないようになっている。そして、比較的薄い層厚の下層側絶縁膜１２ａ、保護層１２ｂ、及び貼り合わせ絶縁膜１２ｃ（合計膜厚で３５０〜４００ｎｍ程度）に対してコンタクトホール９２を形成するので、ドライエッチングのプラズマによってゲート絶縁膜２や半導体層１ａがダメージを被ることもない。また、開孔形状をマスク形状とほぼ同じにできるという利点も得られる。

次に、図５（Ｇ）に示すように、リンイオンを成膜と同時に導入したドープトポリシリコン膜３を形成する。又は、減圧ＣＶＤ法等によりポリシリコン膜を３５０ｎｍ程度の厚さで堆積し、その後、リン（Ｐ）を熱拡散してポリシリコン膜を導電化したものも用いることができる。さらに、ドープトポリシリコン膜３の上部にＴｉ、Ｗ、Ｃｏ及びＭｏのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積した層構造としてもよい。係る層構造を採用することで前記ドープトポリシリコン膜を含む層の導電性を向上させることができる。

次に、図５（Ｈ）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図２及び図３に示した所定パターンの走査線３ａと、第１中継導電層３ｂとを形成する。
その後、半導体層１ａにＮチャネルのＬＤＤ領域を形成するために、走査線３ａをマスクとして、まず、リン等のV族元素のドーパントを低濃度でドープする。具体的には、Ｐイオンを加速電圧７０ｋｅＶ、ドーズ量６×１０^１２／ｃｍ^２にてドープし、図３に示した低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成する。続いて、半導体層１ａにＮチャネルの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広いマスクでレジスト層を走査線３ａ上に形成した状態で、同じくリンなどのV族元素のドーパントを高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０^１５／ｃｍ^２のドーズ量にて）ドープする。
尚、ＰチャネルのＴＦＴを形成する場合には、上記V族元素のドーパントに代えて、ボロン等のIII族元素のドーパントを用いる。また、以下で参照する図面においては、低濃度ソース領域１ｂ、及び高濃度ソース領域１ｄ、並びに低濃度ドレイン領域１ｃ、及び高濃度ドレイン領域１ｅは、その図示を適宜省略している。

次に、図５（Ｉ）に示すように、走査線３ａ及び第１中継導電層３ｂを覆うように、例えば常圧又は減圧ＣＶＤ法によってＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第１層間絶縁膜（第２絶縁膜）４１を形成する。この第１層間絶縁膜４１の膜厚は、約５００〜１５００ｎｍとするのが好ましく、８００ｎｍとするのがより好ましい。この後、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを活性化するため、約８５０℃のアニール処理を２０分程度行う。

次に、図５（Ｊ）に示すように、第１層間絶縁膜４１を貫通して半導体層１ａに達するソースコンタクトホール８２、及びドレインコンタクトホール８３を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより、或いはウエットエッチングにより形成する。

次に、図５（Ｋ）に示すように、第１層間絶縁膜４１上に、Ｐイオンをポリシリコン膜の成膜と同時に導入したドープトシリコン膜７１を形成する。あるいは、減圧ＣＶＤ法等によりポリシリコン膜を３５０ｎｍ程度の厚さで堆積し、その後、リン（Ｐ）を熱拡散してポリシリコン膜を導電化してもよい。
その後、図６（Ｌ）に示すように、ドープトポリシリコン膜７１をフォトリソグラフィ工程、エッチング工程等によりパターニングして容量電極７１ａ及び第２中継導電層７１ｂを形成する。その後、気相合成法、例えば常圧又は減圧ＣＶＤ法、蒸着法等により、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を成膜することにより、第１層間絶縁膜４１、容量電極７１ａ、及び第２中継導電層７１ｂを覆う容量絶縁膜７５を形成する。

次に、図６（Ｍ）に示すように、フォトレジスト等により所定形状のマスク（図示略）を形成した状態で、ウェットエッチングにより第１中継導電層３ｂ上の第１層間絶縁膜４１を部分的に除去することで、凹部９１ａを形成する。そして、図６（Ｎ）に示す後続の工程にて、前記凹部９１ａと対応する平面領域をドライエッチングすることにより、第１層間絶縁膜４１を貫通して第１中継導電層３ｂに達するコンタクトホール（第２コンタクトホール）９１を形成する。

その後、図６（Ｏ）に示すように、ドープトポリシリコン膜や単結晶シリコン膜からなる第１膜７２と、高融点金属を含む金属シリサイド膜等からなる第２膜７３との積層膜を成膜し、フォトリソグラフィ工程及びエッチング工程等によりパターニングすることで、図２に示した所定平面形状の容量線３００を形成する。この容量線３００は、図１に示す如くＹドライバ２０４と接続されるため、図２の左右方向で画像表示領域の外側にまで延設する。

次に、図７（Ｐ）に示すように、容量線３００及び第１層間絶縁膜４１を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化半導体膜や酸化半導体膜等からなる第２層間絶縁膜４２を形成する。第２層間絶縁膜４２の膜厚は、約５００〜１５００ｎｍ程度が好ましく、より好ましくは８００ｎｍ程度である。

続いて、第２層間絶縁膜４２を貫通して第２中継導電層７１ｂに達する第２ソースコンタクトホール８１を形成し、スパッタ処理等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を、約１００〜７００ｎｍの厚さ、好ましくは約３５０ｎｍに堆積した後、フォトリソグラフィ工程、エッチング工程等によりパターニングして、データ線６ａを形成する。
また、上記第２ソースコンタクトホール８１を開口するに際して、画像表示領域の外側に延出された容量線３００に達するコンタクトホール９３を同時に形成する。このコンタクトホール９３の形成領域には、その後のデータ線６ａの形成工程にて、容量線３００と図１に示したＹドライバ２０４とを導電接続するための信号配線６ｂをデータ線６ａとともに形成する。

次に、図７（Ｑ）に示すように、データ線６ａ、信号配線６ｂ、及び第２層間絶縁膜４２を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化半導体膜や酸化半導体膜等からなる第３層間絶縁膜４３を形成する。第３層間絶縁膜４３の膜厚は、約５００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
次いで、ＴＦＴ３０において、画素電極９と容量電極７１ａとを電気的に接続するために、第２層間絶縁膜４２と第３層間絶縁膜４３とを貫通する画素コンタクトホール８を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。

そして、第３層間絶縁膜４３上に、スパッタ処理等によってＩＴＯ等の透明導電性薄膜９を、約５０〜２００ｎｍの厚さに堆積した後、フォトリソグラフィ工程、エッチング工程等によりパターニングすることで、図２に示した平面視矩形状の画素電極９を形成する。なお、本実施形態の電気光学装置を反射型電気光学装置とする場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９を形成してもよい。
その後、前記画素電極９及び第３層間絶縁膜４３を覆うようにポリイミド等からなる配向膜１６を塗布形成すれば、先の実施形態の液晶装置に備えられたＴＦＴアレイ基板１０が得られる。

上記工程を備えた本実施形態の製造方法では、遮光膜１１ａと容量線３００とを中継導電層３ｂを介して導電接続するために、中継導電層３ｂと遮光膜１１ａとを導電接続するコンタクトホール９２をドライエッチング処理のみにより形成し、第１中継導電層３ｂと容量線３００とを導電接続するコンタクトホール９１を、ウェットエッチング処理とドライエッチング処理とを組み合わせて形成するようになっている。
すなわち、図５（Ｆ）に示したように、貼り合わせ界面ｓを有する貼り合わせ絶縁膜１２ｃを貫通するコンタクトホール９２を、ドライエッチング処理のみにより形成するので、ウェットエッチング処理を用いた場合に問題となる貼り合わせ界面ｓへのエッチング液の浸入が生じることがなく、従って貼り合わせ界面ｓでの剥離やクラック等が生じることもない。また、コンタクトホール９１はアスペクト比が小さく、浅いため、ドライエッチング処理のプラズマに基板が曝されている時間を短くでき、従って、前記プラズマによる半導体層１ａへのダメージが軽減され、優れた素子能力を備えたＴＦＴ３０の形成が可能になる。

そして、コンタクトホール９１をウェットエッチング処理により部分的に形成することで、容量絶縁膜７５がドライエッチング処理のプラズマに曝される時間を短縮することができ、もって前記プラズマによる容量絶縁膜７５へのダメージを軽減でき、容量リークを効果的に防止することができる。従って本製造方法によれば、高信頼性、高性能のＴＦＴアレイ基板１０を得ることができる。

また、中継導電層３ｂを介して比較的浅いコンタクトホール９１，９２により遮光膜１１ａと容量線３００とが導電接続されているので、各コンタクトホール９１，９２の内壁面における中継導電層３ｂ、容量線３００の付き周りが良好になり、コンタクト抵抗を低減することができる。さらに、容量線３００と遮光膜１１ａとを中継する第１中継導電層３ｂは、図５（Ｇ）、（Ｈ）に示したように、走査線３ａの形成工程にて走査線３ａとともに形成されるため、効率的な製造が可能である。

＜液晶装置の他の形態＞
以下、図８を参照して本発明に係る液晶装置の他の実施形態を説明する。図８に断面構造を示す本実施形態に係る液晶装置は、図１ないし図３に示した先の実施形態の液晶装置と同様の基本構成を備えており、その特徴とするところは、画素電極９と容量電極７１ａとの導電接続構造、及び容量線３００と遮光膜１１ａとの導電接続構造である。以下では、これら２箇所の導電接続構造についてのみ詳細に説明することとし、図１ないし図３と同様の構成要素には同一の符号を付して説明を省略する。

図８に示すように、本実施形態の液晶装置では、画素電極９と容量電極７１ａとの導電接続構造が、第２層間絶縁膜４２を貫通して容量電極７１ａに達するコンタクトホール８４と、このコンタクトホール８４を含む平面領域に形成された第３中継導電層６ｃと、第３層間絶縁膜４３を貫通して前記第３中継導電層６ｃに達するコンタクトホール８３とから構成されている。前記第３中継導電層６ｃは、データ線６ａ及び信号配線６ｂと同層に形成されており、これらの構成要素とともに同一工程にて形成することができる（図７に示す工程（Ｐ））。
そして、このように画素電極９と容量電極７１ａとが中継導電層６ｃを介して接続されていることで、図３に示した画素コンタクトホール８に比して、各コンタクトホール８３，８４のアスペクト比を小さくすることができ、これらの内壁面及び底面部にて導電膜の付き周りが良好なものとなる結果、当該導電接続構造におけるコンタクト抵抗を低減することができるようになっている。

さらに、本実施形態の場合、コンタクトホール８３，８４が平面視で重なる位置に設けられたスタック型の構造となっており、コンタクトホール８３，８４の占有面積が低減されている。従って、係る構成は、画素の開口率向上に寄与し、高精細の液晶装置に好適なものである。
また、上記導電接続構造は、先の実施形態の液晶装置とほぼ同様の製造工程にて形成することが可能である。先の実施形態の液晶装置と比較すると、コンタクトホール８４、及び中継導電層６ｃが新たに追加されているが、コンタクトホール８４は、中継導電層７１ｂとデータ線６ａとを接続するコンタクトホール８１と同工程にて形成でき、中継導電層６ｃはデータ線６ａと同工程にて形成できるため、工数の増加を伴うことなく低コンタクト抵抗の導電接続構造を形成することができる。

次に、容量線３００と遮光膜１１ａとの導電接続構造について説明する。本実施形態では、容量線３００と遮光膜１１ａとを導電接続するコンタクトホール９１，９２が、平面視で重なる位置に設けられたスタック型とされている。このような構成とすることで、画素電極９の周辺領域に設けられるコンタクトホール９１，９２の占有面積を縮小でき、もって画素開口率の向上に寄与し得る構成となる。

＜電子機器＞
前記実施形態の製造方法で得られた液晶パネルを備える電子機器の例について説明する。
図９は、前記実施形態の電気光学装置（液晶装置）を用いた電子機器の他の例としての、携帯電話の一例を示す斜視図である。図９において、携帯電話１３００は、上記実施形態の液晶装置を備えた表示部１３０１と、操作部１３０２、受話部１３０３、送話部１３０４を備えて構成されている。図９に示す電子機器（携帯電話）にあっては、上記各実施形態の液晶装置を備えたものであるので、信頼性が高く、高性能の表示品質に優れた表示部を備えたものとなっている。

また、本発明の電子機器としては、携帯電話以外にも、例えばプロジェクタ（投射型表示装置）や、前記の液晶表示装置を用いた液晶表示部を有する腕時計型電子機器、さらにはワープロ、パソコンなどの携帯型情報処理装置にも適用可能である。
なお、本発明の技術範囲は上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であるのは勿論である。

図１は、実施形態の液晶装置の等価回路図。 図２は、同、画素領域の平面構成図。 図３は、図２のＡ−Ａ’線に沿う断面構成図。 図４は、ＴＦＴアレイ基板の断面製造工程図。 図５は、ＴＦＴアレイ基板の断面製造工程図。 図６は、ＴＦＴアレイ基板の断面製造工程図。 図７は、ＴＦＴアレイ基板の断面製造工程図。 図８は、液晶装置の他の形態を示す断面構成図。 図９は、電子機器の一形態を示す斜視構成図。

符号の説明

１０…ＴＦＴアレイ基板（アクティブマトリクス基板）、２０…対向基板、１０Ａ、２０Ａ…基板本体（支持基板）、１ａ…半導体層、３ｂ…第１中継導電層、１６、２２…配向膜、１１ａ…遮光膜（第１導電層）、７０…蓄積容量、７１ａ…容量電極、７１ｂ…第２中継導電層、３００…容量線、７２…第１膜（容量線）、７３…第２膜（容量線）、９…画素電極、２１…共通電極、６ａ…データ線、３ａ…走査線、１２…下地絶縁膜（第１絶縁膜）、１２ｃ…貼り合わせ絶縁膜、４１…第１層間絶縁膜（第２絶縁膜）、４２…第２層間絶縁膜（第３絶縁膜）、４３…第３層間絶縁膜、３０…ＴＦＴ、５０…液晶層

Claims (7)

1. 支持基板と、半導体層を有する半導体基板とが各々の絶縁膜を介して貼り合わされた複合基板を具備し、前記貼り合わせ界面を有する第１絶縁膜と前記支持基板の間に設けられた第１導電層と、前記半導体層上に第２絶縁膜を介して設けられた第２導電層とを備えた半導体装置の製造方法であって、
   前記第１絶縁膜を貫通して前記第１導電層に到る第１コンタクトホールをドライエッチング処理により形成する工程と、
   前記第１コンタクトホールを含む平面領域に中継導電層を形成する工程と、
   前記中継導電層上に前記第２絶縁膜を形成する工程と、
   前記第２絶縁膜を貫通し、前記中継導電層に到る第２コンタクトホールを形成する工程と、
   前記第２コンタクトホールを含む平面領域に前記第２導電層を形成する工程と
   を含むことを特徴とする半導体装置の製造方法。
2. 前記第２コンタクトホールをエッチング処理により形成する工程が、
   ウェットエッチング処理により前記第２絶縁膜を部分的に除去する工程と、該工程にて形成された凹部に対して、さらにドライエッチング処理を施すことにより前記中継導電層に到るコンタクトホールを開口する工程とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第２コンタクトホールを、ドライエッチング処理により形成することを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記半導体層に薄膜トランジスタを形成する工程をさらに含み、
   前記中継導電層を形成する工程において、前記中継導電層と、前記薄膜トランジスタのゲート電極及び／又は該ゲート電極と接続された信号配線と、を同一材質にて形成することを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。
5. 前記半導体層に薄膜トランジスタを形成する工程をさらに含み、
   前記第２絶縁膜を形成する工程と、前記第２コンタクトホールを形成する工程との間に、
   前記第２絶縁膜を貫通して前記薄膜トランジスタのドレイン領域に到るドレインコンタクトホールを形成する工程と、
   前記ドレインコンタクトホールを含む平面領域に容量電極を形成する工程と、
   前記容量電極を覆う容量絶縁膜を形成する工程とを含み、
   前記第２導電層を形成する工程において、前記容量電極と前記容量絶縁膜を介して対向する容量線を形成することを特徴とする請求項１から４のいずれか１項に記載の半導体装置の製造方法。
6. 前記半導体層に薄膜トランジスタを形成する工程と、該薄膜トランジスタに導電接続された複数の電極配線を形成する工程とをさらに含み、
   前記第２絶縁膜を形成する工程と、前記第２のコンタクトホールを形成する工程との間に、
   前記第２絶縁膜を貫通して前記薄膜トランジスタのソース領域に到るソースコンタクトホールを形成する工程と、
   前記ソースコンタクトホールを含む平面領域に第２中継導電層を形成する工程とを含み、
   前記第２導電層上に第３絶縁膜を形成する工程と、
   前記第３絶縁膜を貫通して前記第２中継導電層に到る第２ソースコンタクトホールを形成する工程と、
   前記第２ソースコンタクトホールを含む平面領域に前記電極配線を形成する工程と
   を含むことを特徴とする請求項１から４のいずれか１項に記載の半導体装置の製造方法。
7. 前記第２ソースコンタクトホールを形成する工程において、前記第３絶縁膜を貫通して容量線に到るコンタクトホールを形成し、続く電極配線を形成する工程において、前記容量線に導電接続される信号配線を形成することを特徴とする請求項６に記載の半導体装置の製造方法。

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