Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP4509052B2 - 回路装置 - Google Patents
[go: Go Back, main page]

JP4509052B2 - 回路装置 - Google Patents

回路装置 Download PDF

Info

Publication number
JP4509052B2
JP4509052B2 JP2006075340A JP2006075340A JP4509052B2 JP 4509052 B2 JP4509052 B2 JP 4509052B2 JP 2006075340 A JP2006075340 A JP 2006075340A JP 2006075340 A JP2006075340 A JP 2006075340A JP 4509052 B2 JP4509052 B2 JP 4509052B2
Authority
JP
Japan
Prior art keywords
circuit element
circuit
conductive layer
layer
ground
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006075340A
Other languages
English (en)
Other versions
JP2006310800A (ja
Inventor
敦 齋田
俊一 今岡
徹郎 澤井
恭典 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2006075340A priority Critical patent/JP4509052B2/ja
Priority to CN2006100898937A priority patent/CN1855477B/zh
Priority to US11/391,680 priority patent/US7453153B2/en
Publication of JP2006310800A publication Critical patent/JP2006310800A/ja
Application granted granted Critical
Publication of JP4509052B2 publication Critical patent/JP4509052B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W44/00—Electrical arrangements for controlling or matching impedance
    • H10W44/20—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • H10W72/07554—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/547—Dispositions of multiple bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/877—Bump connectors and die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/879—Bump connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/22—Configurations of stacked chips the stacked chips being on both top and bottom sides of a package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/291—Configurations of stacked chips characterised by containers, encapsulations, or other housings for the stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/732—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/752—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、複数の回路素子を搭載した回路装置に関する。特に、本発明は、複数の回路素子が積層された回路装置に関する。
携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。
こうした高密度化の要請に対応するパッケージ技術として、回路素子を積層する多段スタック構造が知られている。なお、回路素子は、半導体チップなどの素子を含む。特許文献１は、最下層の半導体チップが基板にワイヤボンディング実装された回路装置を開示する。
また、特許文献２は、最下層の半導体チップが基板にフリップチップ実装された回路装置を開示する。
図１３は、特許文献１に記載された回路装置の構成を示す断面図である。下層半導体チップ３と上層半導体チップ４とが垂直方向に積層され、下層半導体チップ３と上層半導体チップ４との間に、伝熱導電板５が介挿されている。下層半導体チップ３および上層半導体チップ４は、ボンディングワイヤ７およびボンディングワイヤ８によりそれぞれ基板２の配線層に接続されている。また、伝熱導電板５は、基板２のグランド配線に接続されている。
図１４は、特許文献１に記載の回路素子が動作中の電位の状態を示す等価回路図を示す。接地用のボンディングワイヤ７に生じる抵抗成分による電圧降下が、下層半導体チップ３の接地電位と基板２の接地電位との電位差Ｖ１’となる。また、電源用のボンディングワイヤ７に生じる抵抗成分およびインダクタンス成分による電圧降下が、下層半導体チップ３の電源電位と基板２の電源電位との電位差Ｖ２’となる。なお、下層半導体チップ３に設けられた回路による電圧降下をＶ３’とする。図１４中のＬ１’、Ｌ２’、Ｌ４’およびＬ５’のインダクタンス成分は、ノイズ増幅原因となる。
一方、接地用のボンディングワイヤ８に生じる抵抗成分による電圧降下が、上層半導体チップ４の接地電位と基板２の接地電位との電位差Ｖ４’となる。また、電源用のボンディングワイヤ８に生じる抵抗成分による電圧降下が、上層半導体チップ４の電源電位と基板２の電源電位との電位差Ｖ５’となる。なお、上層半導体チップ４に設けられた回路による電圧降下をＶ６’とする。
特開２００４−１１１６５６号公報 特開平１１−２０４７２０号公報
特許文献１に代表される従来の回路装置では、図１４の矢印Ａのように、上層半導体チップの接地電位で発生した高周波成分を持ったノイズが、基板の接地配線に伝播する場合がある。このノイズ成分が、接地配線を介して、下層半導体チップに影響を与えることにより、回路装置の動作が不安定になり、信頼性を低下させる要因となっていた。以下では、接地配線を伝播するノイズを接地ノイズと称する。
本発明はこうした課題に鑑みてなされたものであり、その目的は、回路素子間を伝播する接地ノイズが低減された多段スタック構造を有する回路装置の提供にある。
本発明の回路装置のある態様は、接地配線が設けられた基板と基板の上に積層された複数の回路素子と、複数の回路素子のうち、少なくとも一組の隣接する下層回路素子と上層回路素子との間に設けられた一対の絶縁層と、一対の絶縁層に狭持された導電層とを備え、上層回路素子が、導電層を経由して接地配線に接続されていることを特徴とする。
これによれば、上層回路素子と導電層との間に発生する容量成分がキャパシタとなり、ノイズフィルタとして機能するため、上層回路素子で発生したノイズ成分が接地配線を介して他の回路素子に伝播することが抑制される。同様に、下層回路素子と導電層との間に発生する容量成分がキャパシタとなり、ノイズフィルタとして機能するため、上層回路素子で発生したノイズ成分が接地配線を介して他の回路素子に伝播することが抑制される。この結果、各回路素子の動作が安定し、多段スタック構造を有する回路装置の信頼性が向上する。
上述した構成において、複数の回路素子のうち、最下層の回路素子が基板にフリップチップ実装されていてもよい。
フリップチップ実装は、ワイヤボンディング実装に比べて、インダクタンス成分を小さくすることができるので、最下層の回路素子のノイズの増幅を抑えることができる。
また、最下層の回路素子が基板にワイヤボンディング実装されている場合には、最下層の回路素子のワイヤと上層の回路素子のワイヤとが接地配線のリードを介した直接的な接続パスが生じる。これに対して、最下層の回路素子をフリップチップ実装することにより、ワイヤボンディング実装の場合に生じるような直接的な接続パスが生じないため、最下層の回路素子から上層の回路素子に接地ノイズが伝播することが抑制される。
さらに最下層の回路素子で発生するデジタルノイズなどの電磁妨害（ＥＭＩ）的なノイズが上層の回路素子へ影響を及ぼすことが回避される。
本発明の回路装置の他の態様は、接地配線と、当該接地配線の上に積層された複数の回路素子と、積層された複数の回路素子のうち、少なくとも一組の隣接する下層回路素子と上層回路素子との間に設けられた一対の絶縁層と、一対の絶縁層に狭持された導電層と、を備え、上層回路素子が、導電層を経由して接地配線に接続されていることを特徴とする。
上記いずれかの態様は、２個の回路素子が積層された回路装置であって、上側の回路素子が、上側の回路素子と下側の回路素子との間に設けられた導電層を経由して接地配線に接続されていてもよい。
これによれば、２段スタック構造を有する回路装置の信頼性が向上する。
また、 上記いずれかの態様は、３個以上の回路素子が積層された回路装置であって、下から２層目以上の回路素子が、それぞれの下層の回路素子との間に設けられた導電層を経由して、接地配線に接続されていてもよい。
これによれば、下から２層目以上の回路素子で発生した接地ノイズが他の回路素子に影響を及ぼすことが抑制されるので、３段以上のスタック構造を有する回路装置の信頼性が向上する。
上記いずれかの態様において、回路素子の接地に利用される導電層の上側の絶縁層と、導電層との重なり部分が上側の絶縁層と面する回路素子の投影部分とほぼ等しくてもよい。
これによれば、発生するキャパシタの容量を大きくすることができるので、ノイズフィルタとしての特性が向上する。
上記いずれかの態様において、回路素子の接地に利用される導電層の面積が、導電層の上側の絶縁層より大きくてもよい。
これによれば、導電層の上面の一部が露出するため、接地対象の回路素子を導電層の露出部分に容易にボンディングすることができ、回路装置の製造を容易にすることができる。
なお、上述した各要素を適宜組み合わせたものも、本件特許出願によって特許による保護を求める発明の範囲に含まれうる。
本発明によれば、多段スタック構造を有する回路装置において、上層の回路素子で発生した接地ノイズの影響を低減することができる。
（実施形態１）
図１は、実施形態１に係る回路装置の構成を示す断面図である。図２は、実施形態１に係る回路装置の平面図である。
本実施形態の回路装置１０は、基板２０と、基板２０にフリップチップ実装された第１の回路素子３０と、第１の回路素子３０に積層された第２の回路素子４０と、第１の回路素子３０と第２の回路素子４０との間に設けられた一対の絶縁層５０および絶縁層５２と、絶縁層５０と絶縁層５２との間に狭持された導電層６０と、を備える。
基板２０は、複数の配線層が積層した多層配線構造を有する。基板２０の表面には、接地配線２１および電源配線２２が設けられている。接地配線２１は、ビアホール２３に充填された銅配線によりＢＧＡボール２４に接続されている。また、電源配線２２は、ビアホール２５に充填された銅配線によりＢＧＡボール２６に接続されている。
第１の回路素子３０の接地電極は、バンプ３２を介して接地配線２１に接続されている。また、第１の回路素子３０の電源電極は、バンプ３４を介して電源配線２２に接続されている。
第２の回路素子４０の表面に設けられた電源用のボンディングパッド４１は、金などの電源用ワイヤ７２によって、電源配線２２に設けられたリード２８と接続されている。
また、第２の回路素子４０の表面に設けられた接地用のボンディングパッド４２は、金などの接地用ワイヤ７０によって、導電層６０の表面に設けられたボンディングパッド６２と接続されている。さらに、導電層６０の表面に設けられたボンディングパッド６４は、金などの接地用ワイヤ７１によって、接地配線２１に設けられたリード２７と接続されている。このように、本実施形態の回路装置１０では、第２の回路素子４０と接地配線２１とが、導電層６０を介して接続されている。
図３は、実施形態１に係る回路装置が動作中の電位の状態を示す等価回路図である。第１の回路素子３０に関して、フリップチップ実装に用いられる接地用のバンプ３２に生じる抵抗成分による電圧降下が、第１の回路素子３０の接地電位と基板２０の接地電位との電位差Ｖ１となる。また、フリップチップ実装に用いられる電源用のバンプ３４に生じる抵抗成分による電圧降下が、基板２０の電源電位と第１の回路素子３０の電源電位との電位差Ｖ２となる。なお、第１の回路素子３０に設けられた回路による電圧降下をＶ３とする。
一方、第２の回路素子４０では、接地用ワイヤ７０および接地用ワイヤ７１にそれぞれ生じる抵抗成分による電圧降下の和が、第２の回路素子４０の接地電位と基板２０の接地電位との電位差Ｖ４となる。また、電源用ワイヤ７２に生じる抵抗成分による電圧降下が、基板２０の電源電位と第２の回路素子４０の電源電位との電位差Ｖ５となる。なお、第２の回路素子４０に設けられた回路による電圧降下をＶ６とする。
本実施形態の回路装置１０の動作時には、第２の回路素子４０と導電層６０との間に容量成分が発生し、第２の回路素子４０、絶縁層５２および導電層６０がキャパシタとして機能する。すなわち、図３に示したように、キャパシタ８０が接地用ワイヤ７０と並列に接続されていると見なすことができる。このキャパシタ８０がノイズフィルタとして作用することにより、第２の回路素子４０で発生した接地ノイズが、基板２０の接地配線２１に伝播することが低減される。この結果、第２の回路素子４０で発生した接地ノイズが第１の回路素子３０に影響することが抑制される。同様に、第１の回路素子３０と導電層６０との間に容量成分が発生し、第１の回路素子３０、絶縁層５０および導電層６０がキャパシタとして機能する。すなわち、図３に示したように、キャパシタ９０が接地用ワイヤ７１および接地用のバンプ３２と並列に接続されているとみなすことができる。このキャパシタ９０もノイズフィルタとして作用することにより、第２の回路素子４０で発生した接地ノイズが、基板２０の接地配線２１に伝播することが低減される。この結果、第２の回路素子４０で発生した接地ノイズが第１の回路素子３０に影響することが抑制される。
また、第１の回路素子３０をフリップチップ実装することで、従来例の図１４のＬ１’に比べ、図３のＬ１のインダクタンス値は小さくなるので、第１の回路素子３０のノイズ増幅を抑えることができる。
また、最下層の回路素子が基板にワイヤボンディング実装されている場合には、最下層の回路素子のワイヤと上層の回路素子のワイヤとが接地配線のリードを介した直接的な接続パスが生じる。これに対して、最下層の回路素子をフリップチップ実装することにより、ワイヤボンディング実装の場合に生じるような直接的な接続パスが生じないため、最下層の回路素子から上層の回路素子に接地ノイズが伝播することが抑制される。
さらに、最下層の回路素子および上層の回路素子がともに表面側を外向きに向けることで、最下層の回路素子で発生するデジタルノイズなどの電磁妨害（ＥＭＩ）的なノイズが上層の回路素子へ影響を及ぼすことが回避される。
なお、第２の回路素子４０の接地に利用される導電層６０と、その上側の絶縁層５２との重なり部分が絶縁層５２と面する第２の回路素子４０の投影部分とほぼ等しいことが好ましい。ここで、上記重なり部分は、第２の回路素子４０の投影部分と厳密に等しい必要はなく、上記重なり部分が第２の回路素子４０の投影部分の８０％以上と重なっていればよい。
これによれば、発生するキャパシタの容量を大きくすることができるので、ノイズフィルタとしての特性が向上する。
また、第２の回路素子４０の接地に利用される導電層６０の面積が、導電層６０の上側の絶縁層５２より大きいことが好ましい。
これによれば、導電層６０の上面の一部が露出するため、接地対象の回路素子を導電層の露出部分に容易にボンディングすることができ、回路装置の製造を容易にすることができる。ワイヤのボンディングには、通常60〜70μmの幅が必要であるため、導電層６０の一辺の長さは絶縁層５２より200μm程度大きいことが好ましい。
（回路素子積層方法）
基板２０の上に回路素子を積層する方法について、以下に述べる。
図４（Ａ）に示すように、絶縁性の樹脂シート２００、導電シート２１０およびＵＶシート２２０が順に積層されたラミネート構造を用意する。
樹脂シート２００としては、第１の回路素子３０との接合面に接着剤が設けられたエポキシ樹脂性のダイアタッチシートが挙げられる。樹脂シート２００の典型的な膜厚は60μmである。
導電シート２１０としては、ＵＶシート２２０と接する表面に金ワイヤのボンディング用のAu/Ni層が設けられた銅箔を用いることができる。Au/Ni層は、たとえば、無電解Ni-Auメッキにより形成される。導電シート２１０の典型的な膜厚は12μmである。なお、導電シート２１０の材料は銅箔に限られず、導電ペーストなどの導電性材料で置き換えることができる。
ＵＶシート２２０は、紫外線照射により接着力が低下して剥離しやすくなる樹脂シートである。
次に、図４（Ｂ）に示すように、フリップチップ実装される第１の回路素子３０の表面を上にして、樹脂シート２００に第１の回路素子３０を貼り付ける。
次に、図４（Ｃ）に示すように、ダイシング加工により、樹脂シート２００および導電シート２１０を第１の回路素子３０と同サイズに切断する。このとき、ＵＶシート２２０に対してハーフエッチ加工を施す。
樹脂シート２００のうち、第１の回路素子３０と同サイズに切断された部分が絶縁層５０となり、導電シート２１０のうち、第１の回路素子３０と同サイズに切断された部分が導電層６０となる。
次に、図４（Ｄ）に示すように、第１の回路素子３０を基板２０にフリップチップ実装した後、紫外線を照射してＵＶシート２２０を剥離し、除去する。フリップチップ実装において、接地用のバンプ３２は接地配線２１と接続され、電源用のバンプ３４は電源配線２２と接続される。
一方、第１の回路素子３０に積層される第２の回路素子４０に関して、以下に述べる加工を施す。
まず、図５（Ａ）に示すように、樹脂シート３００およびＵＶシート３１０が積層されたラミネート構造を用意する。
樹脂シート３００としては、第２の回路素子４０との接合面に接着剤が設けられたエポキシ樹脂性のダイアタッチシートが挙げられる。樹脂シート３００の典型的な膜厚は60μmである。なお、樹脂シート３００の膜厚は薄いほど好ましく、比誘電率がより高いほど好ましい。これによれば、回路素子動作時にノイズフィルタとして働くキャパシタの容量が大きくなるので、ノイズ除去効果がより向上する。
次に、図５（Ｂ）に示すように、第２の回路素子４０の裏面に樹脂シート３００を貼り付ける。
次に、図５（Ｃ）に示すように、ダイシング加工により、樹脂シート３００を第２の回路素子４０と同サイズに切断する。このとき、ＵＶシート３１０に対してハーフエッチ加工を施す。
樹脂シート３００のうち、第２の回路素子４０と同サイズに切断された部分が絶縁層５２となる。
次に、図５（Ｄ）に示すように、紫外線を照射してＵＶシート３１０を剥離し、除去する。
以上のように準備を施した第１の回路素子３０側の導電層６０と第２の回路素子４０側の絶縁層５２とを貼り合わせることにより、第１の回路素子３０と第２の回路素子４０とが積層される。この後、導電層６０の露出部分に、電源用のボンディングパッド４１および接地用のボンディングパッド４２を形成した後、ボンディングパッド４１、ボンディングパッド４２とリード２８、リード２７とをそれぞれワイヤボンディングすることにより、図１に示した形態の回路装置が得られる。ワイヤボンディングに用いられるワイヤとしては、径が25μmの金線が挙げられる。
（実施形態２）
図６は、実施形態２に係る回路装置５００の構成を示す断面図である。図７は、実施形態２に係る回路装置５００の平面図である。
実施形態２に係る回路装置５００は、回路素子が３段スタックである点で、実施形態１に係る回路装置１０と異なる。以下に、実施形態１と異なる構成を中心に、実施形態２に係る回路装置５００について説明する。
実施形態２では、第３の回路素子５８０が第２の回路素子４０の上にさらに積層されている。第３の回路素子５８０と第２の回路素子４０との間には、一対の絶縁層５５０および絶縁層５７０が設けられ、絶縁層５５０と絶縁層５７０との間に導電層５６０が狭持されている。
第３の回路素子５８０の表面に形成された電源用のボンディングパッド５３０は、電源用ワイヤ５３４により、電源配線２２に設けられたリード５３２に接続されている。
また、第３の回路素子５８０の表面に形成された接地用のボンディングパッド５４０は、接地用ワイヤ５４８により、導電層５６０の表面に設けられたボンディングパッド５４２に接続されている。導電層５６０の表面に設けられたボンディングパッド５４４は、接地用ワイヤ５３６により、導電層６０の表面に設けられたボンディングパッド５４６に接続されている。導電層６０の表面に設けられたボンディングパッド６４は、接地用ワイヤ７１により、接地配線２１のリード２７に接続されている。このように、本実施形態の回路装置５００では、第２の回路素子４０と接地配線２１とが、導電層６０を介して接続されていることに加えて、第３の回路素子５８０と接地配線２１とが、導電層５６０を介して接続されている。
この構成によれば、第３の回路素子５８０についても、導電層５６０と第３の回路素子５８０との間に容量成分が生じるため、第２の回路素子４０のみならず、第３の回路素子５８０で発生した接地ノイズが接地配線２１を経由して、第１の回路素子３０または第２の回路素子４０に伝播することが抑制される
（実施形態３）
図８は、実施形態３に係る回路装置６００の構成を示す断面図である。以下に、実施形態１と異なる構成を中心に、実施形態３に係る回路装置６００について説明する。回路装置６００では、パッケージ化された第２の回路素子４０が用いられている。基板２０に搭載された第１の回路素子３０およびパッケージ化された第２の回路素子４０がさらにパッケージ化されている。
回路装置６００の特徴的な構成について以下に説明する。絶縁層５０の上に電源用の導電層６１０が形成されている。導電層６１０の表面に、電源用のボンディングパッド６２０が形成されている。導電層６１０に設けられたボンディングパッド６２０と第２の回路素子４０に設けられたボンディングパッド４１は、金などの電源用ワイヤ６２２によって、電気的に接続されている。第２の回路素子４０は、ボンディングパッド６２０，６２，４１および４２、電源用ワイヤ６２２、接地用ワイヤ７０などの電気配線部材と一緒に封止樹脂６３０によって封止されている。
さらに、導電層６１０の表面に、電源用のボンディングパッド６４０が設けられている。ボンディングパッド６４０と電源配線２２に設けられたリード２８とが電源用ワイヤ６５０によって電気的に接続されている。これにより、導電層６１０を経由して電源配線２２と第２の回路素子４０に設けられたボンディングパッド４１とが電気的に接続されている。
封止樹脂６３０によって封止された第２の回路素子４０、および第１の回路素子３０は、リード２７，２８、電源用ワイヤ６５０、接地用ワイヤ７１などの電気配線部材と一緒に封止樹脂６６０により封止されている。
このように、第１の回路素子３０および第２の回路素子４０がパッケージ化された回路装置６００においても実施形態１と同様に接地ノイズ低減などの効果が得られる。さらに、本実施形態では、パッケージ化された第２の回路素子４０について動作試験を行い、動作確認が保証された第２の回路素子４０を搭載することが可能になるため、回路装置６００の歩留まりを向上させることができる。
（製造方法）
図９および図１０は、実施形態３の回路装置６００の製造方法を示す工程断面図である。まず、図９（Ａ）に示すように、絶縁層５０の上の銅箔を選択的にエッチングすることにより、電源用の導電層６１０および接地用の導電層６０をパターニングする。さらに、導電層６１０の上にボンディングパッド６２０,６４０を形成する。また、導電層６０の上にボンディングパッド６２,６４を形成する。
次に、図９（Ｂ）に示すように、接地用の導電層６０の所定領域に絶縁層５２を形成し、絶縁層５２の上にボンディングパッド４１,４２が設けられた第２の回路素子４０を実装する。
次に、図９（Ｃ）に示すように、第２の回路素子４０上のボンディングパッド４１と導電層６１０上のボンディングパッド６２０とを電源用ワイヤ６２２を用いてワイヤボンディングする。また、第２の回路素子４０上のボンディングパッド４２と導電層６０上のボンディングパッド６２とを接地用ワイヤ７０を用いてワイヤボンディングする。さらに、トランスファーモールド法などの封止加工により、第２の回路素子４０をボンディングパッド６２０，６２，４１および４２、電源用ワイヤ６２２、接地用ワイヤ７０などの電気配線部材と一緒に封止樹脂６３０で封止する。封止樹脂６３０としては、たとえば、エポキシ樹脂などの熱硬化性絶縁樹脂を用いることができる。
このように、第２の回路素子４０をパッケージ化した後、動作試験を行うことにより、不良品を排除して、動作が保証された第２の回路素子のみを回路装置６００に組み込むことが可能になる。また、第２の回路素子４０をパッケージ化することにより、第２の回路素子４０のハンドリングを容易にすることができる。
一方、図１０（Ａ）に示すような多層配線構造を有する基板２０を用意する。基板２０の表面には、接地配線２１および電源配線２２が設けられている。接地配線２１は、ビアホール２３に充填された銅配線によりＢＧＡボール２４に接続されている。また、電源配線２２は、ビアホール２５に充填された銅配線によりＢＧＡボール２６に接続されている。
次に、図１０（Ｂ）に示すように、基板２０の上に第１の回路素子３０をフリップチップ実装し、接地配線２１および電源配線２２をそれぞれバンプ３２およびバンプ３４を介して第１の回路素子３０と電気的に接続する。
次に、図１０（Ｃ）に示すように、パッケージ化された第２の回路素子４０を第１の回路素子３０の上に実装する。この後、導電層６１０に設けられているボンディングパッド６４０と電源配線２２に設けられたリード２８とを電源用ワイヤ６５０によりワイヤボンディングする。また、導電層６０に設けられたボンディングパッド６４と接地配線２１に設けられたリード２７とを接地用ワイヤ７１によってワイヤボンディングする。以上の工程により、実施形態３に係る回路装置６００を製造することができる。
（実施形態４）
図１１は、実施形態４に係る回路装置７００の構成を示す断面図である。回路装置７００は、第１の回路素子３０が予めパッケージ化されている点、第２の回路素子から絶縁層５０を除去した点、および配線層を含む基板２０を備えていない点で、実施形態３と相違する。以下に、実施形態３と異なる構成を中心に、実施形態４に係る回路装置７００について説明する。
本実施形態の接地配線２１および電源配線２２は、エポキシ樹脂などで形成された基材７０２の上に形成されている。接地配線２１には、第１の回路素子３０の接地に用いられるリード７５０および第２の回路素子４０の接地に用いられるリード２７が設けられている。また、電源配線２２には、第１の回路素子３０の電源接続に用いられるリード７２０および第２の回路素子４０の電源接続に用いられるリード２８が設けられている。
第１の回路素子３０は、図示しない接着剤を介して接地配線２１の上に搭載されている。第１の回路素子３０に設けられた電源用のボンディングパッド７３０と電源配線２２に設けられたリード７２０とが電源用ワイヤ７４０によって電気的に接続されている。また、第１の回路素子３０に設けられた接地用のボンディングパッド７６０と接地配線２１に設けられたリード７５０とが接地用ワイヤ７７０によって電気的に接続されている。
第１の回路素子３０は、ボンディングパッド７３０,７６０、電源用ワイヤ７４０、接地用ワイヤ７７０などの電気配線部材とともに、電気絶縁性の封止樹脂７８０によって封止されている。
封止樹脂７８０の上に、実施形態３と同様に、パッケージ化された第２の回路素子４０から絶縁層５０を除去したパッケージが図示しない接着剤を介して搭載されている。
このように、本実施形態では、第１の回路素子３０のパッケージ化に用いられる封止樹脂７８０が実施形態３における絶縁層５０の役割を果たすことにより、実施形態３と同様に、接地ノイズ低減などの効果が得られる。さらに、本実施形態では、パッケージ化された第１の回路素子３０および第２の回路素子４０についてそれぞれ動作試験を行い、動作確認が保証された第１の回路素子３０および第２の回路素子４０を搭載することにより、回路装置７００の歩留まりを向上させることができる。
（製造方法）
図１２は、実施形態４の回路装置７００の製造方法を示す工程断面図である。まず、図１２（Ａ）に示すように、エポキシ樹脂などの基材７０２の上に接地配線２１および電源配線２２を形成する。接地配線２１に、第１の回路素子３０の接地に用いられるリード７５０および第２の回路素子４０の接地に用いられるリード２７を設ける。また、電源配線２２に、第１の回路素子３０の電源接続に用いられるリード７２０および第２の回路素子４０の電源接続に用いられるリード２８を設ける。接地配線２１の所定領域に電源用のボンディングパッド７３０および接地用のボンディングパッド７６０を有する第１の回路素子３０を図示しない接着剤を介して接地配線２１の所定の位置に搭載する。第１の回路素子３０に設けられたボンディングパッド７３０と電源配線２２に設けられたリード７２０とを電源用ワイヤ７４０を用いてワイヤボンディングする。また、第１の回路素子３０に設けられたボンディングパッド７６０と接地配線２１に設けられたリード７５０とを接地用ワイヤ７７０によってワイヤボンディングする。
次に、図１２（Ｂ）に示すように、トランスファーモールド法により、第１の回路素子３０を、ボンディングパッド７３０,７６０、電源用ワイヤ７４０、接地用ワイヤ７７０などの電気配線部材とともに、電気絶縁性の封止樹脂７８０によって封止する。さらに、封止樹脂７８０の上に、図９（Ｃ）に示したパッケージ化された第２の回路素子４０から絶縁層５０を除去したパッケージを図示しない接着剤を介して搭載する。
次に、図１２（Ｃ）に示すように、ワイヤボンディングにより電源用のボンディングパッド６４０とリード２８とを電源用ワイヤ６５０を用いて接続する。また、ワイヤボンディングにより接地用のボンディングパッド６４とリード２７とを接地用ワイヤ７１を用いて接続する。さらに、トランスファーモールド法により、個別にパッケージ化された第１の回路素子３０および第２の回路素子４０の全体を封止樹脂６６０を用いて封止する。以上の工程により、実施形態４にかかる回路装置７００を製造することができる。
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
たとえば、上述の各実施の形態では、基板として多層配線基板を用いているが、基板として単層配線基板を用いてもよい。
また、上述の各実施の形態では、最下層の回路素子が基板にフリップチップ実装されているが、最下層の回路素子は基板にワイヤボンディング実装されていてもよい。
また、実施形態２では、ボンディングパッド５４４が、接地用ワイヤ５３６により、導電層６０に設けられたボンディングパッド５４６に接続されているが、接地配線２１に別途リードを設けることにより、ボンディングパッド５４４と接地配線２１とを接地用ワイヤ５３６により直接に接続してもよい。
また、実施形態２では、第２の回路素子４０および第３の回路素子５８０の両方が、各々の下部に設けられた導電層を経由して接地配線に接続されているが、接地ノイズの伝播の低減が必要ないずれかの回路素子について、下部に設けられた導電層を経由して接地配線されていてもよい。
また、実施形態４では、第１の回路素子３０および第２の回路素子４０がそれぞれ個別にパッケージ化され、第１の回路素子３０および第２の回路素子４０の全体がさらにパッケージ化されているが、第１の回路素子３０のみが個別にパッケージ化され、パッケージ化された第１の回路素子３０およびベアチップの第２の回路素子４０の全体がパッケージ化されていてもよい。
実施形態１に係る回路装置の構成を示す断面図である。 実施形態１に係る回路装置の平面図である。 実施形態１に係る回路装置が動作中の電位の状態を示す等価回路図である。 基板の上に回路素子を積層する工程を示す断面図である。 基板の上に回路素子を積層する工程を示す断面図である。 実施形態２に係る回路装置の構成を示す断面図である。 実施形態２に係る回路装置の平面図である。 実施形態３に係る回路装置の構成を示す断面図である。 実施形態３の回路装置の製造方法を示す工程断面図である。 実施形態３の回路装置の製造方法を示す工程断面図である。 実施形態４に係る回路装置の構成を示す断面図である。 実施形態４の回路装置の製造方法を示す工程断面図である。 従来の回路装置の構成を示す断面図である。 従来の回路装置が動作中の電位の状態を示す等価回路図である。
符号の説明
１ 回路装置、２０ 基板、２１ 接地配線、２２ 電源配線、３０ 第１の回路素子、４０ 第２の回路素子、５０ 絶縁層、５２ 絶縁層、６０ 導電層。

Claims (7)

  1. 接地配線が設けられた基板と、
    前記基板の上に積層された複数の回路素子と、
    前記複数の回路素子のうち、少なくとも一組の隣接する下層回路素子と上層回路素子との間に設けられた一対の絶縁層と、
    前記一対の絶縁層に狭持された導電層と、
    を備え、
    前記上層回路素子と、前記一対の絶縁層のうち前記上層回路素子側の絶縁層と、前記導電層とによって容量成分を有するとともに、
    前記下層回路素子と、前記一対の絶縁層のうち前記下層回路素子側の絶縁層と、前記導電層とによって容量成分を有し、
    さらに、前記上層回路素子が、前記導電層を経由して前記接地配線に接続されていることを特徴とする回路装置。
  2. 前記複数の回路素子のうち、最下層の回路素子が前記基板にフリップチップ実装されていることを特徴とする請求項１に記載の回路装置。
  3. 接地配線と、
    前記接地配線の上に積層された複数の回路素子と、
    前記積層された複数の回路素子のうち、少なくとも一組の隣接する下層回路素子と上層回路素子との間に設けられた一対の絶縁層と、
    前記一対の絶縁層に狭持された導電層と、
    を備え、
    前記上層回路素子と、前記一対の絶縁層のうち前記上層回路素子側の絶縁層と、前記導電層とによって容量成分を有するとともに、
    前記下層回路素子と、前記一対の絶縁層のうち前記下層回路素子側の絶縁層と、前記導電層とによって容量成分を有し、
    さらに、前記上層回路素子が、前記導電層を経由して前記接地配線に接続されていることを特徴とする回路装置。
  4. ２個の回路素子が積層された回路装置であって、
    上側の回路素子が、上側の回路素子と下側の回路素子との間に設けられた前記導電層を経由して前記接地配線に接続されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の回路装置。
  5. ３個以上の回路素子が積層された回路装置であって、
    下から２層目以上の各回路素子が、それぞれの下層の回路素子との間に設けられた導電層を経由して、前記接地配線に接続されていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の回路装置。
  6. 前記回路素子の接地に利用される前記導電層の上側の絶縁層と、前記導電層との重なり部分が前記上側の絶縁層と面する回路素子の投影部分とほぼ等しいことを特徴とする請求項１乃至請求項５のいずれか１項に記載の回路装置。
  7. 前記回路素子の接地に利用される前記導電層の面積が、前記導電層の上側の絶縁層より大きいことを特徴とする請求項１乃至請求項６のいずれか１項に記載の回路装置。
JP2006075340A 2005-03-29 2006-03-17 回路装置 Expired - Fee Related JP4509052B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006075340A JP4509052B2 (ja) 2005-03-29 2006-03-17 回路装置
CN2006100898937A CN1855477B (zh) 2005-03-29 2006-03-29 电路装置
US11/391,680 US7453153B2 (en) 2005-03-29 2006-03-29 Circuit device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005095918 2005-03-29
JP2006075340A JP4509052B2 (ja) 2005-03-29 2006-03-17 回路装置

Publications (2)

Publication Number Publication Date
JP2006310800A JP2006310800A (ja) 2006-11-09
JP4509052B2 true JP4509052B2 (ja) 2010-07-21

Family

ID=37186612

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006075340A Expired - Fee Related JP4509052B2 (ja) 2005-03-29 2006-03-17 回路装置

Country Status (3)

Country Link
US (1) US7453153B2 (ja)
JP (1) JP4509052B2 (ja)
CN (1) CN1855477B (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
WO2007147137A2 (en) 2006-06-15 2007-12-21 Sitime Corporation Stacked die package for mems resonator system
US7872356B2 (en) 2007-05-16 2011-01-18 Qualcomm Incorporated Die stacking system and method
JP5404000B2 (ja) * 2007-11-14 2014-01-29 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体モジュールおよび撮像装置
US20090127694A1 (en) 2007-11-14 2009-05-21 Satoshi Noro Semiconductor module and image pickup apparatus
US7956449B2 (en) * 2008-06-25 2011-06-07 Stats Chippac Ltd. Stacked integrated circuit package system
JP2010199286A (ja) * 2009-02-25 2010-09-09 Elpida Memory Inc 半導体装置
KR20110133945A (ko) * 2010-06-08 2011-12-14 삼성전자주식회사 스택 패키지 및 그의 제조 방법
US9385006B2 (en) * 2012-06-21 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an embedded SOP fan-out package
US20150201515A1 (en) * 2014-01-13 2015-07-16 Rf Micro Devices, Inc. Surface finish for conductive features on substrates
CN105519240B (zh) * 2015-06-29 2019-12-27 深圳市柔宇科技有限公司 电路板结构及电子设备
US9972578B2 (en) * 2016-03-29 2018-05-15 Microchip Technology Incorporated Stacked die ground shield
US10787303B2 (en) 2016-05-29 2020-09-29 Cellulose Material Solutions, LLC Packaging insulation products and methods of making and using same
US11078007B2 (en) 2016-06-27 2021-08-03 Cellulose Material Solutions, LLC Thermoplastic packaging insulation products and methods of making and using same
CN107871732A (zh) * 2016-09-23 2018-04-03 深圳市中兴微电子技术有限公司 封装结构
US10923444B1 (en) * 2017-05-26 2021-02-16 Mitsubishi Electric Corporation Semiconductor device
JP6888606B2 (ja) * 2018-12-21 2021-06-16 株式会社村田製作所 高周波モジュール
WO2022249600A1 (ja) * 2021-05-26 2022-12-01 株式会社村田製作所 電子回路モジュール
US12550786B2 (en) * 2021-08-27 2026-02-10 Champion Microelectronic Corporation Stacked transistor arrangement and process of manufacture thereof
JP2023037517A (ja) * 2021-09-03 2023-03-15 パナソニックＩｐマネジメント株式会社 センサ装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09186289A (ja) 1995-12-28 1997-07-15 Lucent Technol Inc 多層積層化集積回路チップ組立体
JP3481444B2 (ja) 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
US6472741B1 (en) 2001-07-14 2002-10-29 Siliconware Precision Industries Co., Ltd. Thermally-enhanced stacked-die ball grid array semiconductor package and method of fabricating the same
US6737750B1 (en) * 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
US6677672B2 (en) * 2002-04-26 2004-01-13 Semiconductor Components Industries Llc Structure and method of forming a multiple leadframe semiconductor device
JP2004111656A (ja) 2002-09-18 2004-04-08 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US7205651B2 (en) * 2004-04-16 2007-04-17 St Assembly Test Services Ltd. Thermally enhanced stacked die package and fabrication method
US7245003B2 (en) * 2004-06-30 2007-07-17 Intel Corporation Stacked package electronic device

Also Published As

Publication number Publication date
US7453153B2 (en) 2008-11-18
CN1855477A (zh) 2006-11-01
US20060238961A1 (en) 2006-10-26
CN1855477B (zh) 2010-05-26
JP2006310800A (ja) 2006-11-09

Similar Documents

Publication Publication Date Title
JP4509052B2 (ja) 回路装置
TWI237354B (en) Stacked package structure
CN102448247B (zh) 其内嵌有电子组件的印刷电路板
KR101653856B1 (ko) 반도체 장치 및 그 제조방법
KR20140057979A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
US10573623B2 (en) Electronic package structure with multiple electronic components
US9653421B2 (en) Semiconductor device
JPH05211275A (ja) 半導体装置及びその製造方法
CN109216294A (zh) 半导体封装
CN111696970A (zh) 半导体装置
JP2010103475A (ja) 半導体マルチチップパッケージ
US7706148B2 (en) Stack structure of circuit boards embedded with semiconductor chips
KR100621547B1 (ko) 멀티칩 패키지
US8981540B2 (en) Electronic device and package structure thereof
KR20140147613A (ko) 웨이퍼 레벨 반도체 패키지 및 그 제조방법
US20130075144A1 (en) Package substrate with mesh pattern and method for manufacturing the same
CN107275312A (zh) 无源元件封装件和包括该无源元件封装件的半导体模块
KR101123799B1 (ko) 반도체 패키지 및 그 제조방법
TW200933868A (en) Stacked chip package structure
KR101099688B1 (ko) 단층 보드온칩 패키지 기판 및 그 제조방법
US20080224295A1 (en) Package structure and stacked package module using the same
CN103715164B (zh) 柔性电路板及芯片封装结构
KR101708870B1 (ko) 적층형 반도체 패키지 및 이의 제조방법
KR100762871B1 (ko) 칩크기 패키지 제조방법
JP2004087895A (ja) パッケージ部品およびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080122

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080422

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080623

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080805

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20090220

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100427

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130514

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4509052

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130514

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140514

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees