JP4510396B2

JP4510396B2 - Thin film transistor manufacturing method

Info

Publication number: JP4510396B2
Application number: JP2003092005A
Authority: JP
Inventors: 安石; 昭宇孟; 文源郭
Original assignee: Toppoly Optoelectronics Corp
Current assignee: TPO Displays Corp
Priority date: 2003-03-28
Filing date: 2003-03-28
Publication date: 2010-07-21
Anticipated expiration: 2023-03-28
Also published as: JP2004303791A

Description

【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ構造及びその製造方法に関するものであり、特に平面ディスプレイ上に応用される軽ドーピングドレイン電極領域を備えた薄膜トランジスタ構の製造方法に関するものである。
【０００２】
【従来の技術】
従来の薄膜トランジスタ液晶ディスプレイの機能ブロックを図１５に示す。図１５から分るように、従来の薄膜トランジスタ液晶ディスプレイは主にアクティブマトリックス１０と駆動回路１１の２つの部分により構成されている。従来の非晶質シリコンの製造工程においては、まずアクティブマトリックス１０がガラス基板１の上に単独で形成され、別途集積回路の形式で形成された１つ又は複数の駆動回路１１が、外部結線１２によりアクティブマトリックス１０に接続されていた。
【０００３】
しかし、薄膜トランジスタ液晶ディスプレイの製造工程に低温多結晶シリコン技術が応用されるようになり、図１６に示すように、アクティブマトリックス１０と駆動回路１１が、同一の製造工程において同時にガラス基板１上に形成されるようになり、コスト削減が可能となった。
【０００４】
低温多結晶シリコン技術を応用した従来の薄膜トランジスタの製造方法、及び、その方法により完成されたアクティブマトリックス及び駆動回路の内部に位置する各種の薄膜トランジスタの構成について、図１７から図２２を参照しつつ説明する。
【０００５】
図１７は、低温環境下において、レーザ焼戻し方式によりガラス基板２上に形成された多結晶シリコン層２１の構造を示す。図１８は、Ｎチャネル２１２を形成するための、例えばホウ素イオン（Ｂ^＋）によるイオン注入を示す。多結晶シリコン層２１のうち、Ｐチャネル薄膜トランジスタ２０Ｐ（図２２参照）となる領域２１１はフォトレジストにより形成されたマスク２２で保護されている。その後、図１９に示すように、イオン注入された領域２１２上に、フォトレジストによりゲート電極マスク２３が形成され、ゲート電極マスク２３により保護された状態で、例えば水素化リンイオン（ＰＨ_ｘ ^＋）によりソース／ドレイン電極となる領域にイオン注入が実施され、Ｎチャネル薄膜トランジスタ２０Ｎ（図２２参照）のソース／ドレイン電極領域２４が形成される。
【０００６】
フォトレジストで形成されたマスク２２及びゲート電極マスク２３が除去された後、図２０に示すように、ガラス基板２及びその上に形成された各領域を覆うようにゲート電極絶縁層２５が形成される。さらに、例えばモリブデンにより、ゲート電極絶縁層２５上にゲート電極金属構造２６が形成される。その後、ゲート電極金属構造２６をマスクとして用い、例えばリンイオン（Ｐ^＋）による低濃度のイオン注入が実施される。その結果、Ｎチャネル領域２１２中に軽ドーピングドレイン電極構造２４１が形成される。図２０におけるゲート電極金属構造２６の長さ又は幅は、図１９におけるゲート電極マスク２３の長さ又は幅を下回っており、この差を利用して軽ドーピングドレイン電極構造２４１が形成される。
【０００７】
さらに、図２１に示すように、例えば水素化ホウ素イオン（Ｂ_２Ｈ_ｘ ^＋）によるイオン注入により、Ｐチャネル領域２１１中にソース／ドレイン電極２４２が形成される。なお、Ｎチャネル薄膜トランジスタ領域２０Ｎは、フォトレジストにより形成されたマスク２７で保護されている。図２２は、マスク２７が除去された後、さらに保護層２８及び接触金属導線プラグ２９が形成されたパネル構造を示している。
【０００８】
【発明が解決しようとする課題】
Ｎチャネル薄膜トランジスタ２０Ｎには、チャネル２１２が短縮されたために熱電子効果が発生する。そのため、上記従来例では、軽ドーピングドレイン電極構造２４１を増設することにより、熱電子効果により発生する影響を抑制し、エレメントの安定度の増加と漏れ電流の減少を図っている。マスクキングの回数及び製造工程の手順を極力低減させるため、通常、軽ドーピングドレイン電極構造２４１は自己位置合わせ方式により形成される。そのため、図２０に示すように、形成された軽ドーピングドレイン電極構造２４１と上方のゲート電極金属構造２６とはオーバーラップしていない。すなわち、軽ドーピングドレイン電極構造２４１とゲート電極金属構造２６との間には重畳領域は設けられていない。
【０００９】
一方、実際の製作結果によれば、軽ドーピングドレイン電極構造２４１と上方のゲート電極金属構造２６とがオーバーラップしている（重畳領域が設けられている）場合、エレメントの安定度の改善効果が最良となる。但し、その際、付帯して寄生容量が発生する。寄生容量は、画素がオフとなったときに、画素ユニット中の保持容量と液晶容量に対してバイアス電圧を発生させ、本来の電圧レベルをドリフトさせてしまうという問題点を生じる。
【００１０】
本発明は、上記従来例の問題点を解決するためになされたものであり、液晶ディスプレイなどの平面ディスプレイにおける薄膜トランジスタ構造のエレメントの安定度を維持しつつ、電圧レベルのドリフトを防止することが可能な軽ドーピングドレイン電極領域を備えた薄膜トランジスタの製造方法であって、マスクキングの回数及び製造工程の手順を極力低減させた薄膜トランジスタの製造方法を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る薄膜トランジスタの製造方法は、
基板を供給する工程と、
前記基板上に多結晶シリコン層を形成すると共に、第１の多結晶シリコン構造が、その中に第１のＮチャネル薄膜トランジスタが形成されるための第１のチャネル領域を有し、第２の多結晶シリコン構造が、その中に第２のＮチャネル薄膜トランジスタが形成されるための第２のチャネル領域を有するように、第１の多結晶シリコン構造と第２のシリコン構造を形成するために前記多結晶シリコン層をパターン化する工程と、
前記第１の多結晶シリコン構造の上及び前記第２の多結晶シリコン構造の上を第１のマスク構造でそれぞれ被覆し、前記第１及び第２の多結晶シリコン構造の上の前記第１のマスクから露出された部分に第１のイオンを注入し、それによって、前記第１の多結晶シリコン構造中に第１のドープされた領域及び前記第２の多結晶シリコン構造中に第２のドープされた領域を形成する工程と、
前記第１のドープされた領域に部分的に被さるように前記第１の多結晶シリコン構造上を第２のマスク構造で被覆し、前記第１の多結晶シリコン構造の前記第２のマスク構造及び第２の多結晶シリコン構造の前記第１のマスク構造から露出された部分に第２のイオンを注入し、それによって、前記第１の多結晶シリコン構造中に第１のソース及びドレイン領域及び第１の軽ドーピングドレイン電極構造を形成すると共に、前記第２の多結晶シリコン構造中に第２のソース及びドレイン領域を形成する工程と、
前記第２の多結晶シリコン構造の上の第１のマスク構造及び前記第１の多結晶シリコン構造上の第２のマスク構造を除去し、その結果として得られる構造の上に絶縁層及びゲート金属層を形成し、第１のゲート電極導体構造が前記第１のチャネル領域と前記第１の軽ドーピングドレイン電極構造に被さり、第２のゲート電極導体構造が前記第２のチャネル領域に被さるように、前記第１の多結晶シリコン構造の上に第１のゲート電極導体構造を形成し、前記第２の多結晶シリコン構造の上に第２のゲート電極導体構造を形成するように前記ゲート金属層をパターン化する工程と、
前記第１及び第２の多結晶シリコン構造の前記第１及び第２のゲート電極導体構造から露出された部分に第３のイオンを注入し、それによって、前記第２の多結晶シリコン構造における第２のソース及びドレイン領域に隣接する第２の軽ドーピングドレイン電極構造を形成する工程とを備えたことを特徴とする。
【００１２】
上記方法において、前記第１の多結晶シリコン構造及び前記第２の多結晶シリコン構造を形成する工程中において、第３の多結晶シリコン構造を形成するように、多結晶シリコン層をパターン化し、
前記第１のイオンを注入する工程の前に、第３の多結晶シリコン構造上を第３のマスク構造で被覆し、
前記第１のゲート電極導体構造及び前記第２のゲート電極導体構造を形成する工程中において、前記第３の多結晶シリコン構造の上の第３のマスク構造を除去し、その結果として得られる構造の上に前記絶縁層及び前記ゲート金属層を形成し、前記第３の多結晶シリコン構造の上に第３のゲート電極導体構造を形成するように、前記ゲート金属層をパターン化し、
前記第１及び第２の多結晶シリコン構造の上を第４のマスク構造で被覆した後、Ｐチャネル薄膜トランジスタを形成するために、前記第３の多結晶シリコン構造の露出された部分に第４のイオンを注入することが好ましい。
【００１３】
また、前記各マスク構造の材質はフォトレジストであることが好ましい。
【００１４】
さらに、前記第１の多結晶シリコン構造及び前記第２の多結晶シリコン構造は、それぞれ前記平面ディスプレイ中の駆動回路領域及びアクティブマトリックス領域に位置していることが好ましい。
【００１５】
【発明の実施の形態】
本発明は薄膜トランジスタ構造及びその製造方法に関するものであり、液晶ディスプレイなどの平面ディスプレイ上に応用される。以下、本発明の第１の実施の形態について説明する。
【００１６】
低温多結晶シリコン技術により薄膜トランジスタ液晶ディスプレイを製造することの利点は、基板上にアクティブマトリックスと駆動回路とを同時に形成することができる点にある。前述のように、軽ドーピングドレイン電極構造とその上方のゲート電極金属構造とがオーバーラップしている場合、エレメントの特性に対して正反両面の影響を及ぼす。一方においてはエレメントの安定度が改善されるが、別の面においては付帯して発生する漏れ電流と寄生容量によりデータ電圧レベルにドリフトが発生する。
【００１７】
しかしながら、アクティブマトリックスと駆動回路とでは、その内部の薄膜トランジスタの性能に対する要求が異なる。アクティブマトリックス中の薄膜トランジスタに関しては、電圧レベルに対する要求が相対的に高く、駆動回路中の薄膜トランジスタに関しては、エレメントの安定度に対する要求が相対的に高い。従って、本発明の第１の実施の形態に係る薄膜トランジスタ液晶ディスプレイは、これらアクティブマトリックスと駆動回路の２種類の回路における薄膜トランジスタの特性に対する異なる要求を同時に満足させるように構成されている。
【００１８】
図１は、第１の実施の形態に係る薄膜トランジスタ液晶ディスプレイの構成を示す断面図である。図１から明らかなように、アクティブマトリックス領域内と駆動回路領域内に、それぞれ構造が異なる２種類以上の薄膜トランジスタ３Ｎ、３Ｐ、３Ｎ’が形成されている。
【００１９】
駆動回路領域に設置されているＮチャネル薄膜トランジスタ（第１の薄膜トランジスタ）３Ｎのゲート電極導体構造３１の長さ又は幅は、軽ドーピングドレイン電極領域３０の長さ又は幅にチャネル領域３４の長さ又は幅を加えた長さ又は幅と等しいか又はそれを上回り、Ｎチャネル薄膜トランジスタ３Ｎの軽ドーピングドレイン電極構造３０とその上方のゲート電極導体構造３１とがオーバーラップ（重畳）している。そのため、駆動回路領域内のＮチャネル薄膜トランジスタ３Ｎのエレメント安定度は効果的に改善されるが、誘発される寄生容量は駆動回路に対してあまり大きな影響は及ぼさない。
【００２０】
一方、アクティブマトリックス領域に設置されているＮチャネル薄膜トランジスタ（第２の薄膜トランジスタ）３Ｎ’のゲート電極導体構造３３の長さ又は幅は、チャネル領域３５の長さ又は幅とほぼ等しく、軽ドーピングドレイン電極構造３２とその上方のゲート電極導体構造３３とはオーバーラップしていない。そのため、漏れ電流と寄生容量による電圧レベルのドリフトに対する影響が効果的に抑制される。
【００２１】
次に、第１の実施の形態に係る低温多結晶シリコンによる薄膜トランジスタの製造方法について、図２から図８を参照しつつ説明する。
【００２２】
図２は、低温環境下で、レーザ焼戻し方式によりガラス基板４上に形成された多結晶シリコン層４１の構造を示す。図３は、Ｎチャネルを形成するための、例えばホウ素イオン（Ｂ^＋）によるイオン注入を示す。図３中、Ｐチャネル薄膜トランジスタ３Ｐが形成される領域（第３の多結晶シリコン構造）４１１は、フォトレジストにより形成されたマスク（第３のマスク構造）４２で保護されている。その後、図４に示すように、イオン注入された領域４１２及び４１３上に、フォトレジストによりゲート電極マスク（第１のマスク構造）４３を形成し、ゲート電極マスク４３により保護された状態で、例えば水素化リンイオン（ＰＨ_ｘ ^＋）による低濃度イオン注入（軽ドーパントイオン注入）が実施される。なお、駆動回路領域内に形成されるＮチャネル薄膜トランジスタ３ＮのＮチャネルを第１の多結晶シリコン構造４１２、アクティブマトリックス領域内に形成されるＮチャネル薄膜トランジスタ３Ｎ’のＮチャネルを第２の多結晶シリコン構造４１３と定義する。
【００２３】
次に、図５に示すように、駆動回路領域内のＮチャネル薄膜トランジスタ３Ｎが形成される箇所に、寸法が比較的大きいフォトレジストゲート電極マスク（第２のマスク構造）４３１が形成された後、ソース／ドレイン電極となる領域に、例えば水素化リンイオン（ＰＨ_ｘ ^＋）によるイオン注入（重ドーパントイオン注入）が実施される。これにより、アクティブマトリックス領域内及び駆動回路領域内におけるＮチャネル薄膜トランジスタ３Ｎ及び３Ｎ’の（重ドーピング）ソース／ドレイン電極領域４４と、駆動回路領域内のＮチャネル薄膜トランジスタ３Ｎの軽ドーピングドレイン電極構造４４１とが同時に形成される。
【００２４】
フォトレジストで形成されたマスク４２、４３及びゲート電極マスク４３１が除去された後、図６に示すように、ガラス基板４及びその上に形成された各領域を覆うようにゲート電極絶縁層４５が形成される。さらに、例えばモリブデンにより、ゲート電極絶縁層４５上に第１ないし第３のゲート電極導体構造４６１、４６２及び４６３が形成される。その後、さらにゲート電極導体構造４６１〜４６３をマスクとして用い、例えば水素化リンイオン（ＰＨ_ｘ ^＋）による低濃度のイオン注入が実施される。その結果、アクティブマトリックス領域内のＮチャネル薄膜トランジスタ３Ｎ’に軽ドーピングドレイン電極構造４４２が形成される。図６におけるアクティブマトリックス領域内の第２のゲート電極導体構造４６２の長さ又は幅は、図４におけるゲート電極マスク４３の長さ又は幅を下回っており、この差を利用してアクティブマトリックス領域内における軽ドーピングドレイン電極構造４４２が形成される。また、駆動回路領域内の第１のゲート電極導体構造４６１の長さ又は幅は、対応する軽ドーピングドレイン電極領域４４１の長さ又は幅にチャネル領域４１２の長さ又は幅を加えた長さ又は幅と等しいか、又は、それを上回るように設定されている。
【００２５】
図７は、Ｐチャネル領域４１１内にソース／ドレイン電極４４３を形成するための、例えば水素化ホウ素イオン（Ｂ_２Ｈ_ｘ ^＋）によるイオン注入（重ドーパントイオン注入）を示す。図７中、Ｎチャネル薄膜トランジスタ領域３Ｎ及び３Ｎ’はフォトレジストにより形成されたマスク（第４のマスク構造）４７で保護されている。図８は、マスク４７が除去された後、さらに保護層４８及び接触金属導線プラグ４９が形成されたパネル構造を示している。
【００２６】
図８に示す完成後のパネル構造から明らかなように、駆動回路領域内に形成されているＮチャネル薄膜トランジスタ３Ｎの軽ドーピングドレイン電極構造４４１（図１の３０に相当）とその上方の第１のゲート電極導体構造４６１（図１の３１に相当）とがオーバーラップしており、軽ドーピングドレイン電極構造４４１（３０）と第１のゲート電極導体構造４６１（３１）との間に重畳領域が形成される。その結果、駆動回路領域内の薄膜トランジスタ３Ｎのエレメントの安定度が効果的に改善されるが、誘発される寄生容量は駆動回路に対してあまり大きな影響は与えない。また、アクティブマトリックス領域内では、Ｎチャネル薄膜トランジスタ３Ｎ’の軽ドーピングドレイン電極構造４４２（図１の３２に相当）とその上方の第２のゲート電極導体構造４６２（図１の３３に相当）とがオーバーラップしておらず、軽ドーピングドレイン電極構造４４２（３２）とゲート電極構造４６（３３）との間には重畳領域が形成されていない。そのため、漏れ電流と寄生容量による電圧レベルのドリフトに対する影響はほとんどない。
【００２７】
次に、本発明の第２の実施の形態について説明する。軽ドーピングドレイン電極構造とその上方のゲート電極金属構造とがオーバーラップしているというＮチャネル薄膜トランジスタの基本構成に基づき、第２の実施の形態は、単独の相補式金属・酸化膜半導体トランジスタの製造方法に関する。
【００２８】
図９から図１４は、第２の実施の形態に係る相補式金属・酸化膜半導体トランジスタの製造方法の各工程を示す。図９は、低温環境下で、レーザ焼戻し方式により、ガラス基板５上に形成された多結晶シリコン層５１の構造を示す。図１０は、Ｎチャネルを形成するための、例えばホウ素イオン（Ｂ^＋）によるイオン注入を示す。Ｐチャネル薄膜トランジスタ５０Ｐ（図１４参照）が形成される領域５１１は、フォトレジストにより形成されたマスク５２で保護されている。その後、図１１に示すように、イオン注入された領域５１２上に、フォトレジストによりゲート電極マスク５３を形成し、ゲート電極マスク５３により保護された状態で、例えば水素化リンイオン（ＰＨ_ｘ ^＋）による低濃度イオン注入が実施される。低濃度イオンが注入された領域を符号５１３で示す。
【００２９】
フォトレジストで形成されたマスク５２及び５３が除去された後、図１２に示すように、ガラス基板５及びその上に形成された各領域を覆うようにゲート電極絶縁層５４が形成される。さらに、例えばモリブデンにより、ゲート電極絶縁層５４上のＮチャネル薄膜トランジスタ５０Ｎが形成される箇所に、例えばモリブデンにより、寸法が本来の寸法よりも大きいゲート電極導体構造５５１が形成される。また、ゲート電極絶縁層５４上のＰチャネル薄膜トランジスタ５０Ｐが形成される箇所に、例えばモリブデンにより、本来の寸法のゲート電極導体構造５５２が形成される。その後、例えば水素化ホウ素イオン（Ｂ_２Ｈ_ｘ ^＋）により、Ｐチャネル薄膜トランジスタ５０Ｐのソース／ドレイン電極となる領域にイオン注入が実施され、それによりＰチャネル薄膜トランジスタ５０Ｐのソース／ドレイン電極領域５６が形成される。
【００３０】
さらに、図１３に示すように、フォトレジストで形成されたマスク５７を用いて、本来の寸法よりも大きいゲート電極導体構造５５１をエッチングし、Ｎチャネル薄膜トランジスタ５０Ｎ内に本来の寸法のゲート電極導体構造５７１を形成する。このとき、Ｐチャネル薄膜トランジスタ５０Ｐの領域は、フォトレジストにより形成されたマスク５８で保護されている。また、ゲート電極導体構造５７１の長さ又は幅は、後述する軽ドーピングドレイン電極構造５９１を形成するために、低濃度イオンが注入された領域５１３とオーバーラップするように、重畳している部分（すなわち、軽ドーピングドレイン電極構造５９１）の長さ又は幅にチャネル領域５１２の長さ又は幅を加えた長さ又は幅とほぼ等しくなるように形成されている。
【００３１】
その後、さらにフォトレジストにより形成されたマスク５７及び５８によりゲート電極導体構造５７１及び５５２を保護した状態で、例えば水素化リンイオン（ＰＨ_ｘ ^＋）による高濃度のイオン注入が実施される。図１３におけるゲート電極導体構造５７１の長さ又は幅は、図１１に示すゲート電極マスク５３の長さ又は幅を上回っており、図１１において低濃度イオンが注入された領域５１３の一部がゲート電極導体構造５７１により覆われる。そのため、図１３において高濃度のイオン注入が行われても、ゲート電極導体構造５７１により覆われている部分、すなわち軽ドーピングドレイン電極構造５９１には高濃度のイオンが注入されず、低濃度イオンが注入されたまま残る。その結果、Ｎチャネル薄膜トランジスタ５０Ｎのソース／ドレイン電極領域５９と軽ドーピングドレイン電極構造５９１とが同時に形成される。図１４は、マスク５７及び５８が除去された後、さらに保護層６０及び接触金属導線プラグ６１が形成されたパネル構造を示している。
【００３２】
このように、第２の実施の形態に係る薄膜トランジスタの製造方法によっても、製造工程におけるマスキングの回数を増加させることなく、軽ドーピングドレイン電極構造５９１とその上方のゲート電極金属構造５７１とがオーバーラップしているＮチャネル薄膜トランジスタを形成することができる。
【００３３】
以上、本発明の実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではなく、この分野の技術に習熟している者であれば、これらを任意に変更することができることは言うまでもない。
【００３４】
【発明の効果】
以上説明したように、本発明によれば、製造工程におけるマスキングの回数を増加させることなく、軽ドーピングドレイン電極構造とその上方のゲート電極構造とがオーバーラップしたＮチャネル薄膜トランジスタを形成することができる。また、完成された薄膜トランジスタは、アクティブマトリックス中の薄膜トランジスタに関しては、電圧レベルのドリフトがほとんどなく、駆動回路中の薄膜トランジスタに関しては、エレメントの安定度を高くすることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る薄膜トランジスタ液晶ディスプレイの構造を示す断面図である。
【図２】本発明の第１の実施の形態に係る低温多結晶シリコン技術による薄膜トランジスタの製造方法を示す工程図である。
【図３】上記第１の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図４】上記第１の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図５】上記第１の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図６】上記第１の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図７】上記第１の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図８】上記第１の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図９】本発明の第２の実施の形態に係る低温多結晶シリコン技術による薄膜トランジスタの製造方法を示す工程図である。
【図１０】上記第２の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図１１】上記第２の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図１２】上記第２の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図１３】上記第２の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図１４】上記第２の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図１５】従来の薄膜トランジスタ液晶ディスプレイの機能ブロック図である。
【図１６】他の従来の薄膜トランジスタ液晶ディスプレイの機能ブロック図である。
【図１７】従来の低温多結晶シリコン技術による薄膜トランジスタの製造方法を示す工程図である。
【図１８】上記従来の薄膜トランジスタの製造方法の続きを示す工程図である。
【図１９】上記従来の薄膜トランジスタの製造方法の続きを示す工程図である。
【図２０】上記従来の薄膜トランジスタの製造方法の続きを示す工程図である。
【図２１】上記従来の薄膜トランジスタの製造方法の続きを示す工程図である。
【図２２】上記従来の薄膜トランジスタの製造方法の続きを示す工程図である。
【符号の説明】
４、５ガラス基板
３０、３２、４４１、４４２、５９１軽ドーピングドレイン電極構造
３１、３３、５５１、５５２、５７１ゲート電極導体構造
４１、５１多結晶シリコン層
４２、４７、５２、５７、５８マスク
４３、５３、４３１ゲート電極マスク
４４、５６、５９ソース／ドレイン電極領域
４５、５４ゲート電極絶縁層
４８、６０保護層
４９、６１接触金属導線プラグ
４１１、４１２、４１３第１ないし第３の多結晶シリコン構造
４６１、４６２、４６３第１ないし第３のゲート電極金属構造[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a thin film transistor structure and a method for manufacturing the same, and more particularly to a method for manufacturing a thin film transistor structure having a lightly doped drain electrode region applied on a flat display.
[0002]
[Prior art]
FIG. 15 shows functional blocks of a conventional thin film transistor liquid crystal display. As can be seen from FIG. 15, the conventional thin film transistor liquid crystal display is mainly composed of two parts, an active matrix 10 and a drive circuit 11. In the conventional manufacturing process of amorphous silicon, first, the active matrix 10 is formed alone on the glass substrate 1, and one or more drive circuits 11 separately formed in the form of an integrated circuit are connected to the external connection 12. To the active matrix 10.
[0003]
However, low temperature polycrystalline silicon technology is applied to the manufacturing process of the thin film transistor liquid crystal display, and as shown in FIG. 16, the active matrix 10 and the drive circuit 11 are simultaneously formed on the glass substrate 1 in the same manufacturing process. It became possible to reduce costs.
[0004]
A conventional thin film transistor manufacturing method applying low-temperature polycrystalline silicon technology, and the configuration of various thin film transistors positioned inside an active matrix and a driving circuit completed by the method will be described with reference to FIGS. To do.
[0005]
FIG. 17 shows the structure of the polycrystalline silicon layer 21 formed on the glass substrate 2 by a laser tempering method in a low temperature environment. FIG. 18 illustrates ion implantation with, for example, boron ions (B ⁺ ) to form the N channel 212. In the polycrystalline silicon layer 21, a region 211 to be a P-channel thin film transistor 20P (see FIG. 22) is protected by a mask 22 formed of a photoresist. After that, as shown in FIG. 19, the gate electrode mask 23 is formed with a photoresist on the ion-implanted region 212 and protected by the gate electrode mask 23, for example, with phosphorus hydride ions (PH _x ⁺ ). Ion implantation is performed in the region to be the source / drain electrode, and the source / drain electrode region 24 of the N-channel thin film transistor 20N (see FIG. 22) is formed.
[0006]
After the mask 22 and the gate electrode mask 23 formed of photoresist are removed, a gate electrode insulating layer 25 is formed so as to cover the glass substrate 2 and each region formed thereon as shown in FIG. The Further, the gate electrode metal structure 26 is formed on the gate electrode insulating layer 25 by, for example, molybdenum. Thereafter, using the gate electrode metal structure 26 as a mask, for example, low concentration ion implantation with phosphorus ions (P ⁺ ) is performed. As a result, a lightly doped drain electrode structure 241 is formed in the N channel region 212. The length or width of the gate electrode metal structure 26 in FIG. 20 is less than the length or width of the gate electrode mask 23 in FIG. 19, and the lightly doped drain electrode structure 241 is formed using this difference.
[0007]
Furthermore, as shown in FIG. 21, for example by ion implantation with boron hydride ions _(B _{2 H} ^{x +),} the source / drain electrode 242 are formed in the P channel region 211. Note that the N-channel thin film transistor region 20N is protected by a mask 27 formed of a photoresist. FIG. 22 shows a panel structure in which a protective layer 28 and a contact metal conductor plug 29 are further formed after the mask 27 is removed.
[0008]
[Problems to be solved by the invention]
In the N-channel thin film transistor 20N, the thermoelectric effect is generated because the channel 212 is shortened. Therefore, in the above-described conventional example, by adding the lightly doped drain electrode structure 241, the influence caused by the thermoelectron effect is suppressed, and the stability of the element is increased and the leakage current is reduced. In order to reduce the number of masking times and the manufacturing process as much as possible, the lightly doped drain electrode structure 241 is usually formed by a self-alignment method. Therefore, as shown in FIG. 20, the formed lightly doped drain electrode structure 241 and the upper gate electrode metal structure 26 do not overlap. That is, no overlapping region is provided between the lightly doped drain electrode structure 241 and the gate electrode metal structure 26.
[0009]
On the other hand, according to the actual fabrication results, when the lightly doped drain electrode structure 241 and the upper gate electrode metal structure 26 overlap each other (the overlapping region is provided), there is an effect of improving the stability of the element. Be the best. However, at that time, a parasitic capacitance is generated. The parasitic capacitance causes a problem that when the pixel is turned off, a bias voltage is generated with respect to the storage capacitor and the liquid crystal capacitor in the pixel unit, and the original voltage level is drifted.
[0010]
The present invention has been made to solve the above-described problems of the conventional example, and it is possible to prevent voltage level drift while maintaining the stability of elements of a thin film transistor structure in a flat display such as a liquid crystal display. An object of the present invention is to provide a method of manufacturing a thin film transistor having a lightly doped drain electrode region, in which the number of masking and the steps of the manufacturing process are reduced as much as possible.
[0011]
[Means for Solving the Problems]
In order to solve the above problems, a method of manufacturing a thin film transistor according to the present invention includes:
Supplying a substrate;
A polycrystalline silicon layer is formed on the substrate, and the first polycrystalline silicon structure has a first channel region for forming a first N-channel thin film transistor therein, and a second polycrystalline silicon structure. To form the first polycrystalline silicon structure and the second silicon structure such that the crystalline silicon structure has a second channel region in which a second N-channel thin film transistor is formed. Patterning the crystalline silicon layer;
The coated respectively on the first mask structure of the first polycrystalline on and the second polycrystalline silicon structure of the silicon structure, the first on the first and second polycrystalline silicon structure Implanting first ions into the exposed portion of the mask, thereby providing a first doped region in the first polysilicon structure and a second doping in the second polysilicon structure. Forming a formed region; and
Covering the first polycrystalline silicon structure with a second mask structure so as to partially cover the first doped region; and the second mask structure of the first polycrystalline silicon structure; A second ion is implanted into a portion of the second polycrystalline silicon structure exposed from the first mask structure, thereby providing a first source and drain region and a second region in the first polycrystalline silicon structure. Forming a lightly doped drain electrode structure of 1 and forming a second source and drain region in the second polycrystalline silicon structure;
Removing the first mask structure on the second polycrystalline silicon structure and the second mask structure on the first polycrystalline silicon structure, and insulating layer and gate metal on the resulting structure; Forming a layer so that the first gate electrode conductor structure covers the first channel region and the first lightly doped drain electrode structure, and the second gate electrode conductor structure covers the second channel region. Forming a first gate electrode conductor structure on the first polysilicon structure and forming a second gate electrode conductor structure on the second polysilicon structure. Patterning
A third ion is implanted into a portion of the first and second polycrystalline silicon structures exposed from the first and second gate electrode conductor structures, whereby a second ion in the second polycrystalline silicon structure is formed. Forming a second lightly doped drain electrode structure adjacent to the two source and drain regions.
[0012]
In the above method, during the step of forming the first polycrystalline silicon structure and the second polycrystalline silicon structure, the polycrystalline silicon layer is patterned to form a third polycrystalline silicon structure,
Before the step of implanting the first ions, a third polycrystalline silicon structure is covered with a third mask structure,
During the step of forming the first gate electrode conductor structure and the second gate electrode conductor structure , the third mask structure on the third polycrystalline silicon structure is removed, and the resulting structure Patterning the gate metal layer to form the insulating layer and the gate metal layer on top of the substrate, and forming a third gate electrode conductor structure on the third polycrystalline silicon structure;
After the first and second polycrystalline silicon structures are coated with a fourth mask structure, a fourth channel is formed on the exposed portion of the third polycrystalline silicon structure to form a P-channel thin film transistor. It is preferable to implant ions.
[0013]
The material of each mask structure is preferably a photoresist.
[0014]
Furthermore, it is preferable that the first polycrystalline silicon structure and the second polycrystalline silicon structure are located in a drive circuit region and an active matrix region in the flat display, respectively.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
The present invention relates to a thin film transistor structure and a manufacturing method thereof, and is applied to a flat display such as a liquid crystal display. Hereinafter, a first embodiment of the present invention will be described.
[0016]
An advantage of manufacturing a thin film transistor liquid crystal display by low-temperature polycrystalline silicon technology is that an active matrix and a driving circuit can be simultaneously formed on a substrate. As described above, when the lightly doped drain electrode structure and the gate electrode metal structure above the lightly doped drain electrode structure are overlapped, both the positive and negative effects are exerted on the element characteristics. On the one hand, the stability of the element is improved, but on the other side, a drift occurs in the data voltage level due to a leakage current and a parasitic capacitance that are incidental.
[0017]
However, the active matrix and the drive circuit have different requirements for the performance of the thin film transistor inside. For thin film transistors in the active matrix, the demand for voltage level is relatively high, and for thin film transistors in the drive circuit, the demand for element stability is relatively high. Therefore, the thin film transistor liquid crystal display according to the first embodiment of the present invention is configured to simultaneously satisfy different requirements for the characteristics of the thin film transistor in these two types of circuits, the active matrix and the drive circuit.
[0018]
FIG. 1 is a cross-sectional view showing the configuration of the thin film transistor liquid crystal display according to the first embodiment. As is apparent from FIG. 1, two or more types of thin film transistors 3N, 3P, and 3N ′ having different structures are formed in the active matrix region and the drive circuit region.
[0019]
The length or width of the gate electrode conductor structure 31 of the N-channel thin film transistor (first thin film transistor) 3N installed in the drive circuit region is equal to the length or width of the lightly doped drain electrode region 30 or the length of the channel region 34 or The lightly doped drain electrode structure 30 of the N-channel thin film transistor 3N and the gate electrode conductor structure 31 thereover are overlapped (overlapped). Therefore, although the element stability of the N-channel thin film transistor 3N in the drive circuit region is effectively improved, the induced parasitic capacitance does not have a great influence on the drive circuit.
[0020]
On the other hand, the length or width of the gate electrode conductor structure 33 of the N channel thin film transistor (second thin film transistor) 3N ′ installed in the active matrix region is substantially equal to the length or width of the channel region 35, and the lightly doped drain electrode The structure 32 and the gate electrode conductor structure 33 thereabove do not overlap. Therefore, the influence on the voltage level drift due to the leakage current and the parasitic capacitance is effectively suppressed.
[0021]
Next, a method for manufacturing a thin film transistor using low-temperature polycrystalline silicon according to the first embodiment will be described with reference to FIGS.
[0022]
FIG. 2 shows a structure of a polycrystalline silicon layer 41 formed on the glass substrate 4 by a laser tempering method in a low temperature environment. FIG. 3 shows ion implantation, for example with boron ions (B ⁺ ), to form an N channel. In FIG. 3, a region (third polycrystalline silicon structure) 411 in which a P-channel thin film transistor 3P is formed is protected by a mask (third mask structure) 42 formed of a photoresist. After that, as shown in FIG. 4, a gate electrode mask (first mask structure) 43 is formed on the ion-implanted regions 412 and 413 with a photoresist, and is protected by the gate electrode mask 43, for example, Low concentration ion implantation (light dopant ion implantation) with hydrogenated phosphorus ions (PH _x ⁺ ) is performed. Note that the N channel of the N channel thin film transistor 3N formed in the drive circuit region is the first polycrystalline silicon structure 412, and the N channel of the N channel thin film transistor 3N ′ formed in the active matrix region is the second polycrystalline silicon. It is defined as a structure 413.
[0023]
Next, as shown in FIG. 5, after a photoresist gate electrode mask (second mask structure) 431 having a relatively large size is formed at a position where the N-channel thin film transistor 3N is formed in the driving circuit region, For example, ion implantation (heavy dopant ion implantation) with phosphorus hydride ions (PH _x ⁺ ) is performed in a region to be a source / drain electrode. Thus, the (heavyly doped) source / drain electrode regions 44 of the N-channel thin film transistors 3N and 3N ′ in the active matrix region and the drive circuit region, and the lightly doped drain electrode structure 441 of the N-channel thin film transistor 3N in the drive circuit region. Are formed simultaneously.
[0024]
After the masks 42 and 43 and the gate electrode mask 431 formed of the photoresist are removed, as shown in FIG. 6, the gate electrode insulating layer 45 is formed so as to cover the glass substrate 4 and each region formed thereon. It is formed. Further, first to third gate electrode conductor structures 461, 462, and 463 are formed on the gate electrode insulating layer 45 by using, for example, molybdenum. Thereafter, further using the gate electrode conductor structures 461 to 463 as a mask, for example, low-concentration ion implantation is performed using phosphorus hydride ions (PH _x ⁺ ). As a result, a lightly doped drain electrode structure 442 is formed in the N-channel thin film transistor 3N ′ in the active matrix region. The length or width of the second gate electrode conductor structure 462 in the active matrix region in FIG. 6 is less than the length or width of the gate electrode mask 43 in FIG. 4. A lightly doped drain electrode structure 442 is formed. The length or width of the first gate electrode conductor structure 461 in the driver circuit region is equal to the length or width of the corresponding lightly doped drain electrode region 441 plus the length or width of the channel region 412 or It is set to be equal to or greater than the width.
[0025]
FIG. 7 shows ion implantation (heavy dopant ion implantation) using, for example, borohydride ions (B ₂ H _x ⁺ ) to form the source / drain electrodes 443 in the P channel region 411. In FIG. 7, the N-channel thin film transistor regions 3N and 3N ′ are protected by a mask (fourth mask structure) 47 formed of a photoresist. FIG. 8 shows a panel structure in which a protective layer 48 and a contact metal conductor plug 49 are further formed after the mask 47 is removed.
[0026]
As is apparent from the completed panel structure shown in FIG. 8, the lightly doped drain electrode structure 441 (corresponding to 30 in FIG. 1) of the N-channel thin film transistor 3N formed in the drive circuit region and the first above it The gate electrode conductor structure 461 (corresponding to 31 in FIG. 1) overlaps, and an overlapping region is formed between the lightly doped drain electrode structure 441 (30) and the first gate electrode conductor structure 461 (31). Is done. As a result, although the stability of the element of the thin film transistor 3N in the drive circuit region is effectively improved, the induced parasitic capacitance does not have a great influence on the drive circuit. In the active matrix region, a lightly doped drain electrode structure 442 (corresponding to 32 in FIG. 1) of the N channel thin film transistor 3N ′ and a second gate electrode conductor structure 462 (corresponding to 33 in FIG. 1) thereabove. There is no overlap, and no overlapping region is formed between the lightly doped drain electrode structure 442 (32) and the gate electrode structure 46 (33). Therefore, there is almost no effect on voltage level drift due to leakage current and parasitic capacitance.
[0027]
Next, a second embodiment of the present invention will be described. Based on the basic configuration of the N-channel thin film transistor in which the lightly doped drain electrode structure and the gate electrode metal structure thereabove overlap, the second embodiment manufactures a single complementary metal / oxide semiconductor transistor. Regarding the method.
[0028]
9 to 14 show the respective steps of the method of manufacturing a complementary metal / oxide semiconductor transistor according to the second embodiment. FIG. 9 shows the structure of the polycrystalline silicon layer 51 formed on the glass substrate 5 by a laser tempering method in a low temperature environment. 10, for forming an N-channel, for example, shows an ion implantation with boron ions (B ^+). A region 511 where the P-channel thin film transistor 50P (see FIG. 14) is formed is protected by a mask 52 formed of a photoresist. After that, as shown in FIG. 11, a gate electrode mask 53 is formed on the ion-implanted region 512 with a photoresist, and is protected by the gate electrode mask 53, for example, with phosphorus hydride ions (PH _x ⁺ ). Low concentration ion implantation is performed. A region where low concentration ions are implanted is indicated by reference numeral 513.
[0029]
After the masks 52 and 53 formed of the photoresist are removed, as shown in FIG. 12, a gate electrode insulating layer 54 is formed so as to cover the glass substrate 5 and each region formed thereon. Further, the gate electrode conductor structure 551 having a size larger than the original size is formed of, for example, molybdenum at a location where the N-channel thin film transistor 50N is formed on the gate electrode insulating layer 54, for example, of molybdenum. In addition, a gate electrode conductor structure 552 having an original size is formed of, for example, molybdenum at a position where the P-channel thin film transistor 50P is formed on the gate electrode insulating layer 54. Thereafter, for example, ion implantation is performed on the region to be the source / drain electrode of the P-channel thin film transistor 50P by using borohydride ions (B ₂ H _x ⁺ ), thereby forming the source / drain electrode region 56 of the P-channel thin film transistor 50P. Is done.
[0030]
Further, as shown in FIG. 13, a gate electrode conductor structure 551 larger than the original size is etched using a mask 57 formed of a photoresist, and the gate electrode conductor structure having the original size is formed in the N channel thin film transistor 50N. 571 is formed. At this time, the region of the P-channel thin film transistor 50P is protected by a mask 58 formed of a photoresist. In addition, the length or width of the gate electrode conductor structure 571 overlaps with a region (513) into which low-concentration ions are implanted in order to form a lightly doped drain electrode structure 591 described later ( That is, the lightly doped drain electrode structure 591) is formed to be approximately equal to the length or width obtained by adding the length or width of the channel region 512 to the length or width of the lightly doped drain electrode structure 591).
[0031]
Thereafter, high-concentration ion implantation using, for example, phosphorus hydride ions (PH _x ⁺ ) is performed while the gate electrode conductor structures 571 and 552 are further protected by the masks 57 and 58 formed of photoresist. The length or width of the gate electrode conductor structure 571 in FIG. 13 exceeds the length or width of the gate electrode mask 53 shown in FIG. 11, and a part of the region 513 into which low-concentration ions are implanted in FIG. The electrode conductor structure 571 is covered. Therefore, even if high-concentration ion implantation is performed in FIG. 13, high-concentration ions are not implanted into the portion covered with the gate electrode conductor structure 571, that is, the lightly doped drain electrode structure 591. It remains injected. As a result, the source / drain electrode region 59 and the lightly doped drain electrode structure 591 of the N-channel thin film transistor 50N are formed at the same time. FIG. 14 shows a panel structure in which a protective layer 60 and a contact metal conductor plug 61 are further formed after the masks 57 and 58 are removed.
[0032]
As described above, even in the thin film transistor manufacturing method according to the second embodiment, the lightly doped drain electrode structure 591 overlaps with the gate electrode metal structure 571 thereabove without increasing the number of masking in the manufacturing process. N-channel thin film transistors can be formed.
[0033]
As mentioned above, although embodiment of this invention was described, this invention is not limited to these embodiment, If it is a person skilled in the technique of this field | area, these can be changed arbitrarily. Needless to say, you can.
[0034]
【The invention's effect】
As described above, according to the present invention, it is possible to form an N-channel thin film transistor in which a lightly doped drain electrode structure and a gate electrode structure thereabove overlap without increasing the number of masks in the manufacturing process. . Further, the completed thin film transistor has almost no voltage level drift with respect to the thin film transistor in the active matrix, and the stability of the element can be increased with respect to the thin film transistor in the driver circuit.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a structure of a thin film transistor liquid crystal display according to an embodiment of the present invention.
FIG. 2 is a process diagram showing a method of manufacturing a thin film transistor by a low-temperature polycrystalline silicon technique according to the first embodiment of the present invention.
FIG. 3 is a process diagram illustrating a continuation of the manufacturing method of the thin film transistor according to the first embodiment.
FIG. 4 is a process diagram showing a continuation of the manufacturing method of the thin film transistor according to the first embodiment.
FIG. 5 is a process diagram showing a continuation of the manufacturing method of the thin film transistor according to the first embodiment.
FIG. 6 is a process diagram showing a continuation of the manufacturing method of the thin film transistor according to the first embodiment.
FIG. 7 is a process diagram showing a continuation of the manufacturing method of the thin film transistor according to the first embodiment.
FIG. 8 is a process diagram illustrating the continuation of the manufacturing method of the thin film transistor according to the first embodiment.
FIG. 9 is a process diagram showing a method of manufacturing a thin film transistor by a low-temperature polycrystalline silicon technique according to a second embodiment of the present invention.
FIG. 10 is a process diagram showing a continuation of the manufacturing method of the thin film transistor according to the second embodiment.
FIG. 11 is a process diagram showing a continuation of the manufacturing method of the thin film transistor according to the second embodiment.
FIG. 12 is a process diagram showing a continuation of the manufacturing method of the thin film transistor according to the second embodiment.
FIG. 13 is a process diagram illustrating the continuation of the manufacturing method of the thin film transistor according to the second embodiment.
FIG. 14 is a process diagram illustrating the continuation of the manufacturing method of the thin film transistor according to the second embodiment.
FIG. 15 is a functional block diagram of a conventional thin film transistor liquid crystal display.
FIG. 16 is a functional block diagram of another conventional thin film transistor liquid crystal display.
FIG. 17 is a process diagram showing a method of manufacturing a thin film transistor using conventional low-temperature polycrystalline silicon technology.
FIG. 18 is a process diagram illustrating the continuation of the conventional method for manufacturing a thin film transistor.
FIG. 19 is a process diagram illustrating the continuation of the conventional method of manufacturing a thin film transistor.
FIG. 20 is a process diagram illustrating a continuation of the conventional method of manufacturing a thin film transistor.
FIG. 21 is a process diagram illustrating the continuation of the conventional method of manufacturing a thin film transistor.
FIG. 22 is a process diagram illustrating the continuation of the conventional method of manufacturing a thin film transistor.
[Explanation of symbols]
4, 5 Glass substrate 30, 32, 441, 442, 591 Lightly doped drain electrode structure 31, 33, 551, 552, 571 Gate electrode conductor structure 41, 51 Polycrystalline silicon layer 42, 47, 52, 57, 58 Mask 43 , 53, 431 Gate electrode masks 44, 56, 59 Source / drain electrode regions 45, 54 Gate electrode insulating layers 48, 60 Protective layers 49, 61 Contact metal conductor plugs 411, 412, 413 First to third polycrystalline silicon Structures 461, 462, 463 First to third gate electrode metal structures

Claims

Supplying a substrate;
A polycrystalline silicon layer is formed on the substrate, and the first polycrystalline silicon structure has a first channel region for forming a first N-channel thin film transistor therein, and a second polycrystalline silicon structure. To form the first polycrystalline silicon structure and the second silicon structure such that the crystalline silicon structure has a second channel region in which a second N-channel thin film transistor is formed. Patterning the crystalline silicon layer;
The coated respectively on the first mask structure of the first polycrystalline on and the second polycrystalline silicon structure of the silicon structure, the first on the first and second polycrystalline silicon structure A first ion is implanted into the portion exposed from the mask structure, whereby a first doped region in the first polysilicon structure and a second in the second polysilicon structure. Forming a doped region; and
Covering the first polycrystalline silicon structure with a second mask structure so as to partially cover the first doped region; and the second mask structure of the first polycrystalline silicon structure; A second ion is implanted into a portion of the second polycrystalline silicon structure exposed from the first mask structure, thereby providing a first source and drain region and a second region in the first polycrystalline silicon structure. Forming a lightly doped drain electrode structure of 1 and forming a second source and drain region in the second polycrystalline silicon structure;
Removing the first mask structure on the second polycrystalline silicon structure and the second mask structure on the first polycrystalline silicon structure, and insulating layer and gate metal on the resulting structure; Forming a layer so that the first gate electrode conductor structure covers the first channel region and the first lightly doped drain electrode structure, and the second gate electrode conductor structure covers the second channel region. Forming a first gate electrode conductor structure on the first polysilicon structure and forming a second gate electrode conductor structure on the second polysilicon structure. Patterning
A third ion is implanted into a portion of the first and second polycrystalline silicon structures exposed from the first and second gate electrode conductor structures, whereby a second ion in the second polycrystalline silicon structure is formed. Forming a second lightly doped drain electrode structure adjacent to the two source and drain regions.

Patterning a polycrystalline silicon layer to form a third polycrystalline silicon structure during the step of forming the first polycrystalline silicon structure and the second polycrystalline silicon structure;
Before the step of implanting the first ions, a third polycrystalline silicon structure is covered with a third mask structure,
During the step of forming the first gate electrode conductor structure and the second gate electrode conductor structure , the third mask structure on the third polycrystalline silicon structure is removed, and the resulting structure Patterning the gate metal layer to form the insulating layer and the gate metal layer on top of the substrate, and forming a third gate electrode conductor structure on the third polycrystalline silicon structure;
After the first and second polycrystalline silicon structures are covered with a fourth mask structure, a fourth channel structure is formed on the exposed portion of the third polycrystalline silicon structure to form a P-channel thin film transistor. The method for manufacturing a thin film transistor according to claim 1, wherein ions are implanted.

3. The method of manufacturing a thin film transistor according to claim 1, wherein the material of each mask structure is a photoresist.

4. The first polycrystalline silicon structure and the second polycrystalline silicon structure are located in a driving circuit region and an active matrix region in the flat display, respectively. A method for producing the thin film transistor according to 1.