JP4523016B2 - 駆動回路、ｌｅｄヘッドおよび画像形成装置 - Google Patents

Description

本発明は、被駆動素子の群、例えば光源に発光ダイオード（以下「ＬＥＤ」という）を用いた電子写真プリンタにおけるＬＥＤの列、サーマルプリンタにおける発熱抵抗体の列、表示装置における表示装置の列を、選択的に且つサイクリックに駆動する駆動回路に関する。本発明はさらに、そのような駆動回路を有するＬＥＤヘッドおよび画像形成装置に関する。

以下の説明において、発光ダイオードをＬＥＤ、モノリシック集積回路をＩＣ、ＮチャネルＭＯＳ(Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ)トランジスタをＮＭＯＳ（トランジスタ）、ＰチャネルＭＯＳトランジスタをＰＭＯＳ（トランジスタ）と略称することがある。 また、正論理、負論理の別に依らず、信号レベルのＨｉｇｈを論理値１に、信号レベルのＬｏｗを論理値０に対応させて記載することがある。論理信号における正論理や負論理の別を明示するときには、正論理信号の末尾に−Ｐを、負論理信号の末尾に−Ｎを付与して区別する場合がある。以下、被駆動素子の群が電子写真プリンタに用いられたＬＥＤの列である場合の駆動装置を説明する。

従来、従来の電子写真プリンタにおいては、帯電した感光体ドラムにプリント情報に応じてＬＥＤにより選択的に光照射して静電潜像を形成し、該静電潜増にトナーを付着させて現像を行ってトナー像を形成し、該トナー像を用紙に転写し、定着させるようになっている。このような電子写真プリンタを示す従来例として例えば、特開平９−１０９４５９号公報に開示されるものがあるが、このような従来におけるＬＥＤ駆動制御について、以下、図を用いて説明する。

図１６は従来の電子写真プリンタにおけるプリンタ制御回路のブロック図である。図１６において、１はマイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポート、タイマ等によって構成される印刷制御部であり、プリンタの印字部の内部に配設され、図示しない上位コントローラからの制御信号ＳＧ１、ビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御し、印刷動作を行う。印刷制御部１は上記制御信号ＳＧ１によって印刷指示を受信すると、先ず定着器温度センサ２３によってヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲にあるか否かを検出し、該温度範囲になければヒータ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。

次に、ドライバ２を介して現像・転写プロセス用モータ（ＰＭ）３を回転させ、同時にチャージ信号ＳＧＣによって帯電用電圧電源２５をオンにし、現像部２７の帯電を行う。そして、セットされている図示しない用紙の有無および種類が用紙残量センサ８、用紙サイズセンサ９によって確認されると、該用紙に合った用紙送りが開始される。ここで、用紙送りモータ（ＰＭ）５には遊星ギア機構が接続されており、ドライバ４を介して双方向に回転させることが可能となっている。

これにより、モータの回転方向を変えることができ、プリンタ内部の異なる紙送りローラを選択的に駆動することができる構成としている。１ページ印刷開始毎に、用紙送りモータ（ＰＭ）５を最初に逆転させて、セットされた用紙を用紙吸入口センサ６が検知するまで、予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送する。

印刷制御部１は、用紙が印刷可能な位置まで到達した時点において、上位コントローラに対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部１に受信されたビデオ信号ＳＧ２は、印字データ信号HD-DATAとしてＬＥＤヘッド１９に転送される。ＬＥＤヘッド１９はそれぞれ１ドット（ピクセル）の印字のために設けられたＬＥＤを複数個線上に配列したものである。

そして、印刷制御部 １は１ライン分のビデオ信号を受信すると、ＬＥＤヘッド１９にラッチ信号HD-LOADを送信し、印字データ信号HD-DATAをＬＥＤヘッド１９内に保持させる。また、印刷制御部１は上位コントローラから次のビデオ信号ＳＧ２を受信している最中においても、ＬＥＤヘッド１９に保持した印字データ信号HD-DATAについて印刷することができる。なお、HD-CLKは印字データ信号HD-DATAをＬＥＤヘッド１９に送信するためのクロック信号である。

ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。ＬＥＤヘッド１９からの発光はマイナス電位に帯電させられた図示しない感光体ドラム上に照射される。これにより、印刷される情報は感光体ドラムにおいて電位の上昇したドットとして潜像化される。そして、現像部２７において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。

その後、該トナー像は転写部２８に送られ、一方、転写信号ＳＧ４によってプラス電位に転写用高圧電源２６がオンになり、転写器２８は感光体ドラムと転写器２８との間隔を通過する用紙上にトナー像を転写する。転写されたトナー像を有する用紙は、ヒータ２２ａを内蔵する定着器２２に当接して搬送され、該定着器２２の熱によって用紙に定着される。この定着された画像を有する用紙は、更に搬送されてプリンタの印刷機構から用紙排出口センサ７を通過してプリンタ外部に排出される。

印刷制御部１は用紙サイズセンサ９、用紙吸入口センサ６の検知に対応して、用紙が転写器２８を通過している間だけ転写用高圧電源２６からの電圧を転写器２８に印加する。そして、印刷が終了し、用紙が用紙排出口センサ７を通過すると、帯電用高圧電源２５による現像部２７への電圧の印加を終了し、同時に現像・転写プロセス用モータ３の回転を停止させる。以後、上記の動作を繰り返す。

次に、ＬＥＤヘッド１９の構成について説明する。図１７は、ＬＥＤヘッド内部の構成を示す図である。図１７ではＡ４サイズの用紙に印刷可能であり１インチ当たり６００ドットの解像度を持つＬＥＤヘッドについて、具体的な構成を説明する。この場合、ＬＥＤ素子の総数は４９９２ドットであり、これを構成するために２６個のＬＥＤアレイを配列し、各ＬＥＤアレイには各々１９２個のＬＥＤ素子を含み、各ＬＥＤアレイ内のＬＥＤ素子においてカソード端子は一括して接続され、グランド端子に接続されている。

図１７におけるＬＥＤアレイは、各ＬＥＤのカソード端子が一括に接続されたカソードコモンの構成のものであるが、この他にも、各ＬＥＤのアノード端子が一括に接続されたアノードコモンの構成のものも公知であり、この場合には各ＬＥＤのカソード端子が個別電極として設けられることになる。

図１７において、ＣＨＰ１〜ＣＨＰ２６はＬＥＤアレイであり、ＣＨＰ３〜ＣＨＰ２４は記載を省略している。ＩＣ１〜ＩＣ２６はＣＨＰ１〜ＣＨＰ２６に対応して配置されたドライバＩＣであって、ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６をそれぞれ駆動するためのものである。なお、ＩＣ３〜ＩＣ２５は図示を省略している。各ドライバＩＣ、即ちＩＣ１〜ＩＣ２６は同一回路により構成され、隣接するドライバＩＣとカスケードに接続されている。

ＬＥＤ１〜ＬＥＤ１９２はＬＥＤアレイＣＨＰ１に属するＬＥＤ素子であって、ＬＥＤアレイ毎に１９２個ずつ配置されている。このため、ＬＥＤ４６０９〜ＬＥＤ４８００はＬＥＤアレイＣＨＰ２５に属し、ＬＥＤ４８０１〜ＬＥＤ４９９２はＬＥＤアレイＣＨＰ２６に属することになる。

このように、図１７に示すＬＥＤヘッドにおいては、図示しないプリント配線板上にＬＥＤアレイ２６個（ＣＨＰ１〜ＣＨＰ２６）とそれらを駆動するドライバＩＣ２６個（ＩＣ１〜ＩＣ２６）とが、それぞれ対向しながら整列して配置されており、ドライバＩＣ１チップ当たり１９２個のＬＥＤ素子が駆動でき、これらのチップが２６個カスケードに接続され、外部から入力される印刷データをシリアルに転送できる様になっている。また、本構成ではデータ線を４本とし、１パルスのクロック信号で隣接する４画素分のデータを一度に転送できる構成としている。

図１７の構成で用いられているＬＥＤアレイはＧａＡｓＰやＡｌＧａＡｓ等からなる化合物半導体を基材として製造されるものであるが、これらにおいては結晶の格子欠陥等に起因する特性ばらつきが避けられず、発光素子を形成する場合に、ＬＥＤアレイチップ毎やＬＥＤ素子毎に光量ばらつきを生じてしまう。このような光量ばらつきをそのままにＬＥＤプリンタを構成すると、印字むらとなって現れ、印字品位の著しい低下をもたらすことになる。

図１７においては記載を省略しているが、ＬＥＤヘッドにおいては前記ＬＥＤアレイの光量ばらつきを補正するように、ＬＥＤアレイ毎やＬＥＤ素子毎に駆動電流を調整して、ＬＥＤの光量を補正できる構成とすることが通例である。光量補正の具体的な構成例については後述する。

図１７について、さらに説明する。各ドライバＩＣ、即ち、ＩＣ１〜ＩＣ２６は同一回路により構成され、隣接するドライバＩＣとカスケードに接続されている。後述するように、ドライバＩＣ、即ち、ＩＣ１〜ＩＣ２６のシフトレジスタ回路は４８段のフリップフロップ回路より構成され、印刷データ（以下ＨＤ−ＤＡＴＡ３〜０信号と記す）を、クロック信号（以下ＨＤ−ＣＬＫ信号と記す）に同期させてシフト入力させ、４８パルスのクロック入力により１９２ドット分の印刷データを転送することができる。

ドライバＩＣ内部は、クロック信号ＨＤ−ＣＬＫを受けて印刷データのシフト転送を行うシフトレジスタ回路４４と、シフトレジスタ回路４４の出力信号をラッチ信号（以下ＨＤ−ＬＯＡＤ信号と記す）によりラッチするラッチ回路４３と、ラッチ回路４３とインバータ回路４１との出力信号を入力して論理積をとる論理積回路（以下ＡＮＤ回路と記す）４２と、ＡＮＤ回路４２の出力信号により電源ＶＤＤから駆動電流をＬＥＤ素子ＣＨＰ１等に供給するＬＥＤ駆動部４０と、ＬＥＤ駆動部４０に、駆動電流が一定となる様に指令電圧を発する制御電圧発生回路４５とを備えている。

ＨＤ−ＳＴＢ−Ｎはストローブ信号であり、インバータ回路４１の入力に接続される。また、４６は基準電圧発生回路であり、その電源は電源ＶＤＤに接続され、グランド端子はＬＥＤヘッド１９のグランドに接続され、出力端子からはグランド電位を基準とする所定の電圧出力が発生される。

該基準電圧発生回路４６の出力はＩＣ１〜ＩＣ２６の制御電圧発生回路４５に接続され、制御電圧発生回路４５に所定の基準電圧Ｖｒｅｆを供給する。なお、従来構成のＬＥＤヘッドにおいては、その電源電圧ＶＤＤは＋５Ｖである。前記ＨＤ−ＤＡＴＡ３〜０、ＨＤ−ＣＬＫ、ＨＤ−ＬＯＡＤ、ＨＤ−ＳＴＢ−Ｎの各信号は印刷時に印刷制御部１から送られてくる。

図１８は図１７において示したドライバＩＣの詳細な構成を示すブロック図である。図１８において、ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９はフリップフロップ回路であって、ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９などで図１７で示したシフトレジスタ４４を構成する。

ＬＴＡ１〜ＬＴＤ１、ＬＴＡ４８〜ＬＴＤ４８はラッチ回路であって、図１７に示したラッチ回路４３を構成する。ＣＴＲＬブロック１０１は制御回路であり、ＭＥＭブロックはメモリ回路である。また、ＤＲＶブロックはＬＥＤの駆動回路部である。１０２は抵抗であって、負論理のストローブ信号が入力される端子ＳＴＢと電源ＶＤＤの間に接続される。

１０３、１０４はインバータ回路、１０５はＡＮＤ回路である。１０７はセレクタ回路であり、各々４個の入力端子Ａ３〜Ａ０、Ｂ３〜Ｂ０と４個の出力端子Ｙ３〜Ｙ０と、データ端子の選択入力端子Ｓを備え、選択入力端子ＳがＬｏｗのとき入力端子Ａ３〜Ａ０への入力データが出力端子Ｙ３〜Ｙ０から出力される。また、選択入力端子ＳがＨｉｇｈのとき入力端子Ｂ３〜Ｂ０への入力データが出力端子Ｙ３〜Ｙ０から出力される。また、１０６は図１７において４５で示した制御電圧発生回路であって、ＡＤＪなるブロックとして記載している。

ＡＤＪブロック１０６は４本のデータ入力端子Ｓ３〜Ｓ０と、基準電圧入力端子ＶＲＥＦを備え、該端子は図１７に４６として示した基準電圧発生回路の出力と接続されており、グランド電位を基準とするＶｒｅｆなる所定電圧が印加される。ＡＤＪブロック１０６のＶ端子は出力端子であって、１９２個配列されているＤＲＶブロックに対して、制御電圧値（Ｖｃｏｎｔ）を出力している。また、データ入力端子Ｓ３〜Ｓ０はＭＥＭブロックのＱ３〜Ｑ０端子と接続され、本ブロックに格納されているチップ補正データが入力される。

フリップフロップ回路ＦＦＡ１〜ＦＦＡ４９はカスケード接続されており、ＦＦＡ１のデータ入力端子ＤはドライバＩＣのデータ入力端子ＤＡＴＡＩ０に接続され、ＦＦＡ４８とＦＦＡ４９のデータ出力はセレクタ回路１０７へ入力され、その出力端子Ｙ０はドライバＩＣのデータ出力端子ＤＡＴＡＯ０に接続されている。

同様に、フリップフロップ回路ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９もそれぞれカスケード接続されており、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１のデータ入力端子Ｄは、ドライバＩＣのデータ入力端子ＤＡＴＡＩ１、ＤＡＴＡＩ２、ＤＡＴＡＩ３にそれぞれ接続され、ＦＦＢ４８とＦＦＢ４９、ＦＦＣ４８とＦＦＣ４９、ＦＦＤ４８とＦＦＤ４９からの出力もセレクタ回路１０７に接続され、各々の出力はドライバＩＣのデータ出力端子ＤＡＴＡＯ１、ＤＡＴＡＯ２、ＤＡＴＡＯ３にそれぞれ接続されている。

従って、フリップフロップ回路ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９は、それぞれ４９段のシフトレジスタ回路を構成しており、セレクタ回路１０７によってシフト段数を４８段と４９段とに切り替えることができる。また、フリップフロップ回路ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９のクロック端子はＬＥＤヘッドのクロック端子ＨＤ―ＣＬＫと接続され、該信号に同期してシフト動作が行われる。

ドライバＩＣのデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、次段のドライバＩＣのデータ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３にそれぞれ接続される。従って、ドライバＩＣ ＩＣ１〜ＩＣ２６のフリップフロップ回路ＦＦＡ１〜ＦＦＡ４９は、印刷制御部１から初段のドライバＩＣ ＩＣ１に入力されるデータ信号ＨＤ−ＤＡＴＡ０をクロック信号に同期してシフトさせる４８×２６段あるいは４９×２６段のシフトレジスタ回路を構成する。

同様に、ドライバＩＣ ＩＣ１〜ＩＣ２６のフリップフロップ回路ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９は、印刷制御部１から初段のドライバＩＣ ＩＣ２６に入力されるデータ信号ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ３をクロック信号に同期してシフトさせる４８×２６段あるいは４９×２６段のシフトレジスタ回路をそれぞれ構成することになる。

ラッチ回路ＬＴＡ１〜ＬＴＡ４８、ＬＴＢ１〜ＬＴＢ４８、ＬＴＣ１〜ＬＴＣ４８、ＬＴＤ１〜ＬＴＤ４８は、ＬＥＤヘッドのＨＤ−ＬＯＡＤ端子に入力されるラッチ信号ＬＯＡＤ−Ｐで動作する。ラッチ回路ＬＴＡ１〜ＬＴＡ４８は、フリップフロップ回路ＦＦＡ１〜ＦＦＡ４８に格納されたデータ信号ＨＤ−ＤＡＴＡ０をラッチする。同様に、ラッチ回路ＬＴＢ１〜ＬＴＢ４８、ＬＴＣ１〜ＬＴＣ４８、ＬＴＤ１〜ＬＴＤ４８は、フリップフロップ回路ＦＦＢ１〜ＦＦＢ４８、ＦＦＣ１〜ＦＦＣ４８、ＦＦＤ１〜ＦＦＤ４８に格納されたデータ信号ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ３をそれぞれラッチする。

ＡＮＤ回路１０５の一方の入力端子はインバータ１０３を介してドライバＩＣの端子ＳＴＢに接続され、ＬＥＤヘッドのストローブ信号入力端子ＨＤ−ＳＴＢ−Ｎに接続される。また、ＡＮＤ回路１０５の他方の入力端子はインバータ１０４を介してドライバＩＣの端子ＬＯＡＤに接続され、ＬＥＤヘッドのロード信号入力端子ＨＤ−ＬＯＡＤ端子に入力されるラッチ信号が入力される。

ＡＮＤ回路１０５の出力はＬＥＤ駆動部ＤＲＶの駆動オン・オフ端子Ｓに接続され、ＬＥＤヘッドのロード信号入力端子信号がＬｏｗ（ＬＯＡＤ−Ｐ信号がＬｏｗ）、ストローブ信号入力端子ＨＤ−ＳＴＢ−ＮがＬｏｗレベルの場合にＡＮＤ回路１０５の出力はＨｉｇｈとなって、ＬＯＡＤ−Ｐともとに、ＬＥＤ駆動部ＤＲＶに対する駆動のオン、オフを制御する信号を生成する。

図１９は図１８において示したドライバＩＣのＬＥＤ駆動要部を抜き出して説明する図であって、特開平９−１０９４５９号に記載されたものである。図１９において、４１はインバータ回路であり、４２はＡＮＤ回路であって、図１７で説明したものである。インバータ回路４１の入力端子には図示しない負論理のストローブ信号が入力され、その出力はＡＮＤ回路４２の一方の入力端子に接続される。

５１はラッチ回路であって、図１７において示したラッチ回路４３のうち、ＬＥＤ１素子に対応する部分を抜き出して記載している。ラッチ回路５１のＤ入力は図示しないシフトレジスタ（図１７のシフトレジスタ４４に相当する）の出力に接続され、Ｇ入力はラッチ信号ＨＤ−ＬＯＡＤと接続される。また、Ｑ出力はＡＮＤ回路４２の他方の入力端子に接続される。

５２はインバータ回路であって、ＰＭＯＳトランジスタ５３とＮＭＯＳトランジスタ５４とからなる。ＰＭＯＳトランジスタ５３のソースは電源ＶＤＤに接続され、ＮＭＯＳトランジスタ５４のソースは後述する演算増幅器の出力と接続され、Ｖｃｏｎｔなる電位が印加される。ＰＭＯＳトランジスタ５３とＮＭＯＳトランジスタ５４のゲート同士は接続され、ＡＮＤ回路４２の出力に接続される。また、Ｔｒ１はＰＭＯＳトランジスタであって、そのゲート端子はＰＭＯＳトランジスタ５３とＮＭＯＳトランジスタ５４のドレーン端子同士と接続される。ＬＥＤ１はＬＥＤ素子である。

破線で囲まれる１０６はＬＥＤの光量ばらつき補正のために設けられた制御電圧発生回路（チップ補正回路）であって、図１８のＡＤＪブロック１０６や図１７の制御電圧発生回路４５に相当する。制御電圧発生回路１０６において、５５は演算増幅器、５６はＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ５６は、ＰＭＯＳトランジスタＴｒ１とゲート長が相等しく構成され、ソース端子は電源ＶＤＤと接続されている。

前記ＮＭＯＳトランジスタ５４がオンするとき、ＰＭＯＳトランジスタ５３はオフ状態であって、前記ＰＭＯＳトランジスタＴｒ１のゲート電位は前記Ｖｃｏｎｔ電位と等しい。このため、ＰＭＯＳトランジスタ５６とＰＭＯＳトランジスタＴｒ１とはゲート・ソース間電圧が相等しくされ、カレントミラーの関係に構成される。

良く知られているように、前記回路がカレントミラーとして動作できるためには、ＰＭＯＳトランジスタ５６とＰＭＯＳトランジスタＴｒ１とが飽和領域で動作している必要があり、その動作条件は注意深く設定されることになる。

一方、演算増幅器５５の反転入力端子はＶＲＥＦ端子に接続され、Ｖｒｅｆなる電位が印加され、非反転入力端子は後述するマルチプレクサ５７の出力端子Ｙと接続され、演算増幅器５５の出力端子はＰＭＯＳトランジスタ５６のゲート端子と接続されるとともに、ＮＭＯＳトランジスタ５４のソース端子と接続されている。なお、演算増幅器５５の出力端子電位はＶｃｏｎｔとして図中に記載されている。

また、Ｒ０〜Ｒ１５は抵抗である。５７はマルチプレクサ回路であって、マルチプレクサ回路５７は、アナログ電圧が入力される１６個の入力端子Ｐ０〜Ｐ１５と、アナログ電圧を出力する出力端子Ｙと、論理信号が入力される４個の入力端子Ｓ３〜Ｓ０を備え、該４本の論理信号により設定される１６通りの信号論理の組み合わせによって、前記Ｐ０〜Ｐ１５端子のうち、何れかの端子が選択され、当該端子に印加される電位が出力端子Ｙから出力される。

演算増幅器５５と抵抗列Ｒ０〜Ｒ１５、ＰＭＯＳトランジスタ５６とで構成される回路でフィードバック制御回路を構成しており、演算増幅器５５の非反転入力端子の電位は略Ｖｒｅｆと等しくなるように制御される。このため、ＰＭＯＳトランジスタ５６のドレーン電流（Ｉｒｅｆ）は、抵抗Ｒ０〜Ｒ１５のうち、マルチプレクサ５７により選択される部位の合成抵抗値と、演算増幅器５５に入力される基準電圧Ｖｒｅｆとから決定されることになる。

一例として、入力端子選択信号Ｓ３〜Ｓ０が‘００００’となるケースを取り上げる。このとき、マルチプレクサの入力端子Ｐ０が選択され、入力Ｐ０と出力Ｙ間とはオン状態となる。またこのとき、入力Ｐ０とグランド間とに配置される抵抗の合成値Ｒｘは、Ｒｘ＝Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６＋Ｒ７＋Ｒ８＋Ｒ９＋Ｒ１０＋Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５である。

このとき、ＰＭＯＳトランジスタ５６のドレーン電流Ｉｒｅｆは、Ｉｒｅｆ＝Ｖｒｅｆ／（Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６＋Ｒ７＋Ｒ８＋Ｒ９＋Ｒ１０＋Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５）となる。

また別の例として、入力端子選択信号Ｓ３〜Ｓ０が‘０１１１’の場合を取り上げると、マルチプレクサの入力端子Ｐ７が選択され、入力Ｐ７と出力Ｙ間とはオン状態となる。このとき、入力Ｐ７とグランド間とに配置される抵抗の合成値をＲｘとすると、Ｒｘ＝Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６＋Ｒ７＋Ｒ８である。

同様に、入力Ｐ７とＶＤＤ間とに配置される抵抗の合成値をＲｙとすると、Ｒｙ＝Ｒ９＋Ｒ１０＋Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５である。このとき、ＰＭＯＳトランジスタ５６のドレーン電流Ｉｒｅｆは、Ｉｒｅｆ＝Ｖｒｅｆ／（Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６＋Ｒ７＋Ｒ８）となる。

さらに別の例として、入力端子選択信号Ｓ３〜Ｓ０が‘１１１１’となるケースを取り上げる。このとき、マルチプレクサの入力端子Ｐ１５が選択され、入力Ｐ１５と出力Ｙ間とはオン状態となる。このとき、入力Ｐ１５とグランド間とに配置される抵抗の合成値がＲｘとなり、Ｒｘ＝Ｒ０である。 このとき、ＰＭＯＳトランジスタ５６のドレーン電流Ｉｒｅｆは、Ｉｒｅｆ＝Ｖｒｅｆ／Ｒ０となる。

前述したように、図１９に示したＰＭＯＳトランジスタ５６とＰＭＯＳトランジスタＴｒ１とはカレントミラーの関係に設定されており、ＰＭＯＳトランジスタＴｒ１に流れる電流値はＰＭＯＳトランジスタ５６に流れる電流値Ｉｒｅｆと比例関係にある。このため、図１９に示した４ビットの入力端子選択信号Ｓ３〜Ｓ０を１６通りに変化させることで、ＰＭＯＳトランジスタＴｒ１に流れる電流値も１６段階に変化することができる。

このとき、個々のドライバＩＣには各々１９２個のインバータ回路５２とＴｒ１等の１９２個のＰＭＯＳトランジスタを備えており、１９２個のＴｒ１等のＰＭＯＳトランジスタに流れる電流はＰＭＯＳトランジスタ５６に流れる電流Ｉｒｅｆに応じて１６段階に調整可能となっている。

図２０は前記した動作から得られる、ドライバＩＣのチップ単位でのＬＥＤ駆動電流の変化を表にまとめたものである。図１９における従来例では、チップ単位での補正データを４ビットからなるデジタル値として与えており、図１９に示す入力端子選択信号Ｓ３〜Ｓ０が‘００００’から‘１１１１’の１６通りに変化される。

このとき、入力端子選択信号Ｓ３〜Ｓ０が‘０１１１’の場合を中心（±０％）として、前記入力端子選択信号のデータ変化ごとに３％を単位としてＬＥＤ駆動電流が変化するものとすると、入力端子選択信号Ｓ３〜Ｓ０が‘００００’の場合には−２１％の電流変化であり、入力端子選択信号Ｓ３〜Ｓ０が‘１１１１’の場合には＋２４％の電流変化が得られることになる。

図２１は図１９の回路の動作を説明するためのものであって、対応する回路要素には同一の番号を付すとともに、図１９に示すマルチプレクサ５７および抵抗Ｒ０〜Ｒ１５を簡略化して示している。図２１において、Ｒｘ、Ｒｙ、Ｒｚは抵抗であって、Ｒｚは図１９に示すマルチプレクサ５７においてＰ０〜Ｐ１５の任意の入力端子と出力端子Ｙとの間のオン抵抗をモデル化したものである。

また、Ｒｘは前記マルチプレクサ５７の選択された入力端子とグランド間とに配置されている抵抗列の合成抵抗であり、Ｒｙは前記マルチプレクサ５７の選択された入力端子とＰＭＯＳトランジスタ５６のドレーン端子とに配置されている抵抗列の合成抵抗である。また、ＲｘとＲｙを加算したものは抵抗Ｒ０〜Ｒ１５の直列接続回路の両端抵抗に等しく、Ｒｘ＋Ｒｙ＝Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６＋Ｒ７＋Ｒ８＋Ｒ９＋Ｒ１０＋Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５の関係にある。

図２１において、演算増幅器５５と抵抗列Ｒｘ、ＰＭＯＳトランジスタ５６とで構成される回路でフィードバック制御回路を構成しており、演算増幅器５５の働きにより非反転入力端子の電位は略Ｖｒｅｆと等しくなるように制御される。このため、図２１のＰＭＯＳトランジスタ５６のドレーン電流をＩｒｅｆとするとき、 抵抗Ｒｘの両端電位はＲｘとＩｒｅｆとの積であり、この値が演算増幅器５５の反転入力端子への印加電圧Ｖｒｅｆと等しいことから、Ｉｒｅｆ＝Ｖｒｅｆ／Ｒｘの関係が得られる。

これよりＰＭＯＳトランジスタ５６のドレーン電位Ｖｄを求めると、Ｖｄ＝（Ｒｘ＋Ｒｙ）×Ｉｒｅｆ＝Ｖｒｅｆ×（１＋Ｒｙ／Ｒｘ）となる。なお、図２１のＲｚは演算増幅器５５の非反転入力端子に接続され、該端子の入力インピーダンスがほぼ無限大と見なせることから、前記Ｒｚの抵抗値は図２１の回路の動作に影響を与えることはない。このことは、図１９におけるマルチプレクサ５７のオン抵抗は回路動作に影響を与えないことを意味しており、回路設計上の大きな利点となっている。

次に、基準電流を種々に設定したときにおけるＰＭＯＳトランジスタ５６のドレーン電位Ｖｄが、どのように変化するかを説明する。まず、図２０を参照して、補正中心時におけるＰＭＯＳトランジスタ５６のドレーン電流ＩｒｅｆをＩｒｅｆ７と記号して、チップ補正値が最小となる場合のＩｒｅｆ電流であるＩｒｅｆ０を計算してみよう。

このときの電流値は補正中心時における場合よりも、２１％小さいのでＩｒｅｆ０＝Ｉｒｅｆ７×（１−０．２１）となる。このときにおける、ＰＭＯＳトランジスタ５６のドレーン電位Ｖｄ０は、Ｖｄ０＝（Ｒｘ＋Ｒｙ）×Ｉｒｅｆ０＝（Ｒｘ＋Ｒｙ）×Ｉｒｅｆ７×（１−０．２１）となる。

これより、Ｒｘ＋Ｒｙ＝Ｖｄ０／（Ｉｒｅｆ７×（１−０．２１））を得る。このとき、Ｒｙの値がゼロであることに注意すると、Ｖｄ０＝Ｖｒｅｆであることは自明であるので、Ｒｘ＋Ｒｙ＝Ｖｒｅｆ／（Ｉｒｅｆ７×（１−０．２１））を得る。

一方、チップ補正値が最大となる場合のＰＭＯＳトランジスタ５６のドレーン電流Ｉｒｅｆ１５を計算すると、このときの電流値は補正中心での値よりも２４％大きい値となるので、Ｉｒｅｆ１５＝Ｉｒｅｆ７×（１＋０．２４）である。 これより、ＰＭＯＳトランジスタ５６のドレーン電位Ｖｄ１５は、Ｖｄ１５＝（Ｒｘ＋Ｒｙ）×Ｉｒｅｆ１５＝（Ｒｘ＋Ｒｙ）×Ｉｒｅｆ７×（１＋０．２４）となる。

このとき（Ｒｘ＋Ｒｙ）は一定であるので、先に求めた関係を代入して整理すると、Ｖｄ１５＝Ｖｒｅｆ×（１＋０．２４）／（１−０．２１）≒１．５７×Ｖｒｅｆであることが判る。

次に他の従来例について説明する。図２２は他の従来例における図２１の回路に対応する回路図であって、上述した従来例におけるＬＥＤ１がカソード端子をグランドに接続されるカソードコモン構成であったものを、ＬＥＤ１のアノード端子を電源ＶＤＤに接続するアノードコモンの場合に適用できるよう変形したものである。

なお、図２２は図２１の回路と対応する回路要素には同一の番号を付し、簡略化して示したものであって、図２２における抵抗Ｒｘ、Ｒｙ、Ｒｚ等は図１９のおける抵抗Ｒ０〜Ｒ１５やマルチプレクサ５７をモデル化したものである。再度簡単に説明する。

図２２において、４１はインバータ回路であり、４２はＡＮＤ回路であって、図１７及び図１９に示すものと対応している。インバータ回路４１の入力端子には図示しない負論理のストローブ信号が入力され、その出力はＡＮＤ回路４２の一方の入力端子に接続される。

５１はラッチ回路であって、図１９に示したものと同様で、図１７に示したラッチ回路４３のうち、ＬＥＤ１素子に対応する部分を抜き出して記載している。ラッチ回路５１のＤ入力は図示しないシフトレジスタ（図１７の４４に相当する）の出力に接続され、Ｇ入力はラッチ信号ＨＤ−ＬＯＡＤと接続される。また、Ｑ出力はＡＮＤ回路４２の他方の入力端子に接続される。

５２はインバータ回路であって、図１９に示したものに対応し、ＰＭＯＳトランジスタ５３とＮＭＯＳトランジスタ５４とからなる。ＮＭＯＳトランジスタ５４のソースはグランドに接続され、ＰＭＯＳトランジスタ５３のソースは後述する演算増幅器の出力と接続され、Ｖｃｏｎｔなる電位が印加される。ＰＭＯＳトランジスタ５３とＮＭＯＳトランジスタ５４のゲート同士は接続され、ＡＮＤ回路４２の出力に接続される。また、５９はＮＭＯＳトランジスタであって、そのゲート端子はＰＭＯＳトランジスタ５３とＮＭＯＳトランジスタ５４のドレーン端子同士と接続される。

ＬＥＤ１はＬＥＤ素子である。５５は演算増幅器、５８はＮＭＯＳトランジスタであって、ＮＭＯＳトランジスタ５８は、ＮＭＯＳトランジスタ５９とゲート長が相等しく構成され、ソース端子はグランドと接続されている。またＲｘ、Ｒｙ、Ｒｚは抵抗であって、Ｒｚは図１９に示すマルチプレクサ５７においてＰ０〜Ｐ１５の任意の入力端子と出力端子Ｙとの間のオン抵抗をモデル化したものである。

また、Ｒｘは前記マルチプレクサ５７の選択された入力端子と電源ＶＤＤ間とに配置されている抵抗列の合成抵抗であり、Ｒｙは前記マルチプレクサ５７の選択された入力端子とＰＭＯＳトランジスタ５６のドレーン端子とに配置されている抵抗列の合成抵抗である。

ＰＭＯＳトランジスタ５３がオンするとき、ＮＭＯＳトランジスタ５４はオフ状態であって、ＮＭＯＳトランジスタ５９のゲート電位は前記Ｖｃｏｎｔ電位と等しくなる。このため、ＮＭＯＳトランジスタ５８とＮＭＯＳトランジスタ５９とはゲート・ソース間電圧が相等しくされ、カレントミラーの関係が構成される。

一方、演算増幅器５５の反転入力端子はＶＲＥＦ端子に接続され、基準電圧としてＶｒｅｆなる電位が印加され、非反転入力端子は抵抗ＲｘとＲｙとの接続中点に接続されている。また、演算増幅器５５の出力端子はＮＭＯＳトランジスタ５８のゲート端子と接続されるとともに、ＰＭＯＳトランジスタ５３のソース端子と接続されている。なお、演算増幅器５５の出力端子電位はＶｃｏｎｔとして図中に記載されている。

なお、図２１と図２２とを比較して着目する必要があるのは、図２１においてはＬＥＤ１をＰＭＯＳトランジスタで駆動しているのに対し、図２２ではＮＭＯＳトランジスタで駆動されている点（第１の相違点）、及び、図２１における構成においては基準電圧としてＶｒｅｆなる電位が印加されるが、この電位は対グランドとの間で定義されるものであるのに対し、図２２における構成のＶｒｅｆなる電位は、対電源（ＶＤＤ）電位との間で定義されている点（第２の相違点）である。

電子物性の理論から良く知られているように、ＭＯＳトランジスタの素子面積は、その中を流れる電子やホールなどのキャリアの移動度に反比例して決まるものである。シリコン素材の半導体において室温付近で考えると、電子の移動度はホールの移動度の約３倍であり、ＰＭＯＳトランジスタをＮＭＯＳトランジスタ化することで、その素子面積を約１／３とすることができる。このことは、第１の相違点の観点からみると、図２１における構成に比べ図２２の構成の方がＩＣチップ面積を削減でき、コスト的に有利であることを示している。

次に、第２の相違点に着目して考えると、図１７における回路で説明したように、図２１におけるＶｒｅｆ電圧は、図１７における基準電圧発生回路４６により作成されるものであり、いわゆる三端子レギュレータ回路ＩＣとして入手することができる。

それに対して、図２２の構成を実現するためには、対電源（ＶＤＤ）電位との間で所定の電位差（Ｖｒｅｆ）を作成する必要があるが、コスト増となることなく実現する方法はこれまで知られていなかった。

また、グランドとの間で所定の基準電圧を発生させる基準電圧回路を用いて、図２２のようなアノードコモン構成のＬＥＤを簡便な回路で駆動可能とする構成はこれまで知られていなかった。

アノードコモン構成のＬＥＤを駆動する回路としては、例えば、特許３４０８１９３号に記載される構成のものが知られている。この構成においては、演算増幅器を２個設け、第１の演算増幅器による回路でグランド電位を基準とする基準電圧値から、電源電位を基準とする基準電圧値に変換し、第２の演算増幅器からなる回路を用いて、前記変換された基準電圧から所望の基準電流を発生させるというものであった。

しかしながら、このような構成においては、複数の演算増幅器を用いざるを得ず、それに占有されるチップ面積の増加を招き、コストが増加する原因となっていた。

このような状況から、上記第２の相違点における課題を解決できれば、さらに第１の相違点で述べた利点を享受できることになるのだが、これまで有効な解決方法が知られていなかったのである。
特開平９−１０９４５９号公報 特許３４０８１９３号公報

（課題１）
図２３は図２１におけるＰＭＯＳトランジスタ５６の静特性を模式的に示すグラフである。図２３は横軸にドレーン・ソース間電圧Ｖｄｓ、縦軸にドレーン電流Ｉｄをとり、ゲート・ソース間電圧Ｖｇｓをパラメータとしてグラフを描いたものである。

周知のように、破線で示されるピンチオフ点の右側領域ではドレーン電流がほぼ一定となる飽和領域となり、破線部の左側領域ではドレーン・ソース間電圧によってドレーン電流が変化する線形領域となる特性が得られる。

前述したように、図２１におけるＰＭＯＳトランジスタ５６とＰＭＯＳトランジスタＴｒ１の間には、カレントミラーの関係を保つ必要があり、このためには各ＰＭＯＳトランジスタは図に示す飽和領域にて動作していなければならない。

一方、先に定量的に計算したように、図２１における回路においてチップ補正率を最大とした場合、ＰＭＯＳトランジスタ５６のドレーン電位は上昇することになり、そのドレーン・ソース間電圧は低下していく。チップ補正率を最大とした場合のドレーン電位は、Ｖｄ１５≒１．５７×Ｖｒｅｆであり、このときにおける、ＰＭＯＳトランジスタ５６のドレーン・ソース間電圧Ｖｄｓは、Ｖｄｓ＝ＶＤＤ−Ｖｄ１５である。

ＰＭＯＳトランジスタ５６が飽和領域で動作するためには、Ｖｄｓ≧Ｖｇｓ −Ｖｔの関係を満足する必要がある。なお、この式においてＶｔはＰＭＯＳトランジスタの閾値電圧である。

典型的な場合について、実際に数値を当てはめて検討するため、Ｖｇｓ＝２Ｖ、Ｖｔ＝０．７Ｖ、Ｖｒｅｆ＝１．５Ｖ、ＶＤＤ＝５Ｖの場合を考えると、Ｖｄｓ＝ＶＤＤ−１．５７×Ｖｒｅｆ＝５−１．５７×１．５≒２．６５［Ｖ］である。一方、Ｖｇｓ−Ｖｔ＝２−０．７＝１．３［Ｖ］であって、先に計算したＶｄｓ値はこの値よりも大きく、ＰＭＯＳトランジスタ５６は飽和領域での動作が出来ていることが判る。

同様にＶＤＤ＝３．３Ｖの場合を考えると、Ｖｄｓ＝ＶＤＤ−１．５７×Ｖｒｅｆ＝３．３−１．５７×１．５≒０．９５［Ｖ］このとき、Ｖｄｓ＜Ｖｇｓ −Ｖｔとなって、ＰＭＯＳトランジスタ５６は線形領域で動作することになり、図２１におけるＰＭＯＳトランジスタ５６とＰＭＯＳトランジスタＴｒ１とはカレントミラーの関係を保つことができなくなり、図２１の回路が正常動作できないことが判る。

近年の半導体製造プロセス技術の進展により、ＭＯＳトランジスタサイズの微細化が進んだ結果、その耐圧もまた低下する傾向にあり、それにより構成されるＩＣの電源電圧を低下させる必要を生じている。典型的な例として、従来の電源電圧が５Ｖ標準であったのに対して、３．３Ｖから２．５Ｖといった様に、ＭＯＳトランジスタの微細化の程度に応じて電源電圧を下げることが必須となってきている。

ところが前述したように、従来技術による構成においては電源電圧５Ｖにおいては動作に支障がないものの、電源電圧３．３Ｖの場合に適用させようとすると動作困難になってしまうという課題があり、電源電圧３．３Ｖといった従来よりも低い電源電圧においても動作可能な新たな回路構成が切望されていたのである。

（課題２）
上記他の従来例において説明したように、図２２の構成を実現するためには、対電源（ＶＤＤ）電位との間で所定の電位差（Ｖｒｅｆ）を作成する必要があるが、コスト増となることなく実現する方法はこれまで知られていなかった。このため、図２１の構成によるＬＥＤヘッドは商品化されていたものの、図２２の構成が実現されることがなかったのである。

上記課題を解決するために本発明は、発光素子のカソードに接続され当該発光素子を駆動する駆動素子と、前記駆動素子の駆動電流を設定する制御電圧を発生させる制御電圧発生回路とを有する駆動回路であって、前記制御電圧発生回路は、共にソース端子が電源に接続された第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタを含むカレントミラー回路と、ドレイン端子が前記第１のＰＭＯＳトランジスタのゲート端子と接続され、ソース端子がグランドと接続されたＮＭＯＳトランジスタと、一端がグランドと接続され、他端が前記第２のＰＭＯＳトランジスタのドレイン端子と接続された抵抗と、反転入力端子が前記第２のＰＭＯＳトランジスタのドレイン端子と接続され、非反転入力端子に基準電圧が入力された演算増幅器と、ソース端子同士及びドレイン端子同士が前記第１のＰＭＯＳトランジスタと共通接続された第３のＰＭＯＳトランジスタと、前記第３のＰＭＯＳトランジスタのゲート端子と接続され入力された補正データに基づいて前記第３のＰＭＯＳトランジスタの導通を制御する補正データ入力回路と含む電圧補正回路とを備え、前記演算増幅器の出力は前記ＮＭＯＳトランジスタのゲート端子と接続されると共に、前記制御電圧を出力することを特徴とする。

上記構成を有する本発明に拠れば、第１導電形のトランジスタで被駆動素子を駆動するので、アノードコモン型被駆動素子を駆動できるようになり、必要なトランジスタ面積を減少させることが可能になる。また電源電圧を低下させることが可能になり、ＩＣの微細化された製造プロセスルールを適用することが可能になり、チップサイズの削減や消費電力の削減が可能になる。

以下、本発明に係わる実施の形態例を、図面を用いて説明する。図面に共通する要素には同一の符号を付す。

図１は実施例１における電子写真プリンタのＬＥＤヘッドの構成を示すブロック図、図２は実施例１におけるＬＥＤヘッドのドライバＩＣを示す回路図である。図１において、実施例１のＬＥＤヘッドは、２６個のＬＥＤアレイ（ＣＨＰ１〜ＣＨＰ２６）が設けられ、各ＬＥＤアレイにはそれぞれ１９２個のＬＥＤ素子が配設されている。ＬＥＤアレイは、各ＬＥＤ素子のアノード端子が一括に接続されたアノードコモンの構成となっている。

ＬＥＤアレイに対応して同数のドライバＩＣ（ＩＣ１〜ＩＣ２６）が設けられている。ドライバＩＣにはそれぞれ制御電圧発生回路１４５、シフトレジスタ４４、ラッチ回路４３、インバータ回路４１、論理積回路４２およびＬＥＤ駆動部１４６が設けられている。このうちシフトレジスタ４４、ラッチ回路４３、インバータ回路４１、論理積回路４２は従来例で説明したものと同様の構成となっている。

図２において、ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９はフリップフロップ回路であって、ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９などで図１に示すシフトレジスタ４４を構成する。 また、ＬＴＡ１〜ＬＴＤ１、〜、ＬＴＡ４８〜ＬＴＤ４８はラッチ回路であって、図１に示すラッチ回路４３を構成する。ＣＴＲＬブロック２５０は制御回路であり、ＭＥＭブロック２００はメモリ回路である。また、ＤＲＶブロック２２０はＬＥＤの駆動回路部である。これらについては後述する。

１０２は抵抗であって、負論理のストローブ信号が入力される端子ＳＴＢと電源ＶＤＤの間に接続される。１０３、１０４はインバータ回路、１０５はＡＮＤ回路、１０７はセレクタ回路であり、これらは図１８に示す従来例と同様であるので説明を省略する。また、１４５は制御電圧発生回路であって、ＡＤＪなるブロックとして記載している。

図３は実施例１の制御電圧発生回路を示す回路図である。図３において、１１０〜１１３、１２０〜１２３はＰＭＯＳトランジスタ、１３０〜１３３はＮＭＯＳトランジスタ、１４０、１４１はＰＭＯＳトランジスタ、１４２はＮＭＯＳトランジスタ、１４３は演算増幅器、１４４は抵抗である。

ＰＭＯＳトランジスタ１１０〜１１３、１２０〜１２３、１４０、１４１のソースは電源ＶＤＤに接続され、ＰＭＯＳトランジスタ１２０、１２１、１２２、１２３のドレーンはそれぞれ、ＮＭＯＳトランジスタ１３０、１３１、１３２、１３３のドレーンと接続され、ＰＭＯＳトランジスタ１２０、１２１、１２２、１２３のゲートはそれぞれＮＭＯＳトランジスタ１３０、１３１、１３２、１３３のゲートと接続される一方、補正データ入力端子Ｓ０、Ｓ１、Ｓ２、Ｓ３の各端子と接続される。補正データ入力端子Ｓ０、Ｓ１、Ｓ２、Ｓ３にはチップ単位の補正データが入力される。

また、ＰＭＯＳトランジスタ１１０、１１１、１１２、１１３のゲートはそれぞれ、ＰＭＯＳトランジスタ１２０、１２１、１２２、１２３のドレーンと接続される。さらに、ＮＭＯＳトランジスタ１３０、１３１、１３２、１３３のソースはＰＭＯＳトランジスタ１１０〜１１３のドレーンやＰＭＯＳトランジスタ１４０のゲート、ドレーンと接続されるとともに、ＰＭＯＳトランジスタ１４１のゲート、ＮＭＯＳトランジスタ１４２のドレーンとも接続される。またＰＭＯＳトランジスタ１４１のソースは電源ＶＤＤと接続され、そのドレーンは抵抗１４４を介してグランドに接続される。

演算増幅器１４３の非反転入力端子は基準電圧の入力端子ＶＲＥＦと接続され、反転入力端子は抵抗１４４の一端と接続される。演算増幅器１４３の出力はＮＭＯＳトランジスタ１４２のゲートと接続されるとともに、出力端子Ｖとも接続されている。ＰＭＯＳトランジスタ１１０〜１１３、１４０、１４１はそのゲート長は互いに等しく設定され、ＰＭＯＳトランジスタ１１０〜１１３のゲート幅は１：２：４：８の比に設定される。

図４は図２に示すメモリ回路２００の回路構成図である。メモリ回路２００は１個のドライバＩＣに１９２個設けられているが、同様の構成であるので、１個のメモリ回路について説明する。図４において、メモリ回路２００は、破線部で囲まれるメモリセル回路２０１とバッファ回路２０２と、インバータ２０３とからなり、補正データ入力端子Ｄと、メモリセル選択端子Ｗ３〜Ｗ０と、データ出力端子ＱＮ３〜ＱＮ０とを備えている。また、メモリセル回路２０１はインバータ２０４〜２１１とＮＭＯＳトランジスタ２１２〜２１９とからなる。

複数のメモリセル回路２００の補正データ入力端子Ｄは、図２に示すフリップフロップ回路ＦＦＡ１、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１、…、ＦＦＡ４８、ＦＦＢ４８、ＦＦＣ４８、ＦＦＤ４８等のデータ出力端子Ｑにそれぞれ接続されている。また、メモリセル選択端子Ｗ０、Ｗ１、Ｗ２、Ｗ３には図２の制御回路ＣＴＲＬ２５０からの書き込み制御信号がそれぞれ入力される。

図４において、バッファ回路２０２の入力端子は、補正データ入力端子Ｄとなっており、バッファ回路２０２の出力端子は、インバータ２０３の入力端子と接続されるとともに、ＮＭＯＳトランジスタ２１２、２１４、２１６、２１８の第１端子に接続されている。また、インバータ２０３の出力端子はＮＭＯＳトランジスタ２１３、２１５、２１７、２１９の第１端子に接続されている。

インバータ２０４とインバータ２０５は直列に接続され、同様に、インバータ２０６とインバータ２０７、インバータ２０８とインバータ２０９、及びインバータ２１０とインバータ２１１とはそれぞれ直列に接続され、メモリセルを形成している。

ＮＭＯＳトランジスタ２１２、２１４、２１６、２１８の第２端子はインバータ２０５、２０７、２０９、２１１の入力端子と接続されている。ＮＭＯＳトランジスタ２１３、２１５、２１７、２１９の第２端子はインバータ２０４、２０６、２０８、２１０の入力端子と接続されている。

ＮＭＯＳトランジスタ２１２、２１３のゲート端子は、端子Ｗ０に接続されている。ＮＭＯＳトランジスタ２１４、２１５のゲート端子は、端子Ｗ１に接続されている。ＮＭＯＳトランジスタ２１６、２１７のゲート端子は、端子Ｗ２に接続されている。ＮＭＯＳトランジスタ２１８、２１９のゲート端子は、端子Ｗ３に接続されている。

インバータ２０５からの出力は端子ＱＮ０に接続される。インバータ２０７からの出力は端子ＱＮ１に接続される。インバータ２０９からの出力は端子ＱＮ２に接続される。インバータ２１１からの出力は端子ＱＮ３に接続される。

図５は図２に示すＤＲＶブロックに対応するＬＥＤ駆動回路部２２０を示す回路図である。図５において、ＬＥＤ駆動回路部２２０は、ＮＭＯＳトランジスタ２４０〜２４３、２４４と、ＮＭＯＳトランジスタ２３６と、ＰＭＯＳトランジスタ２３５と、ＮＯＲ回路２３０〜２３３とＮＡＮＤ回路２３４とを備えている。 また、ＬＥＤ駆動回路部２２０は、印刷データ入力端子Ｅと、ＬＥＤ駆動のオン、オフを指令する入力端子Ｓと、電源端子Ｖと、補正データ入力端子ＱＮ０〜ＱＮ３と、駆動電流出力端子ＤＯとを備えている。

ＬＥＤ駆動回路部２２０の印刷データ入力端子であるＥには、図２におけるＬＴＡ１〜ＬＴＤ１、ＬＴＡ４８〜ＬＴＤ４８等のラッチ回路のＱ出力が入力される。入力端子ＱＮ３〜ＱＮ０は、図４に示したメモリ回路２００からの補正データ出力端子ＱＮ３〜ＱＮ０に接続されている。また端子Ｓには、図２に示すＡＮＤ回路１０５から出力されるＬＥＤ駆動のオン、オフ指令信号が入力される。端子Ｖには、図３に示した制御電圧発生回路１４５からの制御電圧Ｖｃｏｎｔが入力される。駆動電流出力端子ＤＯは、ＬＥＤ素子のカソードと接続される。

ＮＡＮＤ回路２３４の電源は端子Ｖに接続され、図３の制御電圧発生回路１４５から出力される制御電圧Ｖｃｏｎｔが印加される。ＮＡＮＤ回路２３４のグランド部はＮＭＯＳトランジスタ２４０〜２４４のソース端子と同様にグランドに接続されている。

同様にＮＯＲ回路２３０〜２３３の電源も端子Ｖに接続され、そのグランドもまたＮＭＯＳトランジスタ２４０〜２４４のソース端子と同様にグランドと接続される。なお、図１においてＬＥＤヘッドの全体構成を示しているように、前記ＬＥＤ素子のアノード端子は電源ＶＤＤに接続されている。

図５に戻ると、ＮＭＯＳトランジスタ２４０〜２４４は、従来例として説明した図２２に示す駆動トランジスタ５９に相当するものである。ＮＭＯＳトランジスタ２４０〜２４３のゲート端子は、それぞれＮＯＲ回路２３０〜２３３の出力端子に接続されている。また、ＮＭＯＳトランジスタ２４０〜２４４のソース端子は、グランドに接続されている。また、ＮＭＯＳトランジスタ２４０〜２４４のドレ−ン端子は、駆動電流出力端子ＤＯに接続されている。

また、図５のＮＭＯＳトランジスタ２４０〜２４４はゲート長が相等しく構成されており、ＮＭＯＳトランジスタ２４０〜２４３のゲート幅は前記したメモリ回路２００からの補正データ出力ＱＮ０〜ＱＮ３のビット重みに対応して、それぞれ１：２：４：８のサイズ比に設定されている。

図５を用いてＮＯＲ回路２３０〜２３３等の動作を説明すると、印刷データをオンとするため図２に示すシフトレジスタＦＦＡ１〜ＦＦＤ４８等へデータのシフト入力がなされ、ついでＬＯＡＤ−Ｐ信号が発生して、ＬＴＡ１〜ＬＴＤ４８等のラッチ回路に前記印刷データがラッチされる。このとき印刷ドットがオンであると、該当するＬＥＤ駆動回路部２２０の端子Ｅの入力レベルがＨｉｇｈとなる。

ＬＥＤの駆動オン、オフの指令信号ＳがＨｉｇｈとなって駆動オンを指令しているとき、ＮＡＮＤ回路２３４の出力はＬｏｗとなる。このときＱＮ０〜ＱＮ３の端子データに従いＮＯＲ回路２３０〜２３３の出力信号、およびＰＭＯＳトランジスタ２３５とＮＭＯＳトランジスタ２３６とで構成されるインバータの出力はＶｃｏｎｔ電位あるいはグランド電位となる。

ＮＭＯＳトランジスタ２４４は、ＬＥＤ素子ＬＥＤ１に主たる駆動電流を供給する主駆動トランジスタであり、ＮＭＯＳトランジスタ２４０〜２４３は、ＬＥＤ素子ＬＥＤ１の駆動電流を調整して光量補正するための補助駆動トランジスタである。

主駆動トランジスタ２４４は、端子Ｓ信号がＨｉｇｈレベルであるときに、印刷データ信号（Ｅ）に従って駆動される。補助駆動トランジスタ２４０〜２４３は、ＮＡＮＤ回路２３４の出力がＬｏｗレベルであるときに、メモリ回路２００からのＱＮ０〜ＱＮ３の出力に従って駆動される。後述するように、メモリ回路２００はＬＥＤの発光バラツキの補正するための補正データが格納されるものであり、ＱＮ０〜ＱＮ３の出力はＬＥＤドット毎の補正データに対応している。

前記ＱＮ０〜ＱＮ３の出力は４ビットであるので、ＬＥＤドット毎の補正データも４ビットであり、ＬＥＤドット毎に１６段階に駆動電流を調整可能としていることになる。すなわち、主駆動トランジスタ２４４とともに、補正データに従って補助駆動トランジスタ２４０〜２４３が選択的に駆動され、主駆動トランジスタ２４４のドレーン電流に、選択された補助駆動トランジスタのドレーン電流が加算された駆動電流が、端子ＤＯを介してＬＥＤ素子ＬＥＤ１のカソード側から流入する。

なお、ＮＭＯＳトランジスタ２４０〜２４３が駆動されているとき、ＮＯＲ回路２３０〜２３３、ＰＭＯＳトランジスタ２３５とＮＭＯＳトランジスタ２３６とで構成されるインバータ回路の出力はＨｉｇｈレベル（すなわち、端子Ｖの電位であり制御電圧Ｖｃｏｎｔに等しいレベル）にあるので、ＮＭＯＳトランジスタ２４０〜２４４のゲート電位は、ほぼ制御電圧Ｖｃｏｎｔに等しくなる。従って、ＮＭＯＳトランジスタ２４０〜２４４のドレーン電流値を、制御電圧ＶｃｏｎｔによりドライバＩＣ毎に一括して調整することができる。

図６は図２に示す制御回路ＣＴＲＬ２５０の回路構成図である。図６において、制御回路ＣＴＲＬ２５０は、フリップフロップ回路２５１〜２５４と、ＮＯＲ回路２５５と、３入力のＡＮＤ回路２５６〜２５９とを備えている。また、制御回路ＣＴＲＬ２５０は、入力端子ＬＯＡＤと、端子ＳＴＢと、出力端子Ｗ０〜Ｗ３を備えている。

ドライバＩＣのストローブ入力端子ＳＴＢには、従来例で説明した図１６に示す印刷制御部１からの負論理のストローブ信号ＨＤ−ＳＴＢ−Ｎが入力され、該端子への入力信号は、図２に示すように、インバータ１０３により論理反転され、正論理のストローブ信号ＳＴＢ−Ｐが生成され、制御回路ＣＴＲＬ２５０のＳＴＢ端子に入力される。正論理のストローブ信号ＳＴＢ−Ｐは、図６に示すフリップフロップ回路２５１、２５２のクロック端子に入力される。

一方、制御回路ＣＴＲＬ２５０のＬＯＡＤ端子には、図２に示すＬＯＡＤ−Ｐ信号が入力され、該信号はフリップフロップ回路２５１〜２５４のリセット端子に入力される。制御回路ＣＴＲＬ２５０の端子Ｗ０は、前述したメモリ回路２００の各端子Ｗ０に接続されている。同様に、制御回路ＣＴＲＬ２５０の端子Ｗ１、Ｗ２、Ｗ３は、メモリ回路２００の各端子Ｗ１、Ｗ２、Ｗ３にそれぞれ接続されている。

フリップフロップ回路２５１、２５２と、ＮＯＲ回路２５５とでリングカウンタ回路を構成している。このリングカウンタ回路は、ラッチ信号ＬＯＡＤ−ＰがＬｏｗのときリセットされ、インバータ１０３からのストローブ信号ＳＴＢ−Ｐの立ち上がりで動作する。

フリップフロップ回路２５１のデータ入力端子Ｄは、ＮＯＲ回路２５５の出力端子に接続されている。フリップフロップ回路２５１のデータ出力端子Ｑは、フリップフロップ回路２５２のデータ入力端子Ｄに接続されている。ＮＯＲ回路２５５の２個の入力端子は、フリップフロップ回路２５１、２５２のデータ出力端子Ｑにそれぞれ接続されている。

一方、フリップフロップ回路２５３、２５４とでジョンソンカウンタ回路を構成している。このカウンタ回路は、ラッチ信号ＬＯＡＤ−ＰがＬｏｗのときリセットされ、フリップフロップ回路２５１の出力信号の立ち上がりで動作する。 フリップフロップ回路２５４のデータ入力端子Ｄは、フリップフロップ回路２５３の反転データ出力端子に接続されており、フリップフロップ回路２５３のデータ入力端子Ｄは、フリップフロップ回路２５４のデータ出力端子Ｑに接続されている。

ＡＮＤ回路２５６の３個の入力端子は、フリップフロップ回路２５３、２５４の反転データ出力端子、およびフリップフロップ回路２５２のデータ出力端子にそれぞれ接続されている。ＡＮＤ回路２５６の出力は制御回路ＣＴＲＬ２５０のＷ０端子に接続される。またＡＮＤ回路２５７の３個の入力端子は、フリップフロップ回路２５４の反転データ出力端子、フリップフロップ回路２５３のデータ出力端子およびフリップフロップ回路２５２のデータ出力端子にそれぞれ接続されている。ＡＮＤ回路２５７の出力は制御回路ＣＴＲＬ２５０のＷ１端子に接続される。

ＡＮＤ回路２５８の３個の入力端子は、フリップフロップ回路２５４のデータ出力端子、フリップフロップ回路２５３のデータ出力端子およびフリップフロップ回路２５２のデータ出力端子にそれぞれ接続されている。ＡＮＤ回路２５８の出力は制御回路ＣＴＲＬ２５０のＷ２端子に接続される。またＡＮＤ回路２５９の３個の入力端子は、フリップフロップ回路２５４のデータ出力端子、フリップフロップ回路２５３の反転データ出力端子およびフリップフロップ回路２５２のデータ出力端子にそれぞれ接続されている。ＡＮＤ回路２５９の出力は制御回路ＣＴＲＬ２５０のＷ３端子に接続される。

ＡＮＤ回路２５９は、上記両カウンタのカウント値に従い、補正データのビットｂ３に対する書き込み制御信号ｂ３−ＷＲを生成する。同様に、ＡＮＤ回路２５８、２５７、２５６は、上記両カウンタ回路のカウント値に従い、補正データのビットｂ２、ｂ１、ｂ０に対する書き込み制御信号ｂ２−ＷＲ、ｂ１−ＷＲ、ｂ０−ＷＲをそれぞれ生成する。

次に実施例１の動作を説明する。図７、図８は実施例１の動作を説明するタイムチャートであって、図７はドライバＩＣ１チップの場合における補正データの転送とメモリへの格納の状況を示し、また、図８はＬＥＤヘッドの場合での補正データの転送とメモリへの格納の状況を示し、図７でその動作を示したドライバＩＣを２６チップカスケードに接続した場合を示す。

図７において、データ転送の先頭データにはチップ毎の補正データが配置され、引き続きドット毎の補正データが転送される。第１クロックにおいてはＤＡＴＡＩ３端子へ入力されたチップ補正データのｂｉｔ３（図７においてはＣＨＩＰ−ｂ３として記載している）がシフト入力されており、次いで第２クロックにおいて、ＤＡＴＡＩ０端子へ入力されたドット１の補正データのｂｉｔ３（図７においてはＤＯＴ１−ｂ３として記載している）がシフト入力される。

同様に、ＤＡＴＡＩ１端子へ入力されたドット２の補正データのｂｉｔ３（図７においてはＤＯＴ２−ｂ３として記載している）がシフト入力され、ＤＡＴＡＩ２端子へ入力されたドット３の補正データのｂｉｔ３（図７においてはＤＯＴ３−ｂ３として記載している）がシフト入力され、ＤＡＴＡＩ３端子へ入力されたドット４の補正データのｂｉｔ３（図７においてはＤＯＴ４−ｂ３として記載している）がシフト入力される。

以下同様にシフト入力が行われ、第４９クロックにおいて、ＤＡＴＡＩ０端子へ入力されたドット１８９の補正データのｂｉｔ３（図７においてはＤＯＴ１８９−ｂ３として記載している）がシフト入力され、ＤＡＴＡＩ１端子へ入力されたドット１９０の補正データのｂｉｔ３（図７においてはＤＯＴ１９０−ｂ３として記載している）がシフト入力され、ＤＡＴＡＩ２端子へ入力されたドット１９１の補正データのｂｉｔ３（図７においてはＤＯＴ１９１−ｂ３として記載している）がシフト入力され、ＤＡＴＡＩ３端子へ入力されたドット１９２の補正データのｂｉｔ３（図７においてはＤＯＴ１９２−ｂ３として記載している）がシフト入力される。

次いで、前記したようにビット毎に送られた補正データのうち、ｂｉｔ３データは図７のＡ部で補正メモリセルへ書き込みされ、ｂｉｔ２データは図７のＢ部で補正メモリセルへ書き込みされ、ｂｉｔ１データは図７のＣ部で補正メモリセルへ書き込みされ、ｂｉｔ０データは図７のＤ部で補正メモリセルへ書き込みされる。

図８は同様に前記ドライバＩＣを２６個カスケードに接続してなるＬＥＤヘッドの場合のタイムチャートであり、各ドライバＩＣにはフリップフロップ回路を４９段接続してシフトレジスタを構成しているため、ビット毎に２６×４９個のクロックパルスを送出した後、各々補正メモリセルへと書き込むことで、補正メモリへのデータ格納を行うことができる。

次に、図３に示す制御電圧発生回路１４５に対して出力されるＳ３〜Ｓ０信号が１６段階に変化した場合における制御電圧発生回路１４５の動作を説明する。図３において、ＰＭＯＳトランジスタ１１０〜１１３のゲート幅をそれぞれｗ０〜ｗ３とし、ＰＭＯＳトランジスタ１４０のゲート幅をｗｍと記号するとき、ｗ１＝２×ｗ０、ｗ２＝４×ｗ０、ｗ３＝８×ｗ０の関係をもつ。

よく知られているように、飽和領域で動作しているＭＯＳトランジスタのドレーン電流ＩｄはＩｄ＝Ｋ×（Ｗ／Ｌ）×（Ｖｇｓ−Ｖｔ）²で与えられる。ここでＫは定数、Ｗはゲート幅、Ｌはゲート長、Ｖｇｓはゲート・ソース間電圧、Ｖｔは閾値電圧である。

前述したように、ＰＭＯＳトランジスタ１１０〜１１３、１４０、１４１のゲート長は等しく設定されており、各トランジスタがオン状態にあるとき、前記トランジスタのゲート・ソース間電圧も等しいので、そのドレーン電流は各トランジスタのゲート幅に比例した値となる。

ＰＭＯＳトランジスタ１１０〜１１３がオン状態にあるときの、それぞれのドレーン電流をＩｄ０〜Ｉｄ３と記号するとき、Ｉｄ１＝２×Ｉｄ０、Ｉｄ２＝４×Ｉｄ０、Ｉｄ３＝８×Ｉｄ０の関係となる。ＰＭＯＳトランジスタ１４１に流れる電流をＩｒｅｆ、ＮＭＯＳトランジスタ１４２に流れる電流をＩｒｅｆ２と記号する。

いま、図３における信号Ｓ３〜Ｓ０が‘００００’であったとする。このとき、ＮＭＯＳトランジスタ１３０〜１３３はオフとなり、ＰＭＯＳトランジスタ１２０〜１２３はオンとなる。この結果、ＰＭＯＳトランジスタ１１０〜１１３のゲート電位は略ＶＤＤと等しく、オフ状態となる。

一方、ＰＭＯＳトランジスタ１４０のゲートとドレーンとは接続されているので、該トランジスタ１４０は飽和領域で動作し、該トランジスタ１４０とゲート電位を等しく持つＰＭＯＳトランジスタ１４１も飽和領域で動作するとする。このとき、ＮＭＯＳトランジスタ１４２へ流出する電流はＰＭＯＳトランジスタ１４０のドレーン電流に等しい。ＰＭＯＳトランジスタ１４０のドレーン電流をＩｄｍと記号すると、このとき、ＮＭＯＳトランジスタ１４２に流れる電流値Ｉｒｅｆ２は、Ｉｒｅｆ２＝Ｉｄｍである。

一方、演算増幅器１４３の働きにより、その非反転入力端子の電位と反転入力端子の電位は略等しくなるように、その出力端子の電位が制御される。このため、抵抗Ｒｒｅｆの電位はＶＲＥＦ電位と等しく、ＰＭＯＳトランジスタ１４１の電流ＩｒｅｆはＩｒｅｆ＝ＶＲＥＦ／Ｒｒｅｆとなる。

次に、図３における信号Ｓ３〜Ｓ０が ‘０１１１’であったとする。このとき、ＮＭＯＳトランジスタ１３３はオフであり、ＰＭＯＳトランジスタ１２３はオン、またＮＭＯＳトランジスタ１３０〜１３２はオンであり、ＰＭＯＳトランジスタ１２０〜１２２はオフとなる。この結果、ＰＭＯＳトランジスタ１１３のゲート電位は略ＶＤＤと等しく、ＰＭＯＳトランジスタ１１０〜１１２のゲート電位はＰＭＯＳトランジスタ１４０のゲート電位と略等しい。

これにより、ＰＭＯＳトランジスタ１１０〜１１２も飽和領域で動作することになり、そのドレーン電流も１：２：４の電流比でもって発生することになる。 このとき、ＮＭＯＳトランジスタ１４２へ流出する電流Ｉｒｅｆ２は、ＰＭＯＳトランジスタ１４０のドレーン電流に、ＰＭＯＳトランジスタ１１０〜１１２電流を加算したものと等しく、Ｉｒｅｆ２＝Ｉｄｍ＋（４＋２＋１）×Ｉｄ０＝Ｉｄｍ＋７×Ｉｄ０となる。

この場合におけるＰＭＯＳトランジスタ１４１の電流Ｉｒｅｆも、Ｉｒｅｆ１＝ＶＲＥＦ／Ｒｒｅｆで与えられる。ＮＭＯＳトランジスタ１４２に流れる電流Ｉｒｅｆ２が前記Ｉｒｅｆと等しくなるように、ＰＭＯＳトランジスタ１４０、１１０のゲート幅を決めることで、チップ補正中心での目標電流値を設定することができる。この目的のため、ＰＭＯＳトランジスタ１１０〜１１２、１４０のゲート幅の合計値をＰＭＯＳトランジスタ１４１のゲート幅に等しく設定しておく。

また別のケースとして、図３における信号Ｓ３〜Ｓ０が ‘１１１１’であったとする。このとき、ＮＭＯＳトランジスタ１３０〜１３３はオンであり、ＰＭＯＳトランジスタ１２０〜１２３はオフとなる。この結果、ＰＭＯＳトランジスタ１１０〜１１３のゲート電位はＰＭＯＳトランジスタ１４０のゲート電位と略等しい。これにより、ＰＭＯＳトランジスタ１１０〜１１３も飽和領域で動作することになり、そのドレーン電流も１：２：４：８の電流比でもって発生することになる。

このとき、ＮＭＯＳトランジスタ１４２へ流出する電流Ｉｒｅｆ２は、ＰＭＯＳトランジスタ１４０のドレーン電流に、ＰＭＯＳトランジスタ１１０〜１１３の電流を加算したものと等しく、Ｉｒｅｆ２＝Ｉｄｍ＋（８＋４＋２＋１）×Ｉｄ０＝Ｉｄｍ＋１５×Ｉｄ０となる。

次に基準電圧ＶＲＥＦや基準電流Ｉｒｅｆに具体的な数値を当てはめてＮＭＯＳトランジスタ１４２の電流値の大きさについて説明する。以下に例示する数値はあくまで説明のためのもので、実際の設計上の数値とは異なる。いま、基準電圧ＶＲＥＦ＝１．５Ｖのとき、基準電流Ｉｒｅｆを１ｍＡとし、図２０に示す補正中心におけるＮＭＯＳトランジスタのドレーン電流値Ｉｒｅｆ２を１ｍＡ、補正データによる電流値調整の刻みを３％ステップで変化させる場合を考える。

基準抵抗Ｒｒｅｆは、Ｒｒｅｆ＝Ｖｒｅｆ／Ｉｒｅｆ＝１．５［Ｖ］／１［ｍＡ］＝１．５ＫΩとし、補正中心におけるＰＭＯＳトランジスタ１４０、１１０、１１１、１１２のゲート幅の合計を１００μｍと決めると、ＰＭＯＳトランジスタ１１０のゲート幅ｗ０は補正刻み値の３％に対応してｗ０＝３μｍとなり、これより次式の通り、各トランジスタのゲート幅が定まる。

ｗ１＝２×ｗ０＝６μｍ
ｗ２＝４×ｗ０＝１２μｍ
ｗ３＝８×ｗ０＝２４μｍ
また、ＰＭＯＳトランジスタ１４０のゲート幅ｗｍは、ｗｍ＝１００―（１２＋６＋３）＝７９μｍと求まる。

先の計算過程から明らかなように、チップ補正データが最小に設定された状態においては、ＮＭＯＳトランジスタ１４２のドレーン電流値Ｉｒｅｆ２は、ＰＭＯＳトランジスタ１４０のドレーン電流であるので、Ｉｒｅｆ２＝（ｗｍ／１００）×Ｉｒｅｆ＝（７９／１００）×１ｍＡ＝０．７９ｍＡとなって、目標どおりの補正中心値に比べて（−３％×７＝−２１％）低い電流値を発生させることができる。

チップ補正データが中心に設定された状態においては、ＮＭＯＳトランジスタ１４２のドレーン電流値Ｉｒｅｆ２は、Ｉｒｅｆ２＝（（ｗｍ＋ｗ２＋ｗ１＋ｗ０）／１００）×Ｉｒｅｆ＝（１００／１００）×１ｍＡ＝１ｍＡとなって、目標どおりの補正中心値に対応する電流値が得られる。

また、チップ補正データが最大に設定された状態においては、ＮＭＯＳトランジスタ１４２のドレーン電流値Ｉｒｅｆ２は、Ｉｒｅｆ２＝（（ｗｍ＋ｗ３＋ｗ２＋ｗ１＋ｗ０）／１００）×Ｉｒｅｆ＝（（７９＋２４＋１２＋６＋３）／１００）×１ｍＡ＝１．２４ｍＡとなって、目標どおりの補正中心値に比べて（＋３％×８＝＋２４％）高い電流値を発生させることができることが判る。

以上の例示によって明らかになったように、図３の制御電圧発生回路１４５においては、入力されるＳ３〜Ｓ０信号の１６通りの論理値の組み合わせにより、ＮＭＯＳトランジスタ１４２へ流入する電流を１６段階に変化させることができる。

図９は図３において示した制御電圧発生回路１４５の動作を示すため、より簡略化して描いた回路図である。なお、図３と対応する回路要素には同一の番号を付して示す。図９において、２７１はＰＭＯＳトランジスタであって、図３に示したＰＭＯＳトランジスタ１４０、１１０〜１１３を一纏めに描いたものである。ＰＭＯＳトランジスタ２７１とＰＭＯＳトランジスタ１４１のゲート端子同士、ソース端子同士は接続され、破線で示すようにカレントミラー回路２７２を構成している。また、ＰＭＯＳトランジスタ１４１、２７１のドレーン電流をそれぞれＩｒｅｆ、Ｉｒｅｆ２として図中に記載している。

いま、チップ補正データが‘００００’であり、図２０の表に示す補正データ最小の状態にあるとしよう。この場合、前述したように、図３のＰＭＯＳトランジスタ１１３〜１１０はオフであり、ＰＭＯＳトランジスタ１４０はオンであるので、図９におけるＰＭＯＳトランジスタ２７１のゲート幅は、図３におけるＰＭＯＳトランジスタ１４０のゲート幅と等しいｗｍである。

また、チップ補正データが‘０１１１’であり、図２０の表に示す補正データ中心の状態にあるとしよう。この場合は、前述したように、図３のＰＭＯＳトランジスタ１１３はオフ、ＰＭＯＳトランジスタ１１２〜１１０はオン、ＰＭＯＳトランジスタ１４０はオンであるので、図９におけるＰＭＯＳトランジスタ２７１のゲート幅は、図３におけるＰＭＯＳトランジスタ１４０のゲート幅ｗｍとＰＭＯＳトランジスタ１１０のゲート幅ｗ０とから計算されるｗｍ＋（４＋２＋１）×ｗ０である。

さらに、チップ補正データが‘１１１１’であり、図２０の表に示す補正データ最大の状態にあるとしよう。この場合、前述したように、図３のＰＭＯＳトランジスタ１１３〜１１０はオン、ＰＭＯＳトランジスタ１４０はオンであるので、図９におけるＰＭＯＳトランジスタ２７１のゲート幅は、図３におけるＰＭＯＳトランジスタ１４０のゲート幅ｗｍとＰＭＯＳトランジスタ１１０のゲート幅ｗ０とから計算されるｗｍ＋（８＋４＋２＋１）×ｗ０である。

ＰＭＯＳトランジスタ１４１のゲート幅をＰＭＯＳトランジスタ２７１のゲート幅と等しくするとき、補正データを中心設定した場合にはＩｒｅｆ２＝Ｉｒｅｆであって、このときのＮＭＯＳトランジスタ１４２のゲート・ソース間電圧が端子ＶからＶｃｏｎｔなる電位として図５に示すＬＥＤ駆動回路２２０へ出力され、ＮＭＯＳトランジスタ１４２とカレントミラーの関係となる図５に示すＮＭＯＳトランジスタ２４０〜２４４は、ＰＭＯＳトランジスタ２７１のドレーン電流Ｉｒｅｆ２に比例した電流値を発生させ、図示しないＬＥＤ素子を駆動することができる。

また、補正データを最小設定した場合のＰＭＯＳトランジスタ２７１のゲート幅は、ＰＭＯＳトランジスタ１４１のゲート幅の−２１％となるので、Ｉｒｅｆ２＝Ｉｒｅｆ×（１−０．２１）＝０．７９×Ｉｒｅｆとなり、図５に示すＮＭＯＳトランジスタ２４０〜２４４は、ＰＭＯＳトランジスタ２７１のドレーン電流Ｉｒｅｆ２に比例した電流値を発生させ、図示しないＬＥＤ素子を駆動することができる。

さらに、補正データを最大設定した場合のＰＭＯＳトランジスタ２７１のゲート幅は、ＰＭＯＳトランジスタ１４１のゲート幅の＋２４％となるので、Ｉｒｅｆ２＝Ｉｒｅｆ×（１＋０．２４）＝１．２４×Ｉｒｅｆとなり、図５に示すＮＭＯＳトランジスタ２４０〜２４４は、ＰＭＯＳトランジスタ２７１のドレーン電流Ｉｒｅｆ２に比例した電流値を発生させ、図示しないＬＥＤ素子を駆動することができる。

次に、実施例１においては、電源電圧が３．３Ｖとなっても正常動作が可能であることを説明する。チップ補正率を最大とした場合でも、ＰＭＯＳトランジスタ２７１のゲート・ソース間電圧はＶｇｓ＝２Ｖであるとする。このときのＮＭＯＳトランジスタ１４２のドレーン・ソース間電圧Ｖｄｓは、Ｖｄｓ＝ＶＤＤ−Ｖｇｓである。

ＮＭＯＳトランジスタ１４２が飽和領域で動作するためには、Ｖｄｓ≧Ｖｇｓ−Ｖｔの関係を満足する必要がある。なお、上式においてＶｔはＮＭＯＳトランジスタの閾値電圧である。電源電圧５Ｖの場合を考え、ＶＤＤ＝５Ｖとするとき、Ｖｄｓ＝５−２＝３Ｖである。このとき、Ｖｇｓ−Ｖｔ＝２−０．７＝１．３［Ｖ］であって、先に計算したＶｄｓ値はこの値よりも大きく、ＰＭＯＳトランジスタ５６は飽和領域での動作が出来ていることが判る

同様に電源電圧がＶＤＤ＝３．３Ｖの場合を考えると、Ｖｄｓ＝ＶＤＤ−Ｖｇｓ＝３．３−２＝１．３［Ｖ］である。このとき、Ｖｇｓ−Ｖｔ＝１．３Ｖであって、ＮＭＯＳトランジスタ１４２は飽和領域で動作することになり、電源電圧が３．３Ｖとなった場合でも図９の制御電圧発生回路は正常に動作できることが判る。

図１０は図３、図５において示した回路の動作を示すため、より簡略化して描いた回路図である。なお、図３、図５と対応する回路要素には同一の番号を付して示す。図１０において、２８１はＬＥＤであって、図１におけるＬＥＤ１〜ＬＥＤ４９９２のうちの１素子を代表して示す。２２０は図５に示したＬＥＤ駆動回路２２０を簡略化して示したもので、２８４はＮＯＲ回路であって、図５におけるＮＯＲ回路２３０〜２３３等を代表して示す。また２３４はＮＡＮＤ回路であって、図５に示したＮＡＮＤ回路２３４である。１０５はＡＮＤ回路であって、図２に示したＡＮＤ回路１０５である。１４５は制御電圧発生回路であって、図３に示すものである。

図３を用いて詳細に説明したように、図１０に示す制御電圧発生回路１４５にはＳ３〜Ｓ０信号の１６通りの指令値により、端子ＶからＶｃｏｎｔなる電圧を１６段階に変化させることができる。この電圧はＮＡＮＤ回路２３４やＮＯＲ回路２８４の電源へ印加され、ＮＭＯＳトランジスタ２８３がオンするときのゲート・ソース間電圧となる。図９に示したＮＭＯＳトランジスタ１４２とＮＭＯＳトランジスタ２８３とはカレントミラーの関係が成り立つので、図９において示したＮＭＯＳトランジスタ１４２のドレーン電流Ｉｒｅｆ２が１６段階に調整可能であると、ＮＭＯＳトランジスタ２８３のドレーン電流も１６段階に変化させることができる。

この電流はＬＥＤ素子２８１の駆動電流となるので、前記電流を調整することでＬＥＤの駆動電流を１６段階に可変して、ＬＥＤ発光パワーのばらつきを補正することが可能となるのである。

以上詳細に述べたように、実施例１の駆動回路によれば、以下の効果を奏する。上述したように、近年の半導体製造プロセス技術の進展により、ＭＯＳトランジスタサイズの微細化が進んだ結果、その耐圧もまた低下する傾向にあり、それにより構成されるＩＣの電源電圧を低下させる必要を生じている。その典型的な例として、従来の電源電圧が５Ｖ標準であったのに対して、３．３Ｖから２．５Ｖといった様に、ＭＯＳトランジスタの微細化の程度に応じて電源電圧を下げることが必須となってきている。

ところが前述したように、従来技術による構成においては電源電圧５Ｖにおいては動作に支障がないものの、電源電圧３．３Ｖの場合に適用させようとすると動作困難になってしまうという課題があり、電源電圧３．３Ｖといった従来よりも低い電源電圧においても動作可能な新たな回路構成が切望されていたのである。

これに対して、実施例１の駆動回路の構成においては、電源電圧３．３Ｖの場合においても支障なく動作させることができる。これにより、微細化されたＣＭＯＳ製造プロセスを適用してドライバＩＣを製造することが可能となり、チップサイズの削減が成し遂げられる。

また、実施例１のＬＥＤヘッドに拠れば、前記電源電圧の削減によりドライバＩＣの消費電力も削減されることにもなり、ＬＥＤヘッドの発熱とそれによる温度上昇の結果、熱膨張してＬＥＤヘッド各部のドット位置が変化してしまうという課題をも解決することができ、相乗して大きな効果を得ることができるのである。それに加えて、本実施例の構成では従来技術の構成で要していた１６個の抵抗素子（図１９に示すＲ０〜Ｒ１５）を、図３に示すように１個（抵抗１４４）のみとすることが出来、それに占有されるチップ面積を大幅に削減できて、製造コスト削減に大きく寄与できるのである。

次に本発明の実施例２を説明する。図１１は実施例２によるドライバＩＣの詳細な構成を示すブロック図であって、図示していないがカソードコモンとして構成されたＬＥＤアレイを駆動するものである。このため、図１１のドライバＩＣから流出される駆動電流は図示しないＬＥＤ素子のアノード端子へ至り、ＬＥＤのカソード端子を経てグランドへ抜けることで発光駆動がなされる。

図１１において、ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９はフリップフロップ回路であって、ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９などで実施例１で示したシフトレジスタ４４を構成する。 ＬＴＡ１〜ＬＴＤ１、〜、ＬＴＡ４８〜ＬＴＤ４８はラッチ回路であって、実施例１で示したラッチ回路４３に相当する。制御回路ＣＴＲＬ２５０は制御回路であって、その構成は実施例１において説明したものである。

３００はメモリ回路であって、その構成については後述する。また、３７０はＬＥＤの駆動回路であって、これについても後述する。１０２は抵抗であって、負論理のストローブ信号が入力される端子ＳＴＢと電源ＶＤＤの間に接続される。１０３、１０４はインバータ回路、３０１はＮＡＮＤ回路である。１０７はセレクタ回路であり、各々４個の入力端子Ａ３〜Ａ０、Ｂ３〜Ｂ０と４個の出力端子Ｙ３〜Ｙ０と、データ端子の選択入力端子Ｓを備え、選択入力端子ＳがＬｏｗのとき入力端子Ａ３〜Ａ０への入力データが出力端子Ｙ３〜Ｙ０から出力される。また、選択入力端子ＳがＨｉｇｈのとき入力端子Ｂ３〜Ｂ０への入力データが出力端子Ｙ３〜Ｙ０から出力される。

また、３０２は制御電圧発生回路であって、ＡＤＪなるブロックとして記載しており、詳細な構成については後述する。制御電圧発生回路３０２は４本のデータ入力端子ＳＮ３〜ＳＮ０と、基準電圧入力端子ＶＲＥＦを備え、該端子は実施例１の図１に示す基準電圧発生回路４６の出力と接続されており、グランド電位を基準とするＶｒｅｆなる所定電圧が印加される。

制御電圧発生回路３０２のＶ端子は出力端子であって、１９２個配列されているＬＥＤ駆動回路３７０に対して、制御電圧値（Ｖｃｏｎｔ）を出力している。また、前記データ入力端子ＳＮ３〜ＳＮ０はメモリ回路３００のＱＮ３〜ＱＮ０端子と接続され、メモリ回路３００に格納されているチップ補正データが入力される。

フリップフロップ回路ＦＦＡ１〜ＦＦＡ４９はカスケード接続されており、ＦＦＡ１のデータ入力端子ＤはドライバＩＣのデータ入力端子ＤＡＴＡＩ０に接続され、ＦＦＡ４８とＦＦＡ４９のデータ出力はセレクタ回路１０７へ入力され、その出力端子Ｙ０はドライバＩＣのデータ出力端子ＤＡＴＡＯ０に接続されている。

同様に、フリップフロップ回路ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９もそれぞれカスケード接続されており、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１のデータ入力端子Ｄは、ドライバＩＣのデータ入力端子ＤＡＴＡＩ１、ＤＡＴＡＩ２、ＤＡＴＡＩ３にそれぞれ接続され、ＦＦＢ４８とＦＦＢ４９、ＦＦＣ４８とＦＦＣ４９、ＦＦＤ４８とＦＦＤ４９からの出力もセレクタ回路１０７に接続され、各々の出力はドライバＩＣのデータ出力端子ＤＡＴＡＯ１、ＤＡＴＡＯ２、ＤＡＴＡＯ３にそれぞれ接続されている。

従って、フリップフロップ回路ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９は、それぞれ４９段のシフトレジスタ回路を構成しており、セレクタ回路１０７によってシフト段数を４８段と４９段とに切り替えることができる。

また、フリップフロップ回路ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９のクロック端子はＬＥＤヘッドのクロック端子ＨＤ―ＣＬＫと接続され、該信号に同期してシフト動作が行われる。

ドライバＩＣのデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、次段のドライバＩＣのデータ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３にそれぞれ接続される。従って、ドライバＩＣ ＩＣ１〜ＩＣ２６のフリップフロップ回路ＦＦＡ１〜ＦＦＡ４９は、図Ａに示す印刷制御部１から初段のドライバＩＣ ＩＣ２６に入力されるデータ信号ＨＤ−ＤＡＴＡ０をクロック信号に同期してシフトさせる４８×２６段あるいは４９×２６段のシフトレジスタ回路を構成する。

同様に、ドライバＩＣ ＩＣ１〜ＩＣ２６のフリップフロップ回路ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９は、印刷制御部１から初段のドライバＩＣ ＩＣ２６に入力されるデータ信号ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ３をクロック信号に同期してシフトさせる４８×２６段あるいは４９×２６段のシフトレジスタ回路をそれぞれ構成することになる。

ラッチ回路ＬＴＡ１〜ＬＴＡ４８、ＬＴＢ１〜ＬＴＢ４８、ＬＴＣ１〜ＬＴＣ４８、ＬＴＤ１〜ＬＴＤ４８は、ＬＥＤヘッドのＨＤ−ＬＯＡＤ端子に入力されるラッチ信号ＬＯＡＤ−Ｐで動作する。

ラッチ回路ＬＴＡ１〜ＬＴＡ４８は、フリップフロップ回路ＦＦＡ１〜ＦＦＡ４８に格納されたデータ信号ＨＤ−ＤＡＴＡ０をラッチする。同様に、ラッチ回路ＬＴＢ１〜ＬＴＢ４８、ＬＴＣ１〜ＬＴＣ４８、ＬＴＤ１〜ＬＴＤ４８は、フリップフロップ回路ＦＦＢ１〜ＦＦＢ４８、ＦＦＣ１〜ＦＦＣ４８、ＦＦＤ１〜ＦＦＤ４８に格納されたデータ信号ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ３をそれぞれラッチする。

ＮＡＮＤ回路３０１の一方の入力端子はインバータ１０３を介してドライバＩＣの端子ＳＴＢに接続され、ＬＥＤヘッドのストローブ信号入力端子ＨＤ−ＳＴＢ−Ｎに接続される。またＮＡＮＤ回路３０１の他方の入力端子はインバータ１０４を介してドライバＩＣの端子ＬＯＡＤに接続され、ＬＥＤヘッドのロード信号入力端子ＨＤ−ＬＯＡＤ端子に入力されるラッチ信号が入力される。

ＮＡＮＤ回路３０１の出力はＬＥＤ駆動回路３７０の駆動オン・オフ端子Ｓに接続され、ＬＥＤヘッドのロード信号入力端子信号がＬｏｗ（ＬＯＡＤ−Ｐ信号がＬｏｗ）、ストローブ信号入力端子ＨＤ−ＳＴＢ−ＮがＬｏｗレベルの場合にＮＡＮＤ回路３０１の出力はＬｏｗとなって、ＬＯＡＤ−Ｐともとに、ＬＥＤ駆動回路３７０に対する駆動のオン、オフを制御する信号を生成する。

図１２は図１１に示すメモリ回路３００の回路構成図であり、破線部で囲まれるメモリセル回路２０１とバッファ回路２０２と、インバータ２０３とからなり、補正データ入力端子Ｄと、メモリセル選択端子Ｗ３〜Ｗ０と、データ出力端子Ｑ３〜Ｑ０とを備えている。また、メモリセル回路２０１はインバータ２０４〜２１１とＮＭＯＳトランジスタ２１２〜２１９とからなる。

メモリセル回路２０１の補正データ入力端子Ｄは、図１１に示すフリップフロップ回路ＦＦＡ１、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１、…、ＦＦＡ４８、ＦＦＢ４８、ＦＦＣ４８、ＦＦＤ４８等のデータ出力端子Ｑにそれぞれ接続されている。 また、メモリセル選択端子Ｗ０、Ｗ１、Ｗ２、Ｗ３には、図１１の制御回路ＣＴＲＬ２５０からの書き込み制御信号がそれぞれ入力される。

図１２において、バッファ回路２０２の入力端子は、補正データ入力端子Ｄとなっており、バッファ回路２０２の出力端子は、インバータ２０３の入力端子と接続されるとともに、ＮＭＯＳトランジスタ２１２、２１４、２１６、２１８の第１端子に接続されている。また、インバータ２０３の出力端子はＮＭＯＳトランジスタ２１３、２１５、２１７、２１９の第１端子に接続されている。インバータ２０４とインバータ２０５、インバータ２０６とインバータ２０７、インバータ２０８とインバータ２０９、インバータ２１０とインバータ２１１とはそれぞれ直列に接続され、メモリセルを形成している。

ＮＭＯＳトランジスタ２１２、２１４、２１６、２１８の第２端子はインバータ２０５、２０７、２０９、２１１の入力端子と接続されている。ＮＭＯＳトランジスタ２１３、２１５、２１７、２１９の第２端子はインバータ２０４、２０６、２０８、２１０の入力端子と接続されている。ＮＭＯＳトランジスタ２１２、２１３のゲート端子は、端子Ｗ０に接続されている。ＮＭＯＳトランジスタ２１４、２１５のゲート端子は、端子Ｗ１に接続されている。ＮＭＯＳトランジスタ２１６、２１７のゲート端子は、端子Ｗ２に接続されている。ＮＭＯＳトランジスタ２１８、２１９のゲート端子は、端子Ｗ３に接続されている。

インバータ２０４からの出力は端子Ｑ０に接続される。インバータ２０６からの出力は端子Ｑ１に接続される。インバータ２０８からの出力は端子Ｑ２に接続される。インバータ２１０からの出力は端子Ｑ３に接続される。

図１３は実施例２による制御電圧発生回路の構成を示す。図１３において、３４０〜３４３、３１２、３６０、３６１はＰＭＯＳトランジスタ、３２０〜３２３、３５０〜３５３、３１３、３６２はＮＭＯＳトランジスタ、３１１は演算増幅器、３１４は抵抗であり、抵抗３１４は図１３においては抵抗値Ｒｒｅｆとして記号されている。

ＰＭＯＳトランジスタ３１２、３６０、３６１のソースは電源ＶＤＤに接続され、ＰＭＯＳトランジスタ３４０〜３４３のドレーンはそれぞれ、ＮＭＯＳトランジスタ３５０〜３５３のドレーンと接続され、ＰＭＯＳトランジスタ３４０〜３４３のゲートはそれぞれＮＭＯＳトランジスタ３５０〜３５３のゲートと接続される一方、それぞれＳＮ０、ＳＮ１、ＳＮ２、ＳＮ３の各端子と接続される。

ＰＭＯＳトランジスタ３４０とＮＭＯＳトランジスタ３５０、ＰＭＯＳトランジスタ３４１とＮＭＯＳトランジスタ３５１、ＰＭＯＳトランジスタ３４２とＮＭＯＳトランジスタ３５２、ＰＭＯＳトランジスタ３４３とＮＭＯＳトランジスタ３５３とはそれぞれインバータ回路を構成している。また、ＮＭＯＳトランジスタ３２０〜３２３のゲートはそれぞれ、ＰＭＯＳトランジスタ３４０〜３４３のドレーンと接続される。

ＮＭＯＳトランジスタ３１３のソースはグランドと接続され、そのゲートとドレーンが接続され、ＰＭＯＳトランジスタ３１２のドレーン、ＰＭＯＳトランジスタ３４０〜３４３のソース、ＮＭＯＳトランジスタ３２０〜３２３のドレーン、ＮＭＯＳトランジスタ３６２のゲートとが接続される。また、ＮＭＯＳトランジスタ３５０〜３５３、ＮＭＯＳトランジスタ３２０〜３２３、ＮＭＯＳトランジスタ３６２のそれぞれのソースはグランドと接続される。

ＰＭＯＳトランジスタ３６０、３６１のゲートは互いに接続され、ＰＭＯＳトランジスタ３６０のドレーンと接続されるとともに、ＮＭＯＳトランジスタ３６２のドレーンとも接続される。ＰＭＯＳトランジスタ３６１のドレーンは抵抗３１４の一端と接続され、抵抗３１４の他の一端はグランドと接続される。

演算増幅器３１１の反転入力端子は基準電圧の入力端子ＶＲＥＦと接続され、非反転入力端子はＰＭＯＳトランジスタ３６１のドレーンと接続される。演算増幅器３１１の出力はＰＭＯＳトランジスタ３１２のゲートと接続されるとともに、端子Ｖとも接続されている。

ＰＭＯＳトランジスタ３２０〜３２３、３１３、３６２は、そのゲート長は等しく設定され、ＰＭＯＳトランジスタ３２０〜３２３のゲート幅は１：２：４：８の比に設定される。また、ＰＭＯＳトランジスタ３６０とＮＭＯＳトランジスタ３６１のゲート長は等しく設定され、両者はソース電位、ゲート電位を共通に接続されており、カレントミラーの関係を持つように構成される。

図１４は図１１で示したＬＥＤ駆動回路３７０を示す回路図である。図１４において、ＬＥＤ駆動回路３７０は、ＰＭＯＳトランジスタ３９０〜３９４、３８４と、ＮＭＯＳトランジスタ３８５と、ＮＡＮＤ回路３８０〜３８３とＮＯＲ回路３８６とを備えている。また、ＬＥＤ駆動回路３７０は、印刷データ入力端子Ｅ（負論理）と、ＬＥＤ駆動のオン、オフを指令する入力端子Ｓ（負論理）と、入力端子Ｖと、補正データ入力端子Ｑ０〜Ｑ３と、駆動電流出力端子ＤＯとを備えている。

ＬＥＤ駆動回路の印刷データ入力端子である端子Ｅには、図１１におけるＬＴＡ１〜ＬＴＤ１、〜、ＬＴＡ４８〜ＬＴＤ４８等のラッチ回路のＱＮ出力が入力される。入力端子Ｑ３〜Ｑ０は、図１２に示したメモリ回路３００からの補正データ出力端子Ｑ３〜Ｑ０に接続されている。

端子Ｓには、図１１のＮＡＮＤ回路３０１から出力されるＬＥＤ駆動のオン、オフ指令信号が入力される。端子Ｖには、図１１に示す制御電圧発生回路３０２のＶ端子と接続され、該制御電圧発生回路３０２から出力される制御電圧Ｖｃｏｎｔが入力される。駆動電流出力端子ＤＯは、ＬＥＤ素子のアノードと接続される。

ＮＯＲ回路３８６、ＮＡＮＤ回路３８０〜３８３の電源は電源ＶＤＤと接続され、ＰＭＯＳトランジスタ３８４、３９０〜３９４のソースも電源ＶＤＤと接続されている。ＮＯＲ回路３８６、ＮＡＮＤ回路３８０〜３８３のグランド、ＮＭＯＳトランジスタ３８５のソースは端子Ｖに接続され、図１１の制御電圧発生回路３０２から出力される制御電圧Ｖｃｏｎｔが印加される。

なお、ＰＭＯＳトランジスタ３９０〜３９４は、図２１に示す駆動トランジスタＴｒ１に相当するものである。また、図１４においては図示を省略しているが、ＤＯ端子はＬＥＤ素子のアノード端子と接続され、ＬＥＤのカソードはグランドに接続されている。

図１４に戻ると、ＰＭＯＳトランジスタ３９０〜３９３のゲート端子は、それぞれＮＡＮＤ回路３８０〜３８３の出力端子に接続されている。また、ＰＭＯＳトランジスタ３９０〜３９４のソース端子は、電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタ３９０〜３９４のドレ−ン端子は、駆動電流出力端子ＤＯに接続されている。

また、ＰＭＯＳトランジスタ３９０〜３９４はゲート長は、相等しく構成されており、ＰＭＯＳトランジスタ３９０〜３９３のゲート幅は、前記したメモリ回路３００からの補正データ出力Ｑ０〜Ｑ３のビット重みに対応して、それぞれ１：２：４：８のサイズ比に設定されている。

ＮＡＮＤ回路３９０〜３９３等の動作を説明すると、図１１において、印刷データをオンとするためシフトレジスタＦＦＡ１〜ＦＦＤ４８等へデータのシフト入力がなされ、ついでＬＯＡＤ−Ｐ信号が発生して、ＬＴＡ１〜ＬＴＤ４８等のラッチ回路に前記印刷データがラッチされる。このとき印刷ドットがオンであると、該当するＬＥＤ駆動回路３７０の端子Ｅの入力レベルはＬｏｗとなる。

図１４において、ＬＥＤの駆動オン、オフの指令信号ＳがＬｏｗとなって駆動オンを指令しているとき、ＮＯＲ回路３８６の出力はＨｉｇｈとなる。このときＱ０〜Ｑ３の端子データに従いＮＡＮＤ回路３８０〜３８３の出力信号レベル、およびＰＭＯＳトランジスタ３８４とＮＭＯＳトランジスタ３８５とで構成されるインバータの出力はＶｃｏｎｔ電位あるいはＶＤＤ電位となる。

ＰＭＯＳトランジスタ３９４は、ＬＥＤに主たる駆動電流を供給する主駆動トランジスタであり、ＰＭＯＳトランジスタ３９０〜３９３は、ＬＥＤの駆動電流を調整して光量補正するための補助駆動トランジスタである。主駆動トランジスタ３９４は、ＮＯＲ回路３８６の出力がＨｉｇｈレベルであるときに、印刷データに従って駆動される。補助駆動トランジスタ３９０〜３９３は、ＮＯＲ回路３８６の出力がＨｉｇｈレベルであるときに、メモリ回路３００からのＱ０〜Ｑ３の出力に従って駆動される。

後述するように、メモリ回路３００はＬＥＤの発光バラツキを補正するための補正データが格納されるものであり、Ｑ０〜Ｑ３の出力はＬＥＤドット毎の補正データに対応している。Ｑ０〜Ｑ３の出力は４ビットであるので、ＬＥＤドット毎の補正データも４ビットであり、ＬＥＤドット毎に１６段階に駆動電流を調整可能としていることになる。

すなわち、主駆動トランジスタ３９４とともに、補正データに従って補助駆動トランジスタ３９０〜３９３が選択的に駆動され、主駆動トランジスタ３９４のドレーン電流に、選択された補助駆動トランジスタのドレーン電流が加算された駆動電流が、端子ＤＯを介してＬＥＤ素子ＬＥＤ１のアノード端子へ流出する。

なお、ＮＭＯＳトランジスタ３９０〜３９３が駆動されているとき、ＮＡＮＤ回路３８０〜３８３、ＰＭＯＳトランジスタ３８４とＮＭＯＳトランジスタ３８５とで構成されるインバータ回路の出力はＬｏｗレベル（すなわち、端子Ｖの電位であり制御電圧Ｖｃｏｎｔに等しいレベル）にあるので、ＰＭＯＳトランジスタ３９０〜３９４のゲート電位は、ほぼ制御電圧Ｖｃｏｎｔに等しくなる。従って、ＰＭＯＳトランジスタ３９０〜３９４のドレーン電流値を、制御電圧ＶｃｏｎｔによりドライバＩＣ毎に一括して調整することができる。

次に、以上の構成を有する実施例２の動作を説明する。まず、図１１に示す制御電圧発生回路３０２へ出力されるＳＮ３〜ＳＮ０信号が１６段階に変化した場合における制御電圧発生回路３０２の動作を説明する。図１３において、ＮＭＯＳトランジスタ３２０〜３２３のゲート幅をそれぞれｗ０〜ｗ３と記号するとき、ｗ１＝２×ｗ０、ｗ２＝４×ｗ０、ｗ３＝８×ｗ０の関係をもつ。また、ＮＭＯＳトランジスタ３１３のゲート幅をｗｍと記号しておく。

よく知られているように、飽和領域で動作しているＭＯＳトランジスタのドレーン電流ＩｄはＩｄ＝Ｋ×（Ｗ／Ｌ）×（Ｖｇｓ−Ｖｔ）²で与えられる。ここでＫは定数、Ｗはゲート幅、Ｌはゲート長、Ｖｇｓはゲート・ソース間電圧、Ｖｔは閾値電圧である。

前述したように、ＮＭＯＳトランジスタ３２０〜３２３、３１３、３６２のゲート長は等しく設定されており、各トランジスタがオン状態にあるとき、前記トランジスタのゲート・ソース間電圧も等しいので、そのドレーン電流は各トランジスタのゲート幅に比例した値となる。

ＮＭＯＳトランジスタ３２０〜３２３がオン状態にあるときの、これらＮＭＯＳトランジスタ３２０〜３２３のドレーン電流をＩｄ０〜Ｉｄ３と記号するとき、それぞれＩｄ１＝２×Ｉｄ０、Ｉｄ２＝４×Ｉｄ０、Ｉｄ３＝８×Ｉｄ０の関係となる。

ＰＭＯＳトランジスタ３６１に流れる電流をＩｒｅｆとし、ＮＭＯＳトランジスタ３６２に流れる電流をＩｒｅｆ２とし、ＰＭＯＳトランジスタ３１２に流れる電流をＩｒｅｆ３と記号する。いま、図１３における信号ＳＮ３〜ＳＮ０が ‘１１１１’であったとする。なお前記信号は負論理である。

このとき、ＰＭＯＳトランジスタ３４０〜３４３はオフとなり、ＮＭＯＳトランジスタ３５０〜３５３はオンとなる。この結果、ＮＭＯＳトランジスタ３２０〜３２３のゲート電位はグランド電位と等しく、該トランジスタ３２０〜３２３はオフ状態となる。

一方、ＮＭＯＳトランジスタ３１３のゲートとドレーンとは接続されているので、該トランジスタ３１３は飽和領域で動作する。このとき該トランジスタ３１３とゲート電位を等しくもつＮＭＯＳトランジスタ３６２も飽和領域で動作するとする。いまのケースでは、ＮＭＯＳトランジスタ３１３のドレーン端子から流入する電流はＰＭＯＳトランジスタ３１２のドレーン電流に等しい。

また、ＰＭＯＳトランジスタ３６０とＰＭＯＳトランジスタ３６１とはカレントミラーの関係にあり、ＮＭＯＳトランジスタ３６２のドレーン電流はＰＭＯＳトランジスタ３６０のドレーン電流Ｉｒｅｆ２と等しく、ＰＭＯＳトランジスタ３６０、３６１のゲート幅が等しく設定される場合、ＰＭＯＳトランジスタ３６１のドレーン電流ＩｒｅｆとＰＭＯＳトランジスタ３６０のドレーン電流は略等しく、Ｉｒｅｆ＝Ｉｒｅｆ２とすることができる。

いま、ＮＭＯＳトランジスタ３１３のドレーン電流をＩｄｍと記号する。このとき、ＰＭＯＳトランジスタ３１２に流れる電流値Ｉｒｅｆ３はＩｒｅｆ３＝Ｉｄｍである。

一方、演算増幅器３１１の働きにより、その反転入力端子の電位と非反転入力端子の電位は略等しくなるように、その出力端子の電位が制御される。このため、抵抗３１４（抵抗値はＲｒｅｆとする）の電位はＶＲＥＦ電位と等しく、ＰＭＯＳトランジスタ３６１の電流Ｉｒｅｆは、Ｉｒｅｆ＝ＶＲＥＦ／Ｒｒｅｆとなる。

次に、図１３における信号ＳＮ３〜ＳＮ０が‘１０００’であったとする。なお前記信号は負論理である。このとき、ＰＭＯＳトランジスタ３４３はオフであり、ＮＭＯＳトランジスタ３５３はオン、ＰＭＯＳトランジスタ３４０〜３４２はオン、ＮＭＯＳトランジスタ３５０〜３５２はオフとなる。この結果、ＮＭＯＳトランジスタ３２３のゲート電位はグランド電位と等しく、ＮＭＯＳトランジスタ３２０〜３２２のゲート電位はＮＭＯＳトランジスタ３１３のゲート電位と略等しい。

これにより、ＮＭＯＳトランジスタ３２０〜３２２も飽和領域で動作することになり、そのドレーン電流も１：２：４の電流比でもって発生することになる。 このとき、ＰＭＯＳトランジスタ３１２から流出する電流Ｉｒｅｆ３はＮＭＯＳトランジスタ３１３のドレーン電流に、ＮＭＯＳトランジスタ３２０〜３２２のドレーン電流を加算したものと等しく、Ｉｒｅｆ３＝Ｉｄｍ＋（４＋２＋１）×Ｉｄ０＝Ｉｄｍ＋７×Ｉｄ０となる。

この場合におけるＰＭＯＳトランジスタ３６１のドレーン電流Ｉｒｅｆも、先の場合と同様にＩｒｅｆ＝ＶＲＥＦ／Ｒｒｅｆで与えられる。このときＰＭＯＳトランジスタ３１２に流れる電流Ｉｒｅｆ３が前記Ｉｒｅｆと等しくなるように、ＮＭＯＳトランジスタ３１３、３２０のゲート幅を決めることで、チップ補正中心での目標電流値を設定することができる。

さらに、図１３における信号ＳＮ３〜ＳＮ０が‘００００’であったとする。なお前記信号は負論理である。このとき、ＰＭＯＳトランジスタ３４０〜３４３はオンであり、ＮＭＯＳトランジスタ３５０〜３５３はオフとなる。この結果、ＮＭＯＳトランジスタ３２０〜３２３のゲート電位はＮＭＯＳトランジスタ３１３のゲート電位と略等しい。

これにより、ＮＭＯＳトランジスタ３２０〜３２３も飽和領域で動作することになり、そのドレーン電流も１：２：４：８の電流比でもって発生することになる。このとき、ＰＭＯＳトランジスタ３１２から流出する電流Ｉｒｅｆ３は、３１３のドレーン電流に、ＮＭＯＳトランジスタ３２０〜３２３のドレーン電流を加算したものと等しく、Ｉｒｅｆ３＝Ｉｄｍ＋（８＋４＋２＋１）×Ｉｄ０＝Ｉｄｍ＋１５×Ｉｄ０となる。

次に基準電圧ＶＲＥＦや基準電流Ｉｒｅｆに具体的な数値を当てはめてＮＭＯＳトランジスタ３１２の電流値の大きさについて説明する。以下に例示する数値はあくまで説明のためのもので、実際の設計上の数値とは異なる。いま、基準電圧ＶＲＥＦ＝１．５Ｖのとき、基準電流Ｉｒｅｆを１ｍＡとする。ＰＭＯＳトランジスタ３６０と３６１のゲート幅を等しく設定することとし、Ｉｒｅｆ＝Ｉｒｅｆ２と設定する。

また、図２０に示す補正中心に設定したときの、ＰＭＯＳトランジスタ３１２のドレーン電流値Ｉｒｅｆ３を１ｍＡ、補正データによる電流値調整の刻みを３％ステップで変化させるものとすると、基準抵抗ＲｒｅｆはＲｒｅｆ＝Ｖｒｅｆ／Ｉｒｅｆ＝１．５［Ｖ］／１［ｍＡ］＝１．５ＫΩとなる。

補正中心におけるＮＭＯＳトランジスタ３１３、３２０〜３２２のゲート幅の合計を１００μｍと決め、ＮＭＯＳトランジスタ３６２のゲート幅も１００μｍと決める。ＮＭＯＳトランジスタ３２０のゲート幅ｗ０は、補正刻み値の３％に対応してｗ０＝３μｍである。これよりｗ１＝２×ｗ０＝６μｍ、ｗ２＝４×ｗ０＝１２μｍ、ｗ３＝８×ｗ０＝２４μｍとなる。また、ＮＭＯＳトランジスタ３１３のゲート幅ｗｍはｗｍ＝１００―（１２＋６＋３）＝７９μｍと求まる。

先の計算過程から明らかなように、チップ補正データが最小に設定された状態においては、ＰＭＯＳトランジスタ３１２のドレーン電流値Ｉｒｅｆ３は、Ｉｒｅｆ３＝ｗｍ／１００×Ｉｒｅｆ２＝０．７９ｍＡとなって、目標どおり、補正中心値に比べて（−３％×７＝−２１％）低い電流値を発生させることができる。

また、チップ補正データが最大に設定された状態においては、ＰＭＯＳトランジスタ３１２のドレーン電流値Ｉｒｅｆ３は、Ｉｒｅｆ３＝（（ｗｍ＋ｗ３＋ｗ２＋ｗ１＋ｗ０）／１００）×Ｉｒｅｆ２＝（（７９＋２４＋１２＋６＋３）／１００）×１ｍＡ＝１．２４ｍＡとなって、目標どおり、補正中心値に比べて（＋３％＊８＝＋２４％）高い電流値を発生させることができることが判る。

以上の例示によって明らかになったように、図１３の制御電圧発生回路３０２においては、入力されるＳＮ３〜ＳＮ０信号の１６通りの論理値の組み合わせにより、ＰＭＯＳトランジスタ３１２のドレーン電流を１６段階に変化させることができる。

図１５は図１３において示した制御電圧発生回路３０２の動作を示すため、より簡略化して描いた回路図である。なお、図１３と対応する回路要素には同一の番号を付して示す。図１５において、４０１はＮＭＯＳトランジスタであって、図１３に示したＮＭＯＳトランジスタ３１３、３２０〜３２３を一纏めに描いたものである。ＰＭＯＳトランジスタ３６１、３６０、３１２のドレーン電流をそれぞれＩｒｅｆ、Ｉｒｅｆ２、Ｉｒｅｆ３と記号している。また４０２は第１のカレントミラー回路を示し、４０３は第２のカレントミラー回路を示す。

いま、チップ補正データＳＮ３〜ＳＮ０が‘１１１１’であり、図２０の表に示す補正データが最小の状態にあるとしよう。このとき、ＮＭＯＳトランジスタ３２３〜３２０はオフであり、ＮＭＯＳトランジスタ３１３はオンであるので、図１４におけるＮＭＯＳトランジスタ４０１のゲート幅は、図１３におけるＮＭＯＳトランジスタ３１３のゲート幅と等しいｗｍである。

また、チップ補正データＳＮ３〜ＳＮ０が‘１０００’であり、図２０の表に示す補正データが中心の状態にあるとしよう。この場合、前述したように、図１３のＮＭＯＳトランジスタ３２３はオフ、ＮＭＯＳトランジスタ３２２〜３２０はオン、ＮＭＯＳトランジスタ３１３はオンであるので、図１５におけるＮＭＯＳトランジスタ４０１のゲート幅は、図１３におけるＮＭＯＳトランジスタ３１３のゲート幅ｗｍとＮＭＯＳトランジスタ３２０のゲート幅ｗ０とから計算されるｗｍ＋（４＋２＋１）×ｗ０である。

さらに、チップ補正データＳＮ３〜ＳＮ０が‘００００’であり、図２０の表に示す補正データが最大の状態にあるとしよう。この場合、前述したように、図１３のＮＭＯＳトランジスタ３２３〜３２０はオン、ＮＭＯＳトランジスタ３１３はオンであるので、図１５におけるＮＭＯＳトランジスタ４０１のゲート幅は、図１３におけるＮＭＯＳトランジスタ３１３のゲート幅ｗｍとＮＭＯＳトランジスタ３２０のゲート幅ｗ０とから計算されるｗｍ＋（８＋４＋２＋１）×ｗ０である。

補正データを中心設定した場合のＮＭＯＳトランジスタ４０１のゲート幅を、ＮＭＯＳトランジスタ３６２のゲート幅と等しくするとき、Ｉｒｅｆ３＝Ｉｒｅｆ２となる。このときのＰＭＯＳトランジスタ３１２のゲート・ソース間電圧が端子ＶからＶｃｏｎｔなる電位として図１４のＬＥＤ駆動回路３７０へ出力され、ＰＭＯＳトランジスタ３１２とカレントミラーの関係となる図１４のＰＭＯＳトランジスタ３９０〜３９４は前記Ｉｒｅｆ３に比例した電流値を発生させ、図示しないＬＥＤ素子を駆動することができる。

また、補正データを最小設定した場合のＮＭＯＳトランジスタ４０１のゲート幅は、ＮＭＯＳトランジスタ３６２のゲート幅の−２１％となるので、Ｉｒｅｆ３＝Ｉｒｅｆ２×（１−０．２１）＝０．７９×Ｉｒｅｆ２となり、図１４のＰＭＯＳトランジスタ３９０〜３９４は前記Ｉｒｅｆ３に比例した電流値を発生させ、図示しないＬＥＤ素子を駆動することができる。

さらに、補正データを最大設定した場合のＮＭＯＳトランジスタ４０１のゲート幅は、ＮＭＯＳトランジスタ３６２のゲート幅の＋２４％となるので、Ｉｒｅｆ３＝Ｉｒｅｆ２×（１＋０．２４）＝１．２４×Ｉｒｅｆ２となり、図１４のＰＭＯＳトランジスタ３９０〜３９４は前記Ｉｒｅｆ３に比例した電流値を発生させ、図示しないＬＥＤ素子を駆動することができる。

次に、実施例２において、電源電圧が３．３Ｖとなっても動作可能であることについて説明する。図１５において、まず、チップ補正率を最大とした場合でも、ＮＭＯＳトランジスタ４０１のゲート・ソース間電圧はＶｇｓ＝２Ｖであるとする。このときのＰＭＯＳトランジスタ３１２のドレーン・ソース間電圧Ｖｄｓは、Ｖｄｓ＝ＶＤＤ−Ｖｇｓである。ＰＭＯＳトランジスタ３１２が飽和領域で動作するためには、Ｖｄｓ≧Ｖｇｓ−Ｖｔの関係を満足する必要がある。なお、前式においてＶｔはＰＭＯＳトランジスタの閾値電圧である。

ＰＭＯＳトランジスタ３１２の典型的な場合について、実際に数値を当てはめて検討すると、Ｖｇｓ＝２Ｖ、Ｖｔ＝０．７Ｖ、ＶＤＤ＝５Ｖの場合を考えると、Ｖｇｓ−Ｖｔ＝２−０．７＝１．３［Ｖ］であって、先に計算したＶｄｓ値はこの値よりも大きく、ＰＭＯＳトランジスタ３１２は飽和領域での動作が出来ていることが判る。

同様にＶＤＤ＝３．３Ｖの場合を考えると、Ｖｄｓ＝ＶＤＤ−Ｖｇｓ＝３．３−２＝１．３［Ｖ］このとき、Ｖｇｓ−Ｖｔ＝１．３Ｖであって、ＰＭＯＳトランジスタ３１２は飽和領域で動作することになり、図１５の回路は正常動作できていることが判る。

以上詳細に述べたように、実施例２の駆動回路によれば、以下の効果を奏する。近年の半導体製造プロセス技術の進展により、ＭＯＳトランジスタサイズの微細化が進んだ結果、その耐圧もまた低下する傾向にあり、それにより構成されるＩＣの電源電圧を低下させる必要を生じている。その典型的な例として、従来の電源電圧が５Ｖ標準であったのに対して、３．３Ｖから２．５Ｖといった様に、ＭＯＳトランジスタの微細化の程度に応じて電源電圧を下げることが必須となってきている。

ところが前述したように、従来技術による構成においては電源電圧５Ｖにおいては動作に支障がないものの、電源電圧３．３Ｖの場合に適用させようとすると動作困難になってしまうという課題があり、電源電圧３．３Ｖといった従来よりも低い電源電圧においても動作可能な新たな回路構成が切望されていた。

これに対して、実施例２の駆動回路の構成においては、電源電圧３．３Ｖの場合においても支障なく動作させることができる。これにより、微細化されたＣＭＯＳ製造プロセスを適用してドライバＩＣを製造することが可能となり、チップサイズの削減が成し遂げられる。また、実施例２によるＬＥＤヘッドにおいては、電源電圧の削減によりドライバＩＣの消費電力も削減されることになることから、ＬＥＤヘッドの発熱とそれによる温度上昇の結果、熱膨張してＬＥＤヘッド各部のドット位置が変化してしまうという課題をも解決することができ、相乗して大きな効果を得ることができたのである。

それに加えて、本実施の形態の構成では、従来の構成で要していた１６個の抵抗（図１９のＲ０〜Ｒ１５）を図１３に示すように、１個（抵抗３１４）のみとすることができ、それに占有されるチップ面積を大幅に削減でき、製造コストの削減に大きく寄与できるのである。

図２４は本発明に係るＬＥＤヘッド５００を示す図である。図２４において、ベース部材５０１上には、ＬＥＤユニット５０２が搭載されている。このＬＥＤユニット５０２は、図１７等にて示した回路が実装基板上に搭載されたものである。図２５はこのＬＥＤユニット５０２の一構成例を示す平面配置図で、実装基板５０２ｅ上には、前述した発光部（ＣＨＰ１〜２６）と駆動部（ＩＣ１〜２６）をからなる回路が５０２ａとして長手方向に沿って複数配設されている。実装基板５０２ｅ上には、その他に、電子部品が配置されて配線が形成されている電子部品実装エリア５０２ｂ、５０２ｃ、及び外部から制御信号や電源などを供給するためのコネクタ５０２ｄ等が設けられている。

図２４において、前述したＬＥＤアレイ（ＣＨＰ１〜ＣＨＰ２６）の発光部の上方には、発光部から出射された光を集光する光学素子としてのロッドレンズアレイ５０３が配設されている。このロッドレンズアレイ５０３は、柱状の光学レンズを発光部ユニット５０２ａの直線状に配列された発光部（例えば、図１におけるＣＨＰ１乃至ＣＨＰ２６の配列）に沿って多数配列したもので、光学素子ホルダに相当するレンズホルダ５０４によって所定位置に保持されている。

このレンズホルダ５０４は、同図に示すように、ベース部材５０１及びＬＥＤユニット５０２を覆うように形成されている。そして、ベース部材５０１、ＬＥＤユニット５０２、及びレンズホルダ５０４は、ベース部材５０１及びレンズホルダ５０４に形成された開口部５０１ａ、５０４ａを介して配設されるクランパ５０５によって一体的に挟持されている。従って、ＬＥＤユニット５０２で発生した光はロッドレンズアレイ５０３を通して、所定の外部部材に照射される、このＬＥＤプリントヘッド５００は、例えば電子写真プリンタや電子写真コピー装置等の露光装置として用いられる。

図２６は、本発明に係る画像形成装置の要部構成を模式的に示す要部構成図である。図２６において、画像形成装置６００内には、イエロー、マゼンダ、シアン、ブラックの各色の画像を、各々に形成する四つのプロセスユニット６０１〜６０４が記録媒体６０５の搬送経路６２０に沿ってその上流側から順に配置されている。これらのプロセスユニット６０１〜６０４の内部構成は共通しているため、例えばシアンのプロセスユニット６０３を例にとり、これらの内部構成を説明する。

プロセスユニット６０３には、像担持体として感光ドラム６０３ａが矢印方向に回転可能に配置され、この感光体ドラム６０３ａの周囲にはその回転方向上流側から順に、感光ドラム６０３ａの表面に電気供給して帯電させる帯電装置６０３ｂ、帯電された感光体ドラム６０３ａの表面に選択的に光を照射して静電潜像を形成する露光装置６０３ｃ（前述した図２４の５００に相当する）が配設される。更に、静電潜像が形成された感光体ドラム６０３ａの表面に、所定色（シアン）のトナーを付着させて顕像を発生させる現像装置６０３ｄ、及び感光体ドラム６０３ａの表面に残留したトナーを除去するクリーニング装置６０３ｅが配設される。尚、これら各装置に用いられているドラム又はローラは、図示しない駆動源及びギアによって回転させられる。

また、画像形成装置６００は、その下部に、紙等の記録媒体６０５を堆積した状態で収納する用紙カセット６０６を装着し、その上方には記録媒体６０５を１枚ずつ分離させて搬送するためのホッピングローラ６０７を配設している。更に、記録媒体６０５の搬送方向における、このホッピングローラ６０７の下流側には、ピンチローラ６０８、６０９と共に記録媒体６０５を挟持することによって、記録媒体６０５の斜行を修正し、プロセスユニット６０１〜６０４に搬送するレジストローラ６１０、６１１を配設している。これ等のホッピングローラ６０７及びレジストローラ６１０、６１１は、図示しない駆動源及びギアによって連動回転する。

プロセスユニット６０１〜６０４の各感光体ドラムに対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ６１２が配設されている。そして、感光体ドラム６０１ａ〜６０４ａ上のトナーを記録媒体６０５に付着させるために、感光体ドラム６０１ａ〜６０４ａの表面とこれらの各転写ローラ６１２の表面との間に所定の電位差が生じるように構成されている。

定着装置６１３は、加熱ローラとバックアップローラとを有し、記録媒体６０５上に転写されたトナーを加圧、加熱することによって定着させる。また、排出ローラ６１４、６１５は、定着装置６１３から排出された記録媒体６０５を、排出部のピンチローラ６１６、６１７と共に挟持し、記録媒体スタッカ部６１８に搬送する。尚、排出ローラ６１４、６１５は、図示されない駆動源及びギアによって連動回転する。

次に、前記構成の画像形成装置の動作について説明する。まず、用紙カセット６０６に堆積した状態で収納されている記録媒体６０５がホッピングローラ６０７によって、上から１枚ずつ分離されて搬送される。続いて、この記録媒体６０５は、レジストローラ６１０、６１１及びピンチローラ６０８、６０９に挟持されて、プロセスユニット６０１の感光ドラム６０１ａ及び転写ローラ６１２に搬送される。その後、記録媒体６０５は、感光体ドラム６０１ａ及び転写ローラ６１２に挟持され、その記録画面にトナー画像が転写されると同時に感光体ドラム６０１ａの回転によって搬送される。

同様にして、記録媒体６０５は、順次プロセスユニット６０２〜６０４を通過し、その通過過程で、各露光装置６０１ｃ〜６０４ｃにより形成された静電潜像を、現像装置６０１ｄ〜６０４ｄによって現像した各色のトナー像がその記録画面に順次転写され重ね合わせられる。そして、その記録面上に各色のトナー像が重ね合わせられた後、定着装置６１３によってトナー像が定着された記録媒体６０５は、排出ローラ６１４、６１５及びピンチローラ６１６、６１７に挟持されて、画像形成装置６００の外部の記録媒体スタッカ部６１８に排出される。以上の過程を経て、カラー画像が記録媒体６０５上に形成される。

上記実施例１、２では、駆動回路として光源にＬＥＤを用いた電子写真プリンタにおける場合について説明したが、同様の方法で光源に発光サイリスタを用いた自己走査形ＬＥＤヘッド、光源に有機ＥＬ素子を用いた有機ＥＬヘッドなどへの適用が可能であり、さらにはサーマルプリンタにおける発熱抵抗体、表示装置における表示素子の列あるいは面発光素子列を駆動する場合にさえも適用することが可能である。

本発明の実施例１のＬＥＤヘッドを示す制御ブロック図である。 実施例１のドライバＩＣの構成を示す回路図である。 実施例１の制御電圧発生回路を示す回路図である。 実施例１のメモリ回路を示す回路図である。 実施例１のＬＥＤ駆動回路を示す回路図である。 実施例１の制御回路を示す回路図である。 実施例１の動作を示すタイムチャートである。 実施例１の動作を示すタイムチャートである。 実施例１の制御電圧発生回路を簡略化した回路図である。 実施例１のＬＥＤ駆動回路を簡略化した回路図である。 実施例２のドライバＩＣの構成を示す回路図である。 実施例２のメモリ回路を示す回路図である。 実施例２の制御電圧発生回路を示す回路図である。 実施例２のＬＥＤ駆動回路を示す回路図である。 実施例２の制御電圧発生回路を簡略化した回路図である。 従来の電子写真プリンタの構成を示すブロック図である。 従来のＬＥＤヘッドを示す制御ブロック図である。 従来のドライバＩＣの構成を示す回路図である。 従来の制御電圧発生回路を示す回路図である。 従来の光量補正データを示す説明図である。 従来の制御電圧発生回路を簡略化した回路図である。 従来の制御電圧発生回路を簡略化した回路図である。 ＭＯＳトランジスタの静特性を示すグラフである。 本発明に係るＬＥＤヘッドを示す図である。 ＬＥＤユニットの一構成例を示す平面配置図である。 本発明に係る画像形成装置の要部構成を模式的に示す要部構成図である。

符号の説明

１４５ 制御電圧発生回路
１４６ ＬＥＤ駆動部
２００ メモリ回路
２２０ ＬＥＤ駆動回路

Claims (5)

1. 発光素子のカソードに接続され当該発光素子を駆動する駆動素子と、前記駆動素子の駆動電流を設定する制御電圧を発生させる制御電圧発生回路とを有する駆動回路であって、
   前記制御電圧発生回路は、
   共にソース端子が電源に接続された第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタを含むカレントミラー回路と、
   ドレイン端子が前記第１のＰＭＯＳトランジスタのゲート端子と接続され、ソース端子がグランドと接続されたＮＭＯＳトランジスタと、
   一端がグランドと接続され、他端が前記第２のＰＭＯＳトランジスタのドレイン端子と接続された抵抗と、
   反転入力端子が前記第２のＰＭＯＳトランジスタのドレイン端子と接続され、非反転入力端子に基準電圧が入力された演算増幅器と、
   ソース端子同士及びドレイン端子同士が前記第１のＰＭＯＳトランジスタと共通接続された第３のＰＭＯＳトランジスタと、前記第３のＰＭＯＳトランジスタのゲート端子と接続され入力された補正データに基づいて前記第３のＰＭＯＳトランジスタの導通を制御する補正データ入力回路と含む電圧補正回路とを備え、
   前記演算増幅器の出力は前記ＮＭＯＳトランジスタのゲート端子と接続されると共に、前記制御電圧を出力することを特徴とする駆動回路。
2. 複数の被駆動素子の群を選択的に駆動する駆動回路において、
   前記被駆動素子の各々に対応して設けられ、該被駆動素子を駆動する駆動素子の群と、
   前記駆動素子の群ごとに被駆動素子の駆動電流値を調整するための補正データ入力手段と、
   前記補正データ入力手段から入力される補正データから前記被駆動素子の駆動電流の指令値を生成する制御電圧発生手段とを備え、
   前記制御電圧発生手段は、
   演算増幅器と、
   第１導電形トランジスタからなる制御側トランジスタと従属側トランジスタを含む第１のカレントミラー回路と、
   第２導電形トランジスタからなる制御側トランジスタと従属側トランジスタを含む第２のカレントミラー回路と、
   第２導電形のトランジスタとを備え、
   前記第１のカレントミラー回路の前記制御側トランジスタは複数のトランジスタからなり、
   前記複数のトランジスタのオン・オフ状態は前記補正データにより制御可能であり、
   前記演算増幅器の第１入力端子は基準電圧と接続され、該演算増幅器の第２入力端子は、前記第２のカレントミラー回路の従属側トランジスタの出力端子と接続されるとともに、抵抗の一端と接続され、
   前記第２のカレントミラー回路の前記制御側トランジスタの電流出力端子は前記第１の カレントミラー回路の前記従属側トランジスタの電流出力端子と接続され、
   前記第１のカレントミラー回路の複数の制御側トランジスタの電流出力端子は、前記第２導電形トランジスタの第１端子と接続され、
   前記第２導電形トランジスタの制御端子は前記演算増幅器の出力端子と接続されていることを特徴とする駆動回路。
3. 複数の被駆動素子の駆動電流を調整する駆動回路であって、
   演算増幅器と、
   第１導電形のトランジスタからなる制御側トランジスタと従属側トランジスタを含む第１のカレントミラー回路と、
   第２導電形のトランジスタからなる制御側トランジスタと従属側トランジスタを含む第２のカレントミラー回路と、
   第２導電形のトランジスタとを備え、
   前記演算増幅器の第１入力端子は基準電圧と接続され、該演算増幅器の第２入力端子は、前記第２のカレントミラー回路の前記従属側トランジスタの出力端子と接続されるとともに、抵抗の一端と接続され、
   前記第２のカレントミラー回路の前記制御側トランジスタの電流出力端子は前記第１のカレントミラー回路の前記従属側トランジスタの電流出力端子と接続され、
   前記第１のカレントミラー回路の前記制御側トランジスタの電流出力端子は、前記第２導電形トランジスタの第１端子と接続され、
   前記第２導電形トランジスタの制御端子は前記演算増幅器の出力端子と接続されていることを特徴とする駆動回路。
4. 前記請求項１乃至請求項３のいずれかに記載の駆動回路を用いたＬＥＤヘッド。
5. 前記請求項１乃至請求項３のいずれかに記載の駆動回路を用いた画像形成装置。

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