JP4528748B2

JP4528748B2 - 駆動回路

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Publication number: JP4528748B2
Application number: JP2006197709A
Authority: JP
Inventors: 茂長友; 晃中山; 昭博須志原
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2006-07-20
Filing date: 2006-07-20
Publication date: 2010-08-18
Anticipated expiration: 2026-07-20
Also published as: CN101110200A; US8203548B2; JP2008026510A; CN101110200B; US20080018633A1; KR20080008951A; KR101465045B1

Description

本発明は、表示装置において、データ線を駆動して画素を多階調表示させるための駆動回路に関する。

液晶表示装置として主流となっているアクティブマトリクス型液晶表示装置では、各画素単位（点順次駆動）または行単位（線順次駆動）で画素を選択的に駆動する。
アクティブマトリクス型液晶表示装置では、液晶セルを含む画素がマトリクス状に配列される。各画素は、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）と、液晶セルに並列に接続される保持容量とを含む。保持容量は、ＴＦＴのドレインと所定の共通電位間に設けられ、ＴＦＴのソースは、対応するデータ線に接続される。

下記特許文献１、２に開示されるアクティブマトリクス型液晶表示装置では、ゲートドライバによって走査線が順次選択され、選択された走査線（行）に接続されるすべての画素のＴＦＴがオンする。選択された行のＴＦＴがオンしている間に、ソースドライバからデータ線を介して、画素の保持容量の一端に対して、表示データに応じた階調電位が供給される。そして、保持容量は、データ線を介して蓄積された電荷をフレーム期間の間保持する。

特開２０００−１６５２４４号公報特開２００５−０１０２７６号公報

ところで、近年、液晶パネルサイズの拡大（データ線の増加）に伴い、ＴＦＴを駆動するソースドライバとしての駆動回路の回路規模が増大している。これにより、駆動回路内の配線が増加するため、配線に寄生する抵抗（配線抵抗）が増大し、画素内の保持容量に対する階調電圧の充電期間が長くなる。したがって、近年の液晶パネルサイズの拡大により、パネル内の画素に対する書き込み期間を十分に確保できないようになりつつある。
一方、配線抵抗を低下させるために、駆動回路を形成するためのチップサイズの大型化を行うことはコストの観点から好ましくない。

上述した観点から、表示装置の駆動回路として、チップサイズの大型化を回避しつつ、画素に対する書き込み期間を短縮させたものが望まれていた。

本発明の駆動回路は、表示データに応じて、表示データに対応する階調電位を出力端子から出力する駆動回路であって、基準電位に基づいて、それぞれ異なる複数の階調電位を複数のノードに設定する階調設定部と、複数のノードに入力側がそれぞれ接続されて設けられた複数のアンプと、複数のアンプの出力側と出力端子との間に設けられ、データ書き込み期間において、表示データに対応する目標階調電位を複数の階調電位の中から選択して、アンプから出力端子へ出力させる電位選択部と、制御部とを有する。
制御部は、データ書き込み期間では、第１期間において、目標階調電位に設定される第１ノードと、その第１ノードに隣接する第２ノードとを短絡させるとともに、第１ノードと出力端子との間の第１配線に対して、第２ノードと出力端子との間の第２配線が並列接続されるようにし、第１期間に続く第２期間において、第１ノードと第２ノードとの間の短絡を解除するとともに、第１配線に対して第２配線が並列接続されないように制御する。

本発明の駆動回路によれば、第１期間において、第１ノードと出力端子との間の第１配線に対して、第２ノードと出力端子との間の第２配線が並列接続されるため、目標階調電位（第１ノード）と出力端子間の寄生抵抗が、第１配線のみの場合と比較して低下する。これにより、目標階調電位と出力端子間の回路の時定数が短縮される。
一方、第２ノードが目標階調電位（第１ノード）よりも高電位に設定されている場合には、第１期間において過渡的に第２ノードの電位に向けて出力端子の電位が変化するため、第２期間の開始時点では、出力端子の電位が目標階調電位に近い値となる。

本発明によれば、従来と比較して、画素に対する書き込み期間が短縮する。また、従来と比較して、追加の構成要素がなく、駆動回路を構成するチップサイズの大型化が回避される。

＜第１の実施形態＞
（液晶表示装置の全体構成）
先ず、図１を参照して、本発明の一実施形態に係る駆動回路が適用される液晶表示装置の全体構成について説明する。図１は、液晶表示装置の構成を示すブロック図である。
なお、本実施形態では、１２８階調（７ビット）の表示データを処理する液晶表示装置を一例として説明するが、階調数が異なる表示データ（７ビット以外のデータ）に対しても容易に拡張可能である。

図１に示すように、この液晶表示装置は、液晶表示パネル（ＬＣＤパネル）１０と、ソースドライバ１５と、ゲートドライバ５０と、制御部６０とを有する。なお、ソースドライバ１５および制御部６０は、本発明の駆動回路の一実施形態を構成する。

ＬＣＤパネル１０には、Ｍ行Ｎ列のマトリクス状に画素（図示しない）が配列されている。このマトリクス状の画素は、Ｍ本の走査線（ＳＬ＿１，ＳＬ＿２，…，ＳＬ＿Ｍ）とＮ本のデータ線（ＤＬ＿１，ＤＬ＿２，…，ＤＬ＿Ｎ）とに接続されて駆動される。
各画素は、薄膜トランジスタ（ＴＦＴ）と、液晶セルに並列に接続される保持容量Ｃｓとを含む。保持容量Ｃｓは、ＴＦＴのドレインと所定の共通電位間に設けられ、フレーム期間の間、蓄積された電荷を保持する。また、ＴＦＴのソースは、対応するデータ線に接続される。

この液晶表示装置では、ゲートドライバ５０によって走査線が順次選択され、選択された走査線（行）に接続されるすべての画素のＴＦＴがオンする。選択された行のＴＦＴがオンしている間に、その行の画素（保持容量）には、ソースドライバ１５の出力端子（ＯＵＴ＿１，ＯＵＴ＿２，…，ＯＵＴ＿Ｎ）からデータ線を介して、表示データに応じた階調電位が供給される。このソースドライバ１５の出力端子は、本発明の駆動回路の出力端子に対応する。

制御部６０は、ソースドライバ１５を制御するための制御部である。制御部６０は、外部から取り込む表示データ（ＤＡＴＡ）を順次ソースドライバ１５に対して送出するとともに、スイッチ制御信号ＳＣ１，ＳＣ２によってソースドライバ１５を制御する。
ソースドライバ１５の構成および制御部６０の制御内容については、以下、順を追って説明する。

（ソースドライバの構成）
次に、図１および図２を参照してソースドライバ１５の具体的な回路構成例について説明する。図２は、ソースドライバ１５の一部の回路構成を例示した図である。なお、図２では、ソースドライバ１５の出力端子（ＯＵＴ＿１，ＯＵＴ＿２，…，ＯＵＴ＿Ｎ）の記載を省略してある。
図１に示すように、ソースドライバ１５は、階調設定部２０と、電位選択部としてのＤＡ変換部（ＤＡＣ）３０と、データラッチ部４０とを有する。
データラッチ部４０は、制御部６０からのストローブ信号（図示しない）に同期して、制御部６０から表示データを読み込んでラッチし、各データ線に対応させて７ビットの表示データをＤＡ変換部３０へ出力する。
階調設定部２０は、所定の基準電位に基づいて階調電位Ｖ１〜Ｖ１２８を生成する。ＤＡ変換部３０は、階調電位Ｖ１〜Ｖ１２８の中から７ビットの表示データ（デジタルデータ）に応じた階調電位（アナログデータ）を選択して、その選択した階調電位をデータ線に送出する。

次に、図２を参照して、ソースドライバ１５の構成のうち、階調設定部２０およびＤＡ変換部３０の構成についてさらに詳細に説明する。なお、図２には、簡単のため、ＬＣＤパネル１０内の１行分の画素１０＿１〜１０＿Ｎのみを記載し、各画素には、保持容量Ｃｓのほか、ＴＦＴのオン抵抗Ｒｄを記載している。

図２において、階調設定部２０は、抵抗Ｒ１〜Ｒ１２９と、オペアンプＯＰ１〜ＯＰ１２８（複数のアンプ）と、スイッチ素子群２２（第２スイッチ素子群）とを含む。
抵抗Ｒ１〜Ｒ１２９は、階調電位を生成するための抵抗であって、基準電位Ｖｒｅｆと接地電位との間に直列に設けられる。これにより、各抵抗間のノード、すなわち、抵抗Ｒ１と抵抗Ｒ２間のノードＮ１、抵抗Ｒ２と抵抗Ｒ３間のノードＮ２、…、抵抗Ｒ１２８と抵抗Ｒ１２９間のノードＮ１２８には、それぞれ階調電位Ｖ１，Ｖ２，…，Ｖ１２８（Ｖ１＞Ｖ２＞…＞Ｖ１２８）が与えられる。なお、階調設定部２０においてガンマ補正を行うためには、たとえば抵抗Ｒ１および抵抗Ｒ１２９を可変抵抗とし、制御部６０からの制御信号に基づいて抵抗Ｒ１および／または抵抗Ｒ１２９の抵抗値を変更するようにすればよい。

オペアンプＯＰ１〜ＯＰ１２８は、それぞれ上記各ノードに対応して設けられる。すなわち、オペアンプＯＰ１，ＯＰ２，…，ＯＰ１２８の非反転入力端子（＋）と、ノードＮ１，Ｎ２，…，Ｎ１２８とが各々接続される。オペアンプＯＰ１，ＯＰ２，…，ＯＰ１２８では、反転入力端子（−）と出力端子とが接続される。これにより、各オペアンプは、インピーダンス変換を行うためのボルテージフォロアを構成し、画素に対して階調電位を印加する際、電流供給による電圧降下が防止される。

スイッチ素子群２２は、図２に示すように、ノードＮ１とノードＮ２間に設けられるスイッチ素子２２＿１、ノードＮ３とノードＮ４間に設けられるスイッチ素子２２＿３、…、ノードＮ１２５とノードＮ１２６間に設けられるスイッチ素子２２＿１２５、ノードＮ１２７とノードＮ１２８間に設けられるスイッチ素子２２＿１２７を含む。スイッチ素子群２２の各スイッチ素子は、制御部６０からのスイッチ制御信号ＳＣ２によって開閉が制御される。

電位選択部としてのＤＡ変換部３０では、ＬＣＤパネル１０内において列方向に配列された画素に対応して複数のＤＡ変換器３０＿１〜３０＿Ｎが設けられ、データ線を介して、対応する画素の保持容量Ｃｓに対し、表示データに応じた階調電位を供給する。図２では、ＤＡ変換器３０＿１〜３０＿Ｎは、データ線ＤＬ＿１〜ＤＬ＿Ｎを介して、それぞれ画素１０＿１〜１０＿Ｎに階調電位を供給する。
各ＤＡ変換器は、オペアンプＯＰ１〜ＯＰ１２８の出力端子に設けられる配線Ｌ１〜Ｌ１２８と、対応するデータ線との間で構成されており、各ＤＡ変換器の構成はすべて同一であるため、以下ではＤＡ変換器３０＿１の構成についてのみ説明する。

ＤＡ変換器３０＿１は、スイッチ素子群３２（第１スイッチ素子群）を含む。スイッチ素子群３２は、７ビットの表示データ（デジタルデータ）に基づいて開閉が制御され、その表示データを階調電位（アナログデータ）に変換して、データ線ＤＬ＿１に出力する。

スイッチ素子群３２は、スイッチ素子群３２＿１〜３２＿７からなる。各スイッチ素子群は、対となるスイッチ素子を１または複数含んで構成されている。この対となるスイッチ素子（後述するＳＷ１，ＳＷ２）は、対応するビットのレベルに応じて、一方が開放し、他方が短絡する。
たとえば、図２に示すように、スイッチ素子群３２＿７は、一対のスイッチ素子ＳＷ１（図２における左側のスイッチ素子）およびＳＷ２（図２における右側のスイッチ素子）を１組有しており、表示データのＭＳＢ(Most Significant Bit)のレベルが「０」のときには、スイッチ素子ＳＷ１が短絡し、かつ、スイッチ素子ＳＷ２が開放し、そのレベルが「１」のときには、スイッチ素子ＳＷ１が開放し、かつ、スイッチ素子ＳＷ２が短絡する。

同様にして、スイッチ素子群３２＿６（図示せず）は、一対のスイッチ素子（ＳＷ１，ＳＷ２）を２組有しており、７ビットの表示データのうちＭＳＢから２番目のレベルが「０」のときには、すべての組について、スイッチ素子ＳＷ１が短絡し、かつ、スイッチ素子ＳＷ２が開放し、そのレベルが「１」のときには、すべての組について、スイッチ素子ＳＷ１が開放し、かつ、スイッチ素子ＳＷ２が短絡する。
スイッチ素子群３２＿５（図示せず）は、一対のスイッチ素子（ＳＷ１，ＳＷ２）を４組有しており、７ビットの表示データのうちＭＳＢから３番目のレベルが「０」のときには、すべての組について、スイッチ素子ＳＷ１が短絡し、かつ、スイッチ素子ＳＷ２が開放し、そのレベルが「１」のときには、すべての組について、スイッチ素子ＳＷ１が開放し、かつ、スイッチ素子ＳＷ２が短絡する。
スイッチ素子群３２＿４（図示せず）は、一対のスイッチ素子（ＳＷ１，ＳＷ２）を８組有しており、７ビットの表示データのうちＭＳＢから４番目のレベルが「０」のときには、すべての組について、スイッチ素子ＳＷ１が短絡し、かつ、スイッチ素子ＳＷ２が開放し、そのレベルが「１」のときには、すべての組について、スイッチ素子ＳＷ１が開放し、かつ、スイッチ素子ＳＷ２が短絡する。
スイッチ素子群３２＿３は、一対のスイッチ素子（ＳＷ１，ＳＷ２）を１６組有しており、７ビットの表示データのうちＭＳＢから５番目のレベルが「０」のときには、すべての組について、スイッチ素子ＳＷ１が短絡し、かつ、スイッチ素子ＳＷ２が開放し、そのレベルが「１」のときには、すべての組について、スイッチ素子ＳＷ１が開放し、かつ、スイッチ素子ＳＷ２が短絡する。
スイッチ素子群３２＿２は、一対のスイッチ素子（ＳＷ１，ＳＷ２）を３２組有しており、７ビットの表示データのうちＭＳＢから６番目のレベルが「０」のときには、すべての組について、スイッチ素子ＳＷ１が短絡し、かつ、スイッチ素子ＳＷ２が開放し、そのレベルが「１」のときには、すべての組について、スイッチ素子ＳＷ１が開放し、かつ、スイッチ素子ＳＷ２が短絡する。
スイッチ素子群３２＿１は、一対のスイッチ素子（ＳＷ１，ＳＷ２）を６４組有しており、７ビットの表示データのうちＬＳＢ(Least Significant Bit)のレベルが「０」のときには、すべての組について、スイッチ素子ＳＷ１が短絡し、かつ、スイッチ素子ＳＷ２が開放し、そのレベルが「１」のときには、すべての組について、スイッチ素子ＳＷ１が開放し、かつ、スイッチ素子ＳＷ２が短絡する。

図２に示すように、スイッチ素子群３２＿１〜３２＿７は、データ線ＤＬ＿１に向けて順にツリー構造によって接続されている。

スイッチ素子群３２＿１の１２８個（６４組の一対のスイッチ素子）のスイッチ素子の一端（スイッチ素子群３２＿２と接続されていない方の端）は、各々、配線Ｌ１〜Ｌ１２８上のノードＮ１０〜Ｎ１２８０と、配線Ｌ１０〜Ｌ１２８０によって接続される。

図２において、ソースドライバ１５内の配線Ｌ１〜Ｌ１２８には、寄生抵抗ｐＲが存在する。また、ソースドライバ１５内の配線Ｌ１０〜Ｌ１２８０にも、寄生抵抗ｐＲ（図示せず）が存在する。

（制御部による制御内容）
次に、制御部６０によるソースドライバ１５に対する制御内容について説明する。

従来の駆動回路では、データ線による階調電位の供給期間（データ書き込み期間）の間、表示データに応じてスイッチ素子群３２の開閉状態が固定されていたが、本実施形態における制御部６０は、データ書き込み期間のうち最初の期間（以下、第１期間）では、スイッチ素子群３２を表示データに応じた開閉状態とすることに加えて、スイッチ制御信号ＳＣ１によって、表示データの下位１ビット（ＬＳＢ）に対応するスイッチ素子群３２＿１を表示データにかかわらずすべて短絡させる（閉状態にする）。
さらに、制御部６０は、第１期間において、スイッチ制御信号ＳＣ２により、表示データに対応する目標階調電位のノードと、その表示データに対して下位１ビット（ＬＳＢ）のみが異なるデータに対応する階調電位のノードとが接続されるように、スイッチ素子群２２内のスイッチ素子を短絡させる（閉状態にする）。たとえば、表示データに応じた目標階調電位がＶ３である場合には、ノードＮ３に接続されているスイッチ素子２２＿３を短絡させるので、ノードＮ３とノードＮ４とが同電位となる。

なお、以下の説明では、上述したような、表示データに応じて開閉されるスイッチ素子以外のスイッチ素子を短絡させるスイッチ制御のことを、「短絡制御モード」と称する。この短絡制御モードは、第１期間のみで行われる。

データ書き込み期間のうち第１期間の後の期間（以下、第２期間）では、制御部６０は、第１期間における短絡を解除する。したがって、第２期間では、短絡制御モードを行わず、スイッチ素子群３２は、表示データに応じた開閉状態となる。
制御部６０は、内部のイネーブル信号ＥＮのレベル変化によって、データ書き込み期間における第１期間から第２期間への切換を決定する。すなわち、イネーブル信号ＥＮがハイレベル（Ｈレベル）である第１期間では、上述した短絡制御モードを行い、イネーブル信号ＥＮがハイレベルからローレベル（Ｌレベル）に変化した時点以降の第２期間では、上述した短絡制御モードを行わないようにする。

（駆動回路の動作）
次に、図３〜図５を参照して、実施形態に係る駆動回路の動作を説明する。図３は、階調電位Ｖ２を画素１０＿１に供給するときの等価回路を示す図である。図４は、階調電位Ｖ２を画素１０＿１に供給するときの動作を示すタイミングチャートである。図５は、階調電位Ｖ３を画素１０＿１に供給するときの等価回路を示す図である。

目標階調電位として階調電位Ｖ２を画素１０＿１に供給するときには、制御部６０からソースドライバ１５に対して、表示データとして７ビットデータ「００００００１」が送出される。この表示データを受けると、ソースドライバ１５のスイッチ素子群３２では、スイッチ素子群３２＿２〜３２＿７における一対のスイッチ素子（ＳＷ１，ＳＷ２）のすべてにおいて、スイッチ素子ＳＷ１が短絡し、かつ、スイッチ素子ＳＷ２が開放するとともに、スイッチ素子群３２＿１における一対のスイッチ素子（ＳＷ１，ＳＷ２）では、スイッチ素子ＳＷ１が開放し、かつ、スイッチ素子ＳＷ２が短絡する。

さらに、制御部６０は、階調電位Ｖ２の書き込み期間の開始とともにイネーブル信号ＥＮをＨレベルとし、スイッチ制御信号ＳＣ１によって、表示データの下位１ビット（ＬＳＢ）に対応するスイッチ素子群３２＿１を表示データにかかわらずすべて短絡させる。これにより、スイッチ素子群３２＿１では、一対のスイッチ素子（ＳＷ１，ＳＷ２）が両方とも短絡する。また、制御部６０は、階調電位Ｖ２の書き込み期間の開始とともに、スイッチ制御信号ＳＣ２により、表示データに対応する目標階調電位のノードＮ２と、その表示データに対して下位１ビット（ＬＳＢ）のみが異なるデータに対応する階調電位のノードＮ１とが接続されるように、スイッチ素子群２２内のスイッチ素子２２＿１を短絡させる。

上述したスイッチ動作により、階調電位Ｖ２の書き込み期間のうち初期の第１期間では、ソースドライバ１５は、図３に示すような等価回路となる。この等価回路が示すように、スイッチ素子群３２＿１では、配線Ｌ１０，Ｌ２０にそれぞれ接続されている一対のスイッチ素子ＳＷ１，ＳＷ２がともに短絡し、かつ、ノードＮ１とノードＮ２とが短絡する。
したがって、第１期間では、目標階調電位Ｖ２よりも高い階調電位Ｖ１（ノードＮ１の電位）がデータ線ＤＬ＿１に接続される。
さらに、第１期間において、ノードＮ１からスイッチ素子群３２までの配線では、配線Ｌ１，ノードＮ１０，配線Ｌ１０からなる配線経路と、配線Ｌ２，ノードＮ２０，配線Ｌ２０からなる配線経路とが並列に構成されることになる。これにより、階調電位をデータ線ＤＬ＿１に送出するときの寄生抵抗ｐＲは、上記短絡制御モードを行わない場合と比較して、およそ１／２に低下する。

制御部６０において、イネーブル信号ＥＮがＨレベルからＬレベルに切り替わる第２期間では、上記短絡制御モードを行わないようにする（解除する）。すなわち、表示データの下位１ビット（ＬＳＢ）に対応するスイッチ素子群３２＿１では、一対のスイッチ素子のすべてについて、スイッチ素子ＳＷ１が開放される（スイッチ素子ＳＷ２は短絡したままとなっている）。これにより、第２期間では、スイッチ素子群３２が表示データ「００００００１」に応じた開閉状態となって、目標階調電位Ｖ２がデータ線ＤＬ＿１に接続される。また、第２期間では、スイッチ素子２２＿１が開放される。
したがって、第２期間では、ノードＮ２からスイッチ素子群３２までの配線は、第１期間における並列構成から、配線Ｌ２，ノードＮ２０，配線Ｌ２０からなる単一の配線経路の構成となる。

図４は、ある書き込み期間において、画素１０＿１に階調電位Ｖ２を供給するときの過渡応答を示す図であり、（ａ）はイネーブル信号ＥＮ、（ｂ）はデータ線ＤＬ＿１の電位（画素電位）を表している。図４（ｂ）では、本実施形態の駆動回路の場合を実線、従来の駆動回路の場合を点線として表している。
なお、図４（ｂ）では、画素電位が０Ｖを起点として変化している。図４（ｂ）は、本実施形態による画素電位の過渡応答が理解しやすいように便宜的に０Ｖを起点としているが、実際の液晶表示装置では、画素に供給する電位を、共通電位に対して１Ｆ期間（１フレーム期間）等で反転させる交流駆動が行われるため、連続的な表示動作における書き込み期間開始時の画素電位は刻々と変化しているのが通常である。

図４において、時刻ｔ０から時刻ｔｍまでの第１期間では、（ａ）に示すようにイネーブル信号ＥＮがＨレベルとなっており、制御部６０は短絡制御モードを行う。この第１期間では、上述したように、データ線ＤＬ＿１に対して、目標階調電位Ｖ２よりも高い階調電位Ｖ１が接続され、かつ、階調電位をデータ線ＤＬ＿１に送出するときの寄生抵抗ｐＲは、短絡制御モードを行わない場合と比較して、およそ１／２に低下する。すなわち、画素１０＿１の保持容量Ｃｓと寄生抵抗ｐＲとによって構成されるＣＲ回路の時定数は、短絡制御モードを行わない場合と比較して、およそ１／２に低下する。また、第１期間の過渡応答では、本来供給すべき階調電位Ｖ２よりも高い階調電位Ｖ１に向けて時刻ｔ０から上昇するため、イネーブル信号ＥＮがＨレベルからＬレベルに変化する時刻ｔｍにおいて、データ線ＤＬ＿１の電位は、階調電位Ｖ２に近い電位レベルに到達している。

図４（ｂ）を参照すると、本実施形態に係る駆動回路は、従来の駆動回路と比較して、時刻ｔ０から時刻ｔｍにおいて、電位の変化が急峻となる。

時刻ｔｍから時刻ｔ１までの第２期間では、短絡制御モードが解除されるが、データ線ＤＬ＿１の電位は、時刻ｔｍの時点で階調電位Ｖ２に近い電位レベルに到達しているので、時刻ｔｍから比較的短期間内に、データ線ＤＬ＿１の電位が目標階調電位Ｖ２に到達する。

次に、階調電位Ｖ３を画素１０＿１に供給するときの動作について説明する。
目標階調電位として階調電位Ｖ３を画素１０＿１に供給するときには、制御部６０からソースドライバ１５に対して、表示データとして７ビットデータ「０００００１０」が送出される。この表示データを受けると、ソースドライバ１５のスイッチ素子群３２では、スイッチ素子群３２＿１および３２＿３〜３２＿７における一対のスイッチ素子（ＳＷ１，ＳＷ２）のすべてにおいて、スイッチ素子ＳＷ１が短絡し、かつ、スイッチ素子ＳＷ２が開放するとともに、スイッチ素子群３２＿２における一対のスイッチ素子（ＳＷ１，ＳＷ２）では、スイッチ素子ＳＷ１が開放し、かつ、スイッチ素子ＳＷ２が短絡する。

さらに、制御部６０は、階調電位Ｖ３の書き込み期間の開始とともにイネーブル信号ＥＮをＨレベルとし、スイッチ制御信号ＳＣ１によって、表示データの下位１ビット（ＬＳＢ）に対応するスイッチ素子群３２＿１を表示データにかかわらずすべて短絡させる。これにより、スイッチ素子群３２＿１では、一対のスイッチ素子（ＳＷ１，ＳＷ２）が両方とも短絡する。また、制御部６０は、階調電位Ｖ３の書き込み期間の開始とともに、スイッチ制御信号ＳＣ２により、表示データに対応する目標階調電位のノードＮ３と、その表示データに対して下位１ビット（ＬＳＢ）のみが異なるデータに対応する階調電位のノードＮ４とが接続されるように、スイッチ素子群２２内のスイッチ素子２２＿３を短絡させる。

上述したスイッチ動作により、階調電位Ｖ３の書き込み期間のうち初期の第１期間では、ソースドライバ１５は、図５に示すような等価回路となる。この等価回路が示すように、スイッチ素子群３２＿１では、配線Ｌ３０，Ｌ４０にそれぞれ接続されている一対のスイッチ素子ＳＷ１，ＳＷ２がともに短絡し、かつ、ノードＮ３とノードＮ４とが短絡する。
したがって、第１期間では、ノードＮ４における階調電位Ｖ４は階調電位Ｖ３よりも低いので、目標階調電位Ｖ３がデータ線ＤＬ＿１に接続される。
さらに、第１期間において、ノードＮ３からスイッチ素子群３２までの配線では、配線Ｌ３，ノードＮ３０，配線Ｌ３０からなる配線経路と、配線Ｌ４，ノードＮ４０，配線Ｌ４０からなる配線経路とが並列に構成されることになる。これにより、階調電位をデータ線ＤＬ＿１に送出するときの寄生抵抗ｐＲは、上記短絡制御モードを行わない場合と比較して、およそ１／２に低下する。

制御部６０において、イネーブル信号ＥＮがＨレベルからＬレベルに切り替わる第２期間では、上記短絡制御モードを行わないようにする（解除する）。すなわち、表示データの下位１ビット（ＬＳＢ）に対応するスイッチ素子群３２＿１では、一対のスイッチ素子のすべてについて、スイッチ素子ＳＷ２が開放される（スイッチ素子ＳＷ１は短絡したままとなっている）。これにより、第２期間では、スイッチ素子群３２が表示データ「０００００１０」に応じた開閉状態となって、階調電位Ｖ３がデータ線ＤＬ＿１に接続される。また、第２期間では、スイッチ素子２２＿３が開放される。
したがって、第２期間では、ノードＮ２からスイッチ素子群３２までの配線は、第１期間における並列構成から、配線Ｌ３，ノードＮ３０，配線Ｌ３０からなる単一の配線経路の構成となる。

階調電位Ｖ３を画素１０＿１に供給するときには、階調電位Ｖ２を画素１０＿１に供給する場合と異なり、第１期間においては、目標階調電位Ｖ３がそのままデータ線ＤＬ＿１に接続される。しかしながら、階調電位をデータ線ＤＬ＿１に送出するときの寄生抵抗ｐＲが、上記短絡制御モードを行わない場合と比較して、およそ１／２に低下するため、画素１０＿１の保持容量Ｃｓと寄生抵抗ｐＲとによって構成されるＣＲ回路の時定数は、短絡制御モードを行わない場合と比較して、およそ１／２に低下する。したがって、第２期間の開始時点では、データ線ＤＬ＿１の電位は、目標階調電位Ｖ３に近い電位レベルに到達しており、第２期間が開始してから比較的短期間内に、データ線ＤＬ＿１の電位が目標階調電位Ｖ３に到達することになる。

以上、画素１０＿１に階調電位Ｖ２，Ｖ３を供給する場合の動作について説明したが、他の階調電位Ｖ４〜Ｖ１２８を供給する場合についても同様に説明することができる。

以上説明したように、本実施形態に係る駆動回路によれば、制御部６０は、データ書き込み期間中、第１期間において、目標階調電位に設定されるノード（第１ノード）と、そのノード（第１ノード）に隣接するノード（第２ノード）とを短絡させるとともに、第１ノードと出力端子との間の配線（第１配線）に対して、第２ノードと出力端子との間の配線（第２配線）が並列接続されるようにし、第１期間に続く第２期間において、第１ノードと第２ノードとの間の短絡を解除するとともに、第１配線に対して第２配線が並列接続されないように、スイッチ素子群（３２，２２）を制御する。
したがって、書き込み対象の画素の電位が、第１期間において短期間に目標階調電位に近い電位レベルに到達するため、全体としてデータ書き込み期間を短縮させることができる。そのため、ＬＣＤパネルが大型化し、駆動回路内の配線抵抗が増加した場合でも、データ書き込み期間を短縮させることができる。

＜第２の実施形態＞
次に、本発明の駆動回路の第２の実施形態について説明する。本実施形態に係る駆動回路は、ソースドライバの階調設定部におけるスイッチ素子群の構成と、制御部の制御内容とが、第１の実施形態のものと異なる。
図６は、本実施形態におけるソースドライバの構成を示す回路図であるが、図２に示したものと同一の部位については、同一の符号を付して重複説明を行わない。

（ソースドライバの構成）
次に、図６を参照して、本実施形態におけるソースドライバ１７の具体的な回路構成例について説明する。
ソースドライバ１７は、前述したソースドライバ１５（図２参照）と異なり、スイッチ素子群２４を含む階調設定部２２を有する。
スイッチ素子群２４は、図６に示すように、ノードＮ１とノードＮ２間に設けられるスイッチ素子２４＿１、ノードＮ２とノードＮ３間に設けられるスイッチ素子２４＿２、ノードＮ３とノードＮ４間に設けられるスイッチ素子２４＿３、…、ノードＮ１２７とノードＮ１２８間に設けられるスイッチ素子２２＿１２７を含む。すなわち、隣接するノード間のすべてに対してスイッチ素子が設けられる。
スイッチ素子群２４の各スイッチ素子は、本実施形態における制御部６２からのスイッチ制御信号ＳＣ２によって開閉が制御される。

ソースドライバ１７において、スイッチ素子群２４以外の構成は、ソースドライバ１５と同一である。

（制御部による制御内容）
次に、本実施形態の制御部６２（図示せず）によるソースドライバ１７に対する制御内容について説明する。

従来の駆動回路では、データ線による階調電位の供給期間（データ書き込み期間）の間、表示データに応じてスイッチ素子群３２の開閉状態が固定されていたが、本実施形態における制御部６２は、データ書き込み期間のうち最初の期間（第１期間）では、スイッチ素子群３２を表示データに応じた開閉状態とすることに加えて、スイッチ制御信号ＳＣ１によって、表示データの下位の２ビットに対応するスイッチ素子群３２＿１，３２＿２を表示データにかかわらずすべて短絡させる（閉状態にする）。
さらに、制御部６２は、第１期間において、スイッチ制御信号ＳＣ２により、表示データに対応する目標階調電位のノードと、その表示データに対して下位２ビットのみが異なるすべてのデータに対応する階調電位のノードとが接続されるように、スイッチ素子群２４内のスイッチ素子を短絡させる。たとえば、表示データに応じた目標階調電位がＶ３である場合には、目標階調電位Ｖ３に対応するノードＮ３と、その表示データに対して下位２ビットのみが異なるすべてのデータに対応する階調電位のノードＮ１，Ｎ２，Ｎ４とがすべて接続されるように、スイッチ素子群２４内のスイッチ素子２４＿１，２４＿２，２４＿３をすべて短絡させる。これにより、ノードＮ１〜Ｎ４がすべて同電位となる。

なお、以下の説明では、上述したような、表示データに応じて開閉されるスイッチ素子以外のスイッチ素子を短絡させるスイッチ制御のことを、第１の実施形態と同様に「短絡制御モード」と称する。この短絡制御モードは、第１期間のみで行われる。

データ書き込み期間のうち第１期間の後の期間（第２期間）では、制御部６２は、第１期間における短絡を解除する。したがって、第２期間では、短絡制御モードを行わず、スイッチ素子群３２は、表示データに応じた開閉状態となる。
制御部６２は、内部のイネーブル信号ＥＮのレベル変化によって、データ書き込み期間における第１期間から第２期間への切換を決定する。すなわち、イネーブル信号ＥＮがハイレベル（Ｈレベル）である第１期間では、上述した短絡制御モードを行い、イネーブル信号ＥＮがハイレベルからローレベル（Ｌレベル）に変化した時点以降の第２期間では、上述した短絡制御モードを行わないようにする。

（駆動回路の動作）
次に、図７を参照して、本実施形態に係る駆動回路の動作を説明する。図７は、階調電位Ｖ３を画素１０＿１に供給するときの等価回路を示す図である。

目標階調電位として階調電位Ｖ３を画素１０＿１に供給するときには、制御部６２からソースドライバ１７に対して、表示データとして７ビットデータ「０００００１０」が送出される。この表示データを受けると、ソースドライバ１７のスイッチ素子群３２では、スイッチ素子群３２＿１および３２＿３〜３２＿７における一対のスイッチ素子（ＳＷ１，ＳＷ２）のすべてにおいて、スイッチ素子ＳＷ１が短絡し、かつ、スイッチ素子ＳＷ２が開放するとともに、スイッチ素子群３２＿２における一対のスイッチ素子（ＳＷ１，ＳＷ２）では、スイッチ素子ＳＷ１が開放し、かつ、スイッチ素子ＳＷ２が短絡する。

さらに、制御部６２は、階調電位Ｖ３の書き込み期間の開始とともにイネーブル信号ＥＮをＨレベルとし、スイッチ制御信号ＳＣ１によって、表示データの下位２ビットに対応するスイッチ素子群３２＿１，３２＿２を表示データにかかわらずすべて短絡させる。これにより、スイッチ素子群３２＿１，３２＿２では、一対のスイッチ素子（ＳＷ１，ＳＷ２）が両方とも短絡する。また、制御部６２は、階調電位Ｖ３の書き込み期間の開始とともに、スイッチ制御信号ＳＣ２により、表示データに対応する目標階調電位のノードＮ３と、その表示データに対して下位２ビットのみが異なるすべてのデータに対応する階調電位のノードＮ１，Ｎ２，Ｎ４とがすべて接続されるように、スイッチ素子群２４内のスイッチ素子２４＿１，２４＿２，２４＿３を短絡させる。

上述したスイッチ動作により、階調電位Ｖ３の書き込み期間のうち初期の第１期間では、ソースドライバ１７は、図７に示すような等価回路となる。この等価回路が示すように、スイッチ素子群３２＿１では、配線Ｌ１０，Ｌ２０，Ｌ３０，Ｌ４０にそれぞれ接続されている一対のスイッチ素子ＳＷ１，ＳＷ２がともに短絡し、かつ、ノードＮ１，Ｎ２，Ｎ３，Ｎ４が短絡する。
したがって、第１期間では、目標階調電位Ｖ３よりも高い階調電位Ｖ１（ノードＮ１の電位）がデータ線ＤＬ＿１に接続される。
さらに、第１期間において、ノードＮ１からスイッチ素子群３２までの配線では、配線Ｌ１，ノードＮ１０，配線Ｌ１０からなる配線経路と、配線Ｌ２，ノードＮ２０，配線Ｌ２０からなる配線経路と、配線Ｌ３，ノードＮ３０，配線Ｌ３０からなる配線経路と、配線Ｌ４，ノードＮ４０，配線Ｌ４０からなる配線経路とが並列に構成されることになる。これにより、階調電位をデータ線ＤＬ＿１に送出するときの寄生抵抗ｐＲは、上記短絡制御モードを行わない場合と比較して、およそ１／４に低下する。

制御部６２において、イネーブル信号ＥＮがＨレベルからＬレベルに切り替わる第２期間では、上記短絡制御モードを行わないようにする（解除する）。すなわち、表示データの下位２ビットに対応するスイッチ素子群３２＿１，３２＿２では、一対のスイッチ素子のすべてについて、スイッチ素子ＳＷ１が開放される（スイッチ素子ＳＷ２は短絡したままとなっている）。これにより、第２期間では、スイッチ素子群３２が表示データ「０００００１０」に応じた開閉状態となって、階調電位Ｖ２がデータ線ＤＬ＿１に接続される。また、第２期間では、スイッチ素子２４＿１，２４＿２，２４＿３が開放される。
したがって、第２期間では、ノードＮ２からスイッチ素子群３２までの配線は、第１期間における並列構成から、配線Ｌ２，ノードＮ２０，配線Ｌ２０からなる単一の配線経路の構成となる。

以上説明したように、本実施形態の駆動回路では、第１期間において、データ線ＤＬ＿１に対し、目標階調電位Ｖ３よりも高い階調電位Ｖ１を接続し、かつ、階調電位をデータ線ＤＬ＿１に接続するときの寄生抵抗ｐＲは、短絡制御モードを行わない場合と比較して、およそ１／４に低下する。すなわち、画素１０＿１の保持容量Ｃｓと寄生抵抗ｐＲとによって構成されるＣＲ回路の時定数は、短絡制御モードを行わない場合と比較して、およそ１／４に低下する。また、第１期間では、データ線ＤＬ＿１の電位は、目標階調電位Ｖ３よりも高い階調電位Ｖ１に向けて過渡的に変化するため、極めて短期間に階調電位Ｖ３に近い電位レベルに到達することになる。

そして、第２期間では、短絡制御モードが解除されるが、データ線ＤＬ＿１の電位は、第２期間の開始時点で目標階調電位Ｖ３に近い電位レベルに到達しているので、その後比較的短期間内に、データ線ＤＬ＿１の電位が目標階調電位Ｖ３に到達することになる。

以上説明したように、本実施形態に係る駆動回路によれば、第１の実施形態の駆動回路と比較すると、さらに短期間で、画素電位を目標の階調電位に到達させることができる。

なお、本実施形態では、第１期間において、表示データの下位Ｎ（Ｎ＞３）ビット以上に対応するスイッチ素子群を表示データにかかわらずすべて短絡させるように拡張させることができる。この場合、表示データに対応する目標階調電位のノードと、その表示データに対して下位Ｎビットのみが異なるすべてのデータに対応する階調電位のノードとが接続されるように、階調設定部内のスイッチ素子群内の対応するスイッチ素子を短絡させるようにする。
これにより、第１期間において、データ線に対し、本来供給すべき階調電位よりもかなり高い階調電位が与えられ、かつ、階調電位をデータ線に接続するときの寄生抵抗ｐＲは、短絡制御モードを行わない場合と比較して、およそ１／Ｎに低下する。すなわち、画素１０＿１の保持容量Ｃｓと寄生抵抗ｐＲとによって構成されるＣＲ回路の時定数は、短絡制御モードを行わない場合と比較して、およそ１／Ｎに低下する。また、第１期間では、データ線の電位は、本来供給すべき階調電位よりもかなり高い階調電位に向けて過渡的に変化するため、極めて短期間に目標階調電位に近い電位レベルに到達させることができるようになる。

また、このように拡張させた場合に、第１期間において、必ずしも、表示データに対応する階調電位のノードと、その表示データに対して下位Ｎビットのみが異なるすべてのデータに対応する階調電位のノードとを同電位とする必要はない。第１期間が終了する時点におけるデータ線の目標到達電位を設定し、この目標到達電位を満足すれば、表示データに対応する階調電位のノードと、その表示データに対して下位Ｎビットのみが異なる一部のデータに対応する階調電位のノードとを同電位とすることもできる。
たとえば、図７に示した例では、第１期間において、スイッチ素子２４＿１，２４＿２，２４＿３がすべて短絡し、データ線ＤＬ＿１に対して目標の階調電位Ｖ３よりもかなり高い階調電位Ｖ１を与えるようにしたが、第１期間においてデータ線ＤＬ＿１に階調電位Ｖ２を与えることで目標到達電位を達成できる場合には、スイッチ素子２４＿２，２４＿３を短絡し、スイッチ素子２４＿１を開放したままにすることもできる。
このようにスイッチ素子を制御すると、第１期間が終了する時点におけるデータ線の電位が目標階調電位よりも高くなりすぎることで第２期間において生ずる可能性があるリンギング等を防止することができる。

また、上述した各実施形態の駆動回路では、階調電位が異なるノード間を短絡させることになるので、その短絡に伴ってノード間に大きな短絡電流が流れる可能性があるが、スイッチ素子のオン抵抗を適切に設定することで、この短絡電流を抑制させることができる。
以下、この点について、図８に示す例を参照して説明する。

図８は、第２の実施形態の駆動回路において、短絡制御モードにおける等価回路を、スイッチ素子のオン抵抗を含めて記載した回路図である。図８は、図７同様、階調電位Ｖ３を画素１０＿１に供給するときの等価回路の回路図である。
図８において、スイッチ素子２４＿１，２４＿２，２４＿３のオン抵抗を、それぞれ抵抗Ｒ２４１，Ｒ２４２，Ｒ２４３とする。また、図７とともに参照すると明らかなように、抵抗Ｒ３２１は、スイッチ素子群３２におけるスイッチ素子２個分のオン抵抗に相当する。同様に、抵抗Ｒ３２２は、スイッチ素子群３２におけるスイッチ素子４個分のオン抵抗に相当し、抵抗Ｒ３２３は、スイッチ素子群３２におけるスイッチ素子２個分のオン抵抗に相当する。

図８において、（抵抗Ｒ２と抵抗Ｒ２４１の合成抵抗）と抵抗Ｒ３２１とを同一にすると、ノードＮ１とノードＮ２間の電圧と、ノードＮ１０とノードＮ２０間の電圧とを同一にすることができるため、隣接するオペアンプＯＰ１，ＯＰ２間で短絡電流がほとんど流れないようにすることができる。同様に、（抵抗Ｒ３と抵抗Ｒ２４２の合成抵抗）と抵抗Ｒ３２２とを同一にすると、ノードＮ２とノードＮ３間の電圧と、ノードＮ２０とノードＮ３０間の電圧とを同一にすることができるため、隣接するオペアンプＯＰ２，ＯＰ３間で短絡電流がほとんど流れないようにすることができる。同様に（抵抗Ｒ４と抵抗Ｒ２４３の合成抵抗）と抵抗Ｒ３２３とを同一にすると、ノードＮ３とノードＮ４間の電圧と、ノードＮ３０とノードＮ４０間の電圧とを同一にすることができるため、隣接するオペアンプＯＰ３，ＯＰ４間で短絡電流がほとんど流れないようにすることができる。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は本実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更その他の改変なども含まれる。

第１の実施形態に係る駆動回路が適用される液晶表示装置の構成を示すブロック図である。第１の実施形態に係る駆動回路を構成するソースドライバの一部の回路構成を例示した図である。第１の実施形態に係る駆動回路において、階調電位を画素に供給するときの等価回路を例示する図である。第１の実施形態に係る駆動回路において、階調電位を画素に供給するときの動作を示すタイミングチャートである。第１の実施形態に係る駆動回路において、階調電位を画素に供給するときの等価回路を例示する図である。第２の実施形態に係る駆動回路を構成するソースドライバの一部の回路構成を例示した図である。第２の実施形態に係る駆動回路において、階調電位を画素に供給するときの等価回路を例示する図である。第２の実施形態に係る駆動回路において、短絡制御モードにおける等価回路の回路図である。

符号の説明

１０…ＬＣＤパネル
１０＿１〜１０＿Ｎ…画素
１５…ソースドライバ
２０…階調設定部
２２…スイッチ素子群
Ｒ１〜Ｒ１２９…抵抗
ＯＰ１〜ＯＰ１２９…オペアンプ
３０…ＤＡ変換部（ＤＡＣ）
３０＿１〜３０＿Ｎ…ＤＡ変換器
３２…スイッチ素子群
４０…データラッチ部
５０…制御部
６０…ゲートドライバ

Claims

表示データに応じて、前記表示データに対応する階調電位を出力端子から出力する駆動回路であって、
基準電位に基づいて、それぞれ異なる複数の階調電位を複数のノードに設定する階調設定部と、
前記複数のノードに入力側がそれぞれ接続されて設けられた複数のアンプと、
前記複数のアンプの出力側と前記出力端子との間に設けられ、データ書き込み期間において、前記表示データに対応する目標階調電位を前記複数の階調電位の中から選択して、前記アンプから前記出力端子へ出力させる電位選択部と、
前記データ書き込み期間では、第１期間において、前記目標階調電位に設定される第１ノードと、その第１ノードに隣接する第２ノードとを短絡させるとともに、前記第１ノードと前記出力端子との間の第１配線に対して、前記第２ノードと前記出力端子との間の第２配線が並列接続されるようにし、前記第１期間に続く第２期間において、前記第１ノードと前記第２ノードとの間の短絡を解除するとともに、前記第１配線に対して前記第２配線が並列接続されないように制御する制御部と、
を備えた駆動回路。
前記複数のアンプの出力側と前記出力端子との間に設けられ、表示データの下位ビットから上位ビットに対応して動作可能なツリー構造の第１スイッチ素子群と、
前記複数のノードの隣接する２個のノード間に設けられる第２スイッチ素子群と、を備え、
前記制御部は、前記第１期間において、前記第１スイッチ素子群のうち、表示データの下位の所定数のビットに対応するスイッチ素子をすべて短絡させるとともに、前記第１ノードと、前記表示データに対して前記所定数のビットのみが異なる表示データに対応する階調電位のノードとが接続されるように、前記第２スイッチ素子群内のスイッチ素子を短絡させ、前記第２期間において、前記第１期間における前記短絡を解除する
請求項１記載の駆動回路。
前記制御部は、前記第１期間が終了する時点における電位として予め定められた目標到達電位に応じて、前記第２スイッチ素子群の中で第１期間に短絡させるスイッチ素子を選択する
請求項２記載の駆動回路。
前記第１スイッチ素子群のうち、表示データの最下位ビットに対応して動作する複数のスイッチ素子が前記複数のアンプの出力に接続され、
前記複数のノードの隣接する２個のノード間電圧と、当該２個のノードに対応して設けられた２個のアンプの出力間電圧とが略同一となるように、前記第１スイッチ素子群および第２スイッチ素子群におけるスイッチ素子のオン抵抗が設定される
請求項２または３記載の駆動回路。